JPS6380569A - 伝導度変調型横型ｍｏｓ−ｆｅｔ - Google Patents
伝導度変調型横型ｍｏｓ−ｆｅｔInfo
- Publication number
- JPS6380569A JPS6380569A JP61225611A JP22561186A JPS6380569A JP S6380569 A JPS6380569 A JP S6380569A JP 61225611 A JP61225611 A JP 61225611A JP 22561186 A JP22561186 A JP 22561186A JP S6380569 A JPS6380569 A JP S6380569A
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- JP
- Japan
- Prior art keywords
- layer
- drain
- fet
- conductivity
- base layer
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はドレイン側にソースと逆導電型の領域を付加し
てバイポーラ動作を利用するＭＯＳ−ＦＥＴに関する。
てバイポーラ動作を利用するＭＯＳ−ＦＥＴに関する。
例えばバイポーラ動作を利用するたて型ＮチャンネルＭ
ＯＳ−ＦＥＴは第３図に示すような構造をもっている。
ＯＳ−ＦＥＴは第３図に示すような構造をもっている。
第３図はその模型的な要部断面図を示したものであり、
主要な構成部はソース電極１゜ゲート電極２．ドレイン
電極３． Ｎ−ベース層４゜２層５．ＰベースＷＩｂ
＊Ｐ ドレイン層７． Ｎ ソースＩ醤８．ゲー
トポリシリコン層９．絶縁酸化膜１０、Ｎバ、ファー層
１】、ゲー［化膜１２からなっている。記号Ｓはソース
、Ｇはゲート、Ｄはドレインである。
主要な構成部はソース電極１゜ゲート電極２．ドレイン
電極３． Ｎ−ベース層４゜２層５．ＰベースＷＩｂ
＊Ｐ ドレイン層７． Ｎ ソースＩ醤８．ゲー
トポリシリコン層９．絶縁酸化膜１０、Ｎバ、ファー層
１】、ゲー［化膜１２からなっている。記号Ｓはソース
、Ｇはゲート、Ｄはドレインである。
このような構造をもつ素子のソースｔ４１に対して、ゲ
ート電極２に一定のしきい値以上の電圧を印加すると、
ゲートポリシリコン層９の下のＰベースｒｔｉ６の表面
が反転して電子のチャンネルを形成し、ソースとドレイ
ンは導通状態となる。このチャンネルを通ってＮ−ベー
ス層４に流入した電子はＰドレイン層７に達するとホー
ルの注入を引き起こす。ホールの注入によってＮベース
へ４は伝導度変調を受け、伝導度が著しく太き（なり、
大電流を流すことが可能となる。なおこの動作のために
はＮバッファー層１１は必ずしも必要としないが、耐圧
を向上するために形成している。得られる電流はＰ ド
レインＪｆｌ ７を付コしてない通常のたて型パワーＭ
（ＪＳ−ＦＥＴの１０〜２０倍にもなるこおが大きな利
点となっている。
ート電極２に一定のしきい値以上の電圧を印加すると、
ゲートポリシリコン層９の下のＰベースｒｔｉ６の表面
が反転して電子のチャンネルを形成し、ソースとドレイ
ンは導通状態となる。このチャンネルを通ってＮ−ベー
ス層４に流入した電子はＰドレイン層７に達するとホー
ルの注入を引き起こす。ホールの注入によってＮベース
へ４は伝導度変調を受け、伝導度が著しく太き（なり、
大電流を流すことが可能となる。なおこの動作のために
はＮバッファー層１１は必ずしも必要としないが、耐圧
を向上するために形成している。得られる電流はＰ ド
レインＪｆｌ ７を付コしてない通常のたて型パワーＭ
（ＪＳ−ＦＥＴの１０〜２０倍にもなるこおが大きな利
点となっている。
このような伝導度変調型のＭＯＳ−ＦＥＴの問題点の一
つは、バイポーラ動作をさせているために、チャンネル
を切った後もなお電子およびホールが伝導度変調を受け
ていたＮ−ベース層４に多数存在しており、これらが消
滅するまで電流が流れ続けるので、ターンオフタイムが
長くなってしまうことである。すなわち、Ｎ−ベース層
４に残存している電子とホールを如何に速（消滅させる
かが、ターンオフタイムを短か（し得るかどうかにかか
っており、この素子に対しての重要な課題となっている
。
つは、バイポーラ動作をさせているために、チャンネル
を切った後もなお電子およびホールが伝導度変調を受け
ていたＮ−ベース層４に多数存在しており、これらが消
滅するまで電流が流れ続けるので、ターンオフタイムが
長くなってしまうことである。すなわち、Ｎ−ベース層
４に残存している電子とホールを如何に速（消滅させる
かが、ターンオフタイムを短か（し得るかどうかにかか
っており、この素子に対しての重要な課題となっている
。
その対策として例えばライフタイムキラーと呼ばれるよ
うな元素をＮ−ベース層４に故意に導入しておき、伝導
度変調に係わる電子およびホールの再結合を促進させる
ことにより、これらを速（消滅させることが行なわれて
いる。しかしこの方法は導通状態にふけるキャリアーの
ライフタイムを劣化させるために、Ｎ−ベース層４の抵
抗が高（なり、その結果ソース、ドレイン間に生ずるオ
ン電圧が上昇し、パワー撰失が犬となるという不都合を
生ずる。したがって、キャ１）アーのライフタイムを低
下させるこさにのみ依存するのは好ましくない。
うな元素をＮ−ベース層４に故意に導入しておき、伝導
度変調に係わる電子およびホールの再結合を促進させる
ことにより、これらを速（消滅させることが行なわれて
いる。しかしこの方法は導通状態にふけるキャリアーの
ライフタイムを劣化させるために、Ｎ−ベース層４の抵
抗が高（なり、その結果ソース、ドレイン間に生ずるオ
ン電圧が上昇し、パワー撰失が犬となるという不都合を
生ずる。したがって、キャ１）アーのライフタイムを低
下させるこさにのみ依存するのは好ましくない。
このような観点から残存する電子およびホールを引き抜
（方法として例えばサイ１１スタなどに用い己れでいる
アノードショート法が知ちれている。
（方法として例えばサイ１１スタなどに用い己れでいる
アノードショート法が知ちれている。
第４図は第３図に示した素子にこのアノードショートを
適用した場合の構造断ｆ図を表わしたものであり、第３
図と共通部分に同一符号を用いである。第４図ではＮバ
、ファー層１１にＰ ドレイン層７を部分的に埋込んだ
形をとり、Ｎバッファー層１１とＰ ドレイン層７をド
レイン’：！Ｅｉ３でショートさせている。
適用した場合の構造断ｆ図を表わしたものであり、第３
図と共通部分に同一符号を用いである。第４図ではＮバ
、ファー層１１にＰ ドレイン層７を部分的に埋込んだ
形をとり、Ｎバッファー層１１とＰ ドレイン層７をド
レイン’：！Ｅｉ３でショートさせている。
このようにすると、この素子のターンオフ時にＮ−ベー
ス層４において伝導度変調を受けていた電子とホールが
ドレイン電極３およびソース″：Ｊｔ極１を通って抜け
て行く経路は第３図のものとは異なる。すなわち、ター
ンオフ時には第３図では′電子は、電子にとってボテン
シアルバリアの高いＰ＋層７を通ってドレインに抜けて
行くが、第４図のアノードショート構造では電子は２層
７を介することなく、第３図の場合より速（ドレイン側
から抜けることができる。一方ホールは電子が抜けるの
番こ伴ってソース側から抜けることになる。したがって
アノードショートによってＮ−ベース層４に残存する電
子とホールは速やかに消滅し、ターンオフ時間を短くす
ることが可能となる。
ス層４において伝導度変調を受けていた電子とホールが
ドレイン電極３およびソース″：Ｊｔ極１を通って抜け
て行く経路は第３図のものとは異なる。すなわち、ター
ンオフ時には第３図では′電子は、電子にとってボテン
シアルバリアの高いＰ＋層７を通ってドレインに抜けて
行くが、第４図のアノードショート構造では電子は２層
７を介することなく、第３図の場合より速（ドレイン側
から抜けることができる。一方ホールは電子が抜けるの
番こ伴ってソース側から抜けることになる。したがって
アノードショートによってＮ−ベース層４に残存する電
子とホールは速やかに消滅し、ターンオフ時間を短くす
ることが可能となる。
しかしながら、以上述べてきたたて型のパワーＭＯＳ−
ＦＥＴに対してアノードショート法を適用することは実
際上は極めて困難なのである。すなわち、第３図、第４
図は説明の便宜上水した模型図であって、寸法を明らか
にしていないが実際にはＰ領域７は３５０〜５００μｍ
以上の厚さを持つから、第４図のよっにＮバ、ファー層
１１を加工するのは事実上容易なことではない。
ＦＥＴに対してアノードショート法を適用することは実
際上は極めて困難なのである。すなわち、第３図、第４
図は説明の便宜上水した模型図であって、寸法を明らか
にしていないが実際にはＰ領域７は３５０〜５００μｍ
以上の厚さを持つから、第４図のよっにＮバ、ファー層
１１を加工するのは事実上容易なことではない。
一方伝導度変調型ＭＯＳ−ＦＥＴには横型構造のものも
知られており第５図にその模型的な要部断面図を示した
が、便宜上第３図、第４図と同じ機能を有する部分に同
一符号を用いた。第５図はＮ−ベース層４のソース領域
と同一平面上にＮバッファ層１］とＰ ドレイン層７を
形成し、その上にドレイン電極３を設けて横型として構
成したものであり、ソース、ゲートおよびドレインがＮ
−ベース層４のいずれも同じ側に位置している。Ｎ−ベ
ース層４の下のＰ層は単に基板として用いたものである
。
知られており第５図にその模型的な要部断面図を示した
が、便宜上第３図、第４図と同じ機能を有する部分に同
一符号を用いた。第５図はＮ−ベース層４のソース領域
と同一平面上にＮバッファ層１］とＰ ドレイン層７を
形成し、その上にドレイン電極３を設けて横型として構
成したものであり、ソース、ゲートおよびドレインがＮ
−ベース層４のいずれも同じ側に位置している。Ｎ−ベ
ース層４の下のＰ層は単に基板として用いたものである
。
なお横型の場合もＮバ、ファー層１１は必要に応じて設
ければよく、素子の動作はたて型の場合と基本的には同
様であるから説明を省略する。横型構造では耐圧電流値
など、たて型構造に比べて劣るものの、基板裏面の電極
が不要であり、全体さして薄くできるという利点がある
。
ければよく、素子の動作はたて型の場合と基本的には同
様であるから説明を省略する。横型構造では耐圧電流値
など、たて型構造に比べて劣るものの、基板裏面の電極
が不要であり、全体さして薄くできるという利点がある
。
そこでアノードショートの着想を活かしてターンオフ時
間の短い伝導度変調型ＭＯＳ−ＦＥＴを得るには、たて
型では前述のように実際上極めて困難であるのに対し、
横型構造とすることによって比較的容易にアノードショ
ートが可能になると考えられた。
間の短い伝導度変調型ＭＯＳ−ＦＥＴを得るには、たて
型では前述のように実際上極めて困難であるのに対し、
横型構造とすることによって比較的容易にアノードショ
ートが可能になると考えられた。
本発明は上述の点に鑑みてなされたものであり、その目
的は伝導度変調型ＭＯＳ−ＦＥＴにアノードショート構
造の採用を可能とし、ターンオフ時間が短く実用上価値
ある半導体素子を提供することにある。
的は伝導度変調型ＭＯＳ−ＦＥＴにアノードショート構
造の採用を可能とし、ターンオフ時間が短く実用上価値
ある半導体素子を提供することにある。
本発明はソース領域、チャンネル形成領域、ゲート領域
およびドレイン領域を半導体板の同一平面上に形成する
横型の伝導度変調型ＭＯＳ−ＦＥＴのドレイン領域で、
ドレイン電極がベース層とこれと逆導電型のドレイン層
との双方に接続するアノードショート構造とし、ベース
層に蓄積されたキャリアを抜けやすくすることにより、
ターンオフ時間を短縮できるようにしたものである。
およびドレイン領域を半導体板の同一平面上に形成する
横型の伝導度変調型ＭＯＳ−ＦＥＴのドレイン領域で、
ドレイン電極がベース層とこれと逆導電型のドレイン層
との双方に接続するアノードショート構造とし、ベース
層に蓄積されたキャリアを抜けやすくすることにより、
ターンオフ時間を短縮できるようにしたものである。
以下本発明を実施例に基づき説明する。
本発明の横型の伝導度変調型ＭＯＳ−ＦＥＴの構造を示
すために第１図はその要部断面図、第２図は対応する平
面図で示したものである。両図さも第５図と共通する部
分を同一符号を用いである。
すために第１図はその要部断面図、第２図は対応する平
面図で示したものである。両図さも第５図と共通する部
分を同一符号を用いである。
第１図と第５図との比較から明らかなように、本発明の
特徴はアノードショート構造とするためにドレイン［極
３を素子表面でＰ ドレイン層７と＋ 。
特徴はアノードショート構造とするためにドレイン［極
３を素子表面でＰ ドレイン層７と＋ 。
Ｎハ、ファー層１１の双方にわたって接続してあり、そ
のため電子がドレイン領域ではＰ ドレイン層７を介す
ることなく抜けることができるようにしたものである。
のため電子がドレイン領域ではＰ ドレイン層７を介す
ることなく抜けることができるようにしたものである。
このときＮバ、ファー層１１はなくてもよく、その場合
はドレイン電極３ ＬｉＰ ドレイン層７七Ｎ−ベース
層４に接するように設ければ同様の効果が得られる。第
１図、ＷｆＪ２図の構造は第４図のようなたて型素子で
は容易になし得なかったアノードショートを横型に適用
したために、従来の横型構造のものを拡散のマスクパタ
ーンを変更するだけで行なうことができ、Ｎバ、２フア
一層１１とドレイン電極３との接触面積も任意に調整す
ることも可能である。本発明は、たて型では３５０μｍ
もの掘り込み加工を必要とするのに対して横型とするこ
とによって、平面的な簡単な加工技術で済ませることが
できるのである。
はドレイン電極３ ＬｉＰ ドレイン層７七Ｎ−ベース
層４に接するように設ければ同様の効果が得られる。第
１図、ＷｆＪ２図の構造は第４図のようなたて型素子で
は容易になし得なかったアノードショートを横型に適用
したために、従来の横型構造のものを拡散のマスクパタ
ーンを変更するだけで行なうことができ、Ｎバ、２フア
一層１１とドレイン電極３との接触面積も任意に調整す
ることも可能である。本発明は、たて型では３５０μｍ
もの掘り込み加工を必要とするのに対して横型とするこ
とによって、平面的な簡単な加工技術で済ませることが
できるのである。
かくして素子のターンオフ時間は第３図に示したたて型
伝導度変調型ＭＯＳ−ＦＥＴではおよそ数１０μ式であ
ったにも拘らず、第１図の本発明の横型ＭＯＳ−ＦＥＴ
にアノードショートを適用したものは数８式以下とする
ことができ、しかも横型固有の利点である素子の厚さが
薄くなるこきや裏面電極を必要としないことなどたて型
に比べてすぐれた面を併せもつものである。
伝導度変調型ＭＯＳ−ＦＥＴではおよそ数１０μ式であ
ったにも拘らず、第１図の本発明の横型ＭＯＳ−ＦＥＴ
にアノードショートを適用したものは数８式以下とする
ことができ、しかも横型固有の利点である素子の厚さが
薄くなるこきや裏面電極を必要としないことなどたて型
に比べてすぐれた面を併せもつものである。
伝導度変調型ＭＯＳ−ＦＥＴの欠点の一つは従来ターン
オフ時間が長くなることであり、これを解決するために
、ライフ４イムキラーを用いるだけでなく、アノードシ
ョート構造をとるのが有効であるが、たて型の電子に適
用するのは加工上の点で極めて国難であったのに対し、
本発明では実施例で述べたように、横型ＭＯＳ−ＦＥＴ
に惰単な製造手順の変更だけでアノードショート構造を
とれるように構成したため、ターンオフ時間を短縮する
ことができ、併せて横型構造の長所をも発揮するように
したものである。
オフ時間が長くなることであり、これを解決するために
、ライフ４イムキラーを用いるだけでなく、アノードシ
ョート構造をとるのが有効であるが、たて型の電子に適
用するのは加工上の点で極めて国難であったのに対し、
本発明では実施例で述べたように、横型ＭＯＳ−ＦＥＴ
に惰単な製造手順の変更だけでアノードショート構造を
とれるように構成したため、ターンオフ時間を短縮する
ことができ、併せて横型構造の長所をも発揮するように
したものである。
第１図は本発明による伝導度変調型ＭＯＳ−ＦＥＴの要
部断面図、第２図は同じく平面図、第３図は従来の伝導
度変調型たて型Ｍ（ＪＳ−ＦＥＴの要部断面図、第４図
は同じくアノードショート構造としたときの要部断面図
、第５図は従来の伝導度変調型ＭＯＳ−ＮＥＴの要部断
面図である。 ｌ・・・ソース成極、２・・・ゲート電極、３・・・ド
レイン電ｉ、４・・・Ｎ−ベース層、５・・・Ｐ層、６
・・・ｐ ベース層、７・・・Ｐ ドレイン層、８・・
・Ｎソース層、９・・・ゲートポリシリコン層、１０・
・・絶縁酸化膜、１１・・・Ｎバ、ファー層、１２・・
・ゲートｄ化暎。 第１図 第２図 第３図
部断面図、第２図は同じく平面図、第３図は従来の伝導
度変調型たて型Ｍ（ＪＳ−ＦＥＴの要部断面図、第４図
は同じくアノードショート構造としたときの要部断面図
、第５図は従来の伝導度変調型ＭＯＳ−ＮＥＴの要部断
面図である。 ｌ・・・ソース成極、２・・・ゲート電極、３・・・ド
レイン電ｉ、４・・・Ｎ−ベース層、５・・・Ｐ層、６
・・・ｐ ベース層、７・・・Ｐ ドレイン層、８・・
・Ｎソース層、９・・・ゲートポリシリコン層、１０・
・・絶縁酸化膜、１１・・・Ｎバ、ファー層、１２・・
・ゲートｄ化暎。 第１図 第２図 第３図
Claims (1)
- １）一導電型半導体板の一主面にソース領域、チャンネ
ル形成領域、酸化膜の介在するゲートおよびドレイン領
域を形成してなる伝導度変調型横型ＭＯＳ−ＦＥＴであ
って、前記ドレイン領域に一導電型ベース層と逆導電型
ドレイン層との双方にわたって表面で接続するドレイン
電極を備えたことを特徴とする伝導度変調型横型ＭＯＳ
−ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225611A JPS6380569A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225611A JPS6380569A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380569A true JPS6380569A (ja) | 1988-04-11 |
Family
ID=16832033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225611A Pending JPS6380569A (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380569A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH04174562A (ja) * | 1990-02-14 | 1992-06-22 | Fuji Electric Co Ltd | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
| US5155562A (en) * | 1990-02-14 | 1992-10-13 | Fuji Electric Co., Ltd. | Semiconductor device equipped with a conductivity modulation misfet |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5432370A (en) * | 1992-08-17 | 1995-07-11 | Fuji Electric Co., Ltd. | High withstand voltage M I S field effect transistor and semiconductor integrated circuit |
| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
| JPS62131580A (ja) * | 1985-11-27 | 1987-06-13 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 高速スイツチング横形絶縁ゲ−トトランジスタ |
-
1986
- 1986-09-24 JP JP61225611A patent/JPS6380569A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
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| JPH04174562A (ja) * | 1990-02-14 | 1992-06-22 | Fuji Electric Co Ltd | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 |
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| JP2006287250A (ja) * | 2006-05-29 | 2006-10-19 | Rohm Co Ltd | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
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