JP2001060219A

JP2001060219A - エミュレーションとシミュレーションを用いた設計検証のための方法および装置

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Publication number: JP2001060219A
Application number: JP2000216060A
Authority: JP
Inventors: Stephen P Sample; スティーブン・ピー・サンプル; Mikhail Bershteyn; ミクヘイル・バーシュテイン
Original assignee: Quickturn Design Systems Inc
Current assignee: Quickturn Design Systems Inc
Priority date: 1996-10-17
Filing date: 2000-07-17
Publication date: 2001-03-06
Also published as: EP0838772A2; KR19980032933A; KR100483636B1; EP0838772A3; IL121955A; SG54583A1; CA2218458C; JPH10171847A; US5841967A; JP3131177B2; TW464828B; CA2218458A1; US6058492A; IL121955A0

Abstract

(57)【要約】【課題】論理設計のエミュレーションとシミュレーシ
ョンとを効率的に組み合わせる。【解決手段】この方法と装置は、ゲートレベル記述、
行動記述、構造記述またはこれらの組み合わせを含む論
理設計とともに使用できる。エミュレーション部分とシ
ミュレーション部分は、両部分の間のデータ転送のため
の時間を最小にするように組み合わされる。シミュレー
ションは、１個以上のマイクロプロセッサにより実行さ
れ、フィールドプログラマブルゲートアレイなどの再構
成可能なハードウエアにより実行される。多数のマイク
ロプロセッサが使用されるとき、論理設計の独立な部分
は、多数の同期されるプロセッサで実行されるように選
択される。また、再構成可能なハードウエアは、シミュ
レーションを助け処理時間を減少するため、イベント検
出とスケジューリングの動作を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理設計を検証す
るためのエミュレーションとシミュレーションの組み合
わせに関する。

【０００２】

【従来の技術と発明が解決しようとする課題】エミュレ
ーションシステムは、システムと集積回路を生産する前
に、機能的に試験するための強力な方法を回路設計者と
システム設計者に提供する。回路設計者と回路技術者
は、エミュレータを用いて、設計を一時的に動作するハ
ードウエアに変換し、これにより、技術者が設計をリア
ルタイムまたはそれに準じて試験することを可能にす
る。さらに、技術者は、集積回路、システムのハードウ
エア及びソフトウエアを並行して検証できる。エミュレ
ーションシステムの例は、Ｓａｍｐｌｅらの米国特許第
５,１０９,３５３号とＢｕｔｔｓらの米国特許第５,０
３６,４７３号に記載されており、それらはここでの参
照により本明細書に組み込まれる。

【０００３】典型的には、設計プロセスは、初期設計の
アイデアレベルから詳細な製造レベルまで設計の多重の
変形を含む。技術者は、設計のアイデアから出発でき
る。次に、技術者は、設計のアイデアの行動（behavior
al）定義を生成できる。行動設計で得られるものは、フ
ローチャートまたはフローグラフであってもよい。次
に、技術者は、このシステムの実行に必要なシステムデ
ータ経路を設計でき、レジスタと論理ユニットを特定で
きる。この段階で、技術者は、バスを通ってのレジスタ
と論理ユニットの間のデータ移動を制御するための手順
を確立できる。論理設計は、設計プロセスにおける次の
ステップであり、ここで、技術者は、データレジスタ、
バス、論理ユニット、およびそれらの制御ハードウエア
の実行のために基本的なゲートとフリップフロップを使
用する。この設計段階の結果は、ゲートとフリップフロ
ップのネットリストである。

【０００４】次の設計段階は、ゲートとフリップフロッ
プの上記のネットリストをトランジスタリストまたはト
ランジスタレイアウトに変換する。こうして、ゲートと
フリップフロップは、それらのトランジスタ等価物また
はライブラリセルと置換される。セルとトランジスタの
選択プロセスの間に、タイミングと負荷の要求が考慮さ
れる。最後に、この設計が製造され、ここで、トランジ
スタリストまたはトランジスタレイアウトの詳細が、プ
ログラマブル装置のヒューズを融かすために、または、
集積回路製造のためのマスクを作るために使用される。

【０００５】ハードウエア記述言語（"ＨＤＬ"）は、上
述の種々の設計段階の出力を表現するためのフォーマッ
トを提供する。この言語は、機能ブロックのゲートレベ
ルの表現と完全なシステムの高レベルの表現とを含む種
々のレベルで回路を生成するために使用できる。こうし
て、ＨＤＬは、多数の抽象レベルで電子システムを記述
できる。ハードウエア記述言語は、設計のシミュレーシ
ョン、モデル化、試験、作成、ドキュメンテーションを
記述するために使用される。以前は、回路設計者は、論
理ゲートレベルで設計しようとしていた。設計者は、ま
すます、特にＨＤＬ技法を用いて、より高レベルで設計
している。ＨＤＬは、機能およびワイヤリングの詳細の
表現のための便利なフォーマットを提供し、１以上の抽
象レベルでハードウエアを表現できる。

【０００６】２つのよく使われるハードウエア記述言語
は、ＶｅｒｉｌｏｇとＶｅｒｙ-Ｈｉｇｈ-Ｓｐｅｅｄ
ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ (ＶＨＳＩＣ)
ハードウエア記述言語（"ＶＨＤＬ"）である。ＶＨＤＬ
は、１９８０年代の初めに米国国防省の中で開発が始め
られ、初めは、デジタルハードウエアシステムの記述の
ためのドキュメンテーション言語であることを意図して
いた。その後、ハードウエア記述言語は、記述がシミュ
レートでき合成できるように洗練された。設計エント
リ、シミュレーションおよび合成を含む、ＨＤＬを基に
した設計ツールが到来したので、続いて、ＶＨＤＬの焦
点は設計ドキュメンテーションから高レベル設計に移っ
た。他のハードウエア記述言語は、ＡＨａｒｄｗａｒ
ｅＰｒｏｇｒａｍｉｎｇＬａｎｇｕａｇｅ（”ＡＨＰ
Ｌ"）、ＣｏｍｐｕｔｅｒＤｅｓｉｇｎＬａｎｇｕａ
ｇｅ ("ＣＤＬ"）、ＣＯＮｓｅｎｓｕｓＬＡＮｇｕａ
ｇｅ ("ＣＯＮＬＡＮ")、ＩｎｔｅｒａｃｔｉｖｅＤｅ
ｓｉｇｎＬａｎｇｕａｇｅ ("ＩＤＬ"）、Ｉｎｓｔｒ
ｕｃｔｉｏｎＳｅｔＰｒｏｃｅｓｓｏｒＳｐｅｃｉ
ｆｉｃａｔｉｏｎ ("ＩＳＰＳ"）、ＴｅｓｔＧｅｎｅ
ｒａｔｉｏｎＡｎｄＳｉｍｕｌａｔｉｏｎ ("ＴＥＧ
ＡＳ”）、ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓＨａｒ
ｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ
("ＴＩ−ＨＤＬ"）、ＴｏｓｈｉｂａＤｅｓｃｒｉｐ
ｔｉｏｎＬａｎｇｕａｇｅ ("ＴＤＬ"）、ＺＥＵＳ、
ＮＤＬを含むが、これに限定されない。

【０００７】シミュレーションは、長い間、複雑な電子
回路設計の論理的な正確さの検証の好ましい方法であっ
た。シミュレーションは、広く、製造され試験される設
計に対して任意の刺激の下で同様な方法で応答するモデ
ルの作成として定義される。より詳細には、「シミュレ
ーション」の用語は、典型的には、そのようなモデルが
コンピュータプログラムとして実行されるようなときに
使用される。対照的に、「エミュレーション」の用語
は、プログラマブル（「再構成可能な」ともいう）論理
装置またはフィールド・プログラマブル・ゲートアレイ
（ＦＰＧＡ）装置の生成をいう。シミュレーションは、
費用のかかる製造プロセスが着手される前に、技術者が
設計の誤りを検出できるので、時間と財源を大きく節約
する。さらに、設計プロセス自体は、新製品の最初の一
般的概念が詳細な青写真に変換されていく一連のステッ
プとしてみることができる。このプロセスの初めのころ
のステップで検出する誤りも、時間と製造資源を節約す
る。

【０００８】シミュレータは、２つの型に分類できる。
第１の型のシミュレータは、レベル化シミュレーション
原理を用い、第２の型のシミュレータは、イベントドリ
ブン・シミュレーション原理を用いる。レベル化シミュ
レータは、各シミュレーションサイクルで、シミュレー
トされる設計の全コンポーネントの新しい状態、コンポ
ーネントへの入力信号が変化したか否かを再評価しなけ
ればならない。さらに、状態が変化していなくても、コ
ンポーネントの状態が、再転送されねばならない。イベ
ントドリブン・シミュレータは、コンポーネントの評価
時間をかなり節約する。しかし、さらに、長いソフトウ
エア実行時間が、コンポーネントが評価されるべきか否
かの決定に費やされる。その結果、従来の２つの型の
（レベル化とイベントドリブン）シミュレータは、同様
な性能をもつ。シミュレーションに対するエミュレーシ
ョンの第１の長所は速度である。エミュレーションは、
検証中の全コンポーネントを、物理的に異なったプログ
ラマブル論理アレイにマップし、したがって、すべての
そのようなコンポーネントは、並列に検証される。しか
し、典型的なシミュレータでは、すべてのシミュレーシ
ョン時間ステップで、単独の処理素子が、各コンポーネ
ントの次の状態を連続的に計算する。

【０００９】エミュレーションは、論理ゲートのネット
ワークとして、またはそれに容易に変換できるように表
現される設計のための有効な検証技術である。しかし、
現在の設計の技法では、初めの頃の設計段階で、大きな
設計部分が行動モデルにより表現される。１連の設計部
分を通して、これらの行動モデルは、同等な構造表現に
次第に置き換えられる。各置き換えステップの正確さ
は、検証に供され、その点で、設計は、行動コンポーネ
ント、構造コンポーネントおよびゲートレベルコンポー
ネントの複雑な混合として設計それ自体を表現する。設
計の構造部分は、広く利用される論理合成プログラムを
用いるエミュレーションハードウエアに直接にマップで
きる。しかし、行動部分は、コンピュータプログラムの
中にコンパイルでき実行できるだけである。設計サイク
ルの初めの段階では、新製品の概念がまだそのコンポー
ネントにより表現されず、むしろその機能の高レベル記
述により表現されるが、エミュレーションは、その性質
により、実際のハードウエアを用いるモデルの生成を必
要とし、したがって、設計サイクルの初めの段階で使用
できない。したがって、初めのころの設計段階での検証
を実行するため、最も適した環境は、エミュレーション
と行動シミュレーションの特徴を有効に組み合わせる。
さらに、エミュレーションとシミュレーションの組み合
わせは、アナログ信号のような物理的制約のためエミュ
レートできない設計コンポーネントを設計者がシミュレ
ートすることを可能にする。

【００１０】設計が完成に近づくにつれ、自然に行動挙
動から論理エミュレーションに主眼点が移る。しかし、
将来の製品の作動環境を表現する部分は、構造表現には
決して変換できない。この場合、システムレベルの環境
の行動記述は、エミュレートされる設計のためのテスト
ベンチとして役立つ。システムレベルの行動記述は、テ
スト刺激を発生し、実際の動作条件をよく複製するよう
に検証中の設計の応答を評価する。そのような行動テス
トベンチを実行する必要は、１つの論理検証システムに
おけるシミュレーションとエミュレーションを組み合わ
せるもう１つの動機である。エミュレーションとシミュ
レーションを組み合わせる１つのアプローチは、ネット
ワークインタフェースでのイベントすなわち信号状態の
変化を通信するホスト・ワークステーション（またはそ
のネットワーク）でシミュレータを動かすことである。
しかし、そのような解決において、イベント転送の速度
は、性能をひどく制限する。実験が示すように、サン・
ワークステーション（たとえばＳＰＡＲＣ-２０）で動
作する転送制御プロトコル（"ＴＣＰ"）での４バイトデ
ータパケットの転送の平均時間は、約５０マイクロ秒で
ある。そのような大きさのデータパケットがイベントを
符号化するために使用され、かつ、シミュレーションサ
イクルあたりの１０００イベントの平均設計アクティビ
ティが与えらると仮定すると、シミュレーションの速度
は、１秒あたり２０サイクルに制限される。したがっ
て、ゲートレベルの表現、構造の表現および行動表現の
混合で有り得る回路設計を効率的に検証するという要求
が現在存在する。

【００１１】

【課題を解決するための手段】従って、本発明の一般的
な目的は、シミュレートされる設計部分とエミュレート
される設計部分とのオーバーヘッドが最小になるよう
に、論理設計のシミュレーションとエミュレーションを
効率的に結合する装置及び方法を提供することである。
この目的を達成するために、設計検証方法及び装置は、
検証中の論理設計の１部をエミュレートするために使用
される少なくとも１つの再構成可能な装置を含む。さら
に、少なくとも１つのマイクロプロセッサは、行動記述
として表現できるたの設計部分をシミュレートするため
に使用される。マイクロプロセッサは、シミュレートさ
れる部分とエミュレートされる部分の間のデータ転送時
間を最小にするように上記の再構成可能な装置に接続さ
れる。さらに、イベント検出器は、設計の検証の間にイ
ベントを検出するために備えられる。このマイクロプロ
セッサは、イベント検出機能などを実行しなくてよくな
り、これにより、設計検証時間を減少する。本発明のそ
の他の目的、効果および特徴は、以下の説明と添付の図
面から当業者にとり明らかになる。

【００１２】請求項１は、エミュレーションとシミュレ
ーションとを用いた設計検証装置を請求し、この装置
は、設計の第１部分をエミュレートする少なくとも１つ
の再構成可能な構成要素と、前記の設計の第１部分と前
記の設計の第２部分との間でのデータ転送時間を最小に
するように前記の再構成可能な構成要素に接続され、前
記の設計の第２部分をシミュレートする少なくとも１つ
のマイクロプロセッサと、前記の少なくとも１つのマイ
クロプロセッサに接続され、設計検証の間に複数のイベ
ントを検出して前記の少なくとも１つのマイクロプロセ
ッサをイベント検出から解放するイベント検出器とから
なる。請求項２は、さらに、前記の少なくとも１つのマ
イクロプロセッサが、スケジュールを通常作成する動作
のためのスケジュール作成のためのスケジュール作成器
を備えることを特徴とする請求項１に記載された装置を
請求する。請求項３は、さらに、第２のマイクロプロセ
ッサを備えることを特徴とする請求項１に記載された装
置を請求する。また、請求項３の装置において、さら
に、前記のマイクロプロセッサの各々による並列の実行
のために前記の設計の第２部分の独立のフラグメントを
選択する選択器を備えることを特徴とする。また、請求
項１の装置において、さらに、前記のマイクロプロセッ
サの実行のために前記の設計の第２部分の独立のフラグ
メントを選択する選択器を備えることを特徴とする。

【００１３】請求項４は、前記の少なくとも１つの再構
成可能な構成要素が、さらに再構成可能な相互接続コン
ポーネントからなることを特徴とする請求項１に記載さ
れた装置を請求する。請求項５は、前記の少なくとも１
つの再構成可能な構成要素がさらに再構成可能な論理コ
ンポーネントを備えることを特徴とする請求項１に記載
された装置を請求する。請求項６は、前記の少なくとも
１つの再構成可能な構成要素が複数の再構成可能な論理
コンポーネントからなり、前記の再構成可能な相互接続
コンポーネントが前記の複数の再構成可能な論理コンポ
ーネントを相互に接続することを特徴とする請求項４に
記載された装置を請求する。請求項７は、さらに、前記
の少なくとも１つのマイクロプロセッサに接続されるメ
モリを備えることを特徴とする請求項１に記載された装
置を請求する。請求項８は、さらに、前記の少なくとも
１つのマイクロプロセッサに接続されるバスコネクタを
備えることを特徴とする請求項１に記載された装置を請
求する。

【００１４】請求項９は、前記の設計の第２部分が行動
言語で記載されていることを特徴とする請求項１に記載
された装置を請求する。請求項１０は、前記の少なくと
も1つの再構成可能な構成要素が、第1の再構成可能な構
成要素と第２の再構成可能な構成要素を備えることを特
徴とする請求項１に記載された装置を請求する。また、
請求項１０に記載された装置において、前記の第２の再
構成可能な構成要素は、さらに、前記のイベント検出器
によるイベントの検出において前記の少なくとも１つの
マイクロプロセッサによりシミュレートされる前記の設
計の第２部分のフラグメントのスケジュールを作成する
スケジュール作成器を備えることを特徴とする。また、
請求項１０に記載された装置において、前記の第２の再
構成可能な構成要素は、さらに、前記の少なくとも１つ
のマイクロプロセッサによる実行のため前記の設計の第
２部分の独立なフラグメントを選択する選択器を備える
ことを特徴とする。また、請求項１０に記載された装置
において、前記の第２の再構成可能な構成要素は、さら
に、設計検証の間に前記の複数のイベントを検出して前
記の少なくとも１つのマイクロプロセッサを前記のイベ
ント検出から解放する選択器を備えることを特徴とす
る。

【００１５】請求項１１は、さらに、前記の少なくとも
１つの再構成可能な構成要素と前記の少なくとも１つの
マイクロプロセッサを接続する相互接続構成要素を備え
ることを特徴とする請求項１０に記載された装置を請求
する。請求項１２は、さらに、前記の少なくとも１つの
再構成可能な構成要素と前記の少なくとも１つのマイク
ロプロセッサを接続する再構成可能な相互接続構成要素
を備えることを特徴とする請求項１に記載された装置を
請求する。請求項１３は、さらに、システムバスをとお
して前記のバス制御器に接続されるシステム制御器を備
えることを特徴とする請求項８に記載された装置を請求
する。請求項１４は、さらに、前記の少なくとも１つの
マイクロプロセッサに接続されるグローバルバスを備え
ることを特徴とする請求項１に記載された設計検証装置
を請求する。請求項１５は、前記のグローバルバスは、
さらに、前記の少なくとも１つのマイクロプロセッサに
並列に接続される複数の信号からなることを特徴とする
請求項１４に記載された装置を請求する。

【００１６】請求項１６は、前記のグローバルバスは、
さらに、前記の少なくとも１つのマイクロプロセッサに
直列に接続される第２ラインを備えることを特徴とする
請求項１４に記載された装置を請求する。請求項１７
は、前記のグローバルバスは、前記の少なくとも１つの
再構成可能な構成要素と前記の少なくとも１つのマイク
ロプロセッサとの間で少なくとも１つの信号を接続する
ことを特徴とする請求項１４に記載された装置を請求す
る。

【００１７】

【発明の実施の形態】図１は、論理検証システムの好ま
しい実施形態を示す。このシステムは、１以上の再構成
可能な論理コンポーネントを含み、この論理コンポーネ
ントは、たとえば、プログラマブル相互接続器１２を用
いる相互に接続されるプログラマブルゲートアレイ（Ｆ
ＰＧＡ）装置１０である。相互接続器１２は、それに接
続される装置の任意の数の入力または出力の間での任意
の接続を生成するようにプログラムできる。また、この
装置は、１個以上のシミュレーションモジュール１４を
含む（例として図には３個が示される）。各シミュレー
ションモジュール１４は、マイクロプロセッサ１６（１
以上のランダムアクセスメモリ装置２０にマイクロプロ
セッサバス１８を介して接続される）、１個以上の再構
成可能な論理コンポーネント（たとえばＦＰＧＡ２２）
及びシステムバス制御器２４を含む。図１は、１個のラ
ンダムアクセスメモリ装置２０と１個のＦＰＧＡ２２の
みを示すが、当業者が理解できるように、任意の数のラ
ンダムアクセスメモリ装置２０またはＦＰＧＡ２２を使
用できる。さらに、ＰＡＬ、ＰＬＡなどの他の種類の再
構成可能な論理コンポーネントがＦＰＧＡ１０、２２の
機能を実行できる。どの種類のＦＰＧＡを使用するか
は、純粋に設計の選択事項である。好ましい実施形態で
は、Ｘｉｌｉｎｘ社製の４０３６ＥＸが使用される。こ
れらの装置は、１９９６年７月の日付のＸｉｌｉｎｘ社
からのＴｈｅＰｒｏｇｒａｍａｂｌｅＬｏｇｉｃ
ＤａｔａＢｏｏｋ、ＰＮ００１０３０３に記載され、
ここでの引用により本明細書に組み込まれる。また、ど
のＣＰＵ１６を使用するかも、純粋に設計者の選択事項
である。好ましい実施形態では、ＩＢＭ社製のＣＰＵチ
ップのＰＰＣ４０３ＧＣが使用される。各シミュレーシ
ョンモジュール１４における各ＦＰＧＡ装置２２は、ま
た、プログラマブル相互接続器１２に接続される。

【００１８】Ｂｕｔｔｓらの米国特許第５,０３６,４７
３号に記載されているように、ＦＰＧＡ装置１０は、検
証中の論理回路部分をコンポーネントの相互接続として
エミュレートする。シミュレーションモジュール１４
は、検証中の論理回路部分をシミュレートし、論理回路
部分は行動記述により表現できる。これらのモジュール
１４の内部で、マイクロプロセッサ１６は、行動記述の
フラグメントを選択的に実行する。ＦＰＧＡ２２内で実
行されるハードウエア論理は、実行されるべき行動フラ
グメントとその順序を選択する。従来から知られている
イベントドリブンシミュレータと異なり、マイクロプロ
セッサ１６は、イベントの検出、スケジューリングおよ
び順序付けの機能から解放される。その結果、シミュレ
ーション速度は劇的に改善される。また、ＦＰＧＡ装置
２２は、行動記述部分と、コンポーネントの相互接続に
より表現される設計部分との間で共有される信号値を通
信する。さらに、ＦＰＧＡ２２は、異なったシミュレー
ションモジュール１４の間で共有される信号値を通信す
る。

【００１９】ＦＰＧＡ２２がコンポーネントの相互接続
として表現されない論理回路部分をエミュレートしない
ことは、本発明にとって不可欠ではない。同様に、マイ
クロプロセッサ１６による実行のための行動コードフラ
グメントの選択と順序を決定する論理をＦＰＧＡ２２が
備えないことは、本発明にとって不可欠ではない。むし
ろ、好ましい実施形態において、本発明は、ＦＰＧＡ装
置１０とＦＰＧＡ２２の間で、これらの目的のいずれか
のために使用されるハードウエア論理が任意に分布され
ることを許す。簡単のためにＦＰＧＡ２２が使用される
けれども、当業者に理解されるように、ＦＰＧＡ１０が
同様に使用できる。システムバス制御器２４は、システ
ムバス２８を介してシステム制御器２６に接続される。
システム制御器２６は、コンフィギュレーションデータ
のＦＰＧＡ装置１０、２２へのダウンロード、実行可能
なデータのランダムアクセスメモリ装置２０へのダウン
ロード、論理検証システムの開始、論理検証システムと
ホスト・ワークステーション（図示しない）との間のデ
ータ通信の機能を実行する。システム制御器２６は、市
販の組込みコントローラボードや当業者に知られている
他の任意の手段を用いて作られる。

【００２０】ランダムアクセスメモリ装置２０は、行動
記述フラグメント、及び、行動記述部分とコンポーネン
ト相互接続部分との間、または、多数のシミュレーショ
ンモジュール１４の間で共用されないシミュレーション
変数の値を格納する。システムバス制御器２４は、シス
テムバス２８を介してシステム制御器２６との間でデー
タを送受信する。論理検証システムは、ＦＰＧＡ装置１
０、２２とプログラマブル相互接続器１２のためのコン
フィギュレーションデータのプログラミングを可能にす
る。また、実行可能なソフトウエアコードフラグメント
は、ランダムアクセスメモリ装置２０にダウンロードさ
れる。そのようなプログラミングは、コンピュータプロ
グラムとして具体化でき、コンピュータワークステーシ
ョンで実行できる。

【００２１】図２は、論理検証システムの別の実施形態
を示す。この実施形態は、さらに、グローバルイベント
通信バスを備える。このバスは、全ＦＰＧＡ装置２２に
並列に接続される複数の信号ライン３０と、全ＦＰＧＡ
装置２２を直列に接続するデイジーチェーンライン３２
からなる。なお、本実施形態は、また、図１に示される
ようなシステムバス制御器２４、システム制御器２６及
びシステムバス２８を備える。これらのコンポーネント
は、図の簡単化のために図２において省略される。グロ
ーバルイベント通信バスが用いられるのは、プログラマ
ブル相互接続器１２が制限された高価な資源からなるた
めである。プログラマブル相互接続器１２を通して多数
のシミュレーションモジュール１４の間で共有される信
号を経路指定するよりはむしろ、そのような信号は、グ
ローバルイベント通信バスを介して、１時に１信号で、
直列に通信できる。新しい信号値の送信器として動作す
るシミュレーションモジュール１４は、いくつかの信号
ラインを設定して、そのような信号のシリアル番号とそ
の新しい値を表す。この情報は、すべての他のシミュレ
ーションモジュール１４に達し、必要なものとして収集
される。

【００２２】いくつかのシミュレーションモジュール１
４が同時に送信器として動作する場合には、信号ライン
３０の制御を課する順番が必要である。この順序付けを
達成するために、デイジーチェーンライン３２が、トー
クンリング原理により作動される。任意の与えられた時
間に、デイジーチェーンライン３２の入力部分で、ある
値により表されるトークンは、シミュレーションモジュ
ール１４の１つに存在し、そのモジュール１４に信号ラ
イン３０を制御する権利を与える。送信を終わった後
で、シミュレーションモジュール１４はデイジーチェー
ンライン３２にそって次のモジュールにトークンを引き
渡す。以下同様である。シミュレーションモジュール１
４の間で共有される信号の送信に加えて、グローバルイ
ベント通信バスは、また、シミュレーションモジュール
１４の動作を同期する信号を送信する。そのような同期
信号の例は、シミュレーション時間アドバンス信号と、
シミュレーションモジュール１４が現在のシミュレーシ
ョンサイクルで処理されるべきいくつかのイベントをな
お持っていることを示すビジー信号とを含む。

【００２３】行動記述フラグメントを実行する間に、マ
イクロプロセッサ１６は、シミュレートされている論理
設計の現在の状態を記述する変数に新しい値を設定する
必要がある。１つのシミュレーションモジュール１４の
みにおいて局所的に使用されるこれらの変数は、ランダ
ムアクセスメモリ装置２０において適当な記憶場所によ
り表現される。しかし、行動記述部分とコンポーネント
相互接合部分との間で共有される変数と、多数のシミュ
レーションモジュール１４の間で共有される変数とは、
そのシミュレーションモジュール１４の外側で送信され
ねばならない。図３は、マイクロプロセッサバス１８が
複数のアドレスライン３４、バス動作（リードまたはラ
イト）ライン３６、送信される変数を一意に同定するコ
ード（変数ＩＤともいう）を表現する複数のデータライ
ン３８、および、そのような変数の新しい値を表現する
データライン４０とに分れている場合でのそのような送
信を示す。ｉ／ｏ命令の実行において、マイクロプロセ
ッサ１６は、マイクロプロセッサバスをともに構成する
ライン３４〜４０に適当な信号を導入する。ライン３４
と３６でのある一意の組み合わせは、動作デコーダ４２
に、マイクロプロセッサ１６が変数の新しい値を送信す
ることを示す。これに応答して、動作デコーダ４２は、
変数選択器４４をイネーブルにし、変数選択器４４は、
１つの変数を示すライン３８上の値の組み合わせを認識
する。これに応答して、変数選択器４４は、レジスタ４
６をイネーブルにし、レジスタ４６は、ライン４０から
新しい変数値を収集する。

【００２４】同様に、行動記述フラグメントの実行の過
程で、マイクロプロセッサ１６は、シミュレートされる
論理設計の現在の状態を記述する新しい変数値を収集す
る必要がある。１つのシミュレーションモジュール１４
のみにおいて局所的に使用されるこれらの変数は、ラン
ダムアクセスメモリ装置２０において適当な記憶場所に
より表現される。行動記述部分とコンポーネント相互接
合部分との間で共有される変数と、多数のシミュレーシ
ョンモジュール１４の間で共有される変数とは、そのシ
ミュレーションモジュール１４の外側から収集されねば
ならない。図４は、ＦＰＧＡ２２がさらにマルチプレク
サ４８、中間レジスタ５０およびバスドライバ５２を含
む場合でのそのような送信を示す。収集動作は、２段階
で進み、２つのマイクロプロセッサ命令の完了を要す
る。第１段階では、ライト命令が実行される。動作デコ
ーダ４２は、変数値の収集を開始するマイクロプロセッ
サの意図を示すものとして、ライン３４上でのアドレス
の組み合わせとライン３６上でのバス動作とを認識す
る。これに応答して、動作デコーダ４２は、レジスタ５
０をイネーブルにし、レジスタ５０は、次に、ライン３
８上での変数ＩＤに基づいてマルチプレクサ４８により
選択される変数値を収集する。

【００２５】第２段階で、リード動作が実行される。動
作デコーダ４２は、変数値の収集を開始するマイクロプ
ロセッサの意図を示すものとして、ライン３４上でのア
ドレスの組み合わせとライン３６上でのバス動作とを認
識する。次に、動作デコーダ４２は、バスドライバ５２
をイネーブルにし、バスドライバ５２は、レジスタ５０
の出力からマイクロプロセッサバス１８のライン４０上
へ変数を送信する。前に述べたように、ＦＰＧＡ１０と
２２におけるハードウエア論理は、マイクロプロセッサ
１６による実行のための行動コードフラグメントを選択
し順序づける。そのような論理の１実施形態は図５に示
される。この実施形態は、１以上のイベント検出器５４
（例として２個が示される）、イベントエンコーダ５６
及びバスドライバ５８を含む。各イベント検出器５４
は、独立に、マイクロプロセッサ１６による行動コード
のあるフラグメントの実行をトリガーする信号を作る。
この信号は、イベントエンコーダ５６に供給され、イベ
ントエンコーダ５６は、その出力に、設定されている入
力信号を一意に同定するコード（「イベントＩＤ」とし
て知られている）を出力する。もしイベントエンコーダ
５６に２以上の入力が同時に設定されるなら、イベント
エンコーダ５６は、行動コードフラグメント実行順序に
おける優先性を持つイベントのＩＤを作る。

【００２６】マイクロプロセッサ１６は、次の行動フラ
グメントの実行ができる状態であれば、リード動作を行
う。動作デコーダ４２は、実行されるべき次の行動コー
ドフラグメントのＩＤを収集マイクロプロセッサの意図
を示すものとして、ライン３４上でのアドレスの組み合
わせとライン３６上でのバス動作を認識する。これに応
答して、動作デコーダは、バスドライバ５８をイネーブ
ルにし、バスドライバ５８は、イベントエンコーダ５６
の出力からマイクロプロセッサバス１８のライン３８上
へイベントＩＤを送信する。どのイベント検出器５４も
行動コードフラグメントの実行を要求する信号を作らな
いならば、イベントエンコーダ５６は、動作がこの時間
に要求されないことをマイクロプロセッサ１６に示す出
力信号を作る。少なくとも１つのイベント検出器５４の
出力に出力信号が現れると、１実施形態では、マイクロ
プロセッサ１６の割り込み動作を生じる。

【００２７】マイクロプロセッサ１６にイベントＩＤを
送信した後で、イベントエンコーダ５６は、対応するイ
ベント検出器５４を自動的にリセットする。リセット回
路は図示されていないが、当業者にとって周知であり、
直ちに複製できる。イベントＩＤ計算論理の他の実施形
態は、図６に示される。この実施形態において、イベン
ト検出器５４は、行動モデルのスケジューリングの要求
によりグループに分けられる。たとえば、Ｖｅｒｉｌｏ
ｇハードウエア記述言語に書かれるモデルにおいて、そ
のような要求は、Ｉ.Ｅ.Ｅ.Ｅ. ＤｒａｆｔＳｔａｎｄ
ａｒｄ１３６４の第５章により定義される。特に、Ｖ
ｅｒｉｌｏｇモデルは、同じシミュレーションサイクル
において処理される全イベントが４グループ、すなわ
ち、活動（active）イベント、非活動（inactive）イベ
ント、非ブロッキング割り当て（assign）更新イベント
及びモニタイベント、にグループ分けされることを要求
する。Ｖｅｒｉｌｏｇモデルは、さらに、どの活動イベ
ントもいずれの非活動イベントの前に処理されること、
どの非活動イベントもいずれの非ブロッキング割り当て
イベントの前に処理されること、及び、どの非ブロッキ
ング割り当てイベントもいずれのモニタイベントの前に
処理されることを要求する。

【００２８】これらの要求に対応するため、図６に示さ
れる実施形態は、複数グループのイベント検出器からな
る。各グループは、１以上のイベント検出器５４（たと
えば、各グループに１個が示される）とＡＮＤゲート６
０（第１グループがそのようなＡＮＤゲートを備えない
ことを除く）を備える。第２グループに属するＡＮＤゲ
ート６０は、第１グループに未処理イベントがあること
を示すＢＵＳＹ（ビジー）［１］信号６２ａにより制御
される。同様に、第３グループのＡＮＤゲート６０は、
ＢＵＳＹ［１］信号６２ａと、第２グループに未処理イ
ベントがあることを示すＢＵＳＹ［２］信号６２ｂとに
より制御される。結果として、第２グループに属するイ
ベント検出器５４ａからの信号は、第１グループにおい
て目立つイベントがないときにのみイベントエンコーダ
５６に達する。同様に、第３グループに属するイベント
検出器５４ｂからの信号は、第１または第２グループに
おいて目立つイベントがないときにのみイベントエンコ
ーダ５６に達する。このパターンは、必要なより多くの
ＢＵＳＹ信号６２を利用して、第４グループやそれ以降
のグループについても続く。

【００２９】ビジー信号の作成は図７に示される。各Ｂ
ＵＳＹ信号６２は、対応するグループに属する全イベン
ト検出器５４の出力信号の論理ＯＲ関数６４として作ら
れる。特に、ＢＵＳＹ［１］信号６２ａは、第１グルー
プのイベント検出器を用いて作られ、ＢＵＳＹ［２］信
号６２ｂは、第１と第２のグループのイベント検出器を
用いて作られ、以下同様である。理解されるべきこと
は、全シミュレーションモジュール１４からの１グルー
プ内の全イベント検出器５４からの出力はともにＯＲ演
算でＢＵＳＹ信号６２を作らねばならないことである。
この発明の１実施形態では、ワイアド論理がＢＵＳＹ信
号６２を作るために使用され、ＯＲ関数がワイアとして
暗黙に設けられる。他の実施形態では、グローバルイベ
ント通信バスライン３０のいくつかが、全シミュレーシ
ョンモジュール１４の間でＢＵＳＹ信号６２を伝えるた
めに用いられる。

【００３０】どのＢＵＳＹ信号６２も表明（assert）さ
れないとき、現在のシミュレーションサイクルは完了す
る。そのような完了を検出し、シミュレーションを次の
サイクルに進める回路は図８に示される。この回路は、
使用されるＢＵＳＹ信号６２の数に対応する数の入力を
備えるＮＯＲゲート６６と、カウンタ６８とからなる。
４つのＢＵＳＹ信号６２がＮＯＲ６６の入力として示さ
れているが、理解されるように、任意の数のＢＵＳＹ信
号が使用できる。どのＢＵＳＹ信号も表明されないと
き、ＮＯＲゲート６６はカウンタ６８の動作をイネーブ
ルにする。カウンタ６８は、論理検証システム内におい
て非同期で連続的に動く速い周期的クロック信号７０に
よりクロックされる。このクロックの周波数は、このシ
ステムにおける信号転送の周波数より高くあるべきであ
る。ＢＵＳＹ信号６２の最長の伝播遅延を補償するのに
必要なクロック信号７０のクロックサイクルの数を計数
したあとで、カウンタ６８はオーバーフローして、全シ
ミュレーションモジュール１４に伝播する時間アドバン
ス信号７２を作る。この発明の１実施形態において、グ
ローバルイベント通信バスライン３０は、全シミュレー
ションモジュール１４の中で時間アドバンス信号を伝播
するために使用される。

【００３１】図９は、共用される多重バス８２での１つ
のＦＰＧＡ２２からもう１つのＦＰＧＡへのイベントの
送信を詳細に示す。このデータ送信法は、この発明の１
実施形態において、プログラマブル相互接続器１２の価
値ある資源を保存するために使用される。送信ＦＰＧＡ
２２（図９の左側に示される）は、イベントデコーダ５
６に機能において似ている第２のイベントデコーダ７４
を含む。送信ＦＰＧＡ２２は、さらに、バスドライバ７
６（バスドライバ５８に似ている）及び送信制御器７８
を含む。送信制御器７８がバスアービトレーション入力
信号８０を検出するとき、イベントエンコーダ７４がそ
の入力に複数のイベント検出器５４からくる活動信号を
有するかを調べる。もしそのような信号が存在すれば、
バスドライバ７６を介し共用される多重バス８２への第
１イベントＩＤの送信をイネーブルにする。バス８２の
最長の伝播遅延を補償するのに必要な多数の速い周期の
クロック信号７０（図示しない）の後で、送信制御器７
８は、イベントエンコーダ７４に信号を送り、既に転送
されたイベントに対応するイベント検出器５４をリセッ
トし、あらかじめ決定された順序で次のイベントを持ち
出す。全イベントを送信した後で、送信制御器７８は、
バスドライバ７６をディスエーブルにし、バスアービト
レーション出力信号８４を表明し、こうして、バス８２
を介しての制御を放棄する。１つのシミュレーションモ
ジュール１４のバスアービトレーション出力信号８４
は、他のシミュレーションモジュール１４のバスアービ
トレーション入力信号８０に接続されて、デイジーチェ
ーンを形成する。

【００３２】受信ＦＰＧＡ２２（図９の右側に示され
る）において、共用される多重バス８２は、イベントＩ
Ｄライン８８、変数ライン８６及びイベントレディライ
ン９０に分かれる。イベントレディ信号９０が検出され
ると、変数選択器９２は、１つの値を示すものとして、
ライン８８での値の組み合わせを認識する。これに応答
して、変数選択器９２は、レジスタ４６をイネーブルに
し、レジスタ４６は、ライン８６からの変数の新しい値
を収集する。この発明の１実施形態において、グローバ
ルイネーブル通信バスライン３０は、共用される多重バ
ス８２を具体化するために使用され、デイジーチェーン
３２の複数の部分は、バスアービトレーション信号８０
と８４を具体化するために使用される。

【００３３】図１０は、イベント検出器５４の好ましい
実施形態を詳細に示す。イベント検出器５４は、１以上
の入力と出力を備える組み合わせ論理ブロック９８を含
む。このブロック９８の１以上の入力は、変数値（vari
able values）を表す信号に直接に接続できる。このブ
ロック９８の他の入力は、他の組み合わせブロック９４
とエッジ検出器９６を通る変数値を表す信号に接続でき
る。エッジ検出器９６は、入力信号の、正、負、または
任意のエッジを検出する。エッジ検出器の構成は、図示
されないが、当業者により容易に作成でき、また、周知
である。図１０に示されるように、組み合わせブロック
９８の出力は、直接に、または、遅延カウンタ１００を
通って、フリップ／フロップ１０２の"Ｓｅｔ"入力に接
続される。後者の場合、組み合わせ論理ブロック９８の
出力は、時間アドバンス（time advance）信号７２によ
りクロックされる遅延カウンタ１００をイネーブルにす
る。あらかじめ決められた数の時間アドバンス信号を計
数した後で、カウンタ１００はオーバーフローして、イ
ベント検出器５４の出力に信号を生じる。このイベント
出力が送信された後で、イベント検出器５４は、前に説
明したように、イベントエンコーダ５６によるリセット
（reset）ライン１０１を用いてリセットされる。図１
０に示される一般構造は、任意のレベルに敏感なイベン
トの制御（組み合わせ論理ブロック９８のみを用い
る）、エッジに敏感なイベントの制御（組み合わせブロ
ック９４とエッジ検出器９６も用いる）、遅延（遅延カ
ウンタ１００も用いる）、または、それらの任意の組み
合わせを具体化できる。各々のイベント検出器５４は、
これらの性能のうち、全部または一部を必要に応じて備
えることができる。

【００３４】エミュレーション技術一般は、種々の入力
信号と出力信号のイベントの間の正確な時間間隔を計算
する意味では、設計の実際のタイミングの検証には適し
ていない。したがって、正確なモデルタイミングは、相
互へのデータ依存性を有する異なった回路コンポーネン
トの正確な検証順序を確実にする方法としてのみ重要で
ある。このタイミングの正確さの問題の最も重要な場合
は、保持時間の違反がありうるフリップ／フロップのチ
ェーンの検証である。どのクロックされる装置について
も、特定された「セットアップ時間」と「保持時間」が
ある。セットアップ時間が要求することは、入力データ
がフリップ／フロップ装置のデータ入力リード線に存在
せねばならず、かつ、クロック遷移の前のあらかじめ決
められた時間の間に安定な形であらねばならないことで
ある。保持時間が要求することは、データが、フリップ
フロップの制御リード線に達したときのクロック遷移の
時間から適正な動作のためのクロックの到達の後のある
時間間隔まで安定であることである。ユーザーのネット
リストから論理回路を具体化するときのキ−プロセス
は、データのセットアップ時間と保持時間とを、対応す
るクロックの到達と同期することである。具体化される
論理回路の適正な動作を保証するために、データは、ク
ロック入力での対応するクロックの到達に関して特定の
時空間のあいだフリップフロップのＤ入力で存在し安定
でなければならない。ユーザーのネットリストからの回
路の具体化において、クロック信号の適当なタイミング
は、クロックスキュー（skew）の理由によりクロックラ
インでの余分な遅延により妨害されるかもしれない。こ
れは、フリップフロップまたはシフトレジスタなどの第
１論理装置におけるデータを、第２のレジスタにおける
データより早くシフトさせるかもしれない。第２のレジ
スタの保持時間の要求が違反され、シフトレジスタが適
当に同期されないならば、次に、データビットが失われ
るかもしれない。

【００３５】保持時間の違反は、エミュレーション回路
における人工物（artifact）であるので、狙いのシステ
ムまたは最終製品において生じないかもしれない。なぜ
なら、再プログラム可能な論理装置における制限された
資源がクロック信号の発生をサポートするように設計さ
れるので、狙いのシステムにおけるクロックスキューと
しばしば異なるエミュレーション回路におけるクロック
スキューから違反が生じるからである。論理検証システ
ムにおける行動シミュレーションは、シミュレートされ
た回路コンポーネントとエミュレートされた回路コンポ
ーネントとの共存を要求するので、互換性のある手段が
２つの技術におけるタイミングの正確さのために使用さ
れることが重要である。

【００３６】シミュレーション技術において、モデルタ
イミングは、遅延や非ブロッキング割り当て文（statem
ent）などの適当な言語構成物により記述される。その
ような構成物のセマンティクスがシミュレータにより正
確に解釈されるかぎり、タイミングは、定義により正確
である。実際の遅延値が未知であるとされるゼロ遅延の
シミュレーションの場合においても、これは真実であ
る。たとえば、検証の正しい順序を確保するＶｅｒｉｌ
ｏｇハードウエア記述言語における以下の行動コードに
より２個のフリップ／フロップがそれぞれ定義される。ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋ）ｑ＝＃０ｄ；ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋ）ｑ＜＝ｄ；明示な遅延、ゼロ遅延及び非ブロッキング割り当ての説
明は、異なるシミュレーションサイクルへのイベントの
割り当てまたは同じサイクルにおける異なるグループへ
の割り当てに基づく。これらのイベント割り当ては、行
動設計部分のための言語セマンティクスにより含まされ
るイベント順序を強制する。

【００３７】しかし、エミュレーション技術において、
直列に接続されるフリップ／フロップの対は以下のよう
に記載される。ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋ１）ｑ１＝＃ｔ１ｄ１；ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋ２）ｑ２＝＃ｔ２ｄ２；ａｓｓｉｇｎ＃ｔｄｄ２＝ｑ１；ａｓｓｉｇｎ＃ｔｃｃｌｋ２＝ｃｌｋ１；（全エミュレーション回路遅延ｔ１、ｔ２、ｔｄ、ｔｃ
は未知であるが、上限Ｔを有する。）正確な検証順序を
確実にするため、エミュレータは、ｔｄの値を人工的に
Ｔだけ増加する。また、エミュレータは、Ｔの値ができ
るだけ小さいように、回路変換（クロック木の共通部分
の特殊なＦＰＧＡへの分離、クロック論理の２重化な
ど）を行う。この処理は、米国特許第５,４７５,８３０
号（１９９５年１２月１２日にＣｈｅｎらに発行されQu
ickTurn Systems, Inc.に譲渡された「Structure and M
ethod for Providing a Reconfigurable Emulation Cir
cuitwithout Hold Time Violations」）に説明されてい
る。

【００３８】タイミングの正確さを確実にする各々のア
プローチは、それ自体のドメイン内ではつじつまがあ
う。しかし、エミュレーションモデルとシミュレーショ
ンモデルのタイミングをともに混合すると、問題を生じ
ることがある。たとえば、１つのチェーンまたはそのク
ロック論理の一部の中での第２のフリップ／フロップが
エミュレーションモデルとしてよりはゼロ遅延行動（す
なわち、シミュレーションモデル）として記述されると
考える。この場合、遅延値の上限Ｔは決定できず、典型
的なエミュレータにより使用されるタイミングの正確さ
を確実にする方法は働かない。

【００３９】保持時間を除去する１つの解決は、各々の
エミュレーションのフリップ／フロップのデータ経路の
上流に追加のフリップ／フロップを置くことである。こ
のアプローチの１例は、米国特許第５,２５９,００６号
（１９９３年１１月２日にＰｒｉｃｅらに発行されQuic
kTurn Systems, Inc.に譲渡された「Method for Substa
ntailly Elliminating Hold Time Violations in Imple
menting High Speed Logic Circuits and the Like」）
に示される。しかし、この解決は、行動検証システムに
おいて提供することは困難であるかまたは不可能であ
る。なぜなら、これは、追加のフリップ／フロップが挿
入される必要があるかを決定するために、各行動ブロッ
クが各フリップ／フロップまたは組み合わせ回路として
分類されることを要求するからである。また、そのよう
なブロックの各入力をデータ入力またはクロック入力と
して同定することが必要である。そのような同定は、ハ
ードウエア記述言語の制約のため困難であるかまたは不
可能である。もし追加のフリップ／フロップが組み合わ
せ論理ブロックの上流に置かれるならば、設計者により
意図された行動を変更することがある。

【００４０】本発明により提供される１つの解決は、異
なった種類の遅延に依存しない保持時間違反の除去であ
る。図１１に示されるように、保持時間違反をして他の
回路コンポーネント１０６に潜在的に達しうる信号の発
生源であるすべてのエミュレーションフリップ／フロッ
プ１０５について、追加のフリップ／フロップ１０８が
下流に挿入される。シミュレーションクロック１１０
は、すべてのＢＵＳＹ信号６２が表明されないときに表
明される。その結果、フリップ／フロップ１０４がエミ
ュレートされるかシミュレートされるかにかかわらず、
フリップ／フロップ１０４から始まるデータ通路１１２
における有効遅延は、フリップ／フロップ１０４のクロ
ック信号１１６とフリップ／フロップ１０６のクロック
信号１１８を分離する組み合わせクロック通路１１４に
おけるどの遅延よりも常に大きい。

【００４１】より複雑な状況が、図１２に示され、ここ
では、エミュレートされるフリップ／フロップはクロッ
ク回路１２２の中に存在する。設計の意図が回路１２２
の遅延が回路１１２の遅延より小さいことであると仮定
すると、追加のフリップ／フロップはクロック回路１２
２に挿入されるべきでない。もしそのようなフリップ／
フロップ１２０により作られる信号が他のフリップ／フ
ロップ１２６のためのデータ源としても使用されるな
ら、フリップ／フロップ１２４の追加と、回路１２２の
回路１２８としての２重化は、図１２に示されるように
必要である。回路１２２を前でフリップ／フロップ１２
６と接続する信号１３０は、除かれるべきである。これ
らの変換が正確に行われるために、どのクロックエッジ
が全記憶素子（エミュレートされるか又はシミュレート
されている）のクロック入力で潜在的に活動的であるこ
とを決定するクロック回路の解析が行われねばならな
い。行動ブロックについて、それらの記憶容量について
の控えめな仮定が使用できる。なぜなら、追加のフリッ
プ／フロップが保持時間違反の危険を引き起こすとして
誤って同定されたとしても、この変換は、検証中の回路
により行われる機能を変えないからである。最悪の場
合、回路のエミュレートされる部分の中のすべてのフリ
ップ／フロップは、シミュレーションクロック信号１１
０により同期されるフリップ／フロップで２重化されね
ばならない。

【００４２】図１３は、論理検証システムにより使用さ
れるコンフィギュレーションデータを準備するフロー図
を示す。一般に、コンパイルは、たとえばＶｅｒｉｌｏ
ｇハードウエア記述言語（"ＶｅｒｉｌｏｇＨＤＬ"）
を用いるユーザーの設計記述ファイルから出発する。し
かし、コンパイルは、種々の他の言語でも出発できる。
インポートステップ１３２の結果として、行動データベ
ース表現１３４が生成される。この表現は、もう１つの
行動表現１３８を生じる前処理ステップ１３６により増
補（augment）される。ネットリスト発生ステップ１４
０とコード発生ステップ１４４の結果、エミュレーショ
ンモデル１４２のネットリスト表現と、論理モジュール
プロセッサメモリ２０にダウンロードできるエミュレー
ションモデルのネットリスト表現１４２と、１組の実行
可能物１４６を生じる。ネットリスト表現１４２は、Ｆ
ＰＧＡ１０とプログラマブル相互接続器１２のためのコ
ンフィギュレーションデータ１５０を作成する区分、配
置および経路指定（routing）のステップ１４８に供さ
れる。この区分、配置および経路指定のステップは、Ｓ
ａｍｐｌｅらへの米国特許第５,３２９,４７０号とＢｕ
ｔｔｓらへの米国特許第５,０３６,４７３号に記載さ
れ、当業界において周知である。より詳細には、インポ
ート部１３２は、ユーザーのＶｅｒｉｌｏｇソースファ
イルを処理し、行動データベースライブラリを作る。イ
ンポート部１３２は、ソースファイル名のリスト、"ｉ
ｎｃｌｕｄｅ"経路、及び、検索ライブラリのリストを
受け取る。ここで、そうしなければ未定義であったモジ
ュールの参照が解決される。インポート部は、行動記述
を複数の同時に実行可能なコードフラグメントに分割す
る。

【００４３】前プロセッサ１３６は、インポートステッ
プ１３２により生成された行動データベースライブラリ
を変換する。前プロセッサ１３６は、利用できるシミュ
レーションモジュール１４の各々での実行のためのクラ
スタに行動コードを区分し、行動コードフラグメントの
実行順序と区分内での変数のローカル性を決定する。ま
た、前処理プロセッサ１３６は、上述の保持時間違反の
ないモデルの生成に必要な変換を行う。コード発生器１
４４は、前処理プロセッサ１３６により変換された行動
データベースを読み、前プロセッサ１３６により同定さ
れている各々のシミュレーションモジュール１４につい
てダウンロード可能な実行可能物１４６を作る。ネット
リスト発生器１４０は、前処理プロセッサ１３６により
変換された行動データベースを読み、区分、配置および
経路指定のステップ１４８による次の処理のためネット
リストデータライブラリを作る。

【００４４】論理検証システムの動作は、同業者により
周知のイベントドリブン・シミュレーションの原理に基
づく。基本的な仮定は、以下のとおりである。（１）ど
の与えられた行動モデルも、１組の検証手続き（proced
ures）に分割でき、この検証手続きは行動記述に基づい
てコンパイルされる。（２）シミュレーションの過程
は、これらの手続きの一連の実行からなり、ここで、手
続きは、変数（入力）の論理値を読み、他の変数（出
力）の新しい値を計算する。（３）手続きは、シミュレ
ーションモデルの現在の状態に依存する各々の手続きを
実行するか否かを定義する条件をトリガーする手続きが
割り当てられる。たとえば、図１４に示されるＶｅｒｉ
ｌｏｇＨＤＬモデルを考える。このモデルは、Ｑ＿Ａ
Ｎ０２で始まる、１０個の検証手続きからなる。これら
の手続きの９個は、ライブラリの要素（primitives）で
あるＱ＿ＡＮ０２とＱ＿ＦＤＰ０への参照によりあらか
じめ定義され、１個は、行動記述で表現される。検証手
続きの間の関係は、図１５においてグラフにより記述で
きる。

【００４５】エミュレーションの目的のため、インスタ
ンスＵ１とｍ０〜ｍ７がＦＰＧＡにおいて直接に具体化
できる。instance line_selectの出力を評価する行動コ
ードは、埋め込まれたマイクロプロセッサのための命令
シーケンスとしてコンパイルできる。適当な時間にこの
命令シーケンスを呼び出すために、一意のＩＤが、１個
のマイクロプロセッサにロードされたそのような命令シ
ーケンスの各々に割り当てられねばならない。ＩＤは、
対応するトリガー条件が真になったときに、ＦＰＧＡに
おいて発生できる。(ＩＤを発生するための回路は、前
に図５に示された。）もしいくつかのトリガー条件が同
時に真になると、ＩＤのなかの最小のものが発生され
る。マイクロプロセッサ１６は、ＩＤを連続的にモニタ
ーし、新しいＩＤが発生されるごとに、対応する命令シ
ーケンスが実行される。line_select機能のＩＤが５で
あると仮定すると、イベントを発生する論理は、図１６
に示されるように具体化できる。ＣＬＫの負のエッジが
（速い周期信号により同期されて）検出されるとき、イ
ベント検出器１５２におけるＲＳトリガーをセットす
る。もし５より小さいＩＤを持つイベントがなければ、
イベントエンコーダ１５４は、数５を発生し、マイクロ
プロセッサ１６は、リード命令がＦＰＧＡアドレス空間
に属するアドレスの１つから実行されるときに、数５を
検出する。このときに、ＲＳトリガーはリセットされ
る。（動作デコーダ、バスドライバおよびデータレジス
タは示されない。）

【００４６】動作方法は、以下のようにまとめることが
できる。モデルコンパイル時間に、行動コードにより表
現されるセル（たとえば図１５におけるline_select ce
ll）は、対応するイベント発生論理ブロック（図１６に
示されたのと同様なもの）で置換される。実行時間に、
マイクロプロセッサ１６は、ＦＰＧＡから次のイベント
のＩＤを読むことと、このイベントに対応する機能を実
行することからなるループにおいて連続的に動作してい
る。この動作をするためにマイクロプロセッサ１６によ
り使用できるプログラムの１例は図１７に示される。シ
ミュレーションアルゴリズムのこのソフトウエア・ハー
ドウエアの具体化は、レベル化シミュレーションとイベ
ントドリブン・シミュレーションの最良の特徴を組み合
わせる。イベントドリブン・シミュレーションにおい
て、活動化条件が満足される各サイクルで評価されるた
びに、これらの要素のみが評価される。レベル化シミュ
レーションにおいて、イベントキュー・操作（manipula
tion）のオーバーヘッドが、モデル実行段階から除かれ
る。すべての必要なイベント検出と操作は、再構成可能
なハードウエア（ＦＰＧＡ）においてなされる。イベン
ト検出ハードウエア・ネットリストは、モデル区分化と
分類（sorting）の結果と同様に、各評価ルーチンのた
めのトリガー条件に基づくコンパイル時間に発生され
る。

【００４７】ここに発明の好ましい実施形態が開示され
たが、当業者にとって明らかなように、多数の変更がこ
の発明の精神または範囲からはずれることなしに可能で
ある。上述の説明に含まれ添付図面に示されたことは、
例として示されたものであり、制限的なものでないとし
て解釈されるべきである。したがって、この発明は、以
下の請求項によるものを例外として、制限されるべきで
ない。

【図面の簡単な説明】

【図１】多数のプロセッサとプログラマブルゲートア
レイ装置を備える論理検証システムの１実施形態のブロ
ック図である。

【図２】グローバルイベント転送バスを含む論理検証
システムの他の実施形態のブロック図である。

【図３】計算された変数値の、シミュレートされた設
計部分からエミュレートされた設計部分への転送を示す
ブロック図である。

【図４】シミュレートされた設計部分からエミュレー
トされた設計部分への変数の計算値の収集を示すブロッ
ク図である。

【図５】イベントコードの計算と、行動シミュレーシ
ョンを実行するマイクロプロセッサへのそれらの転送を
示すブロック図である。

【図６】イベントコードの計算と、行動シミュレーシ
ョンを実行するマイクロプロセッサへのそれらの転送を
示す他の実施形態のブロック図であり、ここで、イベン
トは、たとえば、活動イベント、非活動イベント、非ブ
ロッキング割り当て更新イベントおよびモニタイベント
のグループに分けられる。

【図７】イベントグループにおける目立つイベントの
検出を示すブロック図である。

【図８】シミュレーション時間に先立つ信号の計算を
示すブロック図である。

【図９】１つのマイクロプロセッサから他のマイクロ
プロセッサへの、共有多重バスを介してのイベントの転
送を描くブロック図である。

【図１０】イベント検出器のブロック図である。

【図１１】設計エミュレーションの間での保持時間違
反行為を防止するために、検証中の論理設計に対してな
される変換を示すブロック図である。

【図１２】設計エミュレーションの間での保持時間違
反行為を防止するために、論理設計に対してなされる他
の変換を示すブロック図である。

【図１３】論理検証システムのプログラミングを示す
ブロック図である。

【図１４】コンポーネント相互結合による部分的に表
現され、Ｖｅｒｉｌｏｇハードウエア記述言語でのコー
ドフラグメントを用いた、行動記述により部分的に表現
される論理設計の１例を示す図である。

【図１５】（図１３に示されるインポートステップ１
３０の終了の後で）行動データベースにおける論理設計
の中間表現の１例を示す図である。

【図１６】ネットリスト生成ステップ１４０（図１３
に示されるステップ）により生成される回路フラグメン
トの１例を示す図である。

【図１７】コード作成ステップ１４４（図１３に示さ
れるステップ）により生成される実行可能なコード（Ｃ
プログラム言語による）の１例を示す図である。

【符号の説明】

１０，２２ＦＰＧＡ、１２相互接続器、１４シ
ミュレーションモジュール、２４システムバス制御
器、２８システムバス、３２デイジーチェーンラ
イン、４２制作デコーダ、５４イベント検出器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ミクヘイル・バーシュテインアメリカ合衆国95008カリフォルニア州キャンベル・バレリー・ドライブ4168番

Claims

【特許請求の範囲】

【請求項１】設計の第１部分をエミュレートする少な
くとも１つの再構成可能な構成要素と、前記の再構成可能な構成要素に電気的に接続され、前記
の設計の第２部分をシミュレートする少なくとも１つの
マイクロプロセッサと、前記の少なくとも１つのマイクロプロセッサに接続さ
れ、設計検証の間に複数のイベントを検出して前記の少
なくとも１つのマイクロプロセッサをイベント検出から
解放するイベント検出器とからなるエミュレーションと
シミュレーションを用いた設計検証装置。
【請求項２】さらに、前記の少なくとも１つのマイク
ロプロセッサが、スケジュールを通常作成する動作のた
めのスケジュール作成のためのスケジュール作成器を備
えることを特徴とする請求項１に記載された装置。
【請求項３】前記の少なくとも１つのマイクロプロセ
ッサは、第１のマイクロプロセッサと第２のマイクロプ
ロセッサを備えることを特徴とする請求項１に記載され
た装置。
【請求項４】前記の少なくとも１つの再構成可能な構
成要素が、さらに再構成可能な相互接続コンポーネント
からなることを特徴とする請求項１に記載された装置。
【請求項５】前記の少なくとも１つの再構成可能な構
成要素がさらに再構成可能な論理コンポーネントを備え
ることを特徴とする請求項１に記載された装置。
【請求項６】前記の少なくとも１つの再構成可能な構
成要素が、複数の再構成可能な論理コンポーネントから
なり、前記の再構成可能な相互接続コンポーネントが前
記の複数の再構成可能な論理コンポーネントを相互に接
続することを特徴とする請求項４に記載された装置。
【請求項７】さらに、前記の少なくとも１つのマイク
ロプロセッサに接続されるメモリを備えることを特徴と
する請求項１に記載された装置。
【請求項８】さらに、前記の少なくとも１つのマイク
ロプロセッサに接続されるバスコネクタを備えることを
特徴とする請求項１に記載された装置。
【請求項９】前記の設計の第２部分が行動言語で記載
されていることを特徴とする請求項１に記載された装
置。
【請求項１０】前記の少なくとも１つの再構成可能な
構成要素が、第１の再構成可能な構成要素と第２の再構
成可能な構成要素を備えることを特徴とする請求項１に
記載された装置。
【請求項１１】さらに、前記の少なくとも１つの再構
成可能な構成要素と前記の少なくとも１つのマイクロプ
ロセッサを接続する相互接続構成要素を備えることを特
徴とする請求項１０に記載された装置。
【請求項１２】さらに、前記の少なくとも１つの再構
成可能な構成要素と前記の少なくとも１つのマイクロプ
ロセッサを接続する再構成可能な相互接続構成要素を備
えることを特徴とする請求項１に記載された装置。
【請求項１３】さらに、システムバスをとおして前記
のバス制御器に接続されるシステム制御器を備えること
を特徴とする請求項８に記載された装置。
【請求項１４】さらに、前記の少なくとも１つのマイ
クロプロセッサに接続されるグローバルバスを備えるこ
とを特徴とする請求項１に記載された設計検証装置。
【請求項１５】前記のグローバルバスは、さらに、前
記の少なくとも１つのマイクロプロセッサに並列に接続
される複数の信号からなることを特徴とする請求項１４
に記載された装置。
【請求項１６】前記のグローバルバスは、さらに、前
記の少なくとも１つのマイクロプロセッサに直列に接続
される第２ラインを備えることを特徴とする請求項１４
に記載された装置。
【請求項１７】前記のグローバルバスは、前記の少な
くとも１つの再構成可能な構成要素と前記の少なくとも
１つのマイクロプロセッサとの間で少なくとも１つの信
号を接続することを特徴とする請求項１４に記載された
装置。