JPH0668756B2 - 回路自動変換方法 - Google Patents
回路自動変換方法Info
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- JPH0668756B2 JPH0668756B2 JP60082400A JP8240085A JPH0668756B2 JP H0668756 B2 JPH0668756 B2 JP H0668756B2 JP 60082400 A JP60082400 A JP 60082400A JP 8240085 A JP8240085 A JP 8240085A JP H0668756 B2 JPH0668756 B2 JP H0668756B2
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- circuit
- conversion
- elements
- inverter
- gate
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はVLSI設計自動化システムに係り、特に、同一機
能を有する回路を異なるデバイスで実現する際に必要な
回路表現の自動変換を行う回路図自動変換方式に関す
る。
能を有する回路を異なるデバイスで実現する際に必要な
回路表現の自動変換を行う回路図自動変換方式に関す
る。
本発明に近い公知例はみあたらないが、本発明は最近日
立で開発したPOLARISシステムなどの改良に関するもの
である。POLARISは論理回路の自動生成を目的とし、回
路機能のブール式記述から論理ゲートを自動生成するも
のであり、与えられた個々のブール式をできるだけ数少
い論理ゲートで実現することを自動化した点に特徴があ
る。
立で開発したPOLARISシステムなどの改良に関するもの
である。POLARISは論理回路の自動生成を目的とし、回
路機能のブール式記述から論理ゲートを自動生成するも
のであり、与えられた個々のブール式をできるだけ数少
い論理ゲートで実現することを自動化した点に特徴があ
る。
これに対して本発明で目的としている回路図変換は、変
換対象回路の要素を、その周辺要素との千差万別の接続
関係に依存して変化する変換規則を利用して回路を自動
変換することにある。
換対象回路の要素を、その周辺要素との千差万別の接続
関係に依存して変化する変換規則を利用して回路を自動
変換することにある。
本発明の目的は、同一機能を有する電子回路を異なるデ
バイスで実現する際に必要となる回路図自動変換方式を
提供することにある。
バイスで実現する際に必要となる回路図自動変換方式を
提供することにある。
その一例として、アナログ・デジタル混成VLSIの開発に
際しては、ＡＮＤ，ＯＲ等の一般論理ゲートで記述され
た回路をｉ２Ｌゲートに自動変換する必要があるから本
発明はこのような処理の自動化を可能化する。
際しては、ＡＮＤ，ＯＲ等の一般論理ゲートで記述され
た回路をｉ２Ｌゲートに自動変換する必要があるから本
発明はこのような処理の自動化を可能化する。
同一機能を有する電子回路を異なるデバイスで実現する
場合、デバイスに応じた回路図を作成し、回路シミユレ
ーシヨンや、チツプレイアウトの作業に利用することが
不可決である。この目的で、回路図を自動変換する時、
変換対象要素が回路内の他の要素との結合関係、あるい
は該要素が果たす機能に依存して変換規則は異つてく
る。本発明では、知識工学的観点に立ってこれらの規則
を知識化し、利用することにより所期の目的を実現す
る。
場合、デバイスに応じた回路図を作成し、回路シミユレ
ーシヨンや、チツプレイアウトの作業に利用することが
不可決である。この目的で、回路図を自動変換する時、
変換対象要素が回路内の他の要素との結合関係、あるい
は該要素が果たす機能に依存して変換規則は異つてく
る。本発明では、知識工学的観点に立ってこれらの規則
を知識化し、利用することにより所期の目的を実現す
る。
以下、本発明の一実施例を第１図以下を用いて説明す
る。
る。
第１図は本発明を実施する際のハードウエア環境を示す
図である。変換対象回路の回路結線情報の入力は、キー
ボード２００、ライトペン３００、タブレツト４００等
によりおこなわれる。回路変換規則や変換操作処理プロ
グラムは、磁気デイスク５００、メモリ６００等により
保持される。回路変換の中間結果や最終結果は、デイス
プレイ装置７００、作図機８００、プリンタ９００等に
よつて出力される。
図である。変換対象回路の回路結線情報の入力は、キー
ボード２００、ライトペン３００、タブレツト４００等
によりおこなわれる。回路変換規則や変換操作処理プロ
グラムは、磁気デイスク５００、メモリ６００等により
保持される。回路変換の中間結果や最終結果は、デイス
プレイ装置７００、作図機８００、プリンタ９００等に
よつて出力される。
第２図は本発明のソフトウエア構成を示すものであり、
２００は計算機である。本実施例の回路変換システムへ
の入力は回路データ２１０であり結果は回路データ２２
０となる。変換のために回路変換用知識群２３０を用い
る。変換実行プログラム２４０が知識群２３０を用いて
変換を実施する。
２００は計算機である。本実施例の回路変換システムへ
の入力は回路データ２１０であり結果は回路データ２２
０となる。変換のために回路変換用知識群２３０を用い
る。変換実行プログラム２４０が知識群２３０を用いて
変換を実施する。
第３図は本実施例システムでの処理ステツプを示してい
る。
る。
最初のステツプでは回路データを内部メモリに読み込む
（３００）。次のステツプで、第１次変換（３１０）を
おこない、変換前回路の要素の他要素との接続関係など
を分析抽出し、原データに追加する。次の第２次変換
（３２０）では第１次変換後の回路要素を目標回路要素
に変換する。次の第３次変換（３３０）では、第２次変
換後の回路データに内在する余分な回路要素の除去をお
こなう。最後に、結果を出力する（３４０）。
（３００）。次のステツプで、第１次変換（３１０）を
おこない、変換前回路の要素の他要素との接続関係など
を分析抽出し、原データに追加する。次の第２次変換
（３２０）では第１次変換後の回路要素を目標回路要素
に変換する。次の第３次変換（３３０）では、第２次変
換後の回路データに内在する余分な回路要素の除去をお
こなう。最後に、結果を出力する（３４０）。
なお、第１次変換と第２次変換はまとめて１度に実施さ
せることも可能であるが、処理を簡明にするために処理
ステツプを分離させた実施例により説明する。
せることも可能であるが、処理を簡明にするために処理
ステツプを分離させた実施例により説明する。
第４図は回路変換規則の実例を示すものである。本実施
例では通常の論理ゲートをｉ２Ｌゲートに変換する例を
扱つている。４００は通常のＡＮＤ論理ゲートであり、
３つの入力ｎ１，ｎ２，ｎ３（４０２など）、１出力ｎ
４（４０４など）を持つている。
例では通常の論理ゲートをｉ２Ｌゲートに変換する例を
扱つている。４００は通常のＡＮＤ論理ゲートであり、
３つの入力ｎ１，ｎ２，ｎ３（４０２など）、１出力ｎ
４（４０４など）を持つている。
この回路をｉ２Ｌに変換する場合の規則は、４００で示
したＡＮＤゲートが回路の中で他の要素といかなる関係
にあるかという状況を反映して変化する。この例の場
合、図の４０４の点から電流供給される他の素子数が４
個以下の時、４５０のように変換される。４１０，４１
４などはインジエクタであり電流供給素子として動作す
る。以下ではインバータと呼ぶ。４１２はインバータ出
力部のコレクタ面積を表象する記号であり、電流に比例
して丸の数が変化する。最大４個までのコレクタが許さ
れる。点ｎ１，ｎ２，ｎ３から供給された電流は各々２
段のインバータを通つたあと点ｎ４で合計され、結果と
してＡＮＤ論理が実現される。
したＡＮＤゲートが回路の中で他の要素といかなる関係
にあるかという状況を反映して変化する。この例の場
合、図の４０４の点から電流供給される他の素子数が４
個以下の時、４５０のように変換される。４１０，４１
４などはインジエクタであり電流供給素子として動作す
る。以下ではインバータと呼ぶ。４１２はインバータ出
力部のコレクタ面積を表象する記号であり、電流に比例
して丸の数が変化する。最大４個までのコレクタが許さ
れる。点ｎ１，ｎ２，ｎ３から供給された電流は各々２
段のインバータを通つたあと点ｎ４で合計され、結果と
してＡＮＤ論理が実現される。
図の４０４の点から電流供給される他の素子数が５個以
上の場合には（最大１６まで可）、４７０のように変換
し、点ｎ４での電流を増大させる。この時４２０で示す
４コレクタ（４２２、４２４など）のインバータを中間
に設置したあと、４４０等で示すインバータの並列段を
設け、４４２，４４４，４４６，４４８等のコレクタの
合計が点ｎ４より電流供給する素子数に合致するように
しなくてはならない。また４２０のコレクタ４２２，４
２４等の個数は、４４０等の並列インバータ個数を揃え
る。
上の場合には（最大１６まで可）、４７０のように変換
し、点ｎ４での電流を増大させる。この時４２０で示す
４コレクタ（４２２、４２４など）のインバータを中間
に設置したあと、４４０等で示すインバータの並列段を
設け、４４２，４４４，４４６，４４８等のコレクタの
合計が点ｎ４より電流供給する素子数に合致するように
しなくてはならない。また４２０のコレクタ４２２，４
２４等の個数は、４４０等の並列インバータ個数を揃え
る。
第５図は通常のＡＮＤ論理ゲートのｉ２Ｌ変換規則を示
すものであり、点ｎ４からの電流供給素子数が４個以下
の場合である。この場合、５１０に示すようにインバー
タの直列結合個数は１個でよい。接続個数が５個以上の
時は第４図４７０と似た変換規則を用いるが既述の通り
である。第４，第５図で示した以外のゲートについても
似かよつた変換規則が存在するが、本実施例では省略す
る。
すものであり、点ｎ４からの電流供給素子数が４個以下
の場合である。この場合、５１０に示すようにインバー
タの直列結合個数は１個でよい。接続個数が５個以上の
時は第４図４７０と似た変換規則を用いるが既述の通り
である。第４，第５図で示した以外のゲートについても
似かよつた変換規則が存在するが、本実施例では省略す
る。
第６図は変換後の回路中で無駄な部分を除去する規則の
例である。直列した２つのインバータ６００，６１０が
ある場合、中間点ｎ２と入力を共有する素子Ａ（６２
０）が存在せず、かつ出力を共有する素子Ｂ（６３０）
が存在せず、かつ点ｎ３（６７０）と出力を共有する素
子Ｃ（６４０）が存在せぬ場合、２つのインバータを取
り去つて点ｎ１（６５０）とｎ３（６７０）は短絡させ
て良い。実際の回路では、２つのインバータを信号伝播
時間調節のためにわざわざ追加する場合がある。この目
的の場合は除去はできないが、インバータの目的が時間
調節であることを回路データに追加しておき、除去可否
判断時に利用することで容易に対処できるので、本実施
例では説明を略す。
例である。直列した２つのインバータ６００，６１０が
ある場合、中間点ｎ２と入力を共有する素子Ａ（６２
０）が存在せず、かつ出力を共有する素子Ｂ（６３０）
が存在せず、かつ点ｎ３（６７０）と出力を共有する素
子Ｃ（６４０）が存在せぬ場合、２つのインバータを取
り去つて点ｎ１（６５０）とｎ３（６７０）は短絡させ
て良い。実際の回路では、２つのインバータを信号伝播
時間調節のためにわざわざ追加する場合がある。この目
的の場合は除去はできないが、インバータの目的が時間
調節であることを回路データに追加しておき、除去可否
判断時に利用することで容易に対処できるので、本実施
例では説明を略す。
第７図は本実施例で取りあげる論理回路でありＮＯＲと
INVERTER回路とで実現されている（ただしgate２１（７
１０）〜gate２２（７２０）は出力端子である）。
INVERTER回路とで実現されている（ただしgate２１（７
１０）〜gate２２（７２０）は出力端子である）。
第８図は、第７図の回路を本発明方式によつて変換した
結果を示している。
結果を示している。
以下、本発明の内容詳細をプログラムの具体例を示しな
がら説明する。
がら説明する。
以下では、プログラムの実現に論理言語を利用する。論
理言語の詳細については、W.F.Clocksin,C.S.Mellish,
“Programming in Prolog”，Springer−Verlag 1981な
どに詳しい説明があるので、詳細は省略する。
理言語の詳細については、W.F.Clocksin,C.S.Mellish,
“Programming in Prolog”，Springer−Verlag 1981な
どに詳しい説明があるので、詳細は省略する。
（１）回路データ（変換前） プログラムリスト（１）は、第３図２１０のデータを示
しており、第７図に対応するものを論理言語で記述した
ものである。1000はgate１０がcmos回路のinverterであ
り、点ｎ１０の信号を入力し、点ｎ１２の信号を出力し
ていることを表わす。1100はgate１がcmos回路のnorで
あり、点ｎ１，ｎ１０の２信号から点ｎ３の信号を作り
出すことを表わす。1200はgate１７が出力端子であり、
点ｎ１４の信号を受け取つていることを表わす。out（
−１５５）の−１５５は論理言語のダミー変数であり、
固定した出力点が無いことを表わしている。
しており、第７図に対応するものを論理言語で記述した
ものである。1000はgate１０がcmos回路のinverterであ
り、点ｎ１０の信号を入力し、点ｎ１２の信号を出力し
ていることを表わす。1100はgate１がcmos回路のnorで
あり、点ｎ１，ｎ１０の２信号から点ｎ３の信号を作り
出すことを表わす。1200はgate１７が出力端子であり、
点ｎ１４の信号を受け取つていることを表わす。out（
−１５５）の−１５５は論理言語のダミー変数であり、
固定した出力点が無いことを表わしている。
（２）回路データ（第１次変換後） プログラムリスト（２）は、第３図３１０の第１次変換
後の回路データを示している。2000は、cmos回路のgate
１０が、出力をgate２１に供給し、出力供給素子数が
１、入力信号数が１であることを示している。2100は、
gate１が、gate８，７，２に出力を供給しており、出力
供給素子数３、入力信号数が２であることを示してい
る。これらのデータは、回路図変換を容易化するために
回路図変換プログラムによつて作成された中間データで
ある。
後の回路データを示している。2000は、cmos回路のgate
１０が、出力をgate２１に供給し、出力供給素子数が
１、入力信号数が１であることを示している。2100は、
gate１が、gate８，７，２に出力を供給しており、出力
供給素子数３、入力信号数が２であることを示してい
る。これらのデータは、回路図変換を容易化するために
回路図変換プログラムによつて作成された中間データで
ある。
（３）回路データ（第２次変換後） プログラムリスト（３）は、第３図の第２次変換３２０
の結果得られるｉ２Ｌ回路のデータである。
の結果得られるｉ２Ｌ回路のデータである。
3000は、ｉ２Ｌ回路として、gate１０というinverterが
あり、点ｎ１０の信号を入力し、出力としてコレクタ１
が点ｎ１２の信号を出力していることを示す。3300は、
コレクタが３個存在するインバータを表わしている。本
回路データ内には、3100，3200に示すように直列接続し
ており、除去可能な２個のインバータが混入している。
あり、点ｎ１０の信号を入力し、出力としてコレクタ１
が点ｎ１２の信号を出力していることを示す。3300は、
コレクタが３個存在するインバータを表わしている。本
回路データ内には、3100，3200に示すように直列接続し
ており、除去可能な２個のインバータが混入している。
（４）回路データ（第３次変換後） プログラムリスト（４）は、第３図の第３次変換３３０
の結果得られるｉ２Ｌ回路のデータである。プログラム
リスト（３）の中で除去可能である回路要素を除去した
結果である。4000は、除去部分を示しており、gate１１
と１６とを除去し、入力点ｎ１１、出力点ｎ１８が短絡
されたことを表わしている。本プログラムリストは、第
８図の回路に対応しており、また第３図２２０の回路デ
ータに対応している。
の結果得られるｉ２Ｌ回路のデータである。プログラム
リスト（３）の中で除去可能である回路要素を除去した
結果である。4000は、除去部分を示しており、gate１１
と１６とを除去し、入力点ｎ１１、出力点ｎ１８が短絡
されたことを表わしている。本プログラムリストは、第
８図の回路に対応しており、また第３図２２０の回路デ
ータに対応している。
（４′）回路変換プログラム プログラムリスト（５）は、第３図２４０のプログラム
を示す。5000は当プログラムを実行させるための命令プ
ログラムであり、5010は第３図300の処理命令である。
名称がcmosflというフアイル…２１０…から回路データ
を入力する。5020は、第３図３１０以下の処理を実行し
結果をansfile…２２０…の書き出すことを命令してい
る。5020部分を具体的に実行するプログラムが5100以下
である。5200は第３図３１０に対応し、CMOS回路内のin
verter素子及びnor素子を第１次変換している。5300は
同じく３２０に対応する第２次変換、5400は原回路と第
１次変換後の中間的回路データを（参照のために）出力
させている（出力先は２２０を便宜的に利用してい
る）。5500は除去可能素子の除去、5600は最終結果の２
２０への出力を実施している。各段階の処理は、第３図
２３０に示した回路変換用知識群（実際には、論理言語
で書いたプログラム）を用いて実施される。その内容を
以下に示す。
を示す。5000は当プログラムを実行させるための命令プ
ログラムであり、5010は第３図300の処理命令である。
名称がcmosflというフアイル…２１０…から回路データ
を入力する。5020は、第３図３１０以下の処理を実行し
結果をansfile…２２０…の書き出すことを命令してい
る。5020部分を具体的に実行するプログラムが5100以下
である。5200は第３図３１０に対応し、CMOS回路内のin
verter素子及びnor素子を第１次変換している。5300は
同じく３２０に対応する第２次変換、5400は原回路と第
１次変換後の中間的回路データを（参照のために）出力
させている（出力先は２２０を便宜的に利用してい
る）。5500は除去可能素子の除去、5600は最終結果の２
２０への出力を実施している。各段階の処理は、第３図
２３０に示した回路変換用知識群（実際には、論理言語
で書いたプログラム）を用いて実施される。その内容を
以下に示す。
（５）回路変換用知識群 （５）−ａ第１次変換用知識群 プログラムリスト（６）は第１次変換用の知識群であ
る。6000はプログラムリスト（１）内のinverter（gate
１０〜gate１６）を、プログラムリスト（２）内の2000
等の中間データに変換する。6100の部分でcmos回路表現
でのinverter素子の各各についての出力供給素子数や入
力信号数を調べ、6200で中間データを作成する。変数Ｗ
は中間データを表わしている。assert（Ｗ）は生成した
中間データＷの記憶命令である。
る。6000はプログラムリスト（１）内のinverter（gate
１０〜gate１６）を、プログラムリスト（２）内の2000
等の中間データに変換する。6100の部分でcmos回路表現
でのinverter素子の各各についての出力供給素子数や入
力信号数を調べ、6200で中間データを作成する。変数Ｗ
は中間データを表わしている。assert（Ｗ）は生成した
中間データＷの記憶命令である。
6500はnor素子の変換知識である。
（５）−ｂ第２次変換用知識群 プログラムリスト（７）は第２次変換用の知識群を表わ
している。7000以下は、cmos回路でのinverter素子をｉ
２Ｌ回路でのinverterに変換する規則である。7200以下
はnor素子に関する変換規則である。
している。7000以下は、cmos回路でのinverter素子をｉ
２Ｌ回路でのinverterに変換する規則である。7200以下
はnor素子に関する変換規則である。
7300部で、プログラムリスト（２）に示した形式に表現
されたcmos回路内のnor素子の各々についての属性を調
べ、ｉ２Ｌ回路に変換する際の第５図で説明した規則の
内、出力信号数ＦＮを上限値Ｍａｘ（第５図説明ではＭ
ａｘ＝４）と比較する。7400はＦＮがＭａｘ以下の時の
ｉ２Ｌ回路表現生成、7500はＦＮがＭａｘ以上の時のｉ
２Ｌ回路表現生成に対応する。7600は以上の処理のくり
返しを指示するプログラム文である。
されたcmos回路内のnor素子の各々についての属性を調
べ、ｉ２Ｌ回路に変換する際の第５図で説明した規則の
内、出力信号数ＦＮを上限値Ｍａｘ（第５図説明ではＭ
ａｘ＝４）と比較する。7400はＦＮがＭａｘ以下の時の
ｉ２Ｌ回路表現生成、7500はＦＮがＭａｘ以上の時のｉ
２Ｌ回路表現生成に対応する。7600は以上の処理のくり
返しを指示するプログラム文である。
（５）−ｃ第３次変換用知識群 プログラムリスト（８）は第３図３３０に示した第３次
変換用知識であり、8000はプログラムリスト（３）をプ
ログラムリスト（４）に変換する。
変換用知識であり、8000はプログラムリスト（３）をプ
ログラムリスト（４）に変換する。
8100は、削除可能な２つの素子を調べる。8200はそれら
を削除し、単純な結線に置き換える。8300は削除可能性
を判断するものであり、第６図で説明した規則を表わし
ている。8400は8300内で使用する結線関係の有無を調べ
るプログラムである。
を削除し、単純な結線に置き換える。8300は削除可能性
を判断するものであり、第６図で説明した規則を表わし
ている。8400は8300内で使用する結線関係の有無を調べ
るプログラムである。
（５）−ｄその他の知識群 プログラムリスト（９）は、上述した各種プログラムの
内で使用する下位プログラム群である。9000はcmosのno
r回路をｉ２Ｌに変換する時に必要となる、inverterの
フオーク形結合を作り出す（第５図参照）。9020は同じ
くはしご形状を作り出す（第４図４４０以下は４段のは
じご形を呈している）。9030はｉ２Ｌ回路でのinverter
をひとつ生成する。9040はｉ２Ｌ回路でのinverterのコ
レクタ部分の構造を生成する（出力信号数に依存してコ
レクタ数が変化することに対処する機能である）。
内で使用する下位プログラム群である。9000はcmosのno
r回路をｉ２Ｌに変換する時に必要となる、inverterの
フオーク形結合を作り出す（第５図参照）。9020は同じ
くはしご形状を作り出す（第４図４４０以下は４段のは
じご形を呈している）。9030はｉ２Ｌ回路でのinverter
をひとつ生成する。9040はｉ２Ｌ回路でのinverterのコ
レクタ部分の構造を生成する（出力信号数に依存してコ
レクタ数が変化することに対処する機能である）。
9050は、プログラムリスト（１）の回路表現からプログ
ラムリスト（２）を作る際に利用する各素子の出力信号
線数の分析、9060はｉ２Ｌ回路でinverterのはしご形状
段の直前にそう入するinverterのコレクタの数（第４図
４２０の例では４個）を調べる。9070は第４図あるいは
第５図での変換規則の切り換え条件を与える数値４（ｉ
２Ｌインバータの許容コレクタ数上限値）を定義してい
る。
ラムリスト（２）を作る際に利用する各素子の出力信号
線数の分析、9060はｉ２Ｌ回路でinverterのはしご形状
段の直前にそう入するinverterのコレクタの数（第４図
４２０の例では４個）を調べる。9070は第４図あるいは
第５図での変換規則の切り換え条件を与える数値４（ｉ
２Ｌインバータの許容コレクタ数上限値）を定義してい
る。
9080はある要素があるリスト内に含まれているか否かを
調べる。9090は連番で新しい名称を発生させるものであ
り、ｉ２Ｌ側のゲート番号の発生に利用している。9100
は２つのリストを結合する。9110は２つの数の内の最小
値を求める。9120はＸの否定をおこなう。9130はＹとＶ
が等しいか否かを調べる。9140はリスト［col(X1,Y1),c
ol(X2,Y2),…］から、リスト［Ｙ１，Ｙ２…］を作り出
す。
調べる。9090は連番で新しい名称を発生させるものであ
り、ｉ２Ｌ側のゲート番号の発生に利用している。9100
は２つのリストを結合する。9110は２つの数の内の最小
値を求める。9120はＸの否定をおこなう。9130はＹとＶ
が等しいか否かを調べる。9140はリスト［col(X1,Y1),c
ol(X2,Y2),…］から、リスト［Ｙ１，Ｙ２…］を作り出
す。
9150はcmos回路のデータをフアイル２２０に出力する。
9160は中間回路データを出力する。
9160は中間回路データを出力する。
9170はｉ２Ｌ回路を出力する。
〔発明の効果〕 本発明によれば、同一の機能を有する回路を異なるデバ
イスで実現する際に必要となる回路図の自動変換を容易
に実現できる。その具体的適用例としては、例えば今後
民生用アナログ・デジタル混成VLSI回路開発時に必要と
なるcmos回路のｉ２Ｌ回路への自動変換が実現できる。
回路要素変換規則が、他の回路要素との結合関係などに
依存して変化するため、従来自動変換することは困難と
されており、人手によつてしか変換できなかつた。この
ため、例えば1000素子程度のcmos回路の変換が２０人月
程度の期間を要しており、しかも誤りの混入によつて何
回も見直す必要があつた。本発明により、この自動化が
可能となり、さらに誤りの混入が防止できるようにな
る。これにより民生用アナログ・デジタル混成回路の設
計開発期間の短縮に大きく貢献できる。
イスで実現する際に必要となる回路図の自動変換を容易
に実現できる。その具体的適用例としては、例えば今後
民生用アナログ・デジタル混成VLSI回路開発時に必要と
なるcmos回路のｉ２Ｌ回路への自動変換が実現できる。
回路要素変換規則が、他の回路要素との結合関係などに
依存して変化するため、従来自動変換することは困難と
されており、人手によつてしか変換できなかつた。この
ため、例えば1000素子程度のcmos回路の変換が２０人月
程度の期間を要しており、しかも誤りの混入によつて何
回も見直す必要があつた。本発明により、この自動化が
可能となり、さらに誤りの混入が防止できるようにな
る。これにより民生用アナログ・デジタル混成回路の設
計開発期間の短縮に大きく貢献できる。
第１図は本発明を実施する計算機環境を示す図、第２図
は本発明のソフトウエア構成を示す構成図、第３図は本
発明の処理を示す流れ図、第４図は本発明で対象とする
ＡＮＤゲートの変換規則を示す論理図、第５図は本発明
が対象とするＮＯＲゲートの変換規則を示す論理図、第
６図は本発明の対象とするｉ２Ｌ回路の縮約規則を示す
説明図、第７図は本発明の具体的例題のcmos回路図、第
８図は本発明の回路変換法により第７図回路をｉ２Ｌ回
路に変換した結果の論理図である。 ４１０，４１４…インジエクタ、４１２…インバータ出
力のコレクタ面積を表象する記号、４５０，４７０…変
換結果。
は本発明のソフトウエア構成を示す構成図、第３図は本
発明の処理を示す流れ図、第４図は本発明で対象とする
ＡＮＤゲートの変換規則を示す論理図、第５図は本発明
が対象とするＮＯＲゲートの変換規則を示す論理図、第
６図は本発明の対象とするｉ２Ｌ回路の縮約規則を示す
説明図、第７図は本発明の具体的例題のcmos回路図、第
８図は本発明の回路変換法により第７図回路をｉ２Ｌ回
路に変換した結果の論理図である。 ４１０，４１４…インジエクタ、４１２…インバータ出
力のコレクタ面積を表象する記号、４５０，４７０…変
換結果。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西山 保 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (72)発明者 降籏 誠 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 小南 靖雄 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 堀江 昇 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭61−199168（ＪＰ，Ａ)
Claims (1)
- 【請求項１】論理回路を構成する各要素をＭＯＳゲート
からＩ２Ｌゲートに変換するための変換規則を記憶した
記憶手段を有する処理装置を用いて、 ＭＯＳゲートで構成される第１の回路に含まれる要素間
の接続関係を抽出し、 前記抽出された接続関係に含まれる出力供給数や入力信
号数に応じて、インバータの並列段で構成される電流供
給素子を追加し、 前記変換規則に基づいて、前記第１の回路をＩ２Ｌゲー
トで構成される第２の回路に変換し、 前記第２の回路に含まれる削除可能な要素を調べて、前
記削除可能な要素を削除して単純な結線に置き換え、さ
らに、 信号の伝搬時間調節のための要素を、複数のインバータ
で構成して前記第２の回路に追加することを特徴とする
回路自動変換方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082400A JPH0668756B2 (ja) | 1985-04-19 | 1985-04-19 | 回路自動変換方法 |
| EP86105374A EP0199304A3 (en) | 1985-04-19 | 1986-04-18 | Method of automatic circuit translation |
| US06/854,032 US4942536A (en) | 1985-04-19 | 1986-04-21 | Method of automatic circuit translation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082400A JPH0668756B2 (ja) | 1985-04-19 | 1985-04-19 | 回路自動変換方法 |
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| Publication Number | Publication Date |
|---|---|
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| JPH0668756B2 true JPH0668756B2 (ja) | 1994-08-31 |
Family
ID=13773543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082400A Expired - Lifetime JPH0668756B2 (ja) | 1985-04-19 | 1985-04-19 | 回路自動変換方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH0668756B2 (ja) |
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- 1985-04-19 JP JP60082400A patent/JPH0668756B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-18 EP EP86105374A patent/EP0199304A3/en not_active Withdrawn
- 1986-04-21 US US06/854,032 patent/US4942536A/en not_active Expired - Lifetime
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