JPS63204441A

JPS63204441A - 論理シミユレ−シヨン専用プロセツサの処理方式

Info

Publication number: JPS63204441A
Application number: JP62037318A
Authority: JP
Inventors: Fumiyasu Hirose; 広瀬　文保
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-02-20
Filing date: 1987-02-20
Publication date: 1988-08-24
Also published as: DE3886242D1; JPH056911B2; EP0284199A3; EP0284199B1; EP0284199A2; US4942615A; DE3886242T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕例えば論理回路におけるゲートの動作をシミュレーショ
ンする論理シミュレーション専用エンジンにおいて、当
該エンジンを構成する専用プロセッサに関して２時刻ｔ
＋１において入力の変化する論理単位（ゲート）を時刻
ｔにおいて先行的に読出し得るように構成し、同時刻に
複数の入力が変化する論理単位（ゲート）に関する評価
処理をまとめて行い得るようにし、またプロセッサ間通
信などの処理を効率よく行い得るようにしたことが開示
されている。

〔産業上の利用分野〕

本発明は、論理シミュレーション専用プロセッサの処理
方式、特に論理回路におけるゲートの動作をシ麺ニレ−
ジョンする論理シミュレーション専用エンジンにおいて
、評価処理に肖たって、同じ論理単位に対する評価処理
が非所望に重複するなどの問題点を排除し得るようにし
、またプロセッサ間通信などの処理を効率よく行い得る
ようにした論理シミュレーション専用プロセッサの処理
方式に関する。

〔従来の技術〕

従来ソフトウェアで行われていた論理シミュレ−ジョン
のプロセスを専用リード化することによって、処理速度
を飛躍的に向上させた論理シミュレーション専用エンジ
ンＳＥが実用化されてきている。シミュレーション方式
としては、イベント法、コンパイル法等があるが、現在
商品化されているほとんどの上記専用エンジンでは、如
何なる回路に対しても一貫した手順でシミュレーション
可能なイベント法が採用されている。このうち。

大型計算機の処理速度を桁違いに向上する専用エンジン
については、中規模回路をイベント法でシミュレーショ
ンする専用プロセッサＳＰを複数個並列動作さすて処理
の高速化を図っている。当該専用プロセンサの処理方式
即ち、シミュレーション方式と他プロセツサへの通信方
式とが、上記論理シミュレーション専用エンジンの性能
を支配している。

第４図は従来において用いられる専用プロセッサの構成
を示し１図中の符号１ばネット・ステータス・メモリ、
２はニュー・イベント・バッファ、３はバッファ、４は
ファンアウト・パイプライン、５は評価パイプライン、
７はプロセンサ間通信手段を表している。ネット・ステ
ータス・メモリ１は、自己プロセッサが評価処理を分担
する区分構成内の各論理単位（以下ゲートという）につ
いての状態前ｔａを格納している９ニュー・イベント・
バッファ２は２時刻ｔ−１のときに上記評価パイプライ
ン５において評価された結果において２時刻りのときに
出力の変化を生しるゲートに関するイヘント情帽（二ニ
ー・イベント情報）を格納する。バッファ３は、他プロ
セツサから受信した情報を保持するものである。ファン
アウト・パイプライン４は、上記区分構成内の各ゲート
に関しての接続関係を保持し、上記ニュー・イベント・
バッファ２からのイベントの変化に対応して。

いずれのゲートにおいて入力が変化するかの情報を保持
している。評価パイプライン５は、上記ファンアウト・
パイプライン４によって抽出されたゲート、即ち入力が
変化するゲートに関する情報を受け取り、かつ５上記ネ
ツト・ステータス・メモリ１から、所望ゲートに関する
状態情報を受け取って、上記入力が変化するゲートにつ
いての出力値を決定し、上記ニュー・イベント・バッフ
ァ２に供給する。

以下、第５図および第６図を参照しつつ説明する。今、
第５図図示の如く、成る回路Ａがプロセッサｐとプロセ
ッサｑとに分割されて評価されるものとする。そして１
時刻りにおいてゲートｇｌ＋　　ｇ　２１　　ｇｉ　＋
　　ｇ＜の値がそれぞれ。

ｇ＋　　：　Ｏ−１，ｇｚ　　：　Ｏ→１３ｇｔ　　：
　Ｏ＝Ｘ。

ｇ４　；１→０と変化したとする。この時、同イベント情報は。

第４図図示のニュー・イベント・バッファ（ＮＥＢ）２
に格納されている。この変化は１時刻１−１において評
価パイプライン５において評価されて得られた結果であ
る。この状態で時刻がｔになると、ニュー・イベント・
バッファ　（ＮＥＢ）２はまず回路のネット・ステータ
ス（信号の状態）を格納するネット・ステータス・メモ
リ１に対し。

ゲートｇ＋　、ｇｚ＋　　ｇ＊、ｇ４の出カイ直をそれ
ぞ万０→１．　　Ｏ−１，１−ＩＸ、　　ｌ−１０と更新す
る。それに並行して、ファンアウト・パイプライン４を
通じ、出力が変化したゲートのファンアラトゲ−１へ及
び接縛入カピン番号を求め。

評価パイプライン５へ送り込む。

例えば、ゲートｇ１のファンアウトとしてゲートｇｓの
１番人カゲー）ｇａの１番人力とゲートｇ、の１番人力
、ゲートｇｚのファンアウトとしてゲート［５の２番人
力とゲートｇＩ＋の１番人力などの順で、ファンアウト
・パイプライン４から出力されて評価パイプライン５に
送り込まれる。

評価パイプライン５で８１価した結果においてイベント
が発生した場合には１時刻ｔ＋ｌのイベントとしてニュ
ー・イベント・バッファ　（ＮＥＢ）２に格納される。

評価方法は９例えば（ゲートｇｓの１番人力）という情
報を受けるとゲー）ｆｆｓがアンド・ゲートであること
を知ると共に、ネット・ステータス・メモリ１からゲー
トｇ５の現出力と２つの入力との値を読み込み、そのう
ら１番人力を０−１にして評価するとともに、ネット・
ステークス・メモリ１の１番人力を新しい値１に更新し
ておく。即ち、専用プロセッサの１つのマシンサイクル
の間に、ネット・ステータス・メモリｌの入力値保持部
は２回のアクセス（リードと更新との）を行うようにさ
れる。

第６図は評価状態を説明する説明図である。図中■、■
、・・・、■が評価パイプライン５を通る順番を表して
いる。従来方式では、第４図図示の構造上、入力が１つ
変化する毎にそのゲートを評価している。従って、第６
図のように、一度に複数本の人力が変化する時には、同
一ゲートを重複して評価しなければならない。その結果
、第６図の例えばゲートｇｓの評価の場合のように、ま
とめて一度で評価したとすればイベントが発生しない場
合であっても、その評価の過程において図示■。

■のように疑似的なイベントが発生することとなる。発
生した場合には、ニュー・イベント・バッファ（ＮＥＢ
）２に対して、以前に発生した疑似イベントをキャンセ
ルする処理及びメカニズムが必要となる。時刻がｊ＋ｌ
となるとゲートｇｓ及びゲートｇ６のファンアウトとし
てゲートｇ、が２回評価され１時刻ｔ＋２においてゲー
トｇｑに関してｒ、ｒ７０−１となることがニュー・イ
ベント・バッファ（ＮＥＢ）２に登録される。時刻ｔ＋
２になると二ニー・ステータス・メモリ１のゲートｇ　
ｑの出力がＯ−１と更新され、ゲートｇ。

のファンアウトがファンアウト・パイプライン４によっ
て求められる。

ゲートｇ、のファンアウトはプロセラサル以外のゲート
即ちプロセッサｑのゲートの入力にも接続しモいる。ゲ
ートｇ、のファンアウトはゲートｇ、。及びｇ＋＋への
入力として評価パイプライン５に送り込まれる。プロセ
ッサｑのゲートについては、プロセッサｑのゲートｇ、
の１番人力、プロセッサｑのゲートｇ２の１番人力、プ
ロセッサｑのゲートｇ、の１番人力、プロセッサｑのゲ
ートｇ４の１番人力といった形でファンアウト・パイプ
ライン５へ出力された後に何らかのプロセッサ間通信方
式によってプロセッサｑへ伝達される。

同しように、プロセッサｐが他のプロセッサから受ける
ゲート評価命令については、何らかのプロセッサ間通信
方式によって人力された後に、バッファ　（ＢＵＦ）３
に蓄えられる。ファンアウト・パイプライン４から評価
パイプライン５への信号路が空いている時に例えばプロ
セッサｐがプロセッサｑに通信する時に、バッファ（Ｂ
ＵＦ）３のデータが取り出されて評価パイプライン５に
送り込まれる。

〔発明が解決しようとする問題点〕

以上が、従来方式の概要であり１次のような問題点があ
る。

（問題点１）あるゲートｇの複数個の入力が同時刻に変
化した場合、当該ゲートｇを重複して評価する必要がある。

（問題点２）重複して評価した場合、疑似的なイベント
が発生する可能性があり、それをキャンセルする処理及びメカニズムが必要となる。

（問題点３）他プロセツサへの通信について、境界にあ
るゲートｇのファンアウトが複数ゲート分他のプロセッサに存在する場合には、当該複数のゲートが同じ１つのプロセッサｑ内にあったとしても複数回通信しなくてはならない。

（問題点４）プロセッサ間通信が１時刻の処理の中で、
いつ必要となるか予見できない。

従って、もし運悪く１時刻の処理の中に終わりの方に集中すると、プロセッサ間通信手段は最初のうち遊んでいて終番になってこみあうこととなる。その結果１通信オーバヘッドを増加する可能性がある。

（問題点５）ネット・ステータス・メモリ１を１マシン
サイクルで２回アクセスする必要があるため、クロックのスピードがここで支配される。

〔問題点を解決するための手段〕

本発明は上記の点を解決しており、第１図は木発明の原
理構成図を示す。図中の符号ｌはネット・ステータス・
メモリ、２はニュー・イヘント・バッファ、４はファン
アウト・パイプライン、５は評価パイプライン、７はプ
ロセッサ間通信手段を表し、第４図図示のものに対応し
ている。また６は評価ゲート・バッファを表している。

上記（問題点４）を解決するため、プロセッサ間通信手
段７の入力を評価パイプライン５の後とし、従来の場合
においてゲートの人力変化（評価命令）を伝達していた
のに対して、ゲート出力を伝達するようにする。回路を
分割するに当たっては９図に示すように、変化元のゲー
トプロセ・ノサｐにおけるゲートｇｑに対応した同一番
号をつけたゲートｇ、をプロセッサｑ内に持つことによ
り対処するようにする。なお第５図図示のプロセッサｐ
のゲートｇ＋　ないしｇ８を内部ゲートと呼び上記のよ
うなゲートｇｑを内部＆境界ゲートと呼ぶことにする。

〔作用〕

上記（問題点１ないし３）に対処するために。

ファンアウト・パイプライン４と評価パイプライン５と
の間に評価ゲート・バッファ　（ＥＧＢ）６を置いて両
パイプラインを分断し、評価パイプライン５が時刻ｔに
おいて時刻ｔに入力の変化したゲートを評価している間
に、ファンアウト・パイプライン４では時刻ｔ＋１で入
力が変化するゲート、即ち１時刻ｔ＋１に出力の変化す
るゲートのファンアウトを求めるようにする。これによ
り。

時刻ｔ＋１となった時には、その時評価すべきゲートを
すでに全て評価ゲート・バッファ　（ＥＧＢ）６に集結
させておくことができるので入力変化の重複したゲート
の評価をただ１回に絞ることにより、上記問題点１と２
を解決する。また、評価ゲートを外部への通信の必要な
もの（境界ゲート）と内部で閉じているもの（内部ゲー
ト）とに分類して格納し、外部通イ３の発生するゲート
から先に評価して通信要求をその時刻の冒頭ですべて洗
い出し、後の内部で閉じているゲートの評価と通信処理
とを並行させて、上記く問題点３）を解決するようにす
る。

〔実施例〕

第２図は評価ゲート・バッファを説明する説明図を示す
。評価ゲート・バッファ（ＥＧＢ）６は。

第２図図示の如＜、ＥＧＢＯとＥＧＢ　ｌの２つのバッ
ファメモリ６−０と６−１とからなる。ある時刻しでは
、バッファメモリ６−０は時刻１＋１に入力の変化する
ゲートをファンアウト・パイプライン４から受けとり、
バッファ・メモリ６−１は時刻ｔに入力の変化したゲー
トを評価パイプライン５に放出している。次の時刻ｔ＋
ｌでは、パイプライン４や５とバッファメモリ６−０や
６−１と接続がスイッチされ、バッファメモリ６−０は
評価パイプライン５に時刻ｔ＋１に入力の変化したゲー
トを放出し、前時刻に空になっているノーソファメモリ
６−１は、ファンアウト・パイプライン４から時刻ｔ＋
２に入力の変化したゲートを受けとる。

バッファメモリ６−０．６−１は、登録するゲートが境
界ゲートかあるいは内部＆境界ゲートとなっている場合
にはＲ大アドレスから、内部ゲートのみである場合には
最小アドレスからデータを格納するようにして、ゲート
を分類し箔える。

バッファメモリ６−０と６−１とは、一旦登録したゲー
トのアドレスにはフラグを立てておき。

既にフラグの立っているゲートについては再び登録しな
いようにして１重複評価を防止するようにする。また、
ゲート読み出しの時にフラグを０に戻して、読み出し終
了時にはフラグが全てクリヤされているようにする。

上記（問題点５）を解決するため、ネ７・ト・ステータ
ス・メモリｌを時刻の始めに全て更新するようにし、評
価パイプライン５はゲートの人力や出力データを単に読
むだけとする。従来のように１つのネット値をゲート入
力やゲート出力に分（１々し重複に持つ場合には更新す
べき箇所も多くなるが、単純に１ネツトの値を１ケ所で
集中保持すれば、従来方式でゲート出力を更新する手間
で更新が完了する。この時、評価パイプライン５がケ゛
−ト出力とゲート入力とを１度にアクセスする手段を確
保しておく必要があるが、たとえば、コンパイル方式に
よる専用プロセッサが用いている構造を用いるようにす
る。

第３図はネット・ステータス・メモリの構成例を示す。

第３図（ｂ）　、　（ｃ）は従来のインプットベクタ型
の場合を示し、第３図（ｄ）　、　（ｅ）は本発明に用
いる複数ネット・ステータス型の場合を示す。

令弟３図（ａ）図示の如きゲートｇが存在するものとす
るとき、インプントベクタ型の場合（第３図（ｂ）　、
　（ｃ）の場合）９個々のゲートｇ１ｇ＋。

ｇｚ　＋　　ｇｓ　”’−・−に対応して出力ｏｕｔと
１つまたは複数の入力Ｉｎ　ｌ＋　ｊｎ　２＋’−’−
とがまとめられている。即ちゲート名をもって索引でき
るようされている。これに対して、複数ネット・ステー
タス型の場合（（第３図（ｄ）　、　（ｅ）の場合）、
中味の同じネット・ステータス・メモリＮＳ　Ｏ，ＮＳ
　１．−一・・を複数枚用意して１例えばゲートｇ名に
よってゲートｇの出力をリード／ライトできるようにし
。

ゲートｇの人力ｉｎ１名、ゲートｇの入力ｉｎ　２名、
−−−−−−ゲートｇの入力ｉｎ４名によって夫々人力
名に対応するネット・ステータスＮＳ値をリードできる
ようにしている。

インプットベクタ型では、１つのアドレスでゲートｇの
人力ベクトルをリードできる。そのかわり、更新時には
アドレスが分散するので、　（例えばゲートｇの出力、
ゲートｇ＋　の入力（ｊｎ２）、ゲートｇ２の入力（ｉ
ｉ３）、　　ゲートｇ３の入力（ｊｎ２）のように）ゲ
ートｇの出力のみ更新して、あとは。

評価しながら更新するようにしている。

一方、複数ネット・ステータス型では、２ソト・ステー
タスＮＳＯないしＮＳ４の中味の全く同じネット・スタ
ータス・メモリを例えば図示の如く５枚用意して、相異
なるアドレスで一括アクセスしてデータを読むようにす
る。更新時には逆に。

１つのアドレスを更新すれば良い。複数ネット・ステー
タス型を用いているコンパイル方式による専用プロセッ
サでは５ネツト・ステータスの値をリードした後に同じ
マシンサイクル内で新しい値を書き込んでいるが１本発
明ではリードとライトとを分けて夫々１サイクルにいず
れかが生じるようにしている。

以下第５図に示す如き回路に対して、プロセッサｐとｑ
とが第１図図示の如く自己の分担範囲をもつものとして
動作を説明する。

時刻ｔ−１において、同時刻に人力の変化したゲートが
第１図図示の評価パイプライン５で評価されている。そ
の結果１時刻ｔにｇｌ　：０→１１　ｇ２　：０→１９ｇ＋：１→Ｘ。

ｇ４　ｌｌ→０と変化することが次々と判る。それはニュー・イー、ン
ト・バッファ（ＮＥＢ）２に格納されると同時にファン
アウト・パイプライン４も駆動し゛ζ時時刻に人力の変
化するゲートを取出して、評価ゲート・バッファ（ＥＧ
Ｂ）６に登録する。

第２図図示において９例えばバッファメモリ６−０が評
価パイプライン５に、バッファメモリ６−１がファンア
ウト・パイプライン４に接続しているとすると、ゲート
ｇｓ　１ｇｂ　３ｇ７．Ｏ。

ｇＢ・（Ｑ・　Ｏ・○、（Ｅ）の順でデータがノマノフ
ァメモリ６−１に送り込まれる。但し、Ｇのように丸印
で囲っているものは２重登録防止により、バッファメモ
リ６−１に取り込まれない。

全ての専用プロセッサの評価パイプライン５の処理を終
了し１通信も終了した時１時刻がｔとなる。

この時、ファンアウト・パイプライン４はまだ動作して
いてもかまわない。時刻りになると５ネツト・ステータ
ス・メモリ１がニュー・イベント・バッファ（ＮＥＢ）
２によって更新される。この時、もし、ゲートｇ＋　な
いしｇ４のいずれかに。

イベント観測用のフラグが立っている時には。

（ｉ）ゲート番号、（ｉｉ）プロセッサ番号ｐ　（自分
のプロセッサ番号）、（ｉｉｉ）ｔｔｌ測用のフラグＯ
Ｎ、　　（ｉｖ）新しい値と古い値が夫々ニュー・イベ
ント・バッファ　（ＮＥＢ）２からプロセッサ外部へ通
信され、イベント観測用プロセッサに転送される。ある
ゲートのイベント用のｎ測フラグは評価パイプライン５
がローカルに保持している。即ち、ゲートｇ１〜ｇ４が
それぞれ０→１．０→１，１→Ｘ、ｌ→０と更新される。更新が終了してファンアウトが終了した
とき、他の専用プロセッサに関係なく（即ち、バッファ
メモリ６−１にｇ５＋ｇａ＋ｇｙ、ｇｏが登録されたと
き）、バッファメモリ６−０と６−１とがスイッチし、
バッファメモリ６−１は評価パイプライン５にｇｓ、ｇ
ｂ、ｇマ。

ｇ、を送り込む。後で述べるように、評価ゲート・バッ
フプロに登録されたゲートは、ゲート番号プロセッサ番
号１通信モードをもっている。通信モードは、内部ゲー
トか境界ゲートか内部＆境界ゲートを表し５境界ゲート
のモードが有効な時に限って、プロセッサ番号は転送先
プロセッサ番号を表している。今の例では、ゲー）ｇｓ
ないしｇ８は全て内部ゲートであり、境界ゲートについ
ての先行処理は発生しない。

評価において。

ｇｓ：ｏ→１．ｇｂ：Ｏ→Ｘが時刻ｔ＋１に生じることがわかり、ニュー・イベント
・バッファ　（ＮＥＢ）２に登録すると同時に、ファン
アウト・パイプライン４を動かしバッファメモリ６−０
にｇ、を登録する。この時。

ゲートｇ、についての通信モートは内部＆境界ゲートで
、プロセッサ番号はｑとなる。もし、転送先プロセッサ
が２つ以上Ｑ＋、ｑｚ、・・・、Ｑｎとなっている時に
は、ゲートｇ、はファンアウト・パイプライン４からｎ
回放出される。１回目のみ。

内部＆境界ゲートのモードでプロセッサ番号は９１．２
回目以降は境界ゲートのモードで、プロセッサ番号はＱ
ｉ　　（ｉ＝２．・・・、ｎ）となる。

２重登録防止機構は、デー１−ｑｔ用のものが登録され
た時にはゲートｑｚ〜ｑ、、用も登録され。

ゲー）ｑ＋が２重登録で排除された時には、ゲートｑｚ
ないしｑ７用も同じく排除される。

全プロセッサの評価及び通信が終了すると９時刻が１＋
１となり９ｇｓ　：　Ｏ−０−１ｌ　　：　０＝Ｘと更
新される。更新およびファンアウトが終了後。

バッファメモリ６−０と６−１とがスイッチし。

ｇ、が評価パイプライン５に放出される。これは内部＆
境界ゲートのモードであるためであり、もしも、内部ゲ
ートのゲートがその他多数評価ゲート・バッファ６に登
録されていても、ｇｑが先行して取り出され処理される
。ｇｑ：ｏ→１と判ると、評価パイプライン５がそれを
ニュー・イペン１−・バッファ２に登録し、ファンアウ
ト・パイプライン４にリクエストすると同時に、外部へ
も通信する。もし、境界ゲートのモードならば、外部通
信のみが発生する。

同様に、もしプロセッサｐに対する通信が存在すると、
データは評価パイプライン５がニュー・イベント・バッ
ファ　（ＮＥＢ）２に登録しない時。

即ち内部ゲート又は内部＆境界ゲートのモードでイベン
トが発生する以外の時、ニュー・イベント・バッファ（
ＮＥＢ）２に登録され、ファンアウト取出しをリクエス
トする。

（発明の効果）本発明によれば。

（１）複数個の入力が同時に変化する論理単位について
重複して処理する必要がなくなる。

（ロ）疑似イベントが発生しないので、キャンセル処理
をする必要がなく、またそのためのメカニズムが不要と
なる。

（ｉｉｉ　＞ゲートの人力変化があったことを通信する
従来の場合に（らべて、ゲートの出力変化があることを
通信するようにしているために。

プロセッサ間の通信量が削減される。

（１ｖ）外部通信を必要とする論理単位を先行して処理
することができ、プロセッサ間通信と論理単位評価処理
とを並列処理させることが可能となる。

（Ｖ）ネット・ステータス・メモリに対して、１マシン
・サイクルにてリードあるいはライトとのいずれか一方
で十分となり、マシン・サイクルを高めることができる
。

などの利点をもっている。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明に用いる
評価ゲート・バッファの一実施例構成。第３図は本発明に用いるネット・ステータス・メモリの
一実施例構成、第４図は従来の場合の専用プロセッサの
構成例、第５図および第６図は夫々従来の場合の問題点
を説明する説明図を示す。図中、■はネット・ステータス・メモリ、２は二ニー・
イヘント・バッファ、４はファンアウト・パイプライン
５５は評価バイブライン、６は評価ゲート・バッファ、
７はプロセッサ間通信手段を表している。

Claims

【特許請求の範囲】

（１）論理処理が行われる構成について当該構成を複数
個に区分し、当該区分された各区分構成（８−ｐ、８−
ｑ）における論理処理を夫々１対１対応の専用プロセッ
サ（９−ｐ、９−ｑ）によって評価処理する論理シミュ
レーション専用エンジンにおいて、上記夫々の専用プロセッサ（９−ｐ）が、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関するイベント発生に対応して他専用プロセ
ッサ（９−ｑ）にデータを転送することを可能にするプ
ロセッサ間通信手段（７）と、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関する時刻ｔにおけるイベント発生を保持す
るニュー・イベント・バッファ（２）と、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関して接続情報を保持し、時刻ｔ＋１に入力
の変化する論理単位（ｇ）を時刻ｔにおいて先行的に読
出すファンアウト・パイプライン（４）と、単一の論理単位（ｇ）に関して複数の入力が同時に変化
する際に、当該論理単位（ｇ）についての情報を上記フ
ァンアウト・パイプライン（４）から重複して受け取る
ことを排除しつつ、上記ファンアウト・パイプライン（
４）からの出力情報を保持する評価ゲート・バッファ（
６）と、上記自己の分担する上記区分構成（８−ｐ）に
おける論理単位（ｇ）に関して、入力値と出力値とに対
応するネット・ステータス情報を保持するネット・ステ
ータス・メモリ（１）と、上記評価ゲート・バッファ（６）からの出力にもとづい
て、上記ネット・ステータス・メモリ（１）の内容を読
出し、上記時刻ｔ＋１におけるネット・ステータスの変
化情報を生成し、上記プロセッサ間通信手段（７）およ
び／または上記ニュー・イベント・バッファ（２）に供
給する評価パイプライン（５）と、をそなえ、各プロセッサ（９−ｐ、９−ｑ）が、夫々自己の分担す
る上記区分構成（８−ｐ、８−ｑ）に関する処理を実行
するようにしたことを特徴とする論理シミュレーション専用プロセッサ
の処理方式。
（２）論理処理が行われる構成について当該構成を複数
個に区分し、当該区分された各区分構成（８−ｐ、８−
ｑ）における論理処理を夫々１対１対応の専用プロセッ
サ（９−ｐ、９−ｑ）によって評価処理する論理シミュ
レーション専用エンジンにおいて、上記夫々の専用プロセッサ（９−ｐ）が、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関するイベント発生に対応して他専用プロセ
ッサ（９−ｑ）にデータを転送することを可能にするプ
ロセッサ間通信手段（７）と、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関する時刻ｔにおけるイベント発生を保持す
るニュー・イベント・バッファ（２）と、自己の分担する上記区分構成（８−ｐ）における論理単
位（ｇ）に関して接続情報を保持し、時刻ｔ＋１に入力
の変化する論理単位（ｇ）を時刻ｔにおいて先行的に読
出すファンアウト・パイプライン（４）と、上記論理単位（ｇ）についての情報を上記ファンアウト
・パイプライン（４）から受け取りかつ境界ゲートおよ
び内部＆境界ゲートに関する情報を内部ゲートに先立っ
て出力する評価ゲート・バッファ（６）と、上記自己の分担する上記区分構成（８−ｐ）における論
理単位（ｇ）に関して、入力値と出力値とに対応するネ
ット・ステータス情報を保持するネット・ステータス・
メモリ（１）と、上記評価ゲート・バッファ（６）からの出力にもとづい
て、上記ネット・ステータス・メモリ（１）の内容を読
出し、上記時刻ｔ＋１におけるネット・ステータスの変
化情報を生成し、上記プロセッサ間通信手段（７）およ
び／または上記ニュー・イベント・バッファ（２）に供
給する評価パイプライン（５）と、をそなえ、各プロセッサ（９−ｐ、９−ｑ）が、夫々自己の分担す
る上記区分構成（８−ｐ、８−ｑ）に関する処理を実行
するようにしたことを特徴とする論理シミュレーション専用プロセッサ
の処理方式。