[go: up one dir, main page]

JPS6142040A - 論理シミユレ−タ - Google Patents

論理シミユレ−タ

Info

Publication number
JPS6142040A
JPS6142040A JP16284384A JP16284384A JPS6142040A JP S6142040 A JPS6142040 A JP S6142040A JP 16284384 A JP16284384 A JP 16284384A JP 16284384 A JP16284384 A JP 16284384A JP S6142040 A JPS6142040 A JP S6142040A
Authority
JP
Japan
Prior art keywords
memory
input
gate
gates
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP16284384A
Other languages
English (en)
Other versions
JPH0122652B2 (ja
Inventor
Norinaga Nomizu
野水　宣良
Toru Sasaki
徹 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP16284384A priority Critical patent/JPS6142040A/ja
Priority to US06/761,281 priority patent/US4782440A/en
Priority to FR8511943A priority patent/FR2568698B1/fr
Publication of JPS6142040A publication Critical patent/JPS6142040A/ja
Publication of JPH0122652B2 publication Critical patent/JPH0122652B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＬＳＩなどの論理シミュレーションに使用する
論理シミュレータに関するものである。
〔従来技術〕
従来、ハードウェアを用いて論理シミュレーションを行
なう場合、メモリーに演算結果を記憶しておき入力値に
応じて演算結果を取り出して模擬対象回路の機能を擬似
することが行なわれていて、この場合ｎ入力であれば２
１１のメモリーが必要であった。このように従来の論理
シミュレータは大量のメモリーを必要とするという欠点
があった。
〔発明の概要〕 本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、従来の論理シミュレータよりも
少ないメモリー量で回路の模擬を行なえる論理シミュレ
ータを提供することにある。
このような目的を達成するために本発明は、模擬対象回
路のゲートの論理状態値、ゲート間の接続情報、ゲート
の機能情報をメモリーに記憶することにより記憶すべき
演算結果を大幅に減少せしめるようにしたものである。
〔実施例〕
本発明を実施例に基づき詳細に説明する。第１図に本発
明に係わる装置の一実施例を示す、第１図において、１
は外部より入力された模擬対象回路のゲート間の接続情
報（以下単に「接続情報」という）とゲートの機能情報
とをロードするためのロード回路、２は外部より入力さ
れた入力値を記憶し出力するとともに模擬対象回路のゲ
ートの論理状態値を記憶する入力メモリ−１３はロード
回路１によりロードされた接続情報を入力メモリ−２に
おける各ゲートの占める位置に対応させたビット列とし
てゲート対毎に全ゲート分記憶する接続メモリー、４は
ロード回路１によりロードされた機能情報を記憶する機
能メモリー、５は接続情報１機能情報、入力値により１
ゲートずつの演算を行なう論理部、６は論理部５の演算
結果を蓄積するバッファ、ａ〜ｉは信号線である。
次にこのように構成された装置の動作について説明する
。ロード回路１は、外部から信号線ａを経て入力された
模擬対象回路の接続情報１機能情報を信号線Ｃを経て接
続メモリー３１機能メモリー４にロードする。入力メモ
リ−２は信号線すより入力された入力値を記憶し信号ｗ
Ａｆを経て論理部５へ送出する。論理部５は入力値、接
続情報。
機能情報を入力して１ゲートずつの演算を行ない、その
結果をバッファ６へ蓄積する。模擬対象回路の最初のレ
ベルのゲートの演算が全て終了したら、バッファ６の内
容を信号線りを経て入力メモリ−２へ送る。そして次の
レベルの演算を行なう、これを繰り返すことにより最後
のレベルの演算が終了したら、バッファ６の内容を演算
結果として出力する。また入力メモリ−２には、模擬対
象回路のゲートの論理状態値が記憶される。このように
して入力値に対する演算結果が得られる。
次に第２図を用いて本装置による演算の方法について説
明する。第２図において、ＡＩ、Ａ２゜Ａ３．　　・・
・、Ｂ１．Ｂ２．　　・・・はゲート、ＴＩ、Ｔ２．Ｔ
３．　　・・・は入力端子である。模擬対象回路の入力
からのレベルづけを行なうと入力値のみを入力している
ゲートＡ１．　Ａ２．　Ａ３、・・・はレベル１となり
、レベル１のゲートの出力のみを入力しているゲー）Ｂ
１．Ｂ２．　　・・・はレベル２となる。レベル２にあ
るゲートＢｌについての接続メモリー２の内容はレベル
１の全ゲートに対して１ビツトを割り当てることにより
作成する。つまりゲー）Ｂｌはゲー）Ａ１．Ａ２のみ入
力しているので、ＡＩ、Ａ２に相当するビット位置の値
をｒＯＪにして他は「１」にする。
このようにしてゲー）Ｂｌの接続メモリーを作成する。
ゲートＢ１の演算時には１．１ノベル１の全てのゲート
の出力値と接続メモリー２の値との各々の間で演算を行
ない、接続のある入力値の値はそのままとし、接続のな
いゲートの入力値は入力値に関係なくゲートＢ１の演算
に影響を与えない値にする。すなわち、ＡＮＤ系ならｒ
ＩＪに、ＯＲ系ならｒＯＪにする０次にその結果とゲー
）Ｂｌの機能そのものとの演算を行なえば、ゲートＢｌ
の出力−結果が得られる。このようにして模擬対象回路
の機能を模擬することができる。
なお本装置による演算方法は、接続をポインタで表現す
ることによりソフトウェアにも適用できる。
次に高速処理を目的とする本発明の第２の実施例を第３
図を用いて説明する。第３図において、７．８．９．１
０は模擬対象回路を分割しゲート間の接続情報をビット
で記憶する接続メモリー、１１、１２．１３．１４は模
擬対象回路を分割しゲートの機能情報を記憶する機能メ
モリー、１５は接続メモリー７．８．９．１０に記憶さ
れた接続情報および機能メモリー１１．１２．１３．１
４に記憶された機能情報の出力を順次切り替える制御部
、１５ａおよび１５ｂは制御部１５を構成するセレクタ
および制御回路、ｊは信号線である。
次にこのように構成された装置の動作について説明する
。ロード回路１は、外部から信号線ａを経て入力された
模擬対象回路の接続情報１機能情報を信号線Ｃを経て接
続メモリー７．８，９，１０、機能メモリー１１．１２
．１３．１４ヘロードする。入力メモリ−２は、外部よ
り信号線すを経て入力された入力値を記憶し、信号線ｆ
を経て論理部５へ送る。制御回路１５ｂは、セレクタ１
５ａを制御して、４つの接続メモリーに記憶された接続
情報、４つの機能メモリーに記憶された機能情報を順次
論理部５へ送る。論理部５は、セレクタ１５ａの出力と
入力メモリ−２からの入力値とを入力して１ゲートずつ
の演算を行ない、結果をバッファ６へ蓄積する。模擬対
象回路の最初のレベルのゲート演算が全て終了したら、
バッファ６の内容を信号線りをａて入力メモリ−２へ送
る。そして次のレベルの演算を行なう、これを繰り返す
ことにより最後のレベルの演算が終了したら、バッフ：
・６の内容を信号＆Ｉｔを通して出力する。また入力メ
モリ−２には、模擬対象回路のゲートの論理状態値が記
憶される。このようにして入力値に対する演算結果が得
られる。
第４図に模擬演算の実行時間を示す、第４図（８）は第
１図の装置による実行時間を示し、第４図山）は第３図
の装置による実行時間を示す。第４図（ａ）の読み出し
時間Ｔｌ、Ｔ２．Ｔ３．Ｔ４．演算実行時間Ｔ５．Ｔ６
．Ｔ７．Ｔ８は、いずれも時系列である。第４図（ｂ）
の場合、４ゲ一ト分のメモリーを１度に読み出して順次
に切り替え実行するため、同図に示すように、読み出し
時間Ｔｌ、　Ｔ２、Ｔ３．Ｔ４は並列処理で、演算実行
時間Ｔ５゜Ｔ６．Ｔ７．Ｔ８は時系列である。したがっ
て第４図（ｂｌの場合が第４図（ａ）の場合よりも高速
処理である。すなわち、第３図の装置の方が第１図の装
置よりも高速処理である。
次に接続メモリーの量をさらに削減することを目的とす
る本発明の第３の実施例を第５図を用いて説明する。第
５図において、１６は論理部５に入力される論理演算値
を特定するための入力ブヮックメモリーであり、ｋは信
号線である。
次にこのように構成された装置の動作について説明する
。ロード回路１は、外部から信号＆ｌａを経て入力され
た模擬対象回路の接続情報１機能情報、ブロック番号を
信号線Ｃを経てそれぞれ接続メモリー３１機能メモリー
４．入カブロックメモ＋Ｊ−１６ヘロードする。入力メ
モリ−２は、外部がら信号線すを経て入力された入力値
を記憶し、信号線ｒを経て論理部５へ送る。論理部５は
、接続メモリー３から出力された接続情報と機能メモリ
ー４から出力された機能情報と入カブロフクメモリー１
６から出力されたブロック番号とを入力してｌゲートず
つの演算を行なうが、信号線ｋを経て論理部５に入力さ
れるブロック番号に基づいて入力値の特定部分を入力メ
モリ−２から取り出して演算し、その結果をバッファ６
へ蓄積する。模擬対象回路の最初のレベルのゲート演算
が全て終了したら、バッファ６の内容を信号線りを経て
入力メモリ−２へ送る。そして次のレベルの演算を行な
う、これを繰り返すことにより最後のレベルの演算が終
了したら、バッファ６の内容を信号線ｉを通して出力す
る。また入力メモリ−２には、模擬対象回路のゲートの
論理状Ｂ（ＩＩが記憶される。
このようにこの実施例においては、模擬対象回路のゲー
トの論理状態値を記憶する入力メモリーを複数のブロッ
クに分割し、入力ブロックメモリー。
によりゲート毎の入力となるブロック番号を特定し記憶
するようにしたので、ゲート間の接続情報を記憶する接
続メモリーの量を大幅に削減できる効果がある。
〔発明の効果〕
以上述べたように本発明は、模擬対象回路の論理状態値
、接続情報９機能情報をメモリーに記憶するようにした
ので、記憶すべき演算結果は大幅に減少し、従来の論理
シミュレータよりも少ないメモリー量で回路の模擬を行
なえる効果がある。
【図面の簡単な説明】
第１図は本発明に係わる論理シミュレータの一実施例を
示すブロック系統図、第２図はその演算方法を説明する
ためのゲート回路図、第３図は他の実施例を示すブロッ
ク系統図、第４図はその実行時間を示すタイムチャート
、第５図はさらに他の実施例を示すブロック系統図であ
る。 ｌ・・・・ロード回路、２・・・・入力メモリ−１３・
・・・接続メモリー、４・・・・機能メモリー、５・・
・・論理部、６・・・・バッファ、ＡＩ、Ａ２．Ａ３．
Ｂ１．Ｂ２　・　・　・　・ゲート、Ｔ１、Ｔ２．Ｔ３
・・・・入力端子、ａ　−ｋ・・・・信号線、７〜１０
・・・・接続メモリー、１１〜１４・・・・機能メモリ
ー、１５・・・・制御部、１５ａ・・・・セレクタ、１
５ｂ・・・・制御回路、１６・・・・入力ブロックメモ
リー。

Claims (3)

    【特許請求の範囲】
  1. （１）模擬対象回路のゲートの論理状態値を記憶する入
    力メモリーと、前記模擬対象回路の各ゲート間の接続情
    報を前記入力メモリーにおける各ゲートの占める位置に
    対応させたビット列としてゲート対毎に全ゲート分記憶
    する接続メモリーと、前記模擬対象回路のゲートの機能
    情報を記憶する機能メモリーと、前記入力メモリーから
    ゲートの入力となる論理状態値を含むビット列、前記接
    続メモリーからビット列の接続情報、前記機能メモリー
    からゲートの機能情報をそれぞれ入力して各ゲートの論
    理動作を擬似する論理部とを備えたことを特徴とする論
    理シミュレータ。
  2. （２）模擬対象回路のゲートの論理状態値を記憶する入
    力メモリーと、前記模擬対象回路を分割しゲート間の接
    続情報をビットで記憶する複数の接続メモリーと、前記
    模擬対象回路を分割しゲートの機能情報を記憶する前記
    分割に対応する複数の機能メモリーと、前記複数の接続
    メモリー、機能メモリーの出力を順次切り替える制御部
    と、前記入力メモリーから論理状態値、前記制御部によ
    り出力を切り替えられた接続メモリーから接続情報、機
    能メモリーから機能情報をそれぞれ入力して各ゲートの
    論理動作を擬似する論理部とを備えたことを特徴とする
    論理シミュレータ。
  3. （３）模擬対象回路のゲートの論理状態値を記憶する入
    力メモリーと、前記模擬対象回路のゲート間の接続情報
    を前記入力メモリーにおける各ゲートの占める位置に対
    応させたビット列としてゲート対毎に全ゲート分記憶す
    る接続メモリーと、前記模擬対象回路のゲートの機能情
    報を記憶する機能メモリーと、前記入力メモリーを複数
    のブロックに分割しゲート毎の入力となるブロック番号
    を記憶する入力ブロックメモリーと、前記入力メモリー
    から出力される論理状態値と前記接続メモリーから出力
    される接続情報と前記機能メモリーから出力される機能
    情報と前記入力ブロックメモリーから出力されるブロッ
    ク番号とをそれぞれ入力して各ゲートの論理動作を擬似
    する論理部とを備えたことを特徴とする論理シミュレー
    タ。
JP16284384A 1984-08-03 1984-08-03 論理シミユレ−タ Granted JPS6142040A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP16284384A JPS6142040A (ja) 1984-08-03 1984-08-03 論理シミユレ−タ
US06/761,281 US4782440A (en) 1984-08-03 1985-08-01 Logic simulator using small capacity memories for storing logic states, connection patterns, and logic functions
FR8511943A FR2568698B1 (fr) 1984-08-03 1985-08-05 Simulateur logique ayant une capacite de memoire aussi reduite que possible

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16284384A JPS6142040A (ja) 1984-08-03 1984-08-03 論理シミユレ−タ

Publications (2)

Publication Number Publication Date
JPS6142040A true JPS6142040A (ja) 1986-02-28
JPH0122652B2 JPH0122652B2 (ja) 1989-04-27

Family

ID=15762296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16284384A Granted JPS6142040A (ja) 1984-08-03 1984-08-03 論理シミユレ−タ

Country Status (3)

Country Link
US (1) US4782440A (ja)
JP (1) JPS6142040A (ja)
FR (1) FR2568698B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63280343A (ja) * 1987-05-13 1988-11-17 Hitachi Ltd 電子計算機調整方法
JPS641042A (en) * 1986-10-21 1989-01-05 Nec Corp Hardware simulator and its simulation method
JPH01307837A (ja) * 1988-06-06 1989-12-12 Fuji Xerox Co Ltd Ｍｐｕシミュレーション方法及びｍｐｕシミュレータ

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62182939A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 情報処理装置の論理シミユレ−シヨン方法
US4937770A (en) * 1986-02-07 1990-06-26 Teradyne, Inc. Simulation system
US5126966A (en) * 1986-06-25 1992-06-30 Ikos Systems, Inc. High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs
JPS63204441A (ja) * 1987-02-20 1988-08-24 Fujitsu Ltd 論理シミユレ−シヨン専用プロセツサの処理方式
JP2699377B2 (ja) * 1987-02-25 1998-01-19 日本電気株式会社 ハードウエア論理シミユレータ
EP0308660B1 (de) * 1987-09-22 1995-05-24 Siemens Aktiengesellschaft Vorrichtung zur Herstellung einer testkompatiblen, weitgehend fehlertoleranten Konfiguration von redundant implementierten systolischen VLSI-Systemen
US4961156A (en) * 1987-10-27 1990-10-02 Nec Corporation Simulation capable of simultaneously simulating a logic circuit model in response to a plurality of input logic signals
US4965758A (en) * 1988-03-01 1990-10-23 Digital Equipment Corporation Aiding the design of an operation having timing interactions by operating a computer system
US5247468A (en) * 1988-09-27 1993-09-21 Tektronix, Inc. System for calculating and displaying user-defined output parameters describing behavior of subcircuits of a simulated circuit
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5109353A (en) 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5572708A (en) * 1989-02-28 1996-11-05 Nec Corporation Hardware simulator capable of dealing with a description of a functional level
US5353243A (en) * 1989-05-31 1994-10-04 Synopsys Inc. Hardware modeling system and method of use
US5369593A (en) * 1989-05-31 1994-11-29 Synopsys Inc. System for and method of connecting a hardware modeling element to a hardware modeling system
US5051938A (en) * 1989-06-23 1991-09-24 Hyduke Stanley M Simulation of selected logic circuit designs
US5410678A (en) * 1991-01-11 1995-04-25 Nec Corporation Fault simulator comprising a signal generating circuit implemented by hardware
US5490266A (en) * 1991-03-01 1996-02-06 Altera Corporation Process oriented logic simulation having stability checking
US5884065A (en) * 1992-01-10 1999-03-16 Nec Corporation Logic circuit apparatus and method for sequentially performing one of a fault-free simulation and a fault simulation through various levels of a logic circuit
DE69327389T2 (de) * 1992-10-29 2000-06-15 Altera Corp., San Jose Verfahren zum Prüfen von Entwürfen für programmierbare Logikschaltungen
US5442644A (en) * 1993-07-01 1995-08-15 Unisys Corporation System for sensing the state of interconnection points
JP3176482B2 (ja) * 1993-07-07 2001-06-18 富士通株式会社 論理シミュレーション装置
JP3056026B2 (ja) * 1993-07-29 2000-06-26 株式会社日立製作所 論理シミュレーション方法
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US5856933A (en) * 1994-06-03 1999-01-05 University Of South Florida System and method for digital simulation of an electrical circuit
US5752000A (en) * 1994-08-02 1998-05-12 Cadence Design Systems, Inc. System and method for simulating discrete functions using ordered decision arrays
US5673295A (en) * 1995-04-13 1997-09-30 Synopsis, Incorporated Method and apparatus for generating and synchronizing a plurality of digital signals
US5841967A (en) * 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US6618698B1 (en) 1999-08-12 2003-09-09 Quickturn Design Systems, Inc. Clustered processors in an emulation engine
US7555424B2 (en) 2006-03-16 2009-06-30 Quickturn Design Systems, Inc. Method and apparatus for rewinding emulated memory circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157045A (en) * 1979-05-28 1980-12-06 Nec Corp Parallel simulation unit
JPS593652A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd ハ−ド論理シミユレ−タ装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3934231A (en) * 1974-02-28 1976-01-20 Dendronic Decisions Limited Adaptive boolean logic element
US3961250A (en) * 1974-05-08 1976-06-01 International Business Machines Corporation Logic network test system with simulator oriented fault test generator
US4120043A (en) * 1976-04-30 1978-10-10 Burroughs Corporation Method and apparatus for multi-function, stored logic Boolean function generation
NL177376C (nl) * 1979-03-30 1985-09-16 Lely Nv C Van Der Inrichting voor het zijwaarts verplaatsen van op de grond liggend gewas.
US4306286A (en) * 1979-06-29 1981-12-15 International Business Machines Corporation Logic simulation machine
US4656580A (en) * 1982-06-11 1987-04-07 International Business Machines Corporation Logic simulation machine
DE3376592D1 (en) * 1982-07-13 1988-06-16 Nec Corp Logic simulator operable on level basis and on logic block basis on each level
JPS5916050A (ja) * 1982-07-16 1984-01-27 Nec Corp ダイナミツクゲ−トアレイ
US4527249A (en) * 1982-10-22 1985-07-02 Control Data Corporation Simulator system for logic design validation
US4587625A (en) * 1983-07-05 1986-05-06 Motorola Inc. Processor for simulating digital structures
US4628471A (en) * 1984-02-02 1986-12-09 Prime Computer, Inc. Digital system simulation method and apparatus having two signal-level modes of operation
US4697241A (en) * 1985-03-01 1987-09-29 Simulog, Inc. Hardware logic simulator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157045A (en) * 1979-05-28 1980-12-06 Nec Corp Parallel simulation unit
JPS593652A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd ハ−ド論理シミユレ−タ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS641042A (en) * 1986-10-21 1989-01-05 Nec Corp Hardware simulator and its simulation method
JPS63280343A (ja) * 1987-05-13 1988-11-17 Hitachi Ltd 電子計算機調整方法
JPH01307837A (ja) * 1988-06-06 1989-12-12 Fuji Xerox Co Ltd Ｍｐｕシミュレーション方法及びｍｐｕシミュレータ

Also Published As

Publication number Publication date
JPH0122652B2 (ja) 1989-04-27
FR2568698A1 (fr) 1986-02-07
FR2568698B1 (fr) 1987-06-19
US4782440A (en) 1988-11-01

Similar Documents

Publication Publication Date Title
JPS6142040A (ja) 論理シミユレ−タ
US4541071A (en) Dynamic gate array whereby an assembly of gates is simulated by logic operations on variables selected according to the gates
US4945503A (en) Hardware simulator capable of reducing an amount of information
US5613062A (en) Logic simulator
JPS6142031A (ja) ソ−ト処理装置
JPS6141017B2 (ja)
JPH0345580B2 (ja)
JPS60173483A (ja) 論理回路シミュレーション装置
JP2513219B2 (ja) デ−タ処理用プロセツサ
JP2824853B2 (ja) パターンデータ書込み方式
JP3004670B2 (ja) 論理シミュレータ
JP2797128B2 (ja) 論理シミュレータ
JP2797127B2 (ja) 論理シミュレータ
JPS5971553A (ja) デイジタル回路シミユレ−シヨン装置
JPH0472269B2 (ja)
JPH04113469A (ja) 論理シミュレーションプロセッサ
JPH0748309B2 (ja) 記号列照合メモリおよびそのカスケード接続方式
JPH0310138B2 (ja)
JPS6244843A (ja) シミユレ−タ
JPS58178532A (ja) 配線径路発見装置
JPH0325822B2 (ja)
JPS5947339B2 (ja) デ−タ演算処理装置
JPH0697458B2 (ja) ベクトルプロセッサー装置
JPS60247708A (ja) プログラマブル・コントロ−ラ
JPH04190420A (ja) 並列演算回路