JP2004086546A

JP2004086546A - 回路シミュレーション方法

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Publication number: JP2004086546A
Application number: JP2002246458A
Authority: JP
Inventors: Shinsaku Sekido; 関戸　眞策; Kazuhiro Otani; 大谷　一弘; Yasuyuki Sawara; 佐原　康之; Kazuhisa Nakada; 中田　和久
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18
Also published as: TW200406879A; TWI270175B; US20040044511A1; CN1485894A; CN1300836C; KR20040018935A

Abstract

【課題】微細化された集積回路の設計に用いることができる、信頼性及び精度の向上が図られた回路シミュレーションの方法を提供する。
【解決手段】本発明の回路シミュレーション方法では、回路のマスクレイアウトデータを基にして作成されたネットリストと、デバイス特性の実測データから得られたパラメータとを基に、回路シミュレータを用いてシミュレーションを行なう。トランジスタサイズの他に、トランジスタに加わる応力に基づいて、実測データからパラメータを抽出するので、応力によるトランジスタ特性の変化を考慮に入れた、より高い精度、正確さを有する回路シミュレーションが可能となる。
【選択図】　　　　図１

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路装置の設計に利用する回路シミュレーション方法に関する。
【０００２】
【従来の技術】
近年、例えば、ＭＩＳ型半導体集積回路などのＬＳＩ分野では、半導体素子パターンの微細化、高集積化、及び半導体素子の動作の高速化が進むにつれ、集積回路に要求される設計仕様も多様で複雑になってきている。
【０００３】
各種集積回路の設計仕様を満たすために、設計した各要素回路の機能検証や集積回路全体の動作検証には回路シミュレーションを行う。その場合、ＭＩＳトランジスタ特性を表すパラメータを抽出し、それらのパラメータを用いてＭＩＳトランジスタの動作を予測する。
【０００４】
通常、上述のパラメータ抽出に使用されるＭＩＳトランジスタ特性の実測データを得るために、サイズ（ゲート長Ｌ及びゲート幅Ｗ）が互いに異なる数種類以上のＭＩＳトランジスタが形成されている半導体ウェハを用いる。具体的には、そのウエハ上のＭＩＳトランジスタの主要特性を測定し、その電気特性を基に、ＭＩＳトランジスタのパラメータを抽出する。
【０００５】
従来の回路シミュレーションに用いられるパラメータについて、図を用いてさらに詳しく述べる。
【０００６】
図１２は、ある特定のＭＩＳトランジスタにドレイン電圧（Ｖｄ；またはソース−ドレイン間電圧）とゲート電圧Ｖｇを印加して、そのドレイン電流を測定した結果を示す図である。同図に示す観測結果から、各ゲート電圧Ｖｇ（Ｖｇ１，Ｖｇ２，Ｖｇ３）に応じてそれぞれ１本のドレイン電流（Ｉｄ）−ドレイン電圧（Ｖｄ）曲線が描かれることが分かる。
【０００７】
ここで、Ｉｄ、Ｖｄ、Ｖｇを適当なステップで変化させて得られた実測値をＳｐｉｃｅパラメータに置き換え、回路シミュレータに導入する。また、それら測定点の間の値はＳｐｉｃｅパラメータをもちいて補間され、シミュレータに導入される。
【０００８】
図１３は、ドレイン電圧Ｖｄとゲート電圧Ｖｇを一定にした場合の、トランジスタのゲート長Ｌとドレイン電流Ｉｄとの関係を示す図である。図において、ＯＤ＝０．３μｍ及びＯＤ＝５．０μｍは、ゲート長方向におけるゲート電極端部から素子分離領域までの片側のソース・ドレイン領域（活性領域）の幅である。
【０００９】
同図に示すＩｄ＝Ｉｄ１及びＩｄ＝Ｉｄ２の時の特性曲線から分かるように、トランジスタのゲート長によっても該トランジスタの特性は変化する。そのため、トランジスタサイズ（ゲート長Ｌ及びゲート幅Ｗ）を変化させた条件でも実測を行い、これを基に各トランジスタサイズに応じたパラメータを作成する必要がある。
【００１０】
しかしながら、実際には各トランジスタ毎にパラメータを作成するのは大変なので、トランジスタサイズの領域別にパラメータを作成して、回路シミュレーションに用いている。
【００１１】
図１４は、領域区分された各パラメータの適用できるトランジスタサイズの範囲を示した図である。同図では、４つのパラメータを作成し、各パラメータの適用できるトランジスタサイズの領域を４つに区分した例を示している。例えば、ゲート幅がＷ１〜Ｗ２で、且つ、ゲート長がＬ２〜Ｌ３であるトランジスタサイズ（領域１）にはパラメータ１を用いて回路シミュレーションを行い、ゲート幅がＷ２〜Ｗ３で、且つ、ゲート長がＬ１〜Ｌ２であるトランジスタサイズ（領域４）にはパラメータ４を用いて回路シミュレーションを行う。
【００１２】
図１５は、従来の回路シミュレーション装置の構成を示すブロック図である。同図に示すように、通常の回路シミュレータには、マスクレイアウトから抽出されたネットリストと、デバイス特性の実測値から抽出されたパラメータとが入力される。
【００１３】
まず、解析したい回路の設計情報を有するマスクレイアウトデータ１０１からトランジスタなどのサイズデータ１０２が抽出され、このトランジスタサイズデータ１０２がネットリスト１０３として回路シミュレータ１００に入力される。なお、実際にはトランジスタのサイズのみならず容量や抵抗などもネットリストに含まれている。なお、図１５ではマスクレイアウトデータ１０１から抽出されるデータとしてトランジスタデータが示されているが、実際には容量や抵抗体など、回路を構成する素子のデータも抽出される。
【００１４】
一方、デバイスの実測値データ（デバイス測定データ）１０４からはシミュレーションに必要なパラメータ抽出１０５が行われ、パラメータ１０６として回路シミュレータ１００に入力される。なお、このパラメータ抽出１０５の段階では、得られた実測値データ１０４をパラメータ１０６に置き換える操作を行なう。ここで、従来の方法では、トランジスタサイズの他、ソース及びドレイン領域の不純物濃度やゲート絶縁膜の膜厚なども考慮されていた。
【００１５】
次に、入力されたパラメータ１０６は、回路シミュレータ１００によってネットリスト１０３と照合される。そして、回路シミュレータ１００内では、入力されたパラメータ１０６の中から各トランジスタサイズ１０３ａに最適なモデルパラメータ１０６ａが選択され、回路動作がシミュレーションされる。
【００１６】
そして、例えば、解析対象の回路に所定の入力信号を与えたときに、出力端子にどのような出力信号が得られるかのシミュレーション結果が、出力結果１０７として得られる。また、種々の抵抗や容量を考慮した回路遅延の算出を行なうこともできる。なお、回路シミュレータとしては、「ＳＰＩＣＥ」や、それを改良したツールなどが一般に用いられる。
【００１７】
通常は、回路シミュレータによるシミュレーション結果を参考にして、回路のレイアウトの修正が行われ、修正後のレイアウトに対して同様の手順で再度シミュレーションを実行する。上記手順を繰り返すことで、最適な回路設計を行なうことができる。
【００１８】
【発明が解決しようとする課題】
上述の回路シミュレーション中では、トランジスタサイズの設計データと、入力された実測データとを基に、各トランジスタの設計サイズに最も近いトランジスタサイズの実測データの電気的特性をあてはめる。そのため、回路シミュレーションの算出値と実際の回路を用いた実測値との間の誤差をなくすことは、本質的にできない。それ故、回路シミュレーションの算出値と実測値との間の誤差を回路設計上問題のないレベルにすることが求められる。
【００１９】
集積回路のデザインルールが大きい場合、パラメータとしてトランジスタのサイズのみを用いる従来の方法でも、ゲート電極の形状、ソース及びドレイン領域の深さ、不純物濃度などによって補正を加えることで、出力の誤差は実用上問題のない値以下に抑えられていた。
【００２０】
ところが、集積回路の微細化が進むにつれ、従来の方法による回路シミュレーションでは、実際の回路動作とのずれが顕著になってきている。特に、電子素子の中でも、ＭＩＳトランジスタやバイポーラトランジスタの動作についての誤差が大きくなっている。
【００２１】
集積回路の微細化は今後も進むと考えられ、特に０．１３μｍ以下のデザインルールでは、より高い精度と正確さを有する回路シミュレーションが強く求められるようになっている。
【００２２】
本発明の目的は、微細化された集積回路の設計に用いることができる、信頼性及び精度の向上が図られた回路シミュレーションの方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の回路シミュレーション方法は、集積回路のマスクレイアウトデータから上記集積回路に含まれる電子素子の形状認識を行って上記電子素子のサイズデータを取得するステップ（ａ）と、実測用電子素子の電気的特性の測定と、上記電子素子に加わる応力の指標となる事項を含む上記実測用電子素子各部のサイズ測定とを行なうステップ（ｂ）と、上記ステップ（ｂ）で測定された実測用電子素子の電気的特性のデータから、少なくとも上記実測用電子素子各部のサイズに基づいてパラメータを抽出するステップ（ｃ）と、回路シミュレータを用いて、上記集積回路に含まれる上記各電子素子に適するパラメータを上記パラメータ中から選択し、上記電子素子への応力を考慮に入れた回路シミュレーションを実行するステップ（ｄ）とを含んでいる。
【００２４】
この方法によれば、サイズ別に提供されていた電子素子のパラメータに、従来考慮されていなかった応力の影響が加味されているので、トランジスタに加わる応力による特性変動を考慮した正確且つ高精度の回路シミュレーションを行なうことができる。
【００２５】
上記ステップ（ｂ）では、少なくとも素子分離用絶縁膜から上記電子素子に加わる応力の指標となる事項を測定し、上記ステップ（ｄ）では、素子分離用絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することにより、電子素子に加わるすべての応力を素子分離用絶縁膜からの応力として近似できるので、比較的簡便に応力を考慮に入れた正確且つ高精度な回路シミュレーションを実行することができる。
【００２６】
上記ステップ（ｃ）では、上記電子素子に加わる応力の指標となる事項に基づいて、互いに同一サイズの上記各電子素子に対して複数のパラメータを抽出することにより、各電子素子に、より実際の特性に近いパラメータを適用することができるので、従来に比べて精度、正確さ及び信頼性の高い回路シミュレーションを行なうことができる。
【００２７】
上記ステップ（ｄ）の前に、上記ステップ（ｂ）で得られた応力の指標となる測定データに基づいて作成された追加モデルを上記回路シミュレータに入力するステップをさらに含み、上記ステップ（ｄ）で、上記集積回路に含まれる上記各電子素子に適するパラメータを選択する際には、上記追加モデルによる補正を加えることにより、ステップ（ｃ）で抽出するパラメータが応力を考慮に入れていないものである場合にも、応力を考慮した精度の高い回路シミュレーションを行えるようになる。また、ステップ（ｃ）で、応力を加味したパラメータ抽出を行なう場合にも、追加モデルを用いることでより回路シミュレーションの精度及び正確さをより向上させることができる。
【００２８】
上記ステップ（ｄ）の前に、上記電子素子に加わる応力の指標となる事項に基づいて、上記集積回路に含まれる上記各電子素子と、上記各電子素子に適用するべきパラメータとを対照させる情報を含む参照テーブルを作成するステップと、上記参照テーブルを上記回路シミュレータに入力するステップとをさらに含み、上記ステップ（ｄ）で、上記集積回路に含まれる上記各電子素子に適するパラメータを選択する作業は、上記参照テーブルを用いて自動的に行われることにより、シミュレーションに要する時間を短縮することができる。そのため、特に、解析する電子素子数が多い場合に有効である。
【００２９】
上記参照テーブルは、上記集積回路に含まれる上記各電子素子を、重み付けを加えた複数のパラメータと対照させるものであることにより、複数のパラメータを組み合わせて新たなパラメータを作成することができるので、これを用いてより精度の高い回路シミュレーションを行なうことができるようになる。
【００３０】
上記電子素子及び上記実測用電子素子は、ＭＩＳトランジスタまたはバイポーラトランジスタであることが好ましい。電子素子の中でもＭＩＳトランジスタやバイポーラトランジスタは応力によって電気的特性が変化しやすいので、ＭＩＳトランジスタまたはバイポーラトランジスタに応力を考慮に入れたパラメータを用いれば、電子素子すべてに対して応力を考慮に入れたパラメータを適用する場合に比べ、簡便に精度の高い回路シミュレーションを行なうことができる。
【００３１】
上記電子素子及び上記実測用電子素子は、ゲート電極、ゲート絶縁膜、活性領域及び上記活性領域を囲む素子分離用絶縁膜を有するＭＩＳトランジスタであって、上記電子素子に加わる応力の指標となる事項は、上記活性領域中の上記ゲート電極の位置、上記活性領域のサイズ、上記素子分離用絶縁膜の幅のうち、少なくとも１つの事項を含んでいることにより、応力の影響を加味したパラメータ抽出が可能となり、さらには応力の影響を加味した回路シミュレーションが可能となる。
【００３２】
上記電子素子に加わる応力の指標となる事項は、上記活性領域の深さ、上記素子分離用絶縁膜の製造方法、上記素子分離用絶縁膜の深さ、上記素子分離用絶縁膜の材料、上記ゲート絶縁膜のサイズ、上記ゲート絶縁膜の材料のうち、少なくとも１つの事項をさらに含んでいることにより、電子素子に加わる応力の影響をより詳細に回路シミュレーションに反映させることができるので、シミュレーション精度の向上を図ることができる。
【００３３】
上記ステップ（ｄ）では、上記ゲート絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することにより、電子素子に加わる応力の影響をより詳細に回路シミュレーションに反映させることができるので、シミュレーション精度の向上を図ることができる。
【００３４】
また、上記ステップ（ｂ）では、少なくとも層間絶縁膜から上記電子素子に加わる応力の指標となる事項を測定し、上記ステップ（ｄ）では、層間絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することによっても、電子素子に加わる応力の影響をより詳細に回路シミュレーションに反映させることができるので、シミュレーション精度の向上を図ることができる。
【００３５】
【発明の実施の形態】
回路シミュレーションの精度を向上させるために、電子素子の動作に影響を与える因子の中で、従来の回路シミュレーションでは考慮されていなかった因子が調べられた。そして、種々の因子が調べられた結果、周囲からの応力（ストレス）がトランジスタの動作に影響を与えることが、見出された。
【００３６】
トランジスタに加わる応力の中では、該トランジスタを囲む素子分離用絶縁膜からの応力が最も影響が大きい。浅いトレンチ型素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）などにより形成された素子分離用絶縁膜からは、トランジスタの活性領域を圧迫や圧縮するような応力が働く。
【００３７】
図１３に示すＩｄ＝Ｉｄ１とＩｄ＝Ｉｄ２の特性曲線は、それぞれ異なる応力を受けるＭＩＳトランジスタについての特性曲線である。両トランジスタでは、活性領域のサイズが異なっており、Ｉｄ１はＯＤ＝０．３μｍ（ゲート電極端部から素子分離領域までの片側のソース・ドレイン領域の幅：以下、片側ＯＤ幅と称す）であり、Ｉｄ２はＯＤ＝５．０μｍである。
【００３８】
同図から、例えばゲート長が０．３μｍの場合、ＯＤ＝０．３μｍにおけるドレイン電流Ｉｄ１は約１５０μＡ／μｍで、ＯＤ＝５．０μｍにおけるドレイン電流Ｉｄ２は約１２５μＡ／μｍとＯＤサイズによってドレイン電流に差が生じる。このことから、トランジスタの特性が、素子分離用絶縁膜からの応力の影響を大きく受けることが分かる。ここで示したのは一例であり、トランジスタの導電型などによっても電気的特性は変わってくるが、応力がトランジスタの特性に与える影響が大きいことは確かである。
【００３９】
素子分離用絶縁膜からの応力は、トランジスタの活性領域のサイズやゲート電極の素子分離用絶縁膜からの距離などにより変わってくる。そのため、本願発明者らは、トランジスタへの応力を回路シミュレーションの新たなパラメータとし、実測するデータとして活性領域のサイズやゲート電極の素子分離用絶縁膜からの距離などを加えることとした。
【００４０】
以下、本発明の回路シミュレーション方法の実施形態について説明する。
【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る回路シミュレーション方法を示すブロック図である。本実施形態の回路シミュレーション方法は、従来と同じくシミュレータとして「ＳＰＩＣＥ」及びこれを改良したものを用い、パラメータとしてトランジスタに加わる応力を加えて回路シミュレーションを行う方法である。
【００４２】
図１に示すように、本実施形態の回路シミュレーション方法において、回路シミュレータにはネットリストとパラメータのデータとが入力される。これらのデータは、次のようにして用意される。
【００４３】
ネットリスト４は、解析対象の回路のマスクレイアウトデータ１から導き出される。
【００４４】
まず、マスクレイアウトデータ１からトランジスタ部形状認識２を行う。このトランジスタ部形状認識２では、片側ＯＤ幅や素子分離用絶縁膜の幅（分離幅）の認識を行う。
【００４５】
次に、トランジスタ部形状認識２の結果を基にして、トランジスタサイズデータ３ａ及びトランジスタモデル識別データ３ｂからなるデータ取得３を行う。ここで取得されるトランジスタサイズデータ３ａは、トランジスタサイズ（ゲート長、ゲート幅）、容量、抵抗、及び、配線情報等である。そして、トランジスタモデル識別データ３ｂとしては、トランジスタ部形状認識２における片側ＯＤ幅や分離幅を基にしてマニュアルで作成された選択するモデル名が含まれる。この選択するモデル名には、応力の指標となるデータが含まれる。
【００４６】
次に、これらトランジスタサイズデータ３ａ及びトランジスタ識別データ３ｂが、ネットリスト４として回路シミュレータ１０に入力される。なお、図示されていないが、実際にはトランジスタのみならず、抵抗や容量などのデータも回路シミュレータ１０に入力される。
【００４７】
一方、パラメータ８のデータは、デバイス測定データ５となる実測用デバイスの実測値から導かれる。ここで、実測用デバイスは、測定用に選択あるいは作成されたデバイスのことであり、解析したデバイスと同じ種類のものが用いられる。
【００４８】
まず、デバイス測定データ５は、ＭＩＳトランジスタの場合、ゲート長Ｌと活性領域の幅Ｗでサイズを規定し、互いにサイズが異なる実測用ＭＩＳトランジスタの電気特性を測定する。また、ゲート絶縁膜の膜厚や、ソース及びドレイン領域の形状、不純物濃度、基板の不純物濃度などについても条件を変えて測定する。さらに、本実施形態においては、応力に関係する要素についても条件を変えて測定を行なう。
【００４９】
次に、デバイス測定データ５からトランジスタ部形状認識６を行う。このトランジスタ部形状認識６では、実測したトランジスタの片側ＯＤ幅や分離幅の認識を行う。
【００５０】
次に、トランジスタ部形状認識６を基にして、パラメータ抽出７の操作を行なう。図１では、互いに異なる応力を受ける３種類のトランジスタについて、応力のパラメータを基にパラメータ抽出７ａ，７ｂ，７ｃが行われる例が示されている。ここでは、応力状態が３種類の場合を示したが、さらに多くの応力状態に応じたパラメータ抽出を行うこともできる。なお、このパラメータ抽出７の段階では、得られたデバイス測定データ５を応力に応じたモデルパラメータ群８ａ，８ｂ，８ｃを有するパラメータ８に置き換える操作を行なう。
【００５１】
次に、パラメータ抽出７によって変換された、応力に応じた特性を表すモデルパラメータ群８ａ，８ｂ，８ｃを有するパラメータ８を回路シミュレータ１０に入力する。
【００５２】
そして、ネットリスト４とトランジスタのパラメータ８とが入力されると、回路シミュレータ１０内では、ネットリスト４のデータを基に、各トランジスタサイズ４ａに応じて、応力を考慮したモデルパラメータ群８ａ，８ｂ，８ｃの中から最適なモデルパラメータを選択して回路シミュレーションを行う。ここで、各トランジスタにどのモデルパラメータを選択するかの情報は、トランジスタモデル認識データ３ｂを基にして入力される。
【００５３】
続いて、各トランジスタにあてはめられたパラメータを用いて回路シミュレータ１０から計算結果９が出力される。
【００５４】
回路シミュレータ１０内において、従来の回路シミュレーション方法では、応力を考慮に入れたパラメータが存在しなかったために、同じサイズで異なる応力を受けるトランジスタに対して、同じパラメータをあてはめざる得なかった。そのため、応力による特性のズレが誤差として含まれてしまい、正確なシミュレーションを行なうことが困難であった。
【００５５】
これに対し、本実施形態の回路シミュレーション方法では、例えば同一トランジスタサイズでも応力に応じてモデルパラメータ群８ａ、８ｂ、８ｃの中から最適なモデルパラメータを選択することができる。例えば、図１の例ではあるサイズのトランジスタ「Ｔｒサイズ１」には、受けている応力の違いにより「Ｔｒサイズ１ａモデル」、「Ｔｒサイズ１ｂモデル」及び「Ｔｒサイズ１ｃモデル」の中から最適なモデルパラメータを選択することができる。
【００５６】
このため、本実施形態の回路シミュレーション方法によれば、従来の方法に比べてシミュレーションの精度及び正確さが大きく向上し、微細化した回路の設計にシミュレーション結果を用いることが可能になる。しかも、応力に関係する因子をより多く測定し、パラメータ抽出時の場合分けを増やすことで、シミュレーション精度をより向上させることが可能になる。このように、本実施形態の回路シミュレーション方法は、今後、集積回路がさらに微細化した場合の回路設計にも十分対応可能である。それ故、例えば、デザインルールが０．１３μｍ以下となる場合の回路設計にも好ましく用いられる。ただし、本実施形態の回路シミュレーション方法を既存の集積回路の設計に用いても有用であることは、言うまでもない。従って、本発明の回路シミュレーション方法を用いることにより、新しい集積回路を短期間で開発し、市場のニーズに合った製品を素早く提供することが可能となる。
【００５７】
次に、本願発明者らにより明らかにされた、応力をパラメータとするために測定すべき事項について説明する。
【００５８】
ＭＩＳトランジスタに加わる応力は、素子分離用絶縁膜からのもの、ゲート絶縁膜からのもの、層間絶縁膜からのものなどがあるが、そのうち最も大きいのが素子分離用絶縁膜からの応力である。そのため、少なくとも次の要素が応力の大きさを予測するための指標として用いられる。
・活性領域の大きさ（縦×横）
・ゲート電極と素子分離用絶縁膜とに挟まれた活性領域の長さ（活性領域中のゲート電極の位置）
・トランジスタを囲む素子分離用絶縁膜の幅
次に、具体的に測定する事項の例を、図を用いて説明する。
【００５９】
図６（ａ），（ｂ）は、サイズが同じで活性領域中のゲート電極の位置が互いに異なるＭＩＳトランジスタの例を示す平面図である。図示しないが、活性領域６１は素子分離用絶縁膜で囲まれている（図７でも同じ）。
【００６０】
同図（ａ），（ｂ）に示すように、製造上の理由などにより同一活性領域６１上にゲート電極６２とダミーゲート電極６３とを設けることがある。このような場合、トランジスタサイズが同一であっても、その電気的特性は異なってくる。なお、トランジスタサイズは、ゲート長Ｌ１と活性領域の幅Ｗ１とで規定されるものとする。
【００６１】
この例で、ゲート電極６２の位置によってトランジスタの電気的特性が異なるのは、ゲート電極６２の位置が変われば素子分離用絶縁膜からの距離が変わるためである。図６（ａ）のようにゲート電極６２が活性領域６１のほぼ中央部に配置されたトランジスタよりも、図６（ｂ）のようにゲート電極６２が活性領域６１の片側に偏って配置され素子分離用絶縁膜に近いトランジスタほど、ゲート電極６２は素子分離用絶縁膜からの応力を強く受けるので、電気的特性が変化するのである。
【００６２】
図７（ａ）〜（ｃ）は、活性領域のサイズまたは活性領域中のゲート電極の位置を変化させたＭＩＳトランジスタの例を示す平面図である。同図では、ゲート長Ｌ１が０．３μｍで活性領域の幅Ｗ１が１０μｍのＭＩＳトランジスタの例を示している。なお、以下の本明細書中で「活性領域の幅」と書くときは、ゲート幅方向の活性領域の幅を意味するものとする。また、「活性領域の長さ」（片側ＯＤ幅）と書くときは、ゲート長方向における活性領域の、ゲート電極端部下から素子分離用絶縁膜までの片側活性領域の幅を意味するものとする。
【００６３】
図７（ａ）に示すＭＩＳトランジスタは、活性領域６４の中央部にゲート電極６０が配置されており、ゲート電極６０の両側方に位置する活性領域の長さが０．３μｍの例を示す。
【００６４】
図７（ｂ）に示すＭＩＳトランジスタは、活性領域６５の中央部にゲート電極６０が配置されており、ゲート電極６０の両側方に位置する活性領域の長さが５．０μｍの例を示す。
【００６５】
また、図７（ｃ）に示すＭＩＳトランジスタは、活性領域６６のうちの左側に偏ってゲート電極６０が配置されており、ゲート電極６０の左側方に位置する活性領域の長さが０．３μｍ、右側方に位置する活性領域の長さが１０．０μｍである例を示す。
【００６６】
図７（ａ）と図７（ｂ）とに示すＭＩＳトランジスタは、互いに活性領域の長さが異なっているため、互いに異なる応力を素子分離用絶縁膜から受けるので、電気的特性互いに異なっている。このことから、活性領域のサイズは応力の指標の１つになることが分かる。
【００６７】
また、図７（ｂ）と図７（ｃ）とに示すＭＩＳトランジスタは、ゲート長方向の活性領域の全幅はほぼ同程度であるが、ゲート電極の配置位置が異なる。そのため、ゲート電極が素子分離用絶縁膜から受ける応力が異なるので、互いに電気的特性が異なる。
【００６８】
以上から、活性領域のうち、ゲート電極の左右の側方に位置する活性領域の長さが応力の指標となることが分かる。
【００６９】
例えば、図７（ａ）〜（ｃ）に相当する応力状態を考慮するために、図１に示す本実施形態では、応力状態に応じたパラメータ抽出７ａ，７ｂ，７ｃを行い、その結果をモデルパラメータ群８ａ，８ｂ，８ｃとするパラメータ８を回路シミュレータ１０に入力しておくことにより、応力を考慮した回路シミュレーションを行うことができる。
【００７０】
図８（ａ）〜（ｃ）は、素子分離用絶縁膜のサイズが異なるＭＩＳトランジスタの例を示す平面図である。なお、ここで示す各ＭＩＳトランジスタは、活性領域６７及びゲート電極６８は、同一サイド、同一形状であり、ゲート電極６８のゲート長は０．３μｍ、ゲート幅方向の活性領域６７の幅が１０μｍ、ゲート長方向の活性領域６７の幅が０．９（０．３＋０．３＋０．３）μｍで互いに同一のサイズを有している。また、活性領域の長さ及び活性領域６７上のゲート電極６８の位置も互いに同一である。
【００７１】
図８（ａ）に示すＭＩＳトランジスタは、活性領域６７の外側を取り囲むように素子分離用絶縁膜６９が形成されており、その素子分離用絶縁膜６９の外側を取り囲むように半導体領域（外側活性領域）７２が形成されている。素子分離用絶縁膜６９のうち、図中における活性領域６７の左右に位置するゲート長方向の分離幅は両側とも４．０μｍであり、図中における活性領域６７の上下に位置するゲート幅方向の分離幅は両側とも１．０μｍである。
【００７２】
図８（ｂ）に示すＭＩＳトランジスタは、活性領域６７の外側を取り囲むように素子分離用絶縁膜７０が形成されており、その素子分離用絶縁膜７０の外側を取り囲むように半導体領域（外側活性領域）７３が形成されている。素子分離用絶縁膜７０のうち、図中における活性領域６７の左右に位置するゲート長方向の分離幅は両側とも４．０μｍであり、図中における活性領域６７の上下に位置するゲート幅方向の分離幅は両側とも０．３μｍである。
【００７３】
図８（ｃ）に示すＭＩＳトランジスタは、活性領域６７の外側を取り囲むように素子分離用絶縁膜７１が形成されており、その素子分離用絶縁膜７１の外側を取り囲むように半導体領域（外側活性領域）７４が形成されている。素子分離用絶縁膜７１のうち、図中における活性領域６７の左右に位置するゲート長方向の分離幅は両側とも０．３μｍであり、図中における活性領域６７の上下に位置するゲート幅方向の分離幅は両側とも１．０μｍである。
【００７４】
図８（ａ）と図８（ｂ）に示すＭＩＳトランジスタでは、素子分離用絶縁膜のうち、ゲート長方向の分離幅は両側とも４．０μｍと同じであるが、ゲート幅方向の分離幅は図８（ａ）が両側とも１．０μｍ、図８（ｂ）が両側とも０．３μｍとなっており、互いに異なっている。このとき、この２つのＭＩＳトランジスタの電気的特性は互いに異なっている。これは、素子分離用絶縁膜による分離幅によってトランジスタが受ける応力が変わってくるためである。
【００７５】
また、図８（ａ）と図８（ｃ）に示すＭＩＳトランジスタは、素子分離用絶縁膜のうち、ゲート幅方向の分離幅は両側とも１．０μｍと同じであるが、ゲート長方向の分離幅は図８（ａ）が両側とも４．０μｍ、図８（ｃ）が両側とも０．３μｍとなっており、互いに異なっている。このときも、この２つのＭＩＳトランジスタの電気的特性は互いに異なっている。
【００７６】
以上のことから、ＭＩＳトランジスタを囲む素子分離用絶縁膜のサイズ（分離幅）も応力の指標の１つとして用いることができることが分かる。
【００７７】
図９は（ａ）〜（ｃ）は、素子分離用絶縁膜のサイズが異なるＭＩＳトランジスタのもう１つの例を示す平面図である。同図（ａ）〜（ｃ）に示すＭＩＳトランジスタは、図８（ａ）〜（ｃ）に示すそれぞれのＭＩＳトランジスタと、活性領域６７、ゲート電極６８は同じであり、素子分離用絶縁膜６９ａ，７０ａ，７１ａによるゲート長方向及びゲート幅方向の分離幅も同じであるが、素子分離用絶縁膜６９ａ，７０ａ，７１ａの外側に位置する半導体領域７２ａ，７３ａ，７４ａが４分割されている点が異なっている。このような場合も、図９（ａ）〜（ｃ）に示すそれぞれのＭＩＳトランジスタに加わる応力は互いに異なってくる。
【００７８】
以上のことから、応力のパラメータの指標となる事項をまとめると、次のようになる。
【００７９】
図１０は、ＭＩＳトランジスタの平面図であって、応力の影響を加味したパラメータを得るために測定すべき主な事項の一例を示す図である。同図において、、７５は活性領域、７６はゲート電極、７７は素子分離用絶縁膜、７８は半導体領域（外側活性領域）である。
【００８０】
同図に示すように、本実施形態の回路シミュレーション方法で応力の指標として使用する主な事項は、トランジスタサイズ（ゲート長Ｌ１，ゲート幅Ｗ１）の他に、内側の活性領域７５のうちゲート電極７６の左右に位置する領域の片側ＯＤ幅ＯＤＦＬ及びＯＤＦＲ、活性領域７５を囲む素子分離用絶縁膜７７のうち、該活性領域７５のゲート長方向に位置する両側の分離幅ＯＤＳＬ、ＯＤＳＲ、及び、該活性領域７５のゲート幅方向に位置する両側の分離幅ＯＤＳＵ、ＯＤＳＤなどである。なお、以下の明細書中では、ＯＤＦＬとＯＤＦＲとをまとめてＯＤフィンガーと称し、ＯＤＳＬ、ＯＤＳＲ、ＯＤＳＵ、ＯＤＳＤをまとめてＯＤセパレートと称す。
【００８１】
図１１（ａ），（ｂ）は、図１０に示すＭＩＳトランジスタにおける応力の指標をまとめた表を示す図である。なお、同図（ｂ）では、図９（ａ）〜（ｃ）に示すＭＩＳトランジスタにおける応力の各指標を示している。
【００８２】
以上の指標を実測し、これらを基にしてパラメータ抽出を行なうことにより、ＭＩＳトランジスタに加わる応力をパラメータに組み込んだ精度の高い回路シミュレーションが実行されるのである。
【００８３】
この他にも、活性領域や素子分離用絶縁膜が複雑な形状をしている場合には、必要に応じて応力に影響する事項を指標として加えることで、より精度の高いシミュレーションが可能となる。
【００８４】
また、厳密には素子分離用絶縁膜や活性領域の深さ、素子分離用絶縁膜の作製方法によっても応力が違ってくるため、これらのデータを考慮に入れることで、より精度の高いシミュレーションが可能となる。
【００８５】
また、素子分離用絶縁膜の材質によってもトランジスタに加わる応力は異なってくる。例えば、不純物を含まないＳｉＯ_２とＢＰＳＧ（ホウ素とリンを含むＳｉＯ_２）とでは、トランジスタへの応力が異なる。
【００８６】
その他にも、ゲート絶縁膜のサイズ、膜厚、材質も応力の観点から新たな指標として用いることができ、ＳＯＩ基板の場合には埋め込み酸化膜の位置なども応力の指標となりうる。また、層間絶縁膜の厚さを指標として加えることで、層間絶縁膜からの応力を考慮に入れたシミュレーションを行うことも可能である。
【００８７】
なお、本実施形態の回路シミュレーション方法について、応力のパラメータをＭＩＳトランジスタに適用する場合を説明したが、バイポーラトランジスタについても適用することができる。この場合は、例えばベース、エミッタ及びコレクタとなるそれぞれの領域と素子分離用絶縁膜との距離や、素子分離用絶縁膜のサイズなどが応力の指標として用いられる。また、上記以外のトランジスタや、容量、抵抗体、ダイオードにも適用することができる。これは、以下の実施形態でも同様である。
【００８８】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る回路シミュレーション方法を示すブロック図である。本実施形態の回路シミュレーション方法は、応力の影響の指標となる実測データから導かれた追加モデルのデータを回路シミュレータに入力する方法である。なお、第１の実施形態と同じ構成には、同じ符号を付与している。
【００８９】
図２に示すように、本実施形態の回路シミュレーション方法において、回路シミュレータ１０にはネットリスト４とパラメータ８に加え、応力状態に基づいて各トランジスタに適用するパラメータを補正するための追加モデル８ｄが入力される。
【００９０】
この追加モデル８ｄは、第１の実施形態で説明したＯＤフィンガーやＯＤセパレート、素子分離用絶縁膜の深さなど、トランジスタに加わる応力の指標となるデバイス測定データ５の実測値からパラメータ抽出７Ａが行われ、パラメータに変換されて追加モデル８ｄとして回路シミュレータ１０に入力される。
【００９１】
また、ネットリスト４は第１の実施形態と同様に、解析対象の回路のマスクレイアウトデータ１から導き出される。すなわち、マスクレイアウトデータ１からトランジスタ部の形状認識２が行われ、その結果を基に、トランジスタサイズデータ３ａ及びトランジスタ識別データ３ｂからなるデータ取得３を行う。ここで取得されるトランジスタサイズデータ３ａは、トランジスタサイズ（ゲート長、ゲート幅）、ソース及びドレイン領域の不純物濃度、容量、抵抗、及び、配線情報等である。そして、トランジスタモデル識別データ３ｂとしては、トランジスタ部形状認識２における片側ＯＤ幅や分離幅を基にしてマニュアルで作成された選択するモデル名が含まれる。この選択するモデル名には、応力の指標となるデータが含まれる。
【００９２】
また、本実施形態の方法においては、従来と同様にトランジスタのサイズに基づいてトランジスタ部形状認識６を行い、デバイス測定データ５の実測値を基にしたパラメータ抽出７Ａが行われる。そのため、基本的には同一のサイズのトランジスタに対して１つのパラメータが適用される。
【００９３】
しかしながら、本実施形態の回路シミュレーション方法においては、各トランジスタサイズ４ａに対するモデルパラメータ８ｅを選択する際に、各トランジスタの応力状態に応じて追加モデル８ｄによる補正を加えることで、従来に比べて精度及び正確さの高いシミュレーションを行なうことが可能になっている。なお、各トランジスタに適するパラメータの選択は、トランジスタモデル識別データ３ｂの作成においてマニュアル操作によって行われるが、後に説明する実施形態のようにコンピューターソフトにより自動的に行わせることもできる。
【００９４】
本実施形態の方法によれば、回路シミュレータ用の応力を加味したモデルパラメータがない場合でも、従来のモデルパラメータ８ｅに応力状態に基づいてパラメータを補正するための追加モデル８ｄを付加することによって、応力を考慮に入れた高精度の回路シミュレーションを行うことができ、精度の高い出力結果９を得ることができる。さらに、より詳細な応力状態を表す追加モデルを作成することで、シミュレーション精度を向上させることもできる。
【００９５】
また、第１の実施形態のように、応力状態を加味したパラメータ抽出を行なう場合にも追加モデルを適用することができる。
【００９６】
図３は、本実施形態の回路シミュレーション方法の変形例を示すブロック図である。図２と異なるのは、図３に示す例では、同じサイズのトランジスタについて、例えば３つの応力状態に基づいてパラメータ抽出行っている点である。そして、回路シミュレータ１０内では、１つのサイズのトランジスタに対し、受けている応力に応じた３通りの追加モデルａ，ｂ，ｃが加味されたモデルパラメータ群８ｆ、８ｇ、８ｈが準備されており、同一トランジスタサイズでも応力に応じてモデルパラメータ群８ｆ、８ｇ、８ｈの中から最適なモデルパラメータを選択することができる。
【００９７】
例えば、第１の実施形態の図１における「Ｔｒサイズ１ａモデル」には応力が加味されているが、本実施形態の図３における「Ｔｒサイズ１ａモデル」自体には応力が加味されていないが、「追加モデルａ」による補正を加えることにより応力を加味したしたシミュレーションを行うことができる。
【００９８】
本変形例では、この３通りのモデルパラメータ群８ｆ、８ｇ、８ｈに、追加モデルａ，ｂ，ｃによる応力を加味するための補正を加えることにより、さらに精度の高い回路シミュレーションを行なうことが可能となる。ただし、追加モデルａ，ｂ，ｃにはパラメータ抽出７Ａ_１，７Ａ_２，７Ａ_３に用いるデータよりも詳細なデータが準備されている必要がある。
【００９９】
以上のように、本実施形態の回路シミュレーション方法によれば、追加モデルによって応力の影響についての補正を加えることで、より精度を向上させることが可能になっている。そのため、本実施形態の回路シミュレーション方法は、微細化した回路の設計にも十分用いることができる。
【０１００】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る回路シミュレーション方法を示すブロック図である。なお、第１の実施形態と同じ構成には、同じ符号を付与している。
【０１０１】
本実施形態の回路シミュレーション方法が第１の実施形態と異なるのは、各トランジスタサイズ４ａと各モデルパラメータ群８ａ、８ｂ、８ｃの中の最適なモデルパラメータとを対応させる参照テーブル１２を使用する点である。
【０１０２】
第１の実施形態では、ネットリスト４中の各トランジスタサイズ４ａに最適なモデルパラメータを選択する際には、設計者がマニュアル操作で各トランジスタサイズと各モデルパラメータの対照情報をトランジスタ識別データ３ｂに入力する。これに対し、本実施形態の回路シミュレーション方法では、回路シミュレータ１０内にネットリスト４、パラメータ８のデータ、参照テーブル１２を入力する。このとき、トランジスタ識別データ３ｂには片側ＯＤ幅や分離幅が取得されるだけで、第１の実施形態のようなモデル名の入力は行わない。そして、回路シミュレータ１０内で、参照テーブル１２の情報に基づいて、各トランジスタサイズ４ａに適するモデルパラメータがモデルパラメータ群８ａ、８ｂ、８ｃの中から自動的に選択される。
【０１０３】
このトランジスタ参照テーブル１１は、マスクレイアウトデータ１を用いたトランジスタ部の形状認識２と、デバイス測定データ５を用いたトランジスタ部の形状認識６とが終わった後に、双方の形状認識２，６を基にマニュアルで作成され、回路シミュレータ１０内に自動的に参照テーブル１２として入力される。これは、例えば、Ｔｒ１にはパラメータＴｒ１ａが、Ｔｒ２にはパラメータＴｒ２ｂが対応する、というような対照表である。
【０１０４】
本実施形態において、回路シミュレータ１０中では、この参照テーブル１２を用いて各トランジスタサイズに対する最適なモデルパラメータが自動的に選択されるので、トランジスタ数が増えても解析時間はそれほど長くならない。これは、トランジスタ数が増えても参照テーブル１２を作成する時間はそれほど変わらないのに対し、回路シミュレータによる解析時間がマニュアル操作の時に比べて短縮されるからである。
【０１０５】
このため、本実施形態の回路シミュレーション方法によれば、トランジスタ数が多い場合に、第１の実施形態に比べて解析時間を短縮することができる。なお、シミュレーション精度は第１の実施形態と変わらない。
【０１０６】
なお、本実施形態では、第１の実施形態において参照テーブルを用いる例を説明したが、第２の実施形態のように、追加モデルを使用する場合にも参照テーブルを用いることは有効である。
【０１０７】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る回路シミュレーション方法を示すブロック図である。なお、第３の実施形態と同じ構成には、同じ符号を付与している。第３の実施形態と異なるのは、トランジスタ参照テーブル１３と複合参照テーブル１４と複合モデルパラメータ群８Ａが付加された点である。
【０１０８】
同図に示すように、本実施形態の回路シミュレーション方法では、回路シミュレータ１０において、複合参照テーブル１４を用いて１つのトランジスタに対して複数のパラメータを選択することができる。
【０１０９】
回路シミュレータ１０には、ネットリスト４と各モデルパラメータ群８ａ，８ｂ，８ｃ、そして、トランジスタ参照テーブル１３によってあらかじめ準備された複合参照テーブル１４とが入力される。ここで、複合参照テーブル１４は、１つのトランジスタに対し複数のモデルパラメータを選択し、それぞれのモデルパラメータの重み付けに応じた複合モデルパラメータ８Ａを用いて回路シミュレーションを行って出力結果を得るようになっている。
【０１１０】
図５に示す例では、複合参照テーブル１４によってトランジスタＴｒ１に対してモデルパラメータＴｒ１ａとモデルパラメータＴｒ１ｂが選択され、各パラメータにはそれぞれの重みが付けられている。例えば、Ｔｒ１がＴｒ１ａとＴｒ１ｂのちょうど中間の応力状態に置かれている場合、Ｔｒ１には、ｆ１（Ｔｒ１ａ，Ｔｒ１ｂ）＝（Ｔｒ１ａ×０．５＋Ｔｒ１ｂ×０．５）のｆ１モデルが適用される。これにより、トランジスタに加わる応力状態が、パラメータ抽出７ａ，７ｂ，７ｃによって得られたモデルパラメータ群８ａ，８ｂ，８ｃの間にある場合に、中間の応力状態にある複合モデルパラメータを作成し、適用することができる。　その結果、第３の実施形態では、パラメータ抽出７によって得られた応力状態にあるモデルパラメータ群８ａ，８ｂ，８ｃの中からしか選択できなかったのに対し、本実施形態では、中間の応力状態にある複合モデルパラメータを用いて回路シミュレーションを行うことができるため、高精度な出力結果を得ることができる。
【０１１１】
以上のように、本実施形態の回路シミュレーション方法によれば、複合参照テーブル１４を用いて１つのトランジスタに対し複数のパラメータを選択し、そこから新しい複合モデルパラメータを生成することにより、より回路シミュレーションの精度及び正確さを向上させることができる。なお、あるトランジスタにどのようなパラメータを選択し、どのような重み付けをするかは、活性領域の形状やゲート電極の位置など、応力の各指標を考慮して決定すればよい。
【０１１２】
なお、本実施形態の回路シミュレーション方法において、１つのトランジスタに対して選択するパラメータは２つに限らず、３つ以上であってもよい。
【０１１３】
また、本実施形態の回路シミュレーション方法は、第２の実施形態のように、追加モデルを使用する場合に適用しても有効である。
【０１１４】
【発明の効果】
本発明の回路シミュレーション方法によれば、電子素子に加わる応力の影響をパラメータに加味することにより、回路シミュレーションの精度及び正確さを向上させることができる。これにより、微細化が進む集積回路の設計を迅速に行なうことができるようになり、新製品を短期間で市場に投入することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る回路シミュレーション方法を示すブロック図である。
【図２】本発明の第２の実施形態に係る回路シミュレーション方法を示すブロック図である。
【図３】第２の実施形態に係る回路シミュレーション方法の変形例を示すブロック図である。
【図４】本発明の第３の実施形態に係る回路シミュレーション方法を示すブロック図である。
【図５】本発明の第４の実施形態に係る回路シミュレーション方法を示すブロック図である。
【図６】（ａ），（ｂ）は、サイズが同一で活性領域中のゲート電極の位置が互いに異なるＭＩＳトランジスタの例を示す平面図である。
【図７】（ａ）〜（ｃ）は、活性領域のサイズまたは活性領域中のゲート電極の位置を変化させたＭＩＳトランジスタの例を示す平面図である。
【図８】（ａ）〜（ｃ）は、素子分離用絶縁膜のサイズが異なるＭＩＳトランジスタの一例を示す平面図である。
【図９】（ａ）〜（ｃ）は、素子分離用絶縁膜のサイズが異なるＭＩＳトランジスタの一例を示す平面図である。
【図１０】ＭＩＳトランジスタの平面図であって、応力の影響を加味したパラメータを得るために測定すべき主な事項の一例を示す図である。
【図１１】（ａ），（ｂ）は、図１０に示す応力の指標をまとめた表を示す図である。
【図１２】あるサイズのＭＩＳトランジスタにおいて、異なるゲート電圧Ｖｇを印加したときの電気特性を示す図である。
【図１３】ドレイン電圧Ｖｄとゲート電圧Ｖｇを一定にした場合の、トランジスタのゲート長とドレイン電流との関係を示す図である。
【図１４】回路シミュレーション用のパラメータの１つとして使用する領域区分の例を示す図である。
【図１５】従来の回路シミュレーション装置の構成を示すブロック図である。
【符号の説明】
１　　　　　　　　　マスクレイアウトデータ
２，６　　　　　　　トランジスタ部形状認識
３　　　　　　　　　データ取得
３ａ　　　　　　　　トランジスタサイズデータ
３ｂ　　　　　　　　トランジスタ識別データ
４　　　　　　　　　ネットリスト
４ａ　　　　　　　　トランジスタサイズ
５　　　　　　　　　デバイス測定データ
７，７ａ，７ｂ，７ｃ　　パラメータ抽出
７Ａ，７Ａ_１，７Ａ_２，７Ａ_３　　パラメータ抽出
８　　　　　　　　　パラメータ
８ａ，８ｂ，８ｃ　　モデルパラメータ群
８ｄ　　　　　　　　追加モデル
８ｆ，８ｇ，８ｈ　　モデルパラメータ群
８ｅ　　　　　　　　従来のモデルパラメータ
８Ａ　　　　　　　　複合モデルパラメータ群
９　　　　　　　　　出力結果
１０　　　　　　　　回路シミュレータ
１１，１３　　　　　トランジスタ参照テーブル
１２　　　　　　　　参照テーブル
１４　　　　　　　　複合参照テーブル
６０，６２，６８　　ゲート電極
６１，６４，６５，６６，６７　　活性領域
６３　　　　　　　　ダミーゲート電極
６９，６９ａ，７０，７０ａ，７１，７１ａ　　素子分離用絶縁膜
７２，７２ａ，７３，７３ａ，７４，７４ａ　　半導体領域
７５　　　　　　　　活性領域
７６　　　　　　　　ゲート電極
７７　　　　　　　　素子分離用絶縁膜
７８　　　　　　　　半導体領域

Claims

集積回路のマスクレイアウトデータから上記集積回路に含まれる電子素子の形状認識を行って上記電子素子のサイズデータを取得するステップ（ａ）と、
実測用電子素子の電気的特性の測定と、上記電子素子に加わる応力の指標となる事項を含む上記実測用電子素子各部のサイズ測定とを行なうステップ（ｂ）と、
上記ステップ（ｂ）で測定された実測用電子素子の電気的特性のデータから、少なくとも上記実測用電子素子各部のサイズに基づいてパラメータを抽出するステップ（ｃ）と、
回路シミュレータを用いて、上記集積回路に含まれる上記各電子素子に適するパラメータを上記パラメータ中から選択し、上記電子素子への応力を考慮に入れた回路シミュレーションを実行するステップ（ｄ）と、
を含む回路シミュレーション方法。
請求項１に記載の回路シミュレーション方法において、
上記ステップ（ｂ）では、少なくとも素子分離用絶縁膜から上記電子素子に加わる応力の指標となる事項を測定し、
上記ステップ（ｄ）では、素子分離用絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することを特徴とする回路シミュレーション方法。
請求項１または２に記載の回路シミュレーション方法において、
上記ステップ（ｃ）では、上記電子素子に加わる応力の指標となる事項に基づいて、互いに同一サイズの上記各電子素子に対して複数のパラメータを抽出することを特徴とする回路シミュレーション方法。
請求項１〜３のうちいずれか１つに記載の回路シミュレーション方法において、
上記ステップ（ｄ）の前に、上記ステップ（ｂ）で得られた応力の指標となる測定データに基づいて作成された追加モデルを上記回路シミュレータに入力するステップをさらに含み、
上記ステップ（ｄ）で、上記集積回路に含まれる上記各電子素子に適するパラメータを選択する際には、上記追加モデルによる補正を加えることを特徴とする回路シミュレーション方法。
請求項１〜４のうちいずれか１つに記載の回路シミュレーション方法において、
上記ステップ（ｄ）の前に、上記電子素子に加わる応力の指標となる事項に基づいて、上記集積回路に含まれる上記各電子素子と、上記各電子素子に適用するべきパラメータとを対照させる情報を含む参照テーブルを作成するステップと、上記参照テーブルを上記回路シミュレータに入力するステップとをさらに含み、
上記ステップ（ｄ）で、上記集積回路に含まれる上記各電子素子に適するパラメータを選択する作業は、上記参照テーブルを用いて自動的に行われることを特徴とする回路シミュレーション方法。
請求項５に記載の回路シミュレータにおいて、
上記参照テーブルは、上記集積回路に含まれる上記各電子素子を、重み付けを加えた複数のパラメータと対照させるものであることを特徴とする回路シミュレーション方法。
請求項１〜６のうちいずれか１つに記載の回路シミュレーション方法において、
上記電子素子及び上記実測用電子素子は、ＭＩＳトランジスタまたはバイポーラトランジスタであることを特徴とする回路シミュレーション方法。
請求項７に記載の回路シミュレーション方法において、
上記電子素子及び上記実測用電子素子は、ゲート電極、ゲート絶縁膜、活性領域及び上記活性領域を囲む素子分離用絶縁膜を有するＭＩＳトランジスタであって、
上記電子素子に加わる応力の指標となる事項は、上記活性領域中の上記ゲート電極の位置、上記活性領域のサイズ、上記素子分離用絶縁膜の幅のうち、少なくとも１つの事項を含んでいることを特徴とする回路シミュレーション方法。
請求項８に記載の回路シミュレーション方法において、
上記電子素子に加わる応力の指標となる事項は、上記活性領域の深さ、上記素子分離用絶縁膜の製造方法、上記素子分離用絶縁膜の深さ、上記素子分離用絶縁膜の材料、上記ゲート絶縁膜のサイズ、上記ゲート絶縁膜の材料のうち、少なくとも１つの事項をさらに含んでいることを特徴とする回路シミュレーション方法。
請求項８または９に記載の回路シミュレーション方法において、
上記ステップ（ｄ）では、上記ゲート絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することを特徴とする回路シミュレーション方法。
請求項１〜１０のうちいずれか１つに記載の回路シミュレーション方法において、
上記ステップ（ｂ）では、少なくとも層間絶縁膜から上記電子素子に加わる応力の指標となる事項を測定し、
上記ステップ（ｄ）では、層間絶縁膜から上記電子素子に加わる応力を考慮に入れた回路シミュレーションを実行することを特徴とする回路シミュレーション方法。