JPH10173177A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
- Publication number
- JPH10173177A JPH10173177A JP8329473A JP32947396A JPH10173177A JP H10173177 A JPH10173177 A JP H10173177A JP 8329473 A JP8329473 A JP 8329473A JP 32947396 A JP32947396 A JP 32947396A JP H10173177 A JPH10173177 A JP H10173177A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- silicon
- silicide
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 51
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000010408 film Substances 0.000 description 67
- 229910017052 cobalt Inorganic materials 0.000 description 36
- 239000010941 cobalt Substances 0.000 description 36
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 36
- 230000008569 process Effects 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 229910019001 CoSi Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910015861 MSix Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極とソース／ドレイン電極間で電気
的短絡を起こし難いＭＩＳトランジスタを得る。 【解決手段】 サイドウォール１５を二重構造とする。
バッファ層１３を窒化酸化シリコンで形成され、バッフ
ァ層１３の上に窒化シリコン層１４が形成される。この
サイドウォール１５をマスクとしてシリサイド膜１０を
形成する。
的短絡を起こし難いＭＩＳトランジスタを得る。 【解決手段】 サイドウォール１５を二重構造とする。
バッファ層１３を窒化酸化シリコンで形成され、バッフ
ァ層１３の上に窒化シリコン層１４が形成される。この
サイドウォール１５をマスクとしてシリサイド膜１０を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳトランジ
スタの製造方法に関するもので、特に高融点金属シリサ
イド膜を用いるサリサイドプロセスに関するものであ
る。
スタの製造方法に関するもので、特に高融点金属シリサ
イド膜を用いるサリサイドプロセスに関するものであ
る。
【０００２】
【従来の技術】従来からある、高融点シリサイド膜を形
成する一般的なサリサイド（Self Alined Salicide）プ
ロセスについて図１０〜図１３を用いて説明する。シリ
コン基板１にウェル１ａ、分離酸化膜２、およびしきい
値電圧制御用の不純物層３を形成する。その後、例え
ば、６．５ｎｍの厚みの酸化膜をシリコン基板１上に形
成して、その酸化膜上にゲート電極となる多結晶シリコ
ンを２００ｎｍの厚みに堆積する。写真製版工程によっ
てパターニングを行った後、多結晶シリコンを異方性エ
ッチングしてゲート電極５を形成する。次に、イクステ
ンション（extension）とも呼ばれるＬＤＤ（Lightly D
oped Drain）領域６を形成した後、ＣＶＤ（化学蒸着）
法により、酸化膜を堆積する。リアクティブイオンエッ
チング法を用いて、この酸化膜をエッチバックし、側壁
酸化膜７を形成する。続いて、高濃度イオン注入によ
り、高濃度ソース／ドレイン領域８を形成した後、熱処
理を施して、活性化を行なう。図１０は、活性化が終了
した後の状態を示す断面図である。
成する一般的なサリサイド（Self Alined Salicide）プ
ロセスについて図１０〜図１３を用いて説明する。シリ
コン基板１にウェル１ａ、分離酸化膜２、およびしきい
値電圧制御用の不純物層３を形成する。その後、例え
ば、６．５ｎｍの厚みの酸化膜をシリコン基板１上に形
成して、その酸化膜上にゲート電極となる多結晶シリコ
ンを２００ｎｍの厚みに堆積する。写真製版工程によっ
てパターニングを行った後、多結晶シリコンを異方性エ
ッチングしてゲート電極５を形成する。次に、イクステ
ンション（extension）とも呼ばれるＬＤＤ（Lightly D
oped Drain）領域６を形成した後、ＣＶＤ（化学蒸着）
法により、酸化膜を堆積する。リアクティブイオンエッ
チング法を用いて、この酸化膜をエッチバックし、側壁
酸化膜７を形成する。続いて、高濃度イオン注入によ
り、高濃度ソース／ドレイン領域８を形成した後、熱処
理を施して、活性化を行なう。図１０は、活性化が終了
した後の状態を示す断面図である。
【０００３】次に、サリサイドプロセスを行なう。まず
シリコン基板１の表面を適当な前処理法で清浄化した
後、ウェーハ面に金属膜９を堆積する（図１１参照）。
次に適当な雰囲気下で、これを加熱し、シリコン基板１
およびゲート電極５の多結晶シリコンによってシリサイ
ド膜１０を形成する（図１２参照）。このシリサイド膜
１０の組成は、例えばＭが金属膜９を構成する金属元素
を表す記号とすると、ＭＳｉｘのように表現する。ここ
で、ｘは金属に対するシリコンの割合を表す。現実的に
は、ランプアニール炉を用いた短時間熱処理（Rapid Th
ermal Annealing）を行なうことが多い。以下、金属膜
９の堆積直後で、ランプアニール炉を用いた熱処理を１
st.ＲＴＡという。この時、分離酸化膜２の上部および
側壁酸化膜７の上部には、シリコンがないため、シリサ
イド反応は起こらず、少なくともこれらの上に未反応金
属膜９が残る（図１２参照）。次に、反応したシリサイ
ドＭＳｉｘで構成されたシリサイド膜１０は残し、未反
応の金属Ｍなどが残存する金属膜９を選択的に除去する
（図１３参照）。基本的には、前述の工程でサリサイド
プロセスは終了する。
シリコン基板１の表面を適当な前処理法で清浄化した
後、ウェーハ面に金属膜９を堆積する（図１１参照）。
次に適当な雰囲気下で、これを加熱し、シリコン基板１
およびゲート電極５の多結晶シリコンによってシリサイ
ド膜１０を形成する（図１２参照）。このシリサイド膜
１０の組成は、例えばＭが金属膜９を構成する金属元素
を表す記号とすると、ＭＳｉｘのように表現する。ここ
で、ｘは金属に対するシリコンの割合を表す。現実的に
は、ランプアニール炉を用いた短時間熱処理（Rapid Th
ermal Annealing）を行なうことが多い。以下、金属膜
９の堆積直後で、ランプアニール炉を用いた熱処理を１
st.ＲＴＡという。この時、分離酸化膜２の上部および
側壁酸化膜７の上部には、シリコンがないため、シリサ
イド反応は起こらず、少なくともこれらの上に未反応金
属膜９が残る（図１２参照）。次に、反応したシリサイ
ドＭＳｉｘで構成されたシリサイド膜１０は残し、未反
応の金属Ｍなどが残存する金属膜９を選択的に除去する
（図１３参照）。基本的には、前述の工程でサリサイド
プロセスは終了する。
【０００４】しかし、金属膜９として例えばコバルトを
用いると、１st.ＲＴＡにおいて６００℃より高い熱処
理温度でコバルトシリサイド膜ＣｏＳｉ2を形成すると
横方向への成長が生じやすい。そのため、１st.ＲＴＡ
を６００℃より低い温度で行い、金属膜９を除去した後
に、再度、ＲＴＡを施す場合がある。すなわち、コバル
トＣｏとシリコンＳｉからコバルトシリサイドＣｏＳｉ
2が形成される過程において、まずコバルトシリサイド
Ｃｏ2Ｓｉが形成され、次にコバルトシリサイドＣｏＳ
ｉが形成され、最後にコバルトシリサイドＣｏＳｉ2が
形成されるという過程を経るようにする場合がある。
用いると、１st.ＲＴＡにおいて６００℃より高い熱処
理温度でコバルトシリサイド膜ＣｏＳｉ2を形成すると
横方向への成長が生じやすい。そのため、１st.ＲＴＡ
を６００℃より低い温度で行い、金属膜９を除去した後
に、再度、ＲＴＡを施す場合がある。すなわち、コバル
トＣｏとシリコンＳｉからコバルトシリサイドＣｏＳｉ
2が形成される過程において、まずコバルトシリサイド
Ｃｏ2Ｓｉが形成され、次にコバルトシリサイドＣｏＳ
ｉが形成され、最後にコバルトシリサイドＣｏＳｉ2が
形成されるという過程を経るようにする場合がある。
【０００５】コバルトシリサイド膜が側壁酸化膜７の下
に潜り込む現象は、拡散種に起因していると考えられ
る。コバルトＣｏとシリコンＳｉからコバルトシリサイ
ドＣｏ2Ｓｉが形成される過程では、コバルトＣｏが拡
散種となる。一方、コバルトシリサイドＣｏ2Ｓｉから
コバルトシリサイドＣｏＳｉが形成される過程では、シ
リコンＳｉが拡散種となる。１st.ＲＴＡを施すことに
より、コバルトとシリコンからコバルトシリサイドＣｏ
2Ｓｉを経てコバルトシリサイドＣｏＳｉが形成され
る。さらに、コバルトシリサイドＣｏＳｉに２nd.ＲＴ
Ａを施すことによりコバルトシリサイドＣｏＳｉ2が形
成される過程では、コバルトＣｏが拡散種となる。シリ
サイドＣｏ2ＳｉおよびＣｏＳｉ2形成時において、コバ
ルトＣｏが拡散種となるためシリコン基板１中にコバル
トＣｏが拡散しやすく、コバルトシリサイドについては
側壁酸化膜７の下で横方向成長が顕著になるのである。
この場合の熱処理にも、ランプアニール炉を用いた短時
間熱処理が用いられることが多い。以下、未反応の金属
膜９を除去した後でこのランプアニール炉を用いた熱処
理を２nd.ＲＴＡという。一方、シリサイド膜形成過程
の拡散種がシリコンの場合、例えば、チタンシリサイド
ＴｉＳｉ2の場合にはこのような潜り込みの現象は発生
しない。
に潜り込む現象は、拡散種に起因していると考えられ
る。コバルトＣｏとシリコンＳｉからコバルトシリサイ
ドＣｏ2Ｓｉが形成される過程では、コバルトＣｏが拡
散種となる。一方、コバルトシリサイドＣｏ2Ｓｉから
コバルトシリサイドＣｏＳｉが形成される過程では、シ
リコンＳｉが拡散種となる。１st.ＲＴＡを施すことに
より、コバルトとシリコンからコバルトシリサイドＣｏ
2Ｓｉを経てコバルトシリサイドＣｏＳｉが形成され
る。さらに、コバルトシリサイドＣｏＳｉに２nd.ＲＴ
Ａを施すことによりコバルトシリサイドＣｏＳｉ2が形
成される過程では、コバルトＣｏが拡散種となる。シリ
サイドＣｏ2ＳｉおよびＣｏＳｉ2形成時において、コバ
ルトＣｏが拡散種となるためシリコン基板１中にコバル
トＣｏが拡散しやすく、コバルトシリサイドについては
側壁酸化膜７の下で横方向成長が顕著になるのである。
この場合の熱処理にも、ランプアニール炉を用いた短時
間熱処理が用いられることが多い。以下、未反応の金属
膜９を除去した後でこのランプアニール炉を用いた熱処
理を２nd.ＲＴＡという。一方、シリサイド膜形成過程
の拡散種がシリコンの場合、例えば、チタンシリサイド
ＴｉＳｉ2の場合にはこのような潜り込みの現象は発生
しない。
【０００６】以上のプロセスを用いることにより、シリ
コンＳｉ表面が露出した領域に選択的に電極を形成でき
る点が、サリサイドプロセスの優れた点である。また、
ゲート長を短くしたときのゲート抵抗の上昇は、コバル
トシリサイドの方が、チタンシリサイドに比べて緩やか
であるため、コバルトシリサイドをＭＩＳトランジスタ
の製造に用いることにより、ＭＩＳトランジスタを集積
した集積回路において高密度化が容易になる。
コンＳｉ表面が露出した領域に選択的に電極を形成でき
る点が、サリサイドプロセスの優れた点である。また、
ゲート長を短くしたときのゲート抵抗の上昇は、コバル
トシリサイドの方が、チタンシリサイドに比べて緩やか
であるため、コバルトシリサイドをＭＩＳトランジスタ
の製造に用いることにより、ＭＩＳトランジスタを集積
した集積回路において高密度化が容易になる。
【０００７】
【発明が解決しようとする課題】従来のサリサイドプロ
セスを用いて形成されるＭＩＳトランジスタは、近年高
集積化が進みＭＩＳＦＥＴのゲート長が微細化され、そ
れに伴いサイドウォール幅がますます微細化されてきて
いる。例えばシリサイド反応を起こさせる金属Ｍとして
コバルトＣｏを用いるサリサイドプロセスを適用した場
合、図１３に示すように、ソースおよびドレイン領域上
のシリサイド膜１０が酸化膜で形成される側壁酸化膜７
の下で長さＬ１だけ潜り込む現象が発生する。このシリ
サイドの潜り込み現象によってゲート耐圧の劣化、ゲー
ト酸化膜信頼性の低下、および、ゲート電極とソースお
よびドレインとの電気的短絡等が生じるという問題があ
るが、この問題は微細化されたゲート電極の場合には特
に深刻である。
セスを用いて形成されるＭＩＳトランジスタは、近年高
集積化が進みＭＩＳＦＥＴのゲート長が微細化され、そ
れに伴いサイドウォール幅がますます微細化されてきて
いる。例えばシリサイド反応を起こさせる金属Ｍとして
コバルトＣｏを用いるサリサイドプロセスを適用した場
合、図１３に示すように、ソースおよびドレイン領域上
のシリサイド膜１０が酸化膜で形成される側壁酸化膜７
の下で長さＬ１だけ潜り込む現象が発生する。このシリ
サイドの潜り込み現象によってゲート耐圧の劣化、ゲー
ト酸化膜信頼性の低下、および、ゲート電極とソースお
よびドレインとの電気的短絡等が生じるという問題があ
るが、この問題は微細化されたゲート電極の場合には特
に深刻である。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、コバルトシリサイド膜のサイド
ウォール下への横方向成長を抑制し、ゲート耐圧の劣
化、ゲート酸化膜信頼性の低下、およびゲートとソース
との間の、またはゲートとドレインとの間の電気的短絡
を抑制することを目的とする。
ためになされたもので、コバルトシリサイド膜のサイド
ウォール下への横方向成長を抑制し、ゲート耐圧の劣
化、ゲート酸化膜信頼性の低下、およびゲートとソース
との間の、またはゲートとドレインとの間の電気的短絡
を抑制することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に係るＭＩＳト
ランジスタの製造方法は、シリコン基板上にＭＩＳトラ
ンジスタのゲート絶縁膜およびゲート電極を形成する工
程と、前記ゲート電極の両側の前記シリコン基板上に該
シリコン基板に接するように窒化シリコン層を含むサイ
ドウォールを形成する工程と、シリサイド反応時にシリ
コンに対し拡散種となる金属を用いて前記サイドウォー
ルの外側の前記シリコン基板にシリサイド膜を形成する
工程とを備えて構成される。
ランジスタの製造方法は、シリコン基板上にＭＩＳトラ
ンジスタのゲート絶縁膜およびゲート電極を形成する工
程と、前記ゲート電極の両側の前記シリコン基板上に該
シリコン基板に接するように窒化シリコン層を含むサイ
ドウォールを形成する工程と、シリサイド反応時にシリ
コンに対し拡散種となる金属を用いて前記サイドウォー
ルの外側の前記シリコン基板にシリサイド膜を形成する
工程とを備えて構成される。
【００１０】請求項２に係るＭＩＳトランジスタの製造
方法は、請求項１のＭＩＳトランジスタの製造方法にお
いて、前記サイドウォールを形成する工程は、前記ゲー
ト電極の両側の前記シリコン基板上に該シリコン基板に
接するようにバッファ層を形成する工程と、前記バッフ
ァ層の上に前記窒化シリコン層を形成する工程とを備え
て構成される。
方法は、請求項１のＭＩＳトランジスタの製造方法にお
いて、前記サイドウォールを形成する工程は、前記ゲー
ト電極の両側の前記シリコン基板上に該シリコン基板に
接するようにバッファ層を形成する工程と、前記バッフ
ァ層の上に前記窒化シリコン層を形成する工程とを備え
て構成される。
【００１１】請求項３に係るＭＩＳトランジスタの製造
方法は、請求項２のＭＩＳトランジスタの製造方法にお
いて、前記サイドウォールの前記バッファ層は、窒化酸
化シリコンによって形成されていることを特徴とする。
方法は、請求項２のＭＩＳトランジスタの製造方法にお
いて、前記サイドウォールの前記バッファ層は、窒化酸
化シリコンによって形成されていることを特徴とする。
【００１２】
【発明の実施の形態】この発明のＭＩＳトランジスタの
製造工程を図１〜図７に示す。図１〜図７は各工程にお
けるＭＩＳトランジスタ、特にＭＩＳ電界効果トランジ
スタ（以下ＭＩＳＦＥＴという。）が形成されるべきシ
リコン基板の断面図である。まず、従来からある通常の
ＭＩＳＦＥＴの製造方法を用い、シリコン基板１のＭＩ
ＳＦＥＴが形成されるべき部分に分離酸化膜２やウェル
１ａおよびしきい値電圧制御用の不純物層３を形成す
る。さらに、従来の製造方法により、分離酸化膜２で囲
まれた領域に、膜厚が６．５ｎｍの酸化膜を形成し、そ
の酸化膜上にゲート電極となる多結晶シリコン膜を２０
０ｎｍの厚さに堆積する。レジスト膜を形成してパター
ニングを行い、多結晶シリコンを異方性エッチングする
ことによりゲート電極５を形成する（図１参照）。
製造工程を図１〜図７に示す。図１〜図７は各工程にお
けるＭＩＳトランジスタ、特にＭＩＳ電界効果トランジ
スタ（以下ＭＩＳＦＥＴという。）が形成されるべきシ
リコン基板の断面図である。まず、従来からある通常の
ＭＩＳＦＥＴの製造方法を用い、シリコン基板１のＭＩ
ＳＦＥＴが形成されるべき部分に分離酸化膜２やウェル
１ａおよびしきい値電圧制御用の不純物層３を形成す
る。さらに、従来の製造方法により、分離酸化膜２で囲
まれた領域に、膜厚が６．５ｎｍの酸化膜を形成し、そ
の酸化膜上にゲート電極となる多結晶シリコン膜を２０
０ｎｍの厚さに堆積する。レジスト膜を形成してパター
ニングを行い、多結晶シリコンを異方性エッチングする
ことによりゲート電極５を形成する（図１参照）。
【００１３】次に、シリコンが露出している領域前面に
窒素の注入を行った後、ＬＤＤ領域６を形成する。ＣＶ
Ｄ法により、シリコン基板１の表面に接するように酸化
膜１１を堆積させた後、ＣＶＤ法により、窒化膜１２を
堆積させる。この時、サイドウォール下層となるＣＶＤ
酸化膜１１は約１５０オングストローム程度、サイドウ
ォール上層となるＣＶＤ窒化膜１２は約８００オングス
トローム程度の厚みがある。この状態のシリコン基板の
断面が図２に示されている。
窒素の注入を行った後、ＬＤＤ領域６を形成する。ＣＶ
Ｄ法により、シリコン基板１の表面に接するように酸化
膜１１を堆積させた後、ＣＶＤ法により、窒化膜１２を
堆積させる。この時、サイドウォール下層となるＣＶＤ
酸化膜１１は約１５０オングストローム程度、サイドウ
ォール上層となるＣＶＤ窒化膜１２は約８００オングス
トローム程度の厚みがある。この状態のシリコン基板の
断面が図２に示されている。
【００１４】次に、リアクティブイオンエッチング法に
より、この窒化膜１２と酸化膜１１がエッチバックさ
れ、サイドウォール１５が形成される。このサイドウォ
ール１５は、２層構造を有しており、シリコン基板１に
接するように形成されたバッファ層１３と、このバッフ
ァ層１３上に形成された窒化シリコン層１４とからな
る。ここではバッファ層１３がゲート電極５にも接して
いるが、この製造工程上たまたまこのようになったにす
ぎず、バッファ層１３がゲート電極５に接することは発
明にとって必須の構成要件ではない。ソース／ドレイン
が形成されるべき領域に不純物を添加した後に１０００
℃前後の温度で３０秒間ＲＴＡを行い、ソース／ドレイ
ン領域８を形成した状態が図３に示されている。この
時、ゲート電極５の多結晶シリコン中の窒素およびソー
ス／ドレイン領域８中の窒素がゲート絶縁膜４およびサ
イドウォール１５のバッファ層１３に入り込み、ゲート
絶縁膜４およびサイドウォール１５のバッファ層１３が
窒化される。このシリコン基板１の深さ方向の窒素の濃
度が図４に示されている。シリコン基板１とサイドウォ
ール１５との境界が図４のグラフにおける０．００μｍ
に相当する。
より、この窒化膜１２と酸化膜１１がエッチバックさ
れ、サイドウォール１５が形成される。このサイドウォ
ール１５は、２層構造を有しており、シリコン基板１に
接するように形成されたバッファ層１３と、このバッフ
ァ層１３上に形成された窒化シリコン層１４とからな
る。ここではバッファ層１３がゲート電極５にも接して
いるが、この製造工程上たまたまこのようになったにす
ぎず、バッファ層１３がゲート電極５に接することは発
明にとって必須の構成要件ではない。ソース／ドレイン
が形成されるべき領域に不純物を添加した後に１０００
℃前後の温度で３０秒間ＲＴＡを行い、ソース／ドレイ
ン領域８を形成した状態が図３に示されている。この
時、ゲート電極５の多結晶シリコン中の窒素およびソー
ス／ドレイン領域８中の窒素がゲート絶縁膜４およびサ
イドウォール１５のバッファ層１３に入り込み、ゲート
絶縁膜４およびサイドウォール１５のバッファ層１３が
窒化される。このシリコン基板１の深さ方向の窒素の濃
度が図４に示されている。シリコン基板１とサイドウォ
ール１５との境界が図４のグラフにおける０．００μｍ
に相当する。
【００１５】次に、サリサイドプロセスを用いて、ゲー
ト電極５の上に、およびソース／ドレイン領域８上にシ
リサイド膜が形成される。このサリサイドプロセスにお
いて、まず、コバルトＣｏをスパッタ法により堆積する
（図５参照）。このミキシングによってシリコン基板１
とシリサイド膜１０との界面が平坦化される。ここで
は、２段階のＲＴＡを用いて、シリサイド反応を進め、
図６にあるように、コバルトシリサイド膜１０を形成す
る。その後の未反応の金属膜９を除去したときのシリコ
ン基板１の断面が図７に示されている。
ト電極５の上に、およびソース／ドレイン領域８上にシ
リサイド膜が形成される。このサリサイドプロセスにお
いて、まず、コバルトＣｏをスパッタ法により堆積する
（図５参照）。このミキシングによってシリコン基板１
とシリサイド膜１０との界面が平坦化される。ここで
は、２段階のＲＴＡを用いて、シリサイド反応を進め、
図６にあるように、コバルトシリサイド膜１０を形成す
る。その後の未反応の金属膜９を除去したときのシリコ
ン基板１の断面が図７に示されている。
【００１６】ここで形成されたサイドウォール１５は、
最終的には、バッファ層１３が窒化酸化シリコンで形成
されている。このＭＩＳＦＥＴは、２層構造サイドウォ
ール１５によって、コバルトシリサイド膜１０がサイド
ウォール１５の下に潜り込むことを防いでいる。サイド
ウォール１５を構成している窒化酸化シリコンからなる
バッファ層１３と窒化シリコン層１４は、窒化シリコン
層１４の機械的応力（メカニカルストレス）により、コ
バルトシリサイドＣｏＳｉ2のサイドウォール１５の下
での横方向拡散を抑制していると考えている。このよう
にサイドウォール１５の下での横方向の拡散を抑制する
ことで、コバルトシリサイドＣｏＳｉ２を用いたサリサ
イド化トランジスタにおける、ゲート耐圧の劣化、ゲー
ト酸化膜信頼性の低下、およびゲート電極とソース／ド
レイン電極との電気的短絡等を抑制することができるの
である。図８および図９は、それぞれ従来およびこの発
明のＭＩＳトランジスタにおける、ゲートブレークダウ
ン電圧とブレークダウンが起こる頻度との関係を示すグ
ラフである。ここでは、ゲートとソース／ドレインの短
絡の頻度を評価しやすいようにゲート端長の長い、２１
６ｍｍのトランジスタを測定している。これらのグラフ
において、正のゲートブレークダウン電圧によってブレ
ークダウンを起こすのはＰチャネルトランジスタであ
り、負のゲートブレークダウン電圧によってブレークダ
ウンを起こすのはＮチャネルトランジスタの場合であ
る。図８に比べて図９の方が絶対値が大きいゲートブレ
ークダウン電圧でブレークダウンする素子が多いことを
示しているから、ゲート絶縁膜４の下にシリサイド膜１
０が入り込む距離が従来のシリサイド膜１０に比べて短
くなったことによってゲート耐圧の安定性が増したこと
が、これらのグラフを比較することによって分かる。
最終的には、バッファ層１３が窒化酸化シリコンで形成
されている。このＭＩＳＦＥＴは、２層構造サイドウォ
ール１５によって、コバルトシリサイド膜１０がサイド
ウォール１５の下に潜り込むことを防いでいる。サイド
ウォール１５を構成している窒化酸化シリコンからなる
バッファ層１３と窒化シリコン層１４は、窒化シリコン
層１４の機械的応力（メカニカルストレス）により、コ
バルトシリサイドＣｏＳｉ2のサイドウォール１５の下
での横方向拡散を抑制していると考えている。このよう
にサイドウォール１５の下での横方向の拡散を抑制する
ことで、コバルトシリサイドＣｏＳｉ２を用いたサリサ
イド化トランジスタにおける、ゲート耐圧の劣化、ゲー
ト酸化膜信頼性の低下、およびゲート電極とソース／ド
レイン電極との電気的短絡等を抑制することができるの
である。図８および図９は、それぞれ従来およびこの発
明のＭＩＳトランジスタにおける、ゲートブレークダウ
ン電圧とブレークダウンが起こる頻度との関係を示すグ
ラフである。ここでは、ゲートとソース／ドレインの短
絡の頻度を評価しやすいようにゲート端長の長い、２１
６ｍｍのトランジスタを測定している。これらのグラフ
において、正のゲートブレークダウン電圧によってブレ
ークダウンを起こすのはＰチャネルトランジスタであ
り、負のゲートブレークダウン電圧によってブレークダ
ウンを起こすのはＮチャネルトランジスタの場合であ
る。図８に比べて図９の方が絶対値が大きいゲートブレ
ークダウン電圧でブレークダウンする素子が多いことを
示しているから、ゲート絶縁膜４の下にシリサイド膜１
０が入り込む距離が従来のシリサイド膜１０に比べて短
くなったことによってゲート耐圧の安定性が増したこと
が、これらのグラフを比較することによって分かる。
【００１７】なお、この実施の形態の説明においては、
シリサイド反応に用いる金属にコバルトＣｏを使用した
が、シリサイドを形成する際に拡散種となる金属、ある
いはこれを含む合金（例えば、ニッケルＮｉなど）を用
いても同様に、潜り込みが発生するので、上記と同様に
２層構造サイドウォールを用いて同様の効果を得ること
ができる。２層構造のサイドウォール１５を有するＭＩ
Ｓトランジスタにおいて、サリサイド化を行うと、下層
である窒化酸化シリコン層１３により、サイドウォール
１５と基板間の界面準位は、従来の窒化酸化シリコンの
みのサイドウォールと同等に保たれる。ここではサイド
ウォール１５のバッファ層１３に窒化酸化シリコンを用
いたが、酸化シリコンに比べて窒化酸化シリコンを用い
た方が高いホットエレクトロン耐性を得る点で有利だか
らである。
シリサイド反応に用いる金属にコバルトＣｏを使用した
が、シリサイドを形成する際に拡散種となる金属、ある
いはこれを含む合金（例えば、ニッケルＮｉなど）を用
いても同様に、潜り込みが発生するので、上記と同様に
２層構造サイドウォールを用いて同様の効果を得ること
ができる。２層構造のサイドウォール１５を有するＭＩ
Ｓトランジスタにおいて、サリサイド化を行うと、下層
である窒化酸化シリコン層１３により、サイドウォール
１５と基板間の界面準位は、従来の窒化酸化シリコンの
みのサイドウォールと同等に保たれる。ここではサイド
ウォール１５のバッファ層１３に窒化酸化シリコンを用
いたが、酸化シリコンに比べて窒化酸化シリコンを用い
た方が高いホットエレクトロン耐性を得る点で有利だか
らである。
【００１８】なお、窒化シリコン層を直接、シリコン基
板１上に堆積してもシリサイドのサイドウォール１５下
での横方向成長を抑えることができると考えられる。ま
た、２０〜１００オングストローム程度の薄膜ゲート酸
化膜４上に堆積した場合でも同様である。しかし、これ
らの場合には、窒化シリコン層堆積時の応力により、窒
化シリコン層とシリコン基板１との界面、および、薄膜
ゲート酸化膜とシリコン基板１との界面に界面準位が多
量に生成され、トランジスタ特性が劣化する事が判って
いる。窒化シリコン層１４と窒化酸化シリコンからなる
バッファ層１３を備える２層構造のサイドウォール１５
において、下層のバッファ層１３（ＣＶＤ酸化膜）は、
この界面準位生成を抑制する層としての役割を果たす。
従って、バッファ層１３は、例えば、酸化膜であっても
よく、上記実施の形態と同様の効果を奏する。サイドウ
ォール１５のバッファ層１３を酸化膜とするためには、
例えば、上述の製造工程において、窒素を注入する工程
を省けばよい。サイドウォール１５はバッファ層を備え
る２層以上の多層構造であれば、シリコン基板１の上で
発生する界面準位生成の抑制ができるという上記実施の
形態と同様の効果を奏する。
板１上に堆積してもシリサイドのサイドウォール１５下
での横方向成長を抑えることができると考えられる。ま
た、２０〜１００オングストローム程度の薄膜ゲート酸
化膜４上に堆積した場合でも同様である。しかし、これ
らの場合には、窒化シリコン層堆積時の応力により、窒
化シリコン層とシリコン基板１との界面、および、薄膜
ゲート酸化膜とシリコン基板１との界面に界面準位が多
量に生成され、トランジスタ特性が劣化する事が判って
いる。窒化シリコン層１４と窒化酸化シリコンからなる
バッファ層１３を備える２層構造のサイドウォール１５
において、下層のバッファ層１３（ＣＶＤ酸化膜）は、
この界面準位生成を抑制する層としての役割を果たす。
従って、バッファ層１３は、例えば、酸化膜であっても
よく、上記実施の形態と同様の効果を奏する。サイドウ
ォール１５のバッファ層１３を酸化膜とするためには、
例えば、上述の製造工程において、窒素を注入する工程
を省けばよい。サイドウォール１５はバッファ層を備え
る２層以上の多層構造であれば、シリコン基板１の上で
発生する界面準位生成の抑制ができるという上記実施の
形態と同様の効果を奏する。
【００１９】また、上記実施の形態では、コバルトシリ
サイドＣｏＳｉ２を生成する際に２段階のＲＴＡを用い
たが、従来は横方向拡散を抑制するためにこのような２
段階のＲＴＡを用いていたのであり、一度のＲＴＡでコ
バルトＣｏとシリコンＳｉからコバルトシリサイドＣｏ
Ｓｉ2を形成してもよく、この場合には、ＲＴＡの工程
を一工程省くことができるという効果が生じる。
サイドＣｏＳｉ２を生成する際に２段階のＲＴＡを用い
たが、従来は横方向拡散を抑制するためにこのような２
段階のＲＴＡを用いていたのであり、一度のＲＴＡでコ
バルトＣｏとシリコンＳｉからコバルトシリサイドＣｏ
Ｓｉ2を形成してもよく、この場合には、ＲＴＡの工程
を一工程省くことができるという効果が生じる。
【００２０】
【発明の効果】以上のように、請求項１記載の発明のＭ
ＩＳトランジスタの製造方法によれば、サイドウォール
の窒化シリコン層によりシリサイド形成時の拡散種とな
っている金属の横方向拡散を抑制することで、コバルト
シリサイドＣｏＳｉ2を用いたサリサイド化トランジス
タにおける、ゲート耐圧の劣化、ゲート酸化膜信頼性の
低下、およびゲート電極とソース／ドレイン電極との電
気的短絡等を抑制することができるという効果がある。
ＩＳトランジスタの製造方法によれば、サイドウォール
の窒化シリコン層によりシリサイド形成時の拡散種とな
っている金属の横方向拡散を抑制することで、コバルト
シリサイドＣｏＳｉ2を用いたサリサイド化トランジス
タにおける、ゲート耐圧の劣化、ゲート酸化膜信頼性の
低下、およびゲート電極とソース／ドレイン電極との電
気的短絡等を抑制することができるという効果がある。
【００２１】請求項２記載の発明のＭＩＳトランジスタ
の製造方法によれば、サイドウォールのバッファ層によ
って界面準位生成を抑制することでトランジスタ特性の
劣化を防止することができるという効果がある。
の製造方法によれば、サイドウォールのバッファ層によ
って界面準位生成を抑制することでトランジスタ特性の
劣化を防止することができるという効果がある。
【００２２】請求項３記載の発明のＭＩＳトランジスタ
の製造方法によれば、ホットキャリア耐性に優れたＭＩ
Ｓトランジスタを得ることができるという効果がある。
の製造方法によれば、ホットキャリア耐性に優れたＭＩ
Ｓトランジスタを得ることができるという効果がある。
【図１】 この発明のＭＩＳトランジスタの一製造工程
を示す断面図である。
を示す断面図である。
【図２】 この発明のＭＩＳトランジスタの一製造工程
を示す断面図である。
を示す断面図である。
【図３】 この発明によるＭＩＳトランジスタの一製造
工程を示す断面図である。
工程を示す断面図である。
【図４】 シリコン基板の深さ方向の窒素の濃度を示す
グラフである。
グラフである。
【図５】 この発明のＭＩＳトランジスタの一製造工程
を示す断面図である。
を示す断面図である。
【図６】 この発明のＭＩＳトランジスタの一製造工程
を示す断面図である。
を示す断面図である。
【図７】 この発明のＭＩＳトランジスタの一製造工程
を示す断面図である。
を示す断面図である。
【図８】 従来のＭＩＳトランジスタのブレークダウン
電圧と頻度との関係を示すグラフである。
電圧と頻度との関係を示すグラフである。
【図９】 この発明によるＭＩＳトランジスタのブレー
クダウン電圧と頻度との関係を示すグラフである。
クダウン電圧と頻度との関係を示すグラフである。
【図１０】 従来のＭＩＳトランジスタの一製造工程を
示す断面図である。
示す断面図である。
【図１１】 従来のＭＩＳトランジスタの一製造工程を
示す断面図である。
示す断面図である。
【図１２】 従来のＭＩＳトランジスタの一製造工程を
示す断面図である。
示す断面図である。
【図１３】 従来のＭＩＳトランジスタの一製造工程を
示す断面図である。
示す断面図である。
１ シリコン基板、２ 分離酸化膜、４ ゲート絶縁
膜、５ ゲート電極、９金属膜、１０ シリサイド膜、
１３ バッファ層、１４ 窒化シリコン層。
膜、５ ゲート電極、９金属膜、１０ シリサイド膜、
１３ バッファ層、１４ 窒化シリコン層。
Claims (3)
- 【請求項１】 シリコン基板上にＭＩＳトランジスタの
ゲート絶縁膜およびゲート電極を形成する工程と、 前記ゲート電極の両側の前記シリコン基板上に該シリコ
ン基板に接するように窒化シリコン層を含むサイドウォ
ールを形成する工程と、 シリサイド反応時にシリコンに対し拡散種となる金属を
用いて前記サイドウォールの外側の前記シリコン基板に
シリサイド膜を形成する工程とを備える、ＭＩＳトラン
ジスタの製造方法。 - 【請求項２】 前記サイドウォールを形成する工程は、 前記ゲート電極の両側の前記シリコン基板上に該シリコ
ン基板に接するようにバッファ層を形成する工程と、 前記バッファ層の上に前記窒化シリコン層を形成する工
程とを備える、請求項１記載のＭＩＳトランジスタの製
造方法。 - 【請求項３】 前記サイドウォールの前記バッファ層
は、窒化酸化シリコンによって形成されていることを特
徴とする、請求項２記載のＭＩＳトランジスタの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329473A JPH10173177A (ja) | 1996-12-10 | 1996-12-10 | Ｍｉｓトランジスタの製造方法 |
| KR1019970019252A KR100271009B1 (ko) | 1996-12-10 | 1997-05-19 | Mis 트랜지스터 및 그의 제조방법 |
| US08/869,172 US6239471B1 (en) | 1996-12-10 | 1997-06-04 | MIS transistor and manufacturing method thereof |
| US09/769,400 US6521519B2 (en) | 1996-12-10 | 2001-01-26 | MIS transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329473A JPH10173177A (ja) | 1996-12-10 | 1996-12-10 | Ｍｉｓトランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005198461A Division JP2005333155A (ja) | 2005-07-07 | 2005-07-07 | Ｍｉｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173177A true JPH10173177A (ja) | 1998-06-26 |
Family
ID=18221778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329473A Pending JPH10173177A (ja) | 1996-12-10 | 1996-12-10 | Ｍｉｓトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6239471B1 (ja) |
| JP (1) | JPH10173177A (ja) |
| KR (1) | KR100271009B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592243B2 (en) | 2002-06-24 | 2009-09-22 | Fujitsu Microelectronics Limited | Method of suppressing diffusion in a semiconductor device |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406265B2 (ja) * | 2000-01-20 | 2003-05-12 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US6689666B1 (en) * | 2002-04-19 | 2004-02-10 | Advanced Micro Devices, Inc. | Replacing a first liner layer with a thicker oxide layer when forming a semiconductor device |
| JP2004086546A (ja) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Ind Co Ltd | 回路シミュレーション方法 |
| KR100440263B1 (ko) * | 2002-10-29 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US7535041B2 (en) * | 2003-06-26 | 2009-05-19 | Mears Technologies, Inc. | Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| US20070020833A1 (en) * | 2003-06-26 | 2007-01-25 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer |
| US7491587B2 (en) * | 2003-06-26 | 2009-02-17 | Mears Technologies, Inc. | Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer |
| US20070063185A1 (en) * | 2003-06-26 | 2007-03-22 | Rj Mears, Llc | Semiconductor device including a front side strained superlattice layer and a back side stress layer |
| US7514328B2 (en) * | 2003-06-26 | 2009-04-07 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US20060267130A1 (en) * | 2003-06-26 | 2006-11-30 | Rj Mears, Llc | Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween |
| US7045813B2 (en) * | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Semiconductor device including a superlattice with regions defining a semiconductor junction |
| US7598515B2 (en) * | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
| US20060011905A1 (en) * | 2003-06-26 | 2006-01-19 | Rj Mears, Llc | Semiconductor device comprising a superlattice dielectric interface layer |
| US7586116B2 (en) * | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
| US20070063186A1 (en) * | 2003-06-26 | 2007-03-22 | Rj Mears, Llc | Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer |
| US7227174B2 (en) * | 2003-06-26 | 2007-06-05 | Rj Mears, Llc | Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US20060273299A1 (en) * | 2003-06-26 | 2006-12-07 | Rj Mears, Llc | Method for making a semiconductor device including a dopant blocking superlattice |
| US7202494B2 (en) * | 2003-06-26 | 2007-04-10 | Rj Mears, Llc | FINFET including a superlattice |
| US20050282330A1 (en) * | 2003-06-26 | 2005-12-22 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers |
| US20070010040A1 (en) * | 2003-06-26 | 2007-01-11 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer |
| US7612366B2 (en) * | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| US20060289049A1 (en) * | 2003-06-26 | 2006-12-28 | Rj Mears, Llc | Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer |
| US20050279991A1 (en) * | 2003-06-26 | 2005-12-22 | Rj Mears, Llc | Semiconductor device including a superlattice having at least one group of substantially undoped layers |
| US20060292765A1 (en) * | 2003-06-26 | 2006-12-28 | Rj Mears, Llc | Method for Making a FINFET Including a Superlattice |
| US7045377B2 (en) * | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
| US6958486B2 (en) * | 2003-06-26 | 2005-10-25 | Rj Mears, Llc | Semiconductor device including band-engineered superlattice |
| US20070015344A1 (en) * | 2003-06-26 | 2007-01-18 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions |
| US20070020860A1 (en) * | 2003-06-26 | 2007-01-25 | Rj Mears, Llc | Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods |
| US20060243964A1 (en) * | 2003-06-26 | 2006-11-02 | Rj Mears, Llc | Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
| US7531850B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a memory cell with a negative differential resistance (NDR) device |
| US7229902B2 (en) * | 2003-06-26 | 2007-06-12 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction |
| US7446002B2 (en) * | 2003-06-26 | 2008-11-04 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a superlattice dielectric interface layer |
| AU2004300982B2 (en) * | 2003-06-26 | 2007-10-25 | Mears Technologies, Inc. | Semiconductor device including MOSFET having band-engineered superlattice |
| US20060220118A1 (en) * | 2003-06-26 | 2006-10-05 | Rj Mears, Llc | Semiconductor device including a dopant blocking superlattice |
| US7586165B2 (en) * | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Microelectromechanical systems (MEMS) device including a superlattice |
| US20060231857A1 (en) * | 2003-06-26 | 2006-10-19 | Rj Mears, Llc | Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device |
| US7531829B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
| JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| WO2007075942A2 (en) * | 2005-12-22 | 2007-07-05 | Mears Technologies, Inc. | Electronic device including a selectively polable superlattice and associated methods |
| US7517702B2 (en) * | 2005-12-22 | 2009-04-14 | Mears Technologies, Inc. | Method for making an electronic device including a poled superlattice having a net electrical dipole moment |
| WO2007098138A2 (en) * | 2006-02-21 | 2007-08-30 | Mears Technologies, Inc. | Semiconductor device comprising a lattice matching layer and associated methods |
| US7928425B2 (en) * | 2007-01-25 | 2011-04-19 | Mears Technologies, Inc. | Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods |
| US7880161B2 (en) * | 2007-02-16 | 2011-02-01 | Mears Technologies, Inc. | Multiple-wavelength opto-electronic device including a superlattice |
| US7863066B2 (en) * | 2007-02-16 | 2011-01-04 | Mears Technologies, Inc. | Method for making a multiple-wavelength opto-electronic device including a superlattice |
| US7812339B2 (en) * | 2007-04-23 | 2010-10-12 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures |
| US9406753B2 (en) | 2013-11-22 | 2016-08-02 | Atomera Incorporated | Semiconductor devices including superlattice depletion layer stack and related methods |
| CN106104805B (zh) | 2013-11-22 | 2020-06-16 | 阿托梅拉公司 | 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法 |
| US9716147B2 (en) | 2014-06-09 | 2017-07-25 | Atomera Incorporated | Semiconductor devices with enhanced deterministic doping and related methods |
| US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
| CN107771355B (zh) | 2015-05-15 | 2022-01-14 | 阿托梅拉公司 | 具有超晶格和在不同深度处的穿通停止(pts)层的半导体装置和相关方法 |
| US10312348B1 (en) | 2017-11-22 | 2019-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device gate spacer structures and methods thereof |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983544A (en) * | 1986-10-20 | 1991-01-08 | International Business Machines Corporation | Silicide bridge contact process |
| JPS63318779A (ja) | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4908326A (en) * | 1988-01-19 | 1990-03-13 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
| US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| JP2921889B2 (ja) * | 1989-11-27 | 1999-07-19 | 株式会社東芝 | 半導体装置の製造方法 |
| US5021353A (en) | 1990-02-26 | 1991-06-04 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions |
| US5258645A (en) * | 1990-03-09 | 1993-11-02 | Fujitsu Limited | Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure |
| US5102816A (en) | 1990-03-27 | 1992-04-07 | Sematech, Inc. | Staircase sidewall spacer for improved source/drain architecture |
| JPH03288443A (ja) | 1990-04-04 | 1991-12-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5234850A (en) * | 1990-09-04 | 1993-08-10 | Industrial Technology Research Institute | Method of fabricating a nitride capped MOSFET for integrated circuits |
| JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0547785A (ja) | 1991-08-16 | 1993-02-26 | Sony Corp | 半導体装置及びその製法 |
| JPH05190566A (ja) | 1992-01-09 | 1993-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0613402A (ja) | 1992-06-29 | 1994-01-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| JPH06283612A (ja) | 1993-03-26 | 1994-10-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JPH06326122A (ja) | 1993-05-17 | 1994-11-25 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2611726B2 (ja) | 1993-10-07 | 1997-05-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07161991A (ja) | 1993-12-10 | 1995-06-23 | Ricoh Co Ltd | 半導体装置の製造方法 |
| US5491099A (en) | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| JPH08139315A (ja) | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法 |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| US5545574A (en) * | 1995-05-19 | 1996-08-13 | Motorola, Inc. | Process for forming a semiconductor device having a metal-semiconductor compound |
| JPH098292A (ja) | 1995-06-21 | 1997-01-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US5891809A (en) * | 1995-09-29 | 1999-04-06 | Intel Corporation | Manufacturable dielectric formed using multiple oxidation and anneal steps |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| US5714413A (en) * | 1995-12-11 | 1998-02-03 | Intel Corporation | Method of making a transistor having a deposited dual-layer spacer structure |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
-
1996
- 1996-12-10 JP JP8329473A patent/JPH10173177A/ja active Pending
-
1997
- 1997-05-19 KR KR1019970019252A patent/KR100271009B1/ko not_active IP Right Cessation
- 1997-06-04 US US08/869,172 patent/US6239471B1/en not_active Expired - Lifetime
-
2001
- 2001-01-26 US US09/769,400 patent/US6521519B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592243B2 (en) | 2002-06-24 | 2009-09-22 | Fujitsu Microelectronics Limited | Method of suppressing diffusion in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980063300A (ko) | 1998-10-07 |
| US6521519B2 (en) | 2003-02-18 |
| US20010008293A1 (en) | 2001-07-19 |
| KR100271009B1 (ko) | 2000-12-01 |
| US6239471B1 (en) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| JPH10223889A (ja) | Ｍｉｓトランジスタおよびその製造方法 | |
| US7320938B2 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| JPH0594968A (ja) | 半導体装置及びその製造方法 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| US20060003534A1 (en) | Salicide process using bi-metal layer and method of fabricating semiconductor device using the same | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| KR100313089B1 (ko) | 반도체소자의제조방법 | |
| JPH0521458A (ja) | 半導体装置およびその製造方法 | |
| JP4152265B2 (ja) | 半導体装置の製造方法 | |
| KR20030013882A (ko) | 반도체소자의 실리사이드막 제조방법 | |
| KR100546390B1 (ko) | 듀얼 실리사이드화 공정을 이용한 ｍｏｓ 트랜지스터의제조 방법 | |
| JPH0878358A (ja) | 半導体装置の製造方法 | |
| JPH05190566A (ja) | 半導体装置の製造方法 | |
| JPH07106566A (ja) | 半導体装置の製造方法 | |
| JP2009246381A (ja) | 半導体装置の製造方法及びｍｉｓトランジスタ | |
| JP2005333155A (ja) | Ｍｉｓトランジスタ | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH0846189A (ja) | 半導体装置及びその製造方法 | |
| JPH07249761A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100291516B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR20030079275A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JP2010166081A (ja) | Ｍｉｓトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050330 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050707 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050809 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050930 |