JP2003503791A - 入出力探針装置及びこれを用いた入出力探針方法と、これを基盤とする混合エミュレーション／シミュレーション方法 - Google Patents

Abstract

(57)【要約】 本発明は、設計されたデジタル回路の設計検証及び検査のための効果的なデバッギング方法を可能にする迅速な入出力探針装置、及びそれを用いた入出力探針方法、さらにそれに基づくネットワーク上におけるエミュレーション/シミュレーションの分散設計検証及び検査方法に関する。本発明においては、任意のサーバ用コンピュータで行われる本発明の入出力探針システム制御部に、設計検証及び検査対象回路に入出力探針を可能にする探針用付加回路を付加し、入出力探針が可能な拡張された回路を自動化された方式で生成させる。さらに、本発明の入出力探針インターフェースモジュールは、入出力探針が可能な拡張回路がハードウェアチップに具現されているハードウェアボードとサーバ用コンピュータを連結させ、ハードウェアボードの実行を制御しながら特定時点や特定条件でハードウェアボード上のハードウェアチップに対する入出力探針を行って、サーバ用コンピュータとハードウェアチップとの間で設計検証及び検査対象回路に対する実行結果情報を交換することができる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】

本発明は、設計されたデジタル回路を設計検証及び検査する技術に関し、設計
されたデジタル回路をプログラム可能なチップ又は注文型半導体チップにより実
際のハードウェアのように具現し、エミュレーション基盤により設計検証及び検
査する過程を迅速化することを可能にする入出力探針装置及びこれを用いた入出
力探針方法に関する。それだけでなく、設計されたデジタル回路をプログラム可
能なチップ又は注文型半導体チップにより実際のハードウェアのように具現し、
エミュレーション基盤により検証する過程の途中において自動的に切り替え、引
き続く検証を、コンピュータ上において実行されるシミュレータでもってシミュ
レーション基盤により検証し、又は逆に、コンピュータ上において実行されるシ
ミュレータでシミュレーション基盤により検証する途中において自動的に切り替
え、引き続く検証を、エミュレーション基盤により検証し、このようなエミュレ
ーションとシミュレーションとを１回以上交互に繰り返して検証することができ
るエミュレーションとシミュレーションの混合検証方法と、そのための混合検証
装置に関する。

【０００２】

【背景技術】

最近、集積回路の設計及び半導体工程技術が急激に発達するにつれ、デジタル
回路設計の規模が大きくなることはもちろん、その構成が複雑になる趨勢である
。それと共に、市場での競争はさらに激しくなるので、短期間のうちに優れた製
品を開発しなければならない。従って、短時間で、設計された回路を効率的に検
証及び検査するための効果的な方法の必要性が一層高まっている。

【０００３】 これまでは、設計されたデジタル回路を設計検証するために、ソフトウェア的
なアプローチ法であるシミュレータが主に用いられた。シミュレータを用いるシ
ミュレーション基盤の検証方法は、回路に対する多様な遅延時間(delay)モデル
を用いることができるので、関数的検証(functional verification)だけでなく
、タイミング検証(timing verification)までも可能であり、デバッギング(debu
gging)の過程において、回路内に存在する全ての信号線に対して完璧な可視度(v
isibility)を提供する等の長所がある。

【０００４】 しかし、シミュレータは、設計検証回路をソフトウェア的にモデリングした順
次的なインストラクションシーケンスから構成されたソフトウェアコードをコン
ピュータ上において順次に行わなければならないので、検証時間が極めて長くな
り、他の周辺ハードウェア環境と統合して、システム全体を検証(In-Circuit Em
ulation;以下、ＩＣＥという)できない限界がある。

【０００５】 さらに、シミュレーションを通じた検証は、シミュレーションソフトウェアと
単一プロセッサに依存するコンピュータの性能が、急速に増加する数千万ゲート
級デジタル回路の複雑さに追いつけないことにより、最近は、普通の設計検証を
行うのに、シミュレーションのみでは、想像を越える長い検証時間を必要として
いる。

【０００６】 これに比して、設計された回路を実際のチップにより具現し、これを用いたハ
ードウェア的なエミュレーション基盤の設計検証方法は、設計されたデジタル回
路が具現されたチップ上において、実際に並列的に動作が行われている状況でデ
ジタル回路を検証するものであるので、シミュレーションに比して最大百万倍の
高速の設計検証が可能であり、他の周辺ハードウェア環境ともＩＣＥ環境を構成
して統合的に検証することができる。

【０００７】 しかし、エミュレーションは、シミュレーションに比してデバッギングを行う
ことが極めて不便なのが短所であるが、その主な原因は、プログラム可能なチッ
プ又は注文型半導体チップにより具現された回路に存在する数多くの信号線の論
理値がわかる可視度(visibility)が、シミュレーションに比して非常に劣るため
である。

【０００８】 エミュレーション基盤の設計検証のための核心素子としては、プログラム可能
なチップである、リサイクル可能なプログラミング素子(Reusable Field Progra
mmable Devices;以下“ＲＦＰＤ”という)が用いられている。このようなＲＦＰ
Ｄとしては、現場プログラミング可能ゲートアレイ(ＦＰＧＡ：Field Programma
ble Gate Array)と複合プログラミング可能論理素子(ＣＰＬＤ：Complex Progra
mmable Logic Device)等があり、最近は、半導体技術の発達により、ＲＦＰＤの
集積度が極めて高くなり、非常に複雑なデジタル回路に１個のＲＦＰＤ又は極小
数のＲＦＰＤのみを用いてプロトタイピングすることが可能になった。

【０００９】 このようなＲＦＰＤを用いた回路具現には、注文型半導体チップを用いた回路
具現とは異なり、現場において少ない費用で済むことと、発見されたバグを修正
する場合においても、時間と費用を大幅に節減できるとの長所がある。

【００１０】 本発明の内容は、設計検証回路の具現により、ＲＦＰＤチップだけでなく、標
準セル(standard cell)又はゲートアレイ(gate array)等の技術を用いた注文型
半導体チップを用いる場合にも同様に適用され得る方法であるが、説明の便宜上
、以下においてはＲＦＰＤを用いることと仮定して説明する。

【００１１】 高集積半導体技術により、以上のようなプロトタイピングを経済的に行うこと
ができるようになったが、プロトタイピングを行った際に、設計検証の対象とな
るデジタル回路上に存在する数多くの信号線の大部分がＲＦＰＤの内部に存在す
るようになり、このため信号線の探針がさらに困難になり、デバッギングのため
の可視度がさらに劣る極めて深刻な問題をもたらしていた。これは、集積度がよ
り一層大きくなったＲＦＰＤが用いられる将来、さらに大きな問題となって現れ
るようになる。

【００１２】 このような問題点を解消するためには、ＲＦＰＤに具現された設計検証対象と
なる回路に対し、効率的且つ迅速なデバッギングができるように、回路上に存在
する信号線がチップの内部に存在する場合であっても効率的且つ迅速に探針する
ことができる方法が必要である。

【００１３】 それだけでなく、デジタル回路の設計検証のためには、設計検証の過程におい
て、エミュレーション方法とシミュレーション方法とを適切に交互に用いること
が、検証の効率性を極大化する方法である。即ち、設計検証を、極めて細密な検
証を要する特定の時点や特定の状況までは、エミュレーション基盤により、高速
の関数的検証を行う。その後、検証方法をエミュレーション基盤からシミュレー
ション基盤に自動的に切り替えて、検証対象回路に対する１００％完璧な可視度
で関数的検証やタイミング検証を行い、必要に応じて、このようなエミュレーシ
ョンとシミュレーションとの間の切り替えを１回以上繰り返して行うことにより
検証することが、検証の効率性を極大化する方法である。

【００１４】 しかし、現在まで、デジタル回路が、プログラム可能なチップであるＲＦＰＤ
、又は一般の注文型半導体チップにより具現されたハードウェアボード(以下、
“任意のプロトタイピングボード”という)を、エミュレーション基盤の環境に
おいて設計検証を行おうとする場合、特定のハードウェアボードのみに限定され
ず、いかなる任意のハードウェアボードに対してもデバッギングを迅速且つ効率
的に行うことができる開放的構造(open architecture)の入出力探針装置と、こ
れを用いた入出力探針方法が存在しなかった。

【００１５】 また、デジタル回路の設計においては、電力消費を抑えるか、又は他のいろい
ろな理由により、設計者等は、回路を完全同期(fully synchronous)式に設計す
るよりは、ゲーテッドクロック(gated clock)又は局地的に生成された(locally
generated)クロック等を用いて設計するのが一般的であるが、このような非同期
的(asynchronous)要素は、回路に対する入出力探針、特に入力探針を極めて難し
くする要因となっている。ところが、このような極めて一般的な状況における入
出力探針方法も存在しなかった。

【００１６】 さらに、上記のような非同期的要素を回路に有している設計検証対象回路を具
現した任意の注文型半導体を取り付けた上記のような任意のハードウェアボード
と任意のシミュレータとを用いて、エミュレーション基盤の検証方法が持つ短所
を、シミュレーション基盤の検証方法を混用することにより解消する、上記で説
明したエミュレーションとシミュレーションとを一緒に用いて混合的に検証する
ことができる方法及びそのための混合検証装置は存在しなかった。

【００１７】 特に、シミュレーションを行い、次いでエミュレーションが行われなければな
らない場合、エミュレーションの開始に先立って、エミュレーションを行うＲＦ
ＰＤに具現された回路に存在するメモリ素子とメモリが、シミュレーションで行
われて得られた設計検証対象回路のメモリ素子(フリップフロップ又はラッチ)と
メモリ(ＲＡＭ又はＲＯＭ)の現在時点における論理値を有するようにすることが
必ず必要である。しかし、設計検証対象回路に存在するメモリ素子が有している
クロック入力に、ゲーテッドクロックや局地的に生成されたクロック信号が印加
される非同期(asynchronous)状況において、ＲＦＰＤに具現された回路に存在す
るメモリ素子の論理値を、シミュレーション結果として得られる特定の論理値に
自由に切り替える方法も存在しなかった。

【００１８】 また、最近、インターネット技術の発展により、デジタル回路の設計を行う設
計者、設計用ソフトウェア、シミュレータ、エミュレーションのためのハードウ
ェアボード、サーバ用コンピュータ等が地理的に一つの場所に集まっているより
は、分散されてネットワークにより連結されていることが一般的である。このよ
うに、シミュレータとハードウェアボードが地理的に遠く離れて存在する分散環
境下において、近・遠距離ネットワーク又はインターネットワークを通じて一つ
の設計検証対象回路に対して、エミュレーションとシミュレーションとを高速で
交互に、時分割的方法で行う方法も存在しなかった。

【００１９】 また、このような技術を適用できる分野は、回路の設計検証ステップだけでな
く、回路を製造した後検査(test)するステップにおいても適用することができる
。

【００２０】 このような回路検査のために広く用いられている方法として、スキャン(scan)
技法がある。しかし、スキャンは、上記で言及されたゲーテッドクロックや局地
的に生成されたクロックを用いるメモリ素子に対しては、制御可能な(controlla
ble)いかなる方法も提示できない致命的な問題点を有している。

【００２１】 本発明において提示した入出力探針方法は、基本的に回路に存在するいかなる
メモリ素子に対しても完璧な制御能力(controllability)と観測能力(observabil
ity)を提供することにより、回路検査においてもスキャン方法より優れた方法で
あると言える。

【００２２】 Texas Instrument(ＴＩ)社が出願した特許(US.Pat.No.5,937,179)において提
案されたエミュレーションとシミュレーションとを交互に行うことができる方法
は、回路検査において普遍化した技術である、上記で言及したスキャンチェーン
を用いたものであり、上記で言及したゲーテッドクロックや局地的に生成された
クロックを用いるメモリ素子を１個でも有している回路に対しては制御が不可能
(uncontrollable)である。即ち、非同期的要素がある回路に対しては、エミュレ
ーション/シミュレーション混合検証を適用することができず、回路内に存在す
る全てのメモリ素子に対して同一のクロックが印加される完全同期式回路に対し
てのみ適用可能であり、開放的構造になっておらず、任意のハードウェアボード
に適用することも不可能であるとの問題点を有している。

【００２３】

【発明の開示】

従って、本発明の目的は、デジタル回路の効果的な設計検証又は検査のために
、入出力探針システム制御部により、設計検証又は検査対象回路に入出力探針用
付加回路を付加し、入出力探針が可能な拡張された回路を自動的に生成して半導
体チップに具現する方法及び装置を提供するものである。

【００２４】 本発明の他の目的は、入出力探針装置を用いて、いかなる任意のプロトタイピ
ングボードに対しても、エミュレーションとシミュレーションとを混合して入出
力探針が行われるようにすることにより、迅速且つ効果的なデバッギングを可能
にする入出力探針方法を提供するものである。

【００２５】 上記の目的を達成するために、本発明による入出力探針装置は、入出力探針シ
ステム制御部と入出力探針インターフェースモジュールを提供する。入出力探針
システム制御部は、入出力探針システムソフトウェアを含んでおり、入出力探針
インターフェースモジュールは、中継モジュール(interface module)と中継ケー
ブル(interface cable)から構成され得る。入出力探針システム制御部は、サー
バ用コンピュータにおいて実行され、サーバ用コンピュータは、任意のシミュレ
ータを有しているか、任意のシミュレータを有している他のコンピュータと遠・
近距離ネットワーク若しくはインターネットワークを通じて連結され得る。

【００２６】 入出力探針インターフェースモジュールは、入出力探針システム制御部がある
サーバ用コンピュータと、設計されたデジタル回路が具現される１以上の半導体
チップ(例えば、ＦＰＧＡ)を取り付けている任意のプロトタイピングボードとを
連結する機能を果たす。入出力探針インターフェースモジュールのまた他の重要
な機能は、入出力探針のために必要な１以上のシステムクロックと探針クロック
、また動作モード制御信号、探針モード制御信号、探針用メモリ読み書き信号等
を入出力探針システム制御部の制御下で生成して、必要なときに任意のプロトタ
イピングボードに供給することにより、任意のプロトタイピングボード動作の実
行と停止を制御することである。

【００２７】 このために、入出力探針インターフェースモジュールは、自体的にＦＰＧＡや
ＣＰＬＤ、若しくはマイクロプロセッサやマイクロコントローラ、又は専用ＡＳ
ＩＣチップを内蔵している。

【００２８】 上記の目的の他に、本発明の他の目的及び利点は、添付の図面を参照した実施
例に対する詳細な説明を通じて明らかになる。

【００２９】

【発明を実施するための最良の形態】

以下、本発明の実施例を添付の図面を参照して詳述する。

【００３０】 図１は、サーバ用コンピュータにおいて運営される入出力探針システム制御部
と入出力探針インターフェースモジュールとから構成された本発明に関する入出
力探針装置を概略的に示す図である。

【００３１】 図１における入出力探針インターフェースモジュール２６は、サーバ用コンピ
ュータ２０のＰＣＩ(Peripheral Computer Interface)バスに連結されるように
ＰＣＩスロットに取り付けられるか、若しくはこれと類似する機能の他の二次シ
ステムバス(secondary system bus)(例えば、ＳＵＮワークステーションのＳ-ｂ
ｕｓ等)に連結されるのが一般的である。しかし、高速が要求される場合は、サ
ーバ用コンピュータの一次システムバス(primary system bus)であるメインバス
(main bus)に連結されることもあり、低速でも可能であれば、ＵＳＢ(Universal
Serial Bus)等に連結されることもあり、これを通じて任意のサーバ用コンピュ
ータ２０と任意のプロトタイピングボード４４が連結される。

【００３２】 入出力探針システム制御部３２は、入出力探針インターフェースモジュール２
６を通じて設計検証する過程において、ユーザーが所望の任意の時点や状況にお
いて、任意のプロトタイピングボード４４に具現される設計検証対象回路の完全
状態情報(complete state information)や、或いは部分状態情報(partial state
information)を、上記任意の時点や状況において、プロトタイピングボードか
ら読み取るか、若しくは反対に特定の状態情報値をボードに書き込むことができ
る。

【００３３】 このために、入出力探針対象となる任意のプロトタイピングボードに取り付け
られた半導体チップに、動作モード制御(正常モード^*/探針モード)信号、探針モ
ード制御(入力探針^*/出力探針)信号、探針クロックを供給することができる３個
の物理的ピン及び入出力探針データ信号を供給することができる１個以上の入出
力探針ピンが備えられなければならない。また、ボード上にこれらと連結される
コネクタを設けて、上記のピンを入出力探針インターフェースモジュール２６に
連結する。

【００３４】 また、これと共に、上記半導体チップに内蔵されたメモリに対する入出力探針
を行おうとする場合には、探針用メモリ読み書き(無し^*/有り)信号の役割をする
１個の物理的ピンが更に入出力探針インターフェースモジュール２６に連結され
ることが必要である。

【００３５】 ここで、状態情報(state information)とは、デジタル回路のメモリ素子(フリ
ップフロップやラッチ)等の値とメモリ(ＲＡＭやＲＯＭ)の内容を示す用語であ
る。完全状態情報とは、設計検証対象回路の全てのメモリ素子の値と全てのメモ
リの内容を意味し、部分状態情報とは、設計検証対象回路の一部分のメモリ素子
の値と(又は)一部分のメモリの内容を意味する。

【００３６】 また、メモリ素子とメモリは相違するものであり、メモリ素子は、フリップフ
ロップ(flipflop)やラッチ(latch)を意味し、メモリは、ＲＡＭ(Random Access
Memory)やＲＯＭ(Read Only Memory)を意味する。

【００３７】 先ず、設計検証対象回路にメモリが存在しない場合と仮定して、本発明におけ
る入出力探針方法を説明することにし、メモリが存在する場合に対しては後述す
る。

【００３８】 図１の入出力探針システム制御部３２の入出力探針システムソフトウェアは、
設計検証対象回路を入出力探針が可能になるように自動化した方式に変換させる
入出力探針回路合成器を含む。このような入出力探針回路合成器は、ＩＯＰ-探
針用付加回路(後述する)を設計検証対象回路に付加することにより、自動化した
方式で、完成された回路(これを“拡張された設計検証対象回路”という)を生成
するようになる。

【００３９】 出力探針モードにおいて、拡張された設計検証対象回路に含まれるＩＯＰ-探
針用付加回路は、シフトレジスタ構造であり、探針クロックに同期化されたシフ
ティング動作の直前にシフトレジスタに出力探針対象となる回路内の全部又は一
部分のメモリ素子の論理値を入力する役割をする。

【００４０】 一方、入力探針モードにおいても、付加回路は、シフトレジスト構造であって
、シフティング動作を行う。但し、入力探針モードにおいて、付加回路は、この
ようなシフティング動作を用いて入力探針対象となる回路内の全部又は一部分の
メモリ素子に入力探針値を入力するようになる。この際、付加回路の起動は、同
期的(synchronous)セット(set)又は同期的リセット(reset)動作、或いは非同期
的(asynchronous)セット又は非同期的リセット動作に次ぐ同期的セット又は同期
的リセット、及び非同期的セット又は非同期的リセット動作に次ぐ同期的ディセ
ーブル(disable)動作にする。

【００４１】 又、正常モードにおいては、付加回路が付加されていても設計検証対象回路の
関数的論理性質(functional logical behavior)が変形されないようにする回路
を作り出すことが、拡張された設計検証対象回路に含まれるＩＯＰ-探針用付加
回路のまた他の役割である。

【００４２】 又、設計検証対象が、ハードウェア口述言語(以下、ＨＤＬという)コードで口
述される場合は、ＩＯＰ-探針用付加回路の行為(behavior)を表す付加ＨＤＬコ
ードが、設計検証対象ＨＤＬコードに付加されることによりＨＤＬコードが完成
される。出力探針モードにおいては、付加ＨＤＬコードを付加することにより形
成されるＨＤＬ部分がシフトレジスタの行為を表している。

【００４３】 従って、探針クロックに同期化されたシフティング動作の直前に、シフトレジ
スタの行為を表すＨＤＬコードにおけるレジスタＨＤＬコードの信号線が有する
信号値は、出力探針対象となるメモリ素子の全部又は一部分の出力信号値を有す
るようになる。

【００４４】 入力探針モードにおいて、付加ＨＤＬコードを付加することにより形成される
ＨＤＬコード部分もシフトレジスタ構造となっており、探針クロックに同期化さ
れたシフティング動作を行う。

【００４５】 このようなシフティング動作を用いて、入力探針対象となるＨＤＬコードの信
号に対する同期的(synchronous)セット(set)又は同期的リセット(reset)動作、
或いは非同期的(asynchronous)セット又は非同期的リセット動作に次ぐ同期的セ
ット又は同期的リセット、及び非同期的セット又は非同期的リセット動作に次ぐ
同期的ディセーブル(disable)動作により、入力探針対象となるシグナルの論理
値が入力探針値となるようにする。

【００４６】 又、正常モードにおいては、ＩＯＰ-探針用付加HDLコードが付加されていても
、設計検証ＨＤＬコードの行為を変形させないことが、拡張された設計検証ＨＤ
Ｌコードに含まれるＩＯＰ-探針用付加ＨＤＬコードのまた他の役割である。

【００４７】 図２は、二重入力Ｄ型フリップフロップ７５とトライステートバッファ７９を
用いて、上記のようなＩＯＰ-探針用付加回路から構成されるパラレルロードと
シリアルロードが、入出力モード設定によって可能なシフトレジスタアレイ構造
の一例を概略的に示す図である。

【００４８】 図３は、単一入力Ｄ型フリップフロップ７６とトライステートバッファ７９と
マルチプレクサ７４を用いて、上記のようなシフトレジスタアレイ構造のまた他
の一例を概略的に示す図である。

【００４９】 図４は、このようなシフトレジスタアレイ構造を始めとするＩＯＰ-探針用付
加回路に用いられる多様なＤ型フリップフロップのシンボルと関数的機能を概略
的に示す図である。

【００５０】 図６は、マルチプレクサ７４と単一入力Ｄ型フリップフロップであり、図４の
二重入力Ｄ型フリップフロップの具現例を概略的に示す図である。

【００５１】 回路具現に用いる半導体チップをＲＦＰＤ１２と仮定して、ＩＯＰ-探針用付
加回路の機能を具現する具体的な一つの方法を説明すると、次のとおりである。

【００５２】 上記ＩＯＰ-探針用付加回路が、設計検証対象回路が具現された１以上のＲＦ
ＰＤチップ内において、探針対象メモリ素子の信号線と二重入力フリップフロッ
プ等により、パラレルロード(parallel-load)とシリアルロード(serial-load)が
、モード変換によって全て可能な１以上のシフトレジスタアレイ構造となる。

【００５３】 出力探針モードにおいては、二重入力フリップフロップ等のそれぞれの１入力
を出力探針対象メモリ素子の出力信号線に連結して、出力探針対象信号線上の論
理値のそれぞれを二重入力フリップフロップのそれぞれにパラレルローディング
が可能にする。その後、１以上のシフトレジスタアレイ構造のそれぞれに存在す
る１個のフリップフロップの出力が、該当ＲＦＰＤの１以上の出力探針線の役割
をする入出力ピン(I/O pin)にそれぞれ論理的に連結されるようにし、シフトレ
ジスタの探針クロックと同期化されたシフティング動作により、シフトレジスタ
の全てのフリップフロップの論理値が、上記出力探針線の役割をする入出力ピン
上に順次に表れるようにする。

【００５４】 このような出力探針においては、探針対象信号線が、メモリ素子の出力線にな
ることもあるが、組み合わせ的ゲートの出力線であることもある。入力探針にお
いては、メモリ素子に入力探針値を保存することができるように、メモリ素子の
出力線に対してのみ入力探針を行う。上記のようなシフトレジスタアレイ構造と
なり、入力探針モードにおいては、シリアルロードが可能な１以上のシフトレジ
スタアレイ構造のそれぞれに存在する１個のフリップフロップの入力が、該当Ｒ
ＦＰＤの１以上の入力探針線の役割をする１個の入出力ピンにそれぞれ論理的に
連結されるようにして、探針クロックと同期化されたシフティング動作により、
入力探針線の役割をする入出力ピンを通じて、外部から順次に供給される入力探
針値を、シフトレジスタにシリアル方式でローディング可能にし、上記シリアル
ロードが可能な１以上のシフトレジスタアレイを構成するフリップフロップ等の
それぞれの出力が、入力探針対象となる該当メモリ素子のクロック入力にシステ
ムクロック(システムクロックとは、設計検証対象回路に全域的に用いられるク
ロックをいう）が、直接連結されている場合は、該当入力探針対象の信号線のそ
れぞれを駆動(drive)するそれぞれの該当メモリ素子を代替したそれぞれの二重
入力フリップフロップの１データ入力に連結されるようにする。

【００５５】 一方、探針対象となるメモリ素子のクロック入力に、システムクロックが直接
連結されていない場合(ゲーテッドクロックや局地的に生成されたクロックを用
いる場合等)は、入力探針対象信号線のそれぞれを駆動するそれぞれのメモリ素
子を、非同期セット(asynchronous set)と非同期リセット(asynchronous reset)
のある二重入力フリップフロップに代替し、そのフリップフロップの非同期セッ
ト入力と非同期リセット入力を、上記シフトレジスタアレイのフリップフロップ
の中で、探針対象となるメモリ素子のための入力探針値を有するフリップフロッ
プの出力線と動作モード制御線とメモリ素子探針用有限状態器(Finite State Ma
chine)の出力線とにより制御されるようにすることにより、入力探針対象となる
メモリ素子が特定の時点に非同期的リセット又は非同期的セットが可能にする。
尚、上記メモリ素子のための入力探針値を有するフリップフロップの出力線を、
入力探針対象となるユーザー回路のメモリ素子を代替した上記二重入力フリップ
フロップの１データ入力に連結して、上記非同期的セット又は非同期的リセット
に次ぐ同期的セット又は同期的リセットを通じて、上記入力探針対象となるメモ
リ素子の出力を、上記メモリ素子のための入力探針値を有するフリップフロップ
が有している論理値である０又は１に設定することができるようにすることによ
り具現することができる。

【００５６】 一方、探針対象となるメモリ素子のクロック入力にシステムクロックが直接連
結されていない場合、上記と異なる方法では、入力探針対象信号線のそれぞれを
駆動するそれぞれのメモリ素子を、非同期セット(asynchronous set)、非同期リ
セット(asynchronous reset)及び同期式イネーブル(synchronous enable)のある
フリップフロップに代替して、そのフリップフロップの非同期セット入力及び非
同期リセット入力を、シフトレジスタアレイのフリップフロップの中で、その探
針対象となるメモリ素子のための入力探針値を有するフリップフロップの出力線
、動作モード制御線及びメモリ素子探針用有限状態器(Finite State Machine)の
出力線により制御することにより、入力探針対象となるメモリ素子が、特定の時
点に非同期的リセット又は非同期的セットが可能にする。尚、探針用有限状態器
のまた他の出力線を、上記入力探針対象となるユーザー回路のメモリ素子を代替
したフリップフロップの同期式イネーブルに連結して、上記入力探針対象となる
メモリ素子の出力を、上記メモリ素子のための入力探針値を有するフリップフロ
ップが有している論理値である０又は１に設定することにより具現することがで
きる。

【００５７】 上記のようなパラレルロードとシリアルロードが、モード変換によって全て可
能なシフトレジスタアレイに用いられるフリップフロップの全部を、設計検証対
象回路に存在するフリップフロップとは完全に別途に新たに構成して用いること
ができる。又は、上記シフトレジスタアレイに用いられるフリップフロップの中
で、部分的には設計検証対象回路に存在するフリップフロップの中から選び、こ
れらを変形して(例えば、同期式イネーブルとマルチプレクサを追加する方式で)
用いることも可能である。

【００５８】 前者の場合の長所は、入出力探針を行う途中における設計検証対象回路に対す
る干渉(disturbance)を最小化することができるのに対し、後者の場合の長所は
、入出力探針のためのオーバーヘッドを最小化することができることである。

【００５９】 このような入出力探針のためには、上記言及したメモリ素子探針用有限状態器
(Finite State Machine)が更に必要であるが、ここで用いられる有限状態器の役
割は、入力探針対象となるメモリ素子の非同期セットと非同期リセットが必要な
時点にのみ、シフトレジスタアレイから供給される信号値により、入力探針対象
メモリ素子に非同期的セット又は非同期的リセットが起こるように、セット/リ
セット活性化(set/reset enable)信号を生成して供給したり、上記非同期的セッ
ト又は非同期的リセットに次ぐ同期的セット又は同期的リセットを、二重入力フ
リップフロップの入力データ選択信号でもって上記二重入力フリップフロップに
供給したり、入力探針対象となるメモリ素子の非同期セットと非同期リセットが
必要な時点にのみ、シフトレジスタアレイから供給される信号値により、入力探
針対象メモリ素子に非同期的セット又は非同期的リセットが起こるように、セッ
ト/リセット活性化(set/reset enable)信号を生成して供給したり、又は同期式
イネーブル信号を生成して供給することである。

【００６０】 このためには、シフトレジスタアレイのフリップフロップにおいて、この探針
対象となるメモリ素子のための入力探針値を有するフリップフロップの出力線、
メモリ素子探針用有限状態器からのセット/リセット活性化の信号線、そして動
作モード制御(正常モード^*/探針モード)の信号線を用いて、入力探針対象となる
メモリ素子の非同期セットと非同期リセットを意図通り制御することができなけ
ればならないが、これは簡単な組み合わせ的関数を用い定義して具現することが
できる。又、設計検証対象回路において用いたメモリ素子等の一部又は全部が、
非同期的セットと非同期的リセットを既に有しており、これらメモリ素子のクロ
ック入力にシステムクロックが直接連結されていない場合は、本来の設計検証対
象回路の関数的論理性質を正常モードにおいて変形しないようにし、入力探針対
象となる該当メモリ素子を非同期セット/リセットがある二重入力フリップフロ
ップ、又は非同期セット/リセット及び同期式イネーブルがある単一入力フリッ
プフロップに変えて、非同期セットと非同期リセット入力等を駆動(drive)する
制御回路部を含めて追加されるＩＯＰ-探針用付加回路で、上記言及したとおり
、回路変換を試みることはそれほど難しいことではない。

【００６１】 図５は、このような例を示す図であり、即ち４-ビット非同期二進カウンタの
図であって、Ｄ型フリップフロップ７６とインバータゲートからなっている。図
５の回路にある全てのフリップフロップのクロック入力により回路のシステムク
ロックが物理的に連結(physically connectedの意味であり、論理的に連結され
たものと対比される)されていないが、このようなものを局地的に生成されたク
ロックという。図５の４-ビット非同期二進カウンタ(asynchronous binary coun
ter)においては、最下位ビットのフリップフロップを除く残り３個のフリップフ
ロップのクロック入力により回路のシステムクロックが物理的に連結されていな
い。

【００６２】 図５のような４-ビット非同期式二進カウンタの４-ビット出力線の全てに対す
る入出力探針ができるように、ＩＯＰ-探針用付加回路が付加された、拡張され
た設計検証対象回路の一例を図７aに示している。

【００６３】 図７aの回路は、出力探針モードにおいては、設計検証対象回路と共に、探針
対象信号線と二重入力フリップフロップ(図７ａにおいて、ＰＦＦ０、ＰＦＦ１
、ＰＦＦ２、ＰＦＦ３)により、パラレルロードが可能なシフトレジスタアレイ
構造となるように構成される。同時に、二重入力フリップフロップのそれぞれの
１入力Ｄ１を、探針対象信号線ｙ０、ｙ１、ｙ２、ｙ３のそれぞれに連結して探
針対象の信号線の論理値を二重入力フリップフロップに並列的にローディング可
能にする。

【００６４】 出力探針の際は、シフトレジスタアレイ構造に存在する１個のフリップフロッ
プの出力(ここでは、最右側のものＰＦＦ３)が、入出力探針線に論理的に連結さ
れ得る。入力探針モードにおいては、パラレルロードが可能なシフトレジスタア
レイ構造のそれぞれに存在する１個のフリップフロップの１入力(ここでは、最
左側のものＰＦＦ０)が、入力探針線に論理的に連結される。

【００６５】 パラレルロードが可能なシフトレジスタアレイを構成するフリップフロップの
それぞれの出力(図７aのｐ０、ｐ１、ｐ２、ｐ３)が、入力探針対象の信号線(こ
こでは、ｙ０、ｙ１、ｙ２、ｙ３)等のそれぞれを駆動するそれぞれのフリップ
フロップ (図５において、ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３)の中で、代替した
二重入力フリップフロップ(図７ａのＦＦ０)の１入力に連結される(該当フリッ
プフロップのクロック入力にシステムクロックが連結されている場合に該当し、
従ってここではＦＦ０のみが対象となる)。

【００６６】 又は、それぞれのフリップフロップを非同期セットと非同期リセットが同時に
ある二重入力フリップフロップに代替して、このフリップフロップの非同期セッ
ト入力と非同期リセット入力を制御して、フリップフロップの値を所望の入力探
針値となるようにする。その後、上記シフトレジスタアレイを構成するフリップ
フロップの中で、該当フリップフロップの出力に連結された上記二重入力フリッ
プフロップにデータを入力(ここではＤ２)する。これによって、最終的な同期的
セット又は同期的リセットで、このフリップフロップの出力を０又は１に設定す
ることができる(該当フリップフロップのクロック入力にシステムクロックが連
結されていない場合に該当し、従ってここではＦＦ１、ＦＦ２、ＦＦ３が対象と
なる)。

【００６７】 一方、このためには、メモリ素子探針用有限状態器(Finite State Machine)が
更に必要である。ここで用いられるメモリ素子探針用有限状態器の役割は、入力
探針の対象となるフリップフロップの非同期セットと非同期リセットが必要な時
点においてのみ、シフトレジスタアレイから供給される信号値により、非同期的
セット又は非同期的リセットが起こるように制御すること及び上記シフトレジス
タアレイを構成するフリップフロップ等の中への、該当フリップフロップの論理
値で、上記二重入力フリップフロップの最終的な同期的セット又は同期的リセッ
トが起こるように制御することである。

【００６８】 このためには、シフトレジスタアレイからの信号線、メモリ素子探針用有限状
態器からの信号線、そして動作モード制御(正常モード^*/探針モード)信号線を用
いて、入力探針の対象となるフリップフロップの非同期セットと非同期リセット
を制御することができるように、図７ｂのような組み合わせ回路の機能が必要で
ある。図７ｂにおける組み合わせ回路の入力と出力に対する意味を異なってコー
ディングする場合は(例えば、ＦＳＭＯｕｔの０と１の意味を変えて解釈する等)
もちろん、図７ｂの真理表(truth table)が異なるようになる。

【００６９】 図５のような４-ビットの非同期式二進カウンタの４-ビット出力線の全てに対
する入出力探針ができるように、ＩＯＰ-探針用付加回路が付加された、また他
の拡張された設計検証対象回路の例を図７ｃに示している。

【００７０】 図７ｃが図７ａと異なる点は、局地的に生成されたクロックを用いるフリップ
フロップ等(ＦＦ１、ＦＦ２、ＦＦ３)に対し、非同期的セット/リセットがある
二重入力フリップフロップを用いて、図７ａにおけると同様に、非同期的セット
又は非同期的リセットに次ぐ同期的セット又は同期的リセットにより入力探針を
行う代わりに、非同期的セット/リセットと同期的イネーブルがある単一入力フ
リップフロップを用いて、非同期的セット又は非同期的リセットに次ぐ同期的デ
ィセーブルを通じた入力探針を行うという点である。

【００７１】 図７ａと図７ｃのような具現は、パラレルロードとシリアルロードが共に、モ
ード変換によって全て可能なシフトレジスタアレイに用いられるフリップフロッ
プの全てを、設計検証対象回路に存在するフリップフロップとは完全に別途に新
たに構成して用いたが、この場合の長所は、入出力探針を行う途中に設計検証対
象回路に対する干渉を最小化することができるということであるが、オーバーヘ
ッドが大きいという短所があり得る。

【００７２】 図７ｅと図７ｇのような具現は、上記シフトレジスタアレイに用いられるフリ
ップフロップの中で、部分的には設計検証の対象回路に存在するフリップフロッ
プの中から選択(ここでは、ＦＦＯ)し、これらを変形して用いることにより、入
出力探針のためのオーバーヘッドを最小化することができる。

【００７３】 上記４-ビットの非同期二進カウンタの場合は、極めて小さい回路として、シ
ステムクロックに直接連結されたフリップフロップが１個であるが、一般的に回
路の規模が大きい場合は、システムクロックに直接連結されたフリップフロップ
の数が極めて多いことが大部分であるため、シフトレジスタアレイに用いられる
フリップフロップの中で、部分的に設計検証対象回路に存在する上記のようなフ
リップフロップ等を用いる方法は、入出力探針のためのオーバーヘッドを大幅に
抑えることができる極めて好ましい方法である。

【００７４】 図８ａは、設計検証対象回路にある任意の１以上のフリップフロップ７８が既
に非同期セットと非同期リセットを有しており、これらのクロック入力にシステ
ムクロックが直接連結されておらず、局部的に生成された局地的なクロック(loc
al clock)や、ゲーテッドクロックが連結された状況を示すものである。

【００７５】 この場合、第一の方法は、既に説明したとおり、入力探針の対象となる該当フ
リップフロップを、二重入力フリップフロップ７７に代替して、非同期セットと
非同期リセット入力を駆動する組み合わせ的制御回路を含んで追加されるＩＯＰ
-探針用付加回路によって、回路が変換されても、本来の設計検証対象回路の関
数的論理性質を、正常モードにおいて変形しないようにすればよい。

【００７６】 図８ｂがこのような状況を示すものであり、この時用いられる組み合わせ的制
御回路の真理表は図８ｃに示されている。探針クロックに同期化されて駆動され
るメモリ素子探針用有限状態器の役割は、入力探針モードにおいては、入力探針
の対象となるフリップフロップを代替した二重入力フリップフロップの非同期セ
ット入力と非同期リセット入力とを、探針クロックの特定番目のサイクルにおい
て、ＩＯＰ-探針用付加回路を構成するシフトレジスタアレイの特定フリップフ
ロップに保存されている入力探針値により制御し、入力探針が上記探針クロック
の特定番目のサイクルにおいてのみ起こるようにする、非同期セット/リセット
活性化信号を生成することである(この場合は、活性化される)。また、入力探針
モードにおいて、上記二重入力探針クロックの上記特定番目のサイクル以外のサ
イクルにおいては、入力探針の対象となる特定のフリップフロップを代替した上
記二重入力フリップフロップの非同期セットと非同期リセットを無効化(disable
)させる非同期セット/リセット活性化信号を生成することである(この場合は、
不活性化される)。一方、正常動作モードにおいては、拡張された設計検証対象
回路が関数的に本来の設計検証対象回路と等価となる非同期セット/リセット活
性化信号を生成して(この場合は、不活性化される)、入力探針対象のフリップフ
ロップを代替した上記二重入力フリップフロップの非同期セット入力と非同期リ
セット入力に連結された制御回路部を駆動すると共に、上記シフトレジスタアレ
イを構成するフリップフロップの中への該当フリップフロップの論理値で、上記
二重入力フリップフロップの最終的な同期的セット又は同期的リセットが起こる
ように制御することである。

【００７７】 このような場合、第二の方法は、既に説明したとおり、入力探針の対象となる
該当フリップフロップを同期式イネーブルがある単一入力フリップフロップ７３
に代替して、非同期セットと非同期リセット入力を駆動する組み合わせ的制御回
路を含めて追加されるＩＯＰ-探針用付加回路によって、回路変換をしつつ、本
来の設計検証対象回路の関数的論理性質を正常モードにおいて変形しないように
すればよいが、図８ｅがこのような状況を示すものであり、この時用いられる組
み合わせ的制御回路の真理表は、図８ｆに示されている。

【００７８】 探針クロックに同期化され駆動されるメモリ素子探針用有限状態器の役割は、
入力探針モードにおいては、入力探針の対象となるフリップフロップを代替した
同期式イネーブルがある単一入力フリップフロップの非同期セット入力と、非同
期リセット入力を探針クロックの特定番目のサイクルにおいて、ＩＯＰ-探針用
付加回路を構成するシフトレジスタアレイの特定フリップフロップに保存されて
いる入力探針値により制御し、入力探針が上記探針クロックの特定番目のサイク
ルにおいてのみ起こるようにする非同期セット/リセット活性化信号を生成し(こ
の場合は、活性化される)、入力探針モードにおいて、上記二重入力探針クロッ
クの上記特定番目のサイクル以外のサイクル等においては、入力探針の対象とな
る特定フリップフロップを代替した上記単一入力フリップフロップの非同期セッ
トと非同期リセットを無効化(disable)させる非同期セット/リセット活性化信号
を生成し(この場合は、不活性化される)、正常動作モードにおいては、拡張され
た設計検証対象回路が関数的に本来の設計検証対象回路と等価となる非同期セッ
ト/リセット活性化信号を生成して(この場合は、不活性化される)入力探針対象
フリップフロップを代替した上記単一入力フリップフロップの非同期セット入力
と非同期リセット入力に連結された制御回路部を駆動すると共に、非同期的セッ
ト又は非同期的リセットで入力探針が行われた後は、有限状態器において生成さ
れる同期式イネーブル信号を用いて特定時点に該当フリップフロップの現在の値
を維持するように制限することである。

【００７９】 回路設計時に用いられたフリップフロップがＤ型でないＲＳ型、ＪＫ型、Ｔ型
等を用いた場合は、Ｄ型フリップフロップと簡単な組み合わせ的回路を用いて、
これらと関数的に等価である回路を構成した後、この等価回路を具現するように
なる。従って、本発明における上記探針方法において、探針用付加回路を生成す
る方法は、回路にどのような種類のフリップフロップを用いた場合にも適用され
得る方法である。

【００８０】 また、設計検証対象回路に用いられたメモリ素子がラッチである場合は、上記
方法等を用いる前に、先ずそれぞれのラッチをフリップフロップと組み合わせ回
路を用いて図９のように変換して、本来のラッチと関数的に等価である回路を得
た後に上記方法等を適用するようになる。

【００８１】 設計検証対象回路を入出力探針システム制御部が調べてゲーテッドクロック入
力を用いるメモリ素子や局地的に生成された信号をクロック入力により用いるメ
モリ素子がある場合、このようなＩＯＰ-探針用付加回路の機能を具現するまた
他の方法の例としては、先ず本来の設計検証対象回路と関数的には等価(functio
nally equivalent)でありながら、システムクロックに完全同期化された回路(fu
lly synchronous circuit)を、入出力探針システム制御部が自動化された方式で
合成し、本来の設計検証対象回路の代わりに、上記システムクロックに完全同期
化された回路を新たな設計検証の対象回路とする。

【００８２】 その後、ＩＯＰ-探針用付加回路が設計検証対象回路が具現された１以上のＲ
ＦＰＤ内において、探針対象メモリ素子の信号線と二重入力フリップフロップに
よりパラレルロードとシリアルロードがモード変換によって全て可能な１以上の
シフトレジスタアレイ構造になるようにする。その後、出力探針モードにおいて
は、上記二重入力フリップフロップのそれぞれの１入力を出力探針対象メモリ素
子の出力信号線等に連結して、出力探針対象信号線上の論理値のそれぞれを上記
二重入力フリップフロップのそれぞれにパラレルローディングができるようにし
た後、１以上のシフトレジスタアレイ構造のそれぞれに存在する１個のフリップ
フロップの出力が、該当ＲＦＰＤの１以上の出力探針線の役割をする１個の入出
力ピンにそれぞれ論理的に連結するようにし、シフトレジスタの探針クロックと
同期化されたシフティング動作に従って、シフトレジスタの全てのフリップフロ
ップの論理値等が上記出力探針線の役割をする入出力ピン上に順次に表われるよ
うにする。入力探針モードにおいては、上記パラレルロードとシリアルロードが
モード変換によって全て可能な１以上のシフトレジスタアレイ構造のそれぞれに
存在するフリップフロップの入力が、該当ＲＦＰＤの１以上の入力探針線の役割
をする入出力ピンにそれぞれ論理的に連結されるようにして、探針クロックと同
期化されたシフティング動作により、上記入力探針線の役割をする入出力ピンを
通じて、外部から順次に供給される入力探針値をシフトレジスタにシリアル方式
でローディング可能にし、入力探針対象となる全てのメモリ素子のクロック入力
にシステムクロックが直接連結されているので、上記パラレルロードが可能な１
以上のシフトレジスタアレイを構成するフリップフロップのそれぞれの出力を該
当入力探針対象信号のそれぞれを駆動する二重入力フリップフロップの１入力に
連結することにより具現することができる。

【００８３】 付加的に設計検証対象回路にＲＡＭやＲＯＭ等のメモリが含まれており、この
ようなメモリ等もＲＦＰＤに内蔵されて提供されるチップ上メモリ(on-chip mem
ory)(具体的な例を挙げると、Ｘｉｌｉｎｘ ＦＰＧＡのＤｉｓｔｒｉｂｕｔｅｄ
ＲＡＭ又はＢｌｏｃｋＲＡＭ、Ａｌｔｅｒａ ＦＰＧＡのＥｍｂｅｄｄｅｄ Ｓ
ｙｓｔｅｍ Ｂｌｏｃｋ等)を用いて具現する場合は、上記ＩＯＰ-探針用付加回
路にメモリ読み/書き付加回路が追加される。

【００８４】 出力探針モードにおいて、メモリ読み/書き付加回路は、入出力探針システム
制御部の制御を受けて、ＲＦＰＤ内部に具現された設計検証対象回路に存在する
メモリの全ての領域や、特定領域の内容を定められた順序に従って、全てを読み
取って、出力探針線を通じて中継モジュールと中継ケーブルを経て入出力探針シ
ステム制御部により自動化された方式で伝達する。

【００８５】 一方、入力探針モードにおいて、メモリ読み/書き付加回路は、入出力探針シ
ステム制御部が有しているデータを中継ケーブルと中継モジュールを介してＲＦ
ＰＤの入力探針線を通じてＲＦＰＤ内部に具現された設計検証の対象回路に存在
する書き可能(writable)メモリの全ての領域や、特定領域に定められた順序に従
って、自動化された方式で書き込む。

【００８６】 このようなメモリ読み/書き付加回路の具体的な具現例としては、先ずメモリ
に対する読み/書き制御(read/write control)信号と、読み/書き対象となる全て
のメモリ領域に対するアドレスシーケンスを生成し、必要に応じて、クロックさ
れたメモリ(clocked memory)の場合は、クロック信号まで生成するメモリ探針用
有限状態器(Finite State Machine)、マルチプレクサ及びフリップフロップを用
いて構成することができる。図１０は、このようなメモリ読み/書き付加回路の
具体的な具現例であり、先ずメモリに対する読み/書き制御(read/write control
)信号と、読み/書き対象となる全てのメモリ領域に対するアドレスシーケンスを
生成し、必要に応じて、クロックされたメモリ(clocked memory)の場合は、クロ
ック信号まで生成するメモリ探針用有限状態器(Finite State Machine)とマルチ
プレクサ、そしてフリップフロップを用いて構成する例を概略的に示すものであ
る。このようなメモリ読み書き付加回路の動作状況を具体的に説明すれば、次の
とおりである。

【００８７】 出力探針モードにおいては、メモリ探針用有限状態器９０には、動作モード制
御(正常モード^*/探針モード)信号線、探針モード制御(入力探針^*/出力探針)信号
線及び探針用メモリ読み書き(無し^*/有り)信号線が入力線として提供される。

【００８８】 また、探針クロックを入力としてメモリに対する読み/書き制御信号８１、特
定番地のアドレス信号８２とメモリ入力端マルチプレクサ１；８３の選択入力信
号８４及び必要な場合、メモリクロック信号８５を発生して、上記メモリに対す
る読み/書き制御信号８１及び特定番地のアドレス信号８２が出力線として提供
される。

【００８９】 そして、必要な場合、メモリクロック信号８５までをメモリ入力端マルチプレ
クサ１；８３の出力部に表示させ、特定番地にある現在内容がメモリ出力端８６
に表示されるようにした後、メモリ出力端のフリップフロップ８７に対する活性
化(enable)信号を生成し、メモリ出力端８６の値をメモリ出力端のフリップフロ
ップ８７に保存してから、メモリ出力端のフリップフロップ８７に対する入力選
択信号を生成してメモリ出力端のフリップフロップ等８７が探針クロックに同期
化されたシフトレジスタ構造になり、シフティング動作を通じて上記特定番地に
ある現在内容が出力探針線に順次に表示されるようにすることにより、メモリの
特定番地にある現在内容を読み取ることができるが、メモリ探針用有限状態器９
０は、このようなメモリの特定番地に対する読み実行を、読み対象となる全ての
メモリ番地に対し順次に自動化された方式で行う。

【００９０】 入力探針モードにおいては、メモリ探針用有限状態器９０が、動作モード制御
(正常モード^*/探針モード)信号線、探針モード制御(入力探針^*/出力探針)信号線
、探針用メモリ読み/書き(無し^*/有り)信号線及び探針クロックを入力として、
メモリに対する読み/書き制御信号８１、特定番地のアドレス信号８２及びメモ
リ入力端マルチプレクサ１；８３の選択入力信号８４を、メモリ入力端マルチプ
レクサ１；８３の出力部に表示されるようにしてメモリ書き対象となる特定番地
にアクセスし、探針クロックを入力として、メモリのデータ入力端のシフトレジ
スタ８８が探針クロックに同期化されたシフティング動作により上記メモリ書き
対象となる特定番地に書かれるべきデータ内容を入力探針線を通じて順次に入力
することにより、シフティング動作が完了される時点で上記データ入力端のシフ
トレジスタ８８に保存し、メモリのデータ入力端のマルチプレクサ２；８９の選
択入力の信号線に対する選択信号を発生させ、必要な時にメモリクロック信号８
５を発生して、上記メモリ書き対象となる特定番地に上記データ入力端のシフト
レジスタ８８に保存されている上記データ内容が書かれるようにするが、メモリ
探針用有限状態器９０は、このようにメモリの特定番地にデータを書き込む。

【００９１】 メモリ読み/書きのために、メモリ探針用有限状態器９０の内部には、読み/書
き対象となるメモリ番地領域に対するアドレス発生器を内蔵することができ、上
記のようなメモリ読み/書き付加回路は、メモリが二重ポートメモリ(two-port m
emory)である場合にも同様に適用することができる。

【００９２】 更に強調すると、上記のように設計検証対象回路にメモリが含まれている場合
は、入出力探針を行うことができるようにするために、入出力探針システム制御
部は、設計検証対象回路にＩＯＰ-探針用付加回路を付加して、１以上のＲＦＰ
Ｄに拡張された設計検証対象回路を生成するが、上記ＩＯＰ-探針用付加回路は
、設計検証対象回路のメモリ素子に対する入出力探針だけでなく、メモリに対す
る読み/書きまでも行うことができるように生成される。

【００９３】 本発明において、出力探針線と入力探針線は、別個の独立した単方向探針線と
して存在することもでき、出力探針線と入力探針線が合わせられた両方向探針線
として存在することもできる。また、本発明において用いられる探針クロックは
、設計検証対象回路に用いられるシステムクロックとは別途のクロックを用いる
こともでき、システムクロックのうちの１個を用いることもできる。

【００９４】 以上のような入出力探針装置及び入出力探針方法を用いると、設計検証対象回
路にＩＯＰ-探針用付加回路が付加された拡張された設計検証対象回路が具現さ
れた１以上の半導体チップが取り付けられた任意のプロトタイピングボードと、
任意のシミュレータを用いて、エミュレーションとシミュレーションを混合した
設計検証を行うことができる。即ち、このようなエミュレーションとシミュレー
ションの混合検証方法は、上記入出力探針システム制御部は、設計検証対象回路
に存在する探針対象信号線及びメモリ、又は設計検証ＨＤＬコードに存在する探
針対象シグナル及びメモリブロックが入力されるステップを含む。この時、任意
のプロトタイピングボード上に取り付けられた１以上のＲＦＰＤに設計検証対象
回路を具現するために、出力探針対象信号線又は読み対象メモリ領域における特
定時間帯、あるいは特定状況が発生した時点における論理値が出力探針線に一定
時間の間のみ順次に表示されるようにする。そして、入力探針対象信号線又は書
き対象メモリ領域が、入力探針線に特定時間帯に加えられる論理値を有すること
ができるように、任意のプロトタイピングボード上に取り付けられた１以上のＲ
ＦＰＤに割り当てられた設計検証対象回路にＩＯＰ-探針用付加回路を付加して
、拡張された設計検証対象回路を生成するステップを更に含む。

【００９５】 また、出力探針対象信号線と読み対象メモリ領域に対しては、出力探針対象信
号線等上における特定時間帯における論理値とメモリ内容をＩＯＰ-探針用付加
回路を用いて該当ＲＦＰＤの出力探針線に表示されるようにし、出力探針線に表
示された値を入出力探針インターフェースモジュールからサーバ用コンピュータ
に伝送して、設計検証対象回路の現在状態情報をシミュレータがシミュレーショ
ンのための初期状態値として有することができるようにし、入力探針対象信号線
と書き対象メモリ領域に対しては、サーバ用コンピュータにおいてシミュレーシ
ョンを通じて得られた状態情報から入力探針用データを生成した後、それを中継
モジュールと中継ケーブルを通じて該当ＲＦＰＤの入力探針対象信号線に探針ク
ロックとのみ同期化しながら印加するか、あるいは探針クロックと同期化するこ
とと共に探針モード制御信号線を通じて探針モードを入力探針モードと出力探針
モードとの間に適切に変化させながら印加し、入力探針対象信号線の論理値と書
き対象メモリ領域の内容が入力探針線から伝送された論理値を有するようにする
ことにより、ＲＦＰＤに具現された設計検証対象回路の状態情報がシミュレータ
で一定の期間シミュレーションを通じて生成された状態情報と同じように設定す
るステップを含む。

【００９６】 以上のように、本発明の入出力探針装置及び入出力探針方法を用いてエミュレ
ーションとシミュレーション間の自動化された方式で混合検証をするためには、
エミュレーションとシミュレーション間の実行切り替えが自動的に行われなけれ
ばならないが、このようなことを実行モードスイッチング(execution mode swit
ching)といい、このような実行モードスイッチングは、特定条件が満たされた時
(例えば、回路内の特定レジスタに特定値が２回書かれる時点)に行われ、このよ
うな条件を実行モードスイッチング条件という。このような実行モードスイッチ
ング条件は、全体の検証過程において、時間的な前後関係にある２以上になり得
るが、このような場合は、時間的に最初に設定された条件から後に設定された条
件の順で並べられた状態で、条件が満たされる時点で、エミュレーションからシ
ミュレーションへ、あるいはシミュレーションからロジックエミュレーションへ
の実行モードスイッチングが起こるようになる。このためには、実行モードスイ
ッチング条件をキュー(queue)に保存しておく必要があるが、これを実行モード
スイッチング条件キューといい、入出力探針システム制御部の内部において、こ
れを資料構造(data structure)形態で維持するようになる。

【００９７】 このように、設計検証対象回路にＩＯＰ-探針用付加回路が付加されて生成さ
れた、拡張された設計検証対象回路は、任意のプロトタイピングボード上の１以
上のＲＦＰＤに具現され、プロトタイピングボードを実行させてエミュレーショ
ン基盤の検証を行う過程において、特定時点や特定状況が発生した時点でシミュ
レーションへの切り替えが必要な場合、入出力探針システム制御部がこれを感知
してエミュレーションの実行を中止し、入出力探針システム制御部の制御下で該
当１以上のＲＦＰＤが正常モードから出力探針モードへ切り替えられた後、探針
クロックがＲＦＰＤに加えられると、１以上のシフトレジスタアレイ構造のそれ
ぞれに存在する１個のフリップフロップの出力に連結された１以上の出力探針線
を通じて、探針対象となる信号線における論理値が入出力探針インターフェース
モジュールからサーバ用コンピュータに伝送される。ところで、入出力探針時点
は、エミュレーションの実行前に静的に(statically)決定され得、エミュレーシ
ョンの実行途中において特定状況が発生した時点のように、動的に(dynamically
)決定され得るが、特定状況が発生した時点のようなエミュレーションの状況に
従属的な入出力探針時点を決定するためには、ロジック分析器(logic analyzer)
のような外部装備を用いてこれを観測し、入出力探針時点を決定することができ
、又はＲＦＰＤ内部に動作状況を検出する入出力探針時点検出器(detector)回路
を更に付加することにより、入出力探針状況を出力させ、これを入出力探針シス
テム制御部が感知して入出力探針を開始することもできる。ＲＦＰＤ内部に上記
入出力探針時点の検出器回路をＩＯＰ-探針用付加回路と共に更に設計検証対象
回路に付加する場合は、この自動的な生成と付加も亦、入出力探針システム制御
部が担当するようになる。

【００９８】 本発明の入出力探針装置及び入出力探針方法は、入出力探針システム制御部に
より、設計検証対象回路に存在する探針対象信号線及びメモリ、又は設計検証Ｈ
ＤＬコードに存在する探針対象シグナル及びメモリブロックが入力されるステッ
プを含み、任意のプロトタイピングボード上に取り付けられた１以上のＲＦＰＤ
に設計検証対象回路を具現するために、出力探針対象信号線又は読み対象メモリ
領域における特定時間帯、あるいは特定状況が発生した時点における論理値が出
力探針線に一定時間の間のみ順次に表示されるようにし、入力探針対象信号線又
は書き対象メモリ領域が入力探針線に特定時間帯に加えられる論理値を有するこ
とができるように、任意のプロトタイピングボード上に取り付けられた１以上の
ＲＦＰＤに割り当てられた設計検証対象回路にＩＯＰ-探針用付加回路を付加し
て、拡張された設計検証対象回路を生成するステップを更に含む。また、出力探
針対象信号線と読み対象メモリ領域に対しては、出力探針対象信号線上における
特定時間帯における論理値とメモリ内容をＩＯＰ-探針用付加回路を用いて該当
ＲＦＰＤの出力探針線に表示されるようにし、出力探針線に表示された値を入出
力探針インターフェースモジュールからサーバ用コンピュータに伝送し、入力探
針対象信号線と書き対象メモリ領域に対しては、サーバ用コンピュータで得られ
た状態情報から入力探針用データを生成した後、これを入出力探針インターフェ
ースモジュールを通じて該当ＲＦＰＤの入力探針対象信号線に探針クロックとの
み同期化しながら印加するか、あるいは探針クロックと同期化することと共に、
探針モード制御信号線を通じて探針モードを入力探針モードと出力探針モード間
で適切に変化させながら印加して、入力探針対象信号線の論理値と書き対象メモ
リ領域の内容が入力探針線から伝送された論理値を有するようにすることにより
、ＲＦＰＤに具現された設計検証対象回路の状態情報が上記サーバ用コンピュー
タで得られた状態情報と同じように設定するステップを含む。

【００９９】 本発明の入出力探針装置及び入出力探針方法によるエミュレーションとシミュ
レーションの混合検証方法は、サーバ用コンピュータで設計検証対象回路とＡＳ
ＩＣベンダライブラリ名を入力するステップと、混合検証のために必要な設計検
証対象回路上の探針対象信号線と、必要な時に更にメモリ領域を指定するステッ
プと、出力探針対象信号線とメモリ領域の特定時間帯における論理値が出力探針
線に一定時間の間のみ表示されるようにし、入力探針対象信号線とメモリ領域が
入力探針線に特定時間帯に加えられる論理値を有するように、１以上のＲＦＰＤ
に具現される設計検証対象回路にＩＯＰ-探針用付加回路を更に添加して、拡張
された設計検証対象回路を生成するステップと、この拡張された設計検証対象回
路を１以上のＲＦＰＤに具現させ、具現された設計検証対象回路を動作させる途
中に、ユーザーが設定した任意の時点や任意の状況が発生する時点で、入出力探
針システム制御部の制御下で上記１以上のＲＦＰＤに対する出力探針を行い、出
力探針対象メモリ素子の特定時間帯における論理値とメモリ領域の内容をＩＯＰ
-探針用付加回路を用いて、上記１以上のＲＦＰＤの出力探針線に表示されるよ
うにするステップと、このように表示された出力探針線の値を入出力探針インタ
ーフェースモジュールからサーバ用コンピュータに伝送して、シミュレータでシ
ミュレーションを行うためのシミュレーション初期状態値に自動設定するステッ
プと共に、シミュレータを通じたシミュレーションの途中において、ユーザーが
設定した任意の時点や任意の状況において、シミュレーションを通じて得られた
設計検証対象回路の状態情報を、ＩＯＰ-探針用付加回路を用いた入力探針方法
を用いてサーバ用コンピュータから入出力探針インターフェースモジュールを介
して任意のプロトタイピングボード上に取り付けられた１以上のＲＦＰＤの入力
探針線を通じて入力探針対象となるメモリ素子とメモリ領域が有するようにする
ことにより、シミュレーションに次ぐエミュレーションを自動的に行うことがで
きるようにするステップを含む。

【０１００】 本発明の入出力探針装置及び入出力探針方法によるエミュレーションとシミュ
レーション混合検証方法は、サーバ用コンピュータで設計検証対象ＨＤＬコード
とＡＳＩＣベンダライブラリ名を入力するステップと、混合検証のために必要な
設計検証対象ＨＤＬコード上の探針対象シグナルと必要な時に更にメモリ領域を
指定するステップと、出力探針対象シグナルとメモリ領域の特定時間帯における
論理値が出力探針線に一定時間の間のみ表示されるようにし、入力探針対象シグ
ナルとメモリ領域が入力探針線に特定時間帯に加えられる論理値を有するように
、１以上のＲＦＰＤに具現される設計検証対象ＨＤＬコードにＩＯＰ-探針用付
加ＨＤＬコードを更に添加して、拡張された設計検証ＨＤＬコードを生成するス
テップと、この拡張された設計検証対象ＨＤＬコードを１以上のＲＦＰＤに具現
させ、具現された設計検証対象ＨＤＬコードと関数的に等価である回路を動作さ
せる途中において、ユーザーが設定した任意の時点や任意の状況が発生する時点
で、上記１以上のＲＦＰＤに出力探針を行い、出力探針対象メモリ素子の特定時
間帯における論理値とメモリ領域の内容をＩＯＰ-探針用付加回路を用いて、上
記１以上のＲＦＰＤの出力探針線に表示させるステップと、このように表示され
た出力探針線の値を入出力探針インターフェースモジュールからサーバ用コンピ
ュータに伝送し、シミュレータでシミュレーションを行うためのシミュレーショ
ンの初期状態値に自動設定するステップと共に、シミュレータを通じたシミュレ
ーションの途中において、ユーザーが設定した任意の時点や任意の状況で、シミ
ュレーションから得られた設計検証対象ＨＤＬコードの状態情報をＩＯＰ-探針
用付加回路を用いた入力探針方法を用い、サーバ用コンピュータから入出力探針
インターフェースモジュールを介して、任意のプロトタイピングボード上に取り
付けられた１以上のＲＦＰＤの入力探針線を通じて、入力探針対象となるメモリ
素子とメモリ領域が有するようにすることにより、シミュレーションに次ぐエミ
ュレーションを自動的に行うことができるようにするステップを含む。

【０１０１】 図１１は、本発明の一実施例による入出力探針方法を説明するフローチャート
であり、図１に示すサーバ用コンピュータ２０により行われる。

【０１０２】 入出力探針方法は、先ずＡＳＩＣベンダライブラリ名及び設計検証対象回路を
入力又は設計検証対象ＨＤＬコードを入力する(Ｓ５０)。ステップ５２において
は、入出力探針対象信号線を入力し、ステップ５４に進む(Ｓ５２)。ステップ５
４においては、プロトタイピングボード上の該当半導体チップ別にＩＯＰ-探針
用付加回路の生成後、設計検証対象回路に付加し、拡張された設計検証対象回路
を生成するか、又はＩＯＰ-探針用付加ＨＤＬコードの生成後、設計検証対象Ｈ
ＤＬコードに付加し、拡張された設計検証対象ＨＤＬコードを生成し、ステップ
５６に進む(Ｓ５４)。ステップ５６においては、拡張された設計検証対象回路又
は拡張された設計検証対象ＨＤＬコードをプロトタイピングボード上の該当半導
体チップに具現し、ステップ７０に進む(Ｓ５６)。ステップ７０においては、正
常モードで回路検証過程を行い、ステップ７２に進む(Ｓ７０)。ステップ７２に
おいては、探針実行の必要性を調べ、必要であればステップ７４に進み、必要で
なければステップ８２に進む(Ｓ７２)。ステップ７４においては、出力探針であ
るか否かを調べ、出力探針であればステップ８０に進み、入力探針であればステ
ップ７６に進む(Ｓ７４)。ステップ７６においては、サーバ用コンピュータで入
力探針用データを生成し、ステップ７８に進む(Ｓ７８)。ステップ７８において
は、入力探針モードに切り替えた後、サーバ用コンピュータで入出力探針インタ
ーフェースモジュールを通じて入力探針用データを入力探針線に印加して入力探
針を行い、ステップ８２に進む(Ｓ７８)。ステップ８０においては、出力探針モ
ードに切り替えた後、出力探針を行って出力探針線に表示される値を入出力探針
インターフェースモジュールからサーバ用コンピュータに伝送して出力探針を完
了し、ステップ８２に進む(Ｓ８０)。ステップ８２においては、設計検証が完了
したか否かを調べ、完了すれば全体過程を終了し、そうでなければステップ７０
に進む(Ｓ８２)。

【０１０３】 上記のような本発明の入出力探針装置及び入出力探針方法を用いることにより
、設計検証対象回路に対する設計検証をエミュレーションとシミュレーションに
より、変換回数に関わらず、自由に交互に行うことができる。

【０１０４】 図１２は、エミュレーションとシミュレーションを用いた複合検証環境を独自
(stand-alone)モードで構成した例を概略的に示すものである。図１２は、図１
における入出力探針装置と同一の構成要素を有するが、別途に任意のシミュレー
タ３４を更に含み、エミュレーションと共にシミュレーションを複合的に行うこ
とができるようにした点に差がある。

【０１０５】 また、上記のようなエミュレーションを行うプロトタイピングボードとシミュ
レーションを行うシミュレータは、ネットワークを通じて分散された環境におい
て行うことが特に好ましい。従って、エミュレーションとシミュレーションを用
いた複合検証環境を近・遠距離ネットワーク３６を通じて構成した例を図１３に
概略的に示した。

【０１０６】 図１４は、これを更に拡大し、ゲートウェア３８があるインターネットワーク
３７(例えば、インターネット)上の分散された環境(distributed environment)
において、入出力探針インターフェースモジュール２６と入出力探針システム制
御部３２とから構成された、本発明の入出力探針装置と任意のプロトタイピング
ボード４４とサーバ用コンピュータ２０を用いるエミュレーションと、シミュレ
ーションのサーバコンピュータ３４と任意のシミュレータ３５を用いるシミュレ
ーションを行うことができる環境を概略的に示すものである。

【０１０７】 図１５は、本発明の一実施例によるエミュレーション及びシミュレーションの
混合検証方法をステップ別に説明するフローチャートであり、図１２、図１３又
は図１４に示すサーバ用コンピュータ２０により行われる。

【０１０８】 ステップ１００において、サーバ用コンピュータを用いて、設計検証対象回路
と設計時に用いられたＡＳＩＣベンダライブラリ名を入力した後、これを用いて
本発明の入出力探針が可能な任意のプロトタイピングボードの１以上のＲＦＰＤ
にＩＯＰ-探針用付加回路が付加された、拡張された設計検証対象回路を入出力
探針システム制御部を用いて自動化された方式で生成し、これを任意のプロトタ
イピングボード上の１以上のＲＦＰＤに具現されるようにし、サーバ用コンピュ
ータで任意のシミュレータを用いた設計検証対象回路のシミュレーションの実行
を準備する(Ｓ１００)。ステップ１０２において、サーバ用コンピュータ２０を
用いて、エミュレーションとシミュレーションの混合検証対象となる設計検証対
象回路に対する初期状態情報(state information：回路内の全てのメモリ素子(
フリップフロップ又はラッチ)に対する値)を入力して、任意のシミュレータのた
めのシミュレーション用回路と任意のプロトタイピングボードのためのエミュレ
ーション用回路の現在状態情報を初期状態情報と同一にし、検証方法の切り替え
時点や、切り替え条件のシーケンスを決定し、これを実行モードスイッチング条
件キューに保存した後、キューの最前のものを現在の検証方法の切り替え時点と
切り替え条件とする(Ｓ１０２)。ステップ１０４においては、現在状態情報をも
ってシミュレーション検証を行うか、エミュレーション検証を行うかを決定する
(Ｓ１０４)。エミュレーション検証が行われる場合は、ステップ１０６に進み、
上記任意のプロトタイピングボードを用いて、現在の検証停止時点や停止条件を
満たすまでエミュレーション検証を進める(Ｓ１０６)。ステップ１０８において
は、追加の検証過程が必要であるか否かを調べ、必要でなければ全体過程を終了
し、必要であればステップ１０９に進む(Ｓ１０８)。ステップ１０９においては
、実行モードスイッチング条件キューが空いているか否かを調べ、空いていなけ
ればステップ１１５に進み、空いていればステップ１１１に進む(Ｓ１０９)。ス
テップ１１１においては、新たな検証方法の切り替え時点や切り替え条件のシー
ケンスを実行モードスイッチング条件キューに保存する必要があるか否かを調べ
、必要でなければステップ１０８に進み、必要であればステップ１１３に進む(
Ｓ１１１)。ステップ１１３においては、新たな検証方法の切り替え時点や切り
替え条件のシーケンスを実行モードスイッチング条件キューに保存し、ステップ
１１５に進む(Ｓ１１３)。ステップ１１５においては、実行モードスイッチング
条件キューにより、現在の検証方法の切り替え時点と切り替え条件を新たに設定
し、ステップ１１７に進む(Ｓ１１５)。ステップ１１７においては、現在の検証
方法がエミュレーションであるかシミュレーションであるかを調べ、エミュレー
ションであればステップ１３４に進み、シミュレーションであればステップ１３
２に進む(Ｓ１１７)。ステップ１３２においては、サーバコンピュータ上で、シ
ミュレーションから得られた現在の検証停止時点における設計検証対象回路の現
在状態情報を、任意のプロトタイピングボード上の１以上のＲＦＰＤに具現され
た、拡張された設計検証対象回路が同様に有することができるように、ＲＦＰＤ
に本発明の入力探針を行い、ステップ１０６に進む(Ｓ１３２)。ステップ１３４
においては、任意のプロトタイピングボード上の１以上のＲＦＰＤに具現された
、拡張された設計検証対象回路に対する本発明の出力探針から得られた現在の検
証停止時点における設計検証対象回路の現在状態情報を、サーバコンピュータ上
の任意のシミュレータにより行われている設計検証対象回路が同様に有すること
ができるように、任意のプロトタイピングボード上の１以上のＲＦＰＤに本発明
の出力探針を行い、ステップ１２０に進む(Ｓ１３４)。ステップ１２０において
は、サーバコンピュータ上の任意のシミュレータを用いて、現在の検証方法の切
り替え時点や切り替え条件を満たすまでシミュレーション検証を進め、ステップ
１０８に進む(Ｓ１２０)。

【０１０９】 図１６は、本発明のまた他の一実施例によるシミュレーション及びエミュレー
ションの混合検証方法をステップ別に説明するフローチャートであり、図１２、
図１３又は図１４に示すサーバ用コンピュータ２０により行われる。

【０１１０】 ステップ３００において、サーバ用コンピュータを用いて、設計検証対象ＨＤ
Ｌコードと設計時に用いられたＡＳＩＣベンダライブラリ名を入力した後、これ
を用いて本発明の入出力探針が可能な任意のプロトタイピングボードの１以上の
ＲＦＰＤにＩＯＰ-探針用付加ＨＤＬコードが付加された、拡張された設計検証
対象ＨＤＬコードを入出力探針システム制御部を用いて自動化された方式で生成
し、これを任意のプロトタイピングボード上の１以上のＲＦＰＤに具現させ、サ
ーバ用コンピュータで任意のシミュレータを用いた設計検証対象ＨＤＬコードの
シミュレーションの実行を準備する(Ｓ３００)。ステップ３０２において、サー
バ用コンピュータ２０を用い、エミュレーションとシミュレーションの混合検証
対象となる設計検証対象ＨＤＬコードに対する初期状態情報(state information
：回路内の全てのメモリ素子(フリップフロップ又はラッチ)に対する値)を入力
し、任意のシミュレータのためのシミュレーション用ＨＤＬコードと任意のプロ
トタイピングボードのためのエミュレーション用ＨＤＬコードの現在状態情報を
初期状態情報と同一にし、検証方法の切り替え時点や切り替え条件のシーケンス
を決定し、これを実行モードスイッチング条件キューに保存した後、キューの最
前のものを現在の検証方法の切り替え時点と切り替え条件とする(Ｓ３０２)。ス
テップ３０４においては、現在状態情報をもってシミュレーション検証を行うか
、エミュレーション検証を行うかを決定する(Ｓ３０４)。エミュレーション検証
が行われる場合は、ステップ３０６に進み、上記任意のプロトタイピングボード
を用いて、現在の検証停止時点や停止条件を満たすまでエミュレーション検証を
進める(Ｓ３０６)。ステップ３０８においては、追加の検証過程が必要であるか
否かを調べ、必要でなければ全体過程を終了し、必要であればステップ３０９に
進む(Ｓ３０８)。ステップ３０９においては、実行モードスイッチング条件キュ
ーが空いているか否かを調べ、空いていなければステップ３１５に進み、空いて
いればステップ３１１に進む(Ｓ３０９)。ステップ３１１においては、新たな検
証方法の切り替え時点や切り替え条件のシーケンスを、実行モードスイッチング
条件キューに保存する必要があるか否かを調べ、必要でなければステップ３０８
に進み、必要であればステップ３１３に進む(Ｓ３１１)。ステップ３１３におい
ては、新たな検証方法の切り替え時点や切り替え条件のシーケンスを、実行モー
ドスイッチング条件キューに保存し、ステップ315に進む(Ｓ３１３)。ステップ
３１５においては、実行モードスイッチング条件キューにより、現在の検証方法
の切り替え時点と切り替え条件を新たに設定し、ステップ３１７に進む(Ｓ３１
５)。ステップ３１７においては、現在の検証方法がエミュレーションであるか
シミュレーションであるかを調べ、エミュレーションであればステップ３３４に
進み、シミュレーションであればステップ３３２に進む(Ｓ３１７)。ステップ３
３２においては、サーバコンピュータ上でシミュレーションから得られた現在の
検証停止時点における設計検証対象ＨＤＬコードの現在状態情報を、任意のプロ
トタイピングボード上の１以上のＲＦＰＤに具現された、拡張された設計検証対
象ＨＤＬコードが同様に有することができるように、ＲＦＰＤに本発明の入力探
針を行い、ステップ３０６に進む(Ｓ３３２)。ステップ３３４においては、任意
のプロトタイピングボード上の１以上のＲＦＰＤに具現された、拡張された設計
検証対象ＨＤＬコードに対する本発明の出力探針から得られた現在の検証停止時
点における設計検証対象ＨＤＬコードの現在状態情報を、サーバコンピュータ上
の任意のシミュレータにより行われている設計検証対象ＨＤＬコードが同様に有
することができるように、任意のプロトタイピングボード上の１以上のＲＦＰＤ
に本発明の出力探針を行い、ステップ３２０に進む(Ｓ３３４)。ステップ３２０
においては、サーバコンピュータ上の任意のシミュレータを用いて、現在の検証
方法の切り替え時点や切り替え条件を満たすまでシミュレーション検証を進め、
ステップ３０８に進む(Ｓ３２０)。

【０１１１】

【産業上の利用可能性】

上述のように、本発明による入出力探針装置及びこれを用いた入出力探針方法
は、任意のプロトタイピングボード上に取り付けられた１以上の半導体チップに
具現されてエミュレーションされる設計検証対象回路に対する迅速且つ効果的な
デバッギングを可能にすると共に、任意のシミュレータでシミュレーションされ
る設計検証対象回路との状態情報の交換を完全に自動化された方式で可能にする
ことにより、高速の関数的検証及び正確なタイミング検証を共に交互に可能にし
、極めて効果的な検証を行うことができる利点がある。

【０１１２】 以上、説明した内容を通じて、当業者であれば、本発明の技術思想から逸脱し
ない範囲内で、多様な変更及び修正が可能であることが分かる。従って、本発明
の技術的範囲は、実施例に記載の内容に限定されるものでなく、特許請求の範囲
により限定されるべきものである。

【図面の簡単な説明】

【図１】 本発明の入出力探針装置を概略的に示す図である。

【図２】 本発明に関するＩＯＰ-探針用付加回路から構成されるパラレルロードとシリ
アルロードが入出力モードによって可能なシフトレジスタアレイ構造の一例を概
略的に示す図である。

【図３】 図２のパラレルロードとシリアルロードが入出力モードによって可能なシフト
レジスタアレイ構造のまた他の例を概略的に示す図である。

【図４ａ】 １個のデータ入力Ｄを有する単一入力Ｄ型フリップフロップのシンボルと関数
的機能を概略的に示す図である。

【図４ｂ】 １個のデータ入力Ｄを有する単一入力Ｄ型フリップフロップのシンボルと関数的
機能を概略的に示す図である。

【図４ｃ】 １個のデータ入力Ｄと非同期セット/リセット(ＡＲ/ＡＳ)入力を有する単一入
力Ｄ型フリップフロップのシンボルと関数的機能を概略的に示す図である。

【図４ｄ】 １個のデータ入力Ｄと非同期セット/リセット(ＡＲ/ＡＳ)入力を有する単一入
力Ｄ型フリップフロップのシンボルと関数的機能を概略的に示す図である。

【図４ｅ】 ２個のデータ入力Ｄ１、Ｄ２を有する二重入力Ｄ型フリップフロップのシンボ
ルと関数的機能を概略的に示す図である。

【図４ｆ】 ２個のデータ入力Ｄ１、Ｄ２を有する二重入力Ｄ型フリップフロップのシン
ボルと関数的機能を概略的に示す図である。

【図４ｇ】 ２個のデータ入力Ｄ１、Ｄ２と有効化ＥＮ入力を有する二重入力Ｄ型フリップ
フロップのシンボルと関数的機能を概略的に示す図である。

【図４ｈ】 ２個のデータ入力Ｄ１、Ｄ２と有効化ＥＮ入力を有する二重入力Ｄ型フリップ
フロップのシンボルと関数的機能を概略的に示す図である。

【図４ｉ】 データ入力Ｄと非同期式セットＡＳと非同期式リセットＡＲと同期式有効化Ｅ
Ｎ入力を有するＤ型フリップフロップのシンボルと関数的機能を概略的に示す図
である。

【図４ｊ】 データ入力Ｄと非同期式セットＡＳと非同期式リセットＡＲと同期式有効化Ｅ
Ｎ入力を有するＤ型フリップフロップのシンボルと関数的機能を概略的に示す図
である。

【図５】 非同期回路の例を示す図であり、４-ビット非同期二進カウンタである。

【図６】 図４ａの二重入力Ｄ型フリップフロップの具現例を概略的に示す図である。

【図７ａ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した状況を概略的に
示す図である。

【図７ｂ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した状況において用
いられた制御回路を概略的に示し、真理表で定義した図である。

【図７ｃ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
を概略的に示す図である。

【図７ｄ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
において用いられた制御回路を概略的に示し、真理表で定義した図である。

【図７ｅ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
を概略的に示す図である。

【図７ｆ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
において用いられた制御回路を概略的に示し、真理表で定義した図である。

【図７ｇ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
を概略的に示す図である。

【図７ｈ】 図５の設計検証対象回路にＩＯＰ-探針用付加回路を付加した、また他の状況
において用いられた制御回路を概略的に示し、真理表で定義した図である。

【図８ａ】 設計検証対象回路の任意のフリップフロップが非同期的セットと非同期的リセ
ットを有している状況を示す概略的な図である。

【図８ｂ】 図８ａのフリップフロップが拡張された設計検証対象回路において変換された
状況を示す概略的な図である。

【図８ｃ】 図８ｂにおいて用いられた制御回路の真理表を定義した図である。

【図８ｄ】 設計検証対象回路の任意のフリップフロップが非同期的セットと非同期的リセ
ットを有している状況を示す概略的な図である。

【図８ｅ】 図８ｄのフリップフロップが拡張された設計検証対象回路において変換された
また他の状況を示す概略的な図である。

【図８ｆ】 図８ｅにおいて用いられた制御回路の真理表を定義した図である。

【図９】 フリップフロップとマルチプレクサでラッチと関数的に等価である回路を構成
することを示す図である。

【図１０】 メモリ探針用付加回路の具現をメモリ探針用有限状態器により具現した例を概
略的に示す図である。

【図１１】 図１を用いた入出力探針の一実施例を説明するフローチャートである。

【図１２】 エミュレーションとシミュレーション複合検証環境を概略的に示す図である。

【図１３】 エミュレーションとシミュレーション複合検証環境を近・遠距離ネットワーク
を用いて構成することを概略的に示す図である。

【図１４】 エミュレーションとシミュレーション複合検証環境をインターネットワークを
用いて構成したことを概略的に示す図である。

【図１５】 図１２、図１３又は図１４を用いたエミュレーションとシミュレーションの混
合検証の一実施例による設計検証方法を説明するフローチャートである。

【図１６】 図１２、図１３又は図１４を用いたエミュレーションとシミュレーションの混
合検証のまた他の一実施例による設計検証方法を説明するフローチャートである
。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｕ Ｓ

Claims (27)

【特許請求の範囲】
1. 【請求項１】 入出力探針システム制御部と、入出力探針インターフェース
   モジュールとを備える入出力探針装置において、 上記入出力探針システム制御部は、任意のプロトタイピングボード上に取り付
   けられた１以上の半導体チップに具現される設計検証対象回路のためのＩＯＰ-
   探針用付加回路又はＩＯＰ-探針用付加回路の行為を表すＨＤＬコードを生成し
   、設計検証対象回路又はＨＤＬコードにＩＯＰ-探針用付加回路又はＩＯＰ-探針
   用付加回路の行為を表すＨＤＬコードを付加することによって、上記１以上の半
   導体チップに入出力探針が可能な設計検証対象回路が具現されることを可能にす
   ることにより、上記ＩＯＰ-探針用付加回路又はＩＯＰ-探針用付加回路の行為を
   表すＨＤＬコードを用いた入出力探針を行うことを特徴とする入出力探針装置。
2. 【請求項２】 上記ＩＯＰ-探針用付加回路又はＩＯＰ-探針用付加回路の行
   為を表すＨＤＬコードは、上記入出力探針システム制御部を稼動することにより
   自動的に生成されることを特徴とする請求項１に記載の入出力探針装置。
3. 【請求項３】 上記ＩＯＰ-探針用付加回路又はＩＯＰ-探針用付加回路の行
   為を表すＨＤＬコードを上記入出力探針システム制御部を稼動することにより自
   動的に生成させる前に、上記入出力探針システム制御部は、設計検証対象回路又
   は設計検証対象ＨＤＬコードを調査すると共に、原回路又はＨＤＬコードと関数
   的に等価で単一クロックに完全に同期化された、変換された新しい設計検証対象
   回路又は設計検証対象ＨＤＬコードを自動的に生成し、これを用いた入出力探針
   を行うことを特徴とする請求項２に記載の入出力探針装置。
4. 【請求項４】 上記入出力探針システム制御部は、入出力探針のための探針
   モードへの切り替え条件を検出する状況検出器を更に生成して上記半導体チップ
   の内部に具現させることを特徴とする、請求項２又は３に記載の入出力探針装置
   。
5. 【請求項５】 上記ＩＯＰ-探針用付加回路を設計検証対象回路に付加する
   ことによって完成された、拡張された設計検証対象回路の付加回路部分は、出力
   探針モードにおいて、出力探針対象メモリ素子に対してパラレルロードが可能な
   シフトレジスタ構造であり、該シフトレジスタは、探針クロックに同期化された
   シフティング動作の直前にパラレルローディングによって出力探針対象となるメ
   モリ素子の論理値を有するようにして出力探針対象メモリに対する読み取りを行
   い、入力探針モードにおいて、付加回路部分は、入力探針対象メモリ素子に対し
   てシリアル方式でロードが可能なシフトレジスタ構造であり、このような方式の
   シフティング動作を用いて入力探針対象となるそれぞれのメモリ素子に対し、同
   期的セット或いは同期的リセット動作、又は非同期的セット或いは非同期的リセ
   ット動作に次ぐ同期的セット或いは同期的リセット、もしくは非同期的セット又
   は非同期的リセット動作に次ぐ同期的ディセーブル動作を選択的に適用して、入
   力探針対象となるメモリ素子に入力探針値を入力し、必要な時は入力探針対象メ
   モリに対して書き込み機能を行い、正常モードにおいては、ＩＯＰ-探針用付加
   回路が付加されても設計検証対象回路の関数的論理性質が変形されないように構
   成されることを特徴とする請求項２乃至４のいずれか一項に記載の入出力探針装
   置。
6. 【請求項６】 設計検証対象がＨＤＬコードで口述された場合は、ＩＯＰ-
   探針用付加回路の行為を表す付加ＨＤＬコードが設計検証対象ＨＤＬコードに付
   加されることによって完成された、拡張された設計検証対象ＨＤＬコードの付加
   されたＨＤＬコード部分は、出力探針モードにおいて、出力探針対象メモリ素子
   に対してはパラレルロードが可能なシフトレジスタ行為を表し、探針クロックに
   同期化されたシフティング動作の直前にシフトレジスタの行為を表すＨＤＬコー
   ドにおいてレジスタＨＤＬコードの信号線が有する信号値はパラレルロードによ
   って出力探針対象となる信号値に代替されるようにして、出力探針対象メモリの
   特定領域に対して読み取りを行い、入力探針モードにおいて、付加ＨＤＬコード
   部分は、入力探針対象メモリ素子に対してシリアル方式でロードが可能なシフト
   レジスタ構造であり、探針クロックに同期化されたシフティング動作を行って、
   このようなシフティング動作を用いて入力探針対象となるＨＤＬコードのメモリ
   素子の行為を表すＨＤＬコードのシグナルに対する同期的セット或いは同期的リ
   セット動作、又は非同期的セット又は非同期的リセット動作に次ぐ同期的セット
   或いは同期的リセット、もしくは非同期的セット又は非同期的リセット動作に次
   ぐ同期的ディセーブル動作により入力探針対象となるシグナルの論理値を入力探
   針値となるようにし、必要な時は入力探針対象メモリに対して書き込みを行い、
   正常モードにおいては、ＩＯＰ-探針用付加回路が付加されても設計検証ＨＤＬ
   コードの行為を変形しないように付加ＨＤＬコードが構成されることを特徴とす
   る請求項２乃至４のいずれか一項に記載の入出力探針装置。
7. 【請求項７】 ＩＯＰ-探針用付加回路が付加された、拡張された設計検証
   対象回路が、出力探針モードにおいて、出力探針対象メモリ素子に対しては探針
   対象ＲＦＰＤ内に該ＲＦＰＤに割り当てられた設計検証対象回路と共に、探針対
   象信号線と二重入力フリップフロップによってパラレルロードが可能な１以上の
   シフトレジスタアレイ構造となるようにすると共に、上記それぞれの二重入力フ
   リップフロップの１入力を探針対象信号線に連結してそれぞれの探針対象信号線
   を上記二重入力フリップフロップに並列的にローディング可能にし、出力探針の
   時に、１以上のそれぞれのシフトレジスタアレイ構造のそれぞれに存在する１個
   のフリップフロップの出力が該ＲＦＰＤの１以上の出力探針線１個にそれぞれ論
   理的に連結されるようにし、必要な時は、更に出力探針対象メモリに対しては該
   当ＲＦＰＤに内蔵されたメモリ探針用有限状態器で該当領域による読み動作によ
   り読まれた内容を保存したそれぞれのシフトレジスタアレイ構造に存在する１個
   のフリップフロップの出力が該ＲＦＰＤの１以上の出力探針線にシフト動作によ
   って表されるようにし、入力探針モードにおいて、入力探針対象メモリ素子に対
   してはパラレルロードが可能な１以上のそれぞれのシフトレジスタアレイ構造に
   存在する１個のフリップフロップの入力が該ＲＦＰＤの１以上の入力探針線１個
   にそれぞれ論理的に連結されるようにして、探針クロックと同期化されたシフテ
   ィング動作により入力探針値をシフトレジスタにシリアル方式でローディング可
   能とし、上記パラレルロードが可能な１以上のシフトレジスタアレイ構造を構成
   するそれぞれのフリップフロップの出力がそれぞれの入力探針対象信号線を駆動
   するそれぞれのメモリ素子のクロック入力にシステムクロックが連結されている
   場合、それぞれの該当メモリ素子を代替したそれぞれの二重入力メモリ素子の1
   入力に連結させ、或いは上記パラレルロードが可能な１以上のシフトレジスタア
   レイ構造を構成するそれぞれのフリップフロップの出力値でそれぞれの該当メモ
   リ素子を同期的セット或いは同期的リセットとなるように上記メモリ素子データ
   入力端に組み合わせ回路を付加したり、それぞれの入力探針対象信号線を駆動す
   るそれぞれのメモリ素子に対して該当メモリ素子のクロック入力にシステムクロ
   ックが物理的に連結されていない場合は、該当メモリ素子を非同期セットと非同
   期リセットのあるメモリ素子により構成し、該メモリ素子の非同期セット入力と
   非同期リセット入力を制御する動作を行う組み合わせ回路を付加し、上記メモリ
   素子に対する非同期セット又は非同期リセットオペレーションを含む過程を通じ
   て該メモリ素子の論理値を所望の特定の入力探針値に設定できるようにすること
   によって具現するようにし、必要な時は、更に入力探針対象メモリに対してはメ
   モリデータの入力端にあるそれぞれのシフトレジスタアレイ構造に存在する、最
   先端のフリップフロップの各入力により上記ＲＦＰＤの１以上の入力探針線から
   シフティング動作によって論理値を印加させるようにし、上記メモリデータの入
   力端にあるシフトレジスタがシフティング動作が完了された後、該当ＲＦＰＤに
   内蔵されたメモリ探針用有限状態器で該当領域による書き動作により特定番地に
   書かれるべき内容を有していて、連続するメモリ探針用有限状態器によるメモリ
   の上記特定番地に対する書きによりメモリに対する入力探針を行うことを特徴と
   する請求項５又は６に記載の入出力探針装置。
8. 【請求項８】 ＩＯＰ-探針用付加回路のシフトレジスタアレイを二重入力
   フリップフロップを直列連結して構成するか、或いはＩＯＰ-探針用付加回路の
   行為を表すＨＤＬコードのシフトレジスタアレイの行為に該当するＨＤＬコード
   を直列連結された二重入力フリップフロップの行為を表すＨＤＬコードより構成
   することを特徴とする請求項５又は６に記載の入出力探針装置。
9. 【請求項９】 探針モードの時は、ＩＯＰ-探針用付加回路のシフトレジス
   タアレイの二重入力フリップフロップの全クロック入力に物理的に同一の探針ク
   ロックが印加されて、探針クロックとシステムクロックの制御を入出力探針用イ
   ンターフェースモジュールと入出力探針システム制御部により行うことを特徴と
   する請求項５乃至８のいずれか一項に記載の入出力探針装置。
10. 【請求項１０】 入力探針対象となる設計検証対象回路において、設計検証
    対象回路に存在する１以上のフリップフロップのクロック入力によってシステム
    クロックが直接印加されず局部的に生成されたローカルクロックやゲーテッドク
    ロックが入力される１以上のフリップフロップに対する入力探針のために、シリ
    アルロードが可能なシフトレジスタアレイ構造と非同期的なセット/リセット活
    性化信号を探針クロックの特定時点に生成させて出力する有限状態器と、制御回
    路を有する入力探針用付加回路を設計検証対象回路に付加することによって拡張
    された設計検証対象回路を生成し、入力探針モードにおいては、探針クロックに
    同期化されたシリアルローディングを通じて上記シフトレジスタアレイ構造に入
    力探針値を外部から順次にローディングさせた後、上記シフトレジスタアレイの
    それぞれのフリップフロップにローディングされた入力探針値の中から該当入力
    探針対象となるフリップフロップに対する入力探針値と、上記有限状態器から生
    成される該入力探針対象となるフリップフロップのための非同期的なセット/リ
    セット活性化出力値と、外部から印加される動作モード制御値において制御回路
    を通じてフリップフロップの非同期セットと非同期リセットを制御する信号値を
    生成するようにして、入力探針モードにおいて、上記信号値によって入力探針対
    象となるフリップフロップの非同期セット入力と非同期リセット入力が制御され
    るようにするオペレーションを含む過程を通じて入力探針が行われるようにし、
    正常動作モードにおいては、原設計検証対象回路に上記入力探針用付加回路が付
    加されて生成された、拡張された設計検証対象回路が原設計検証対象回路と関数
    的に等価の動作ができる入力探針方法を用いる入力探針方法。
11. 【請求項１１】 出力探針線と入力探針線とが、別個の独立した単方向探針
    線として存在することを特徴とする請求項７に記載の入出力探針装置。
12. 【請求項１２】 出力探針線と入力探針線とが、相互組み合わせられた両方
    向探針線として存在することを特徴とする請求項７に記載の入出力探針装置。
13. 【請求項１３】 ＩＯＰ-探針用付加回路を自動生成することができる入出
    力探針システム制御部と、入出力探針インターフェースモジュールとを備え、エ
    ミュレーションとシミュレーションを自動化された方式で交互に行うことができ
    るエミュレーションとシミュレーションの混合検証装置。
14. 【請求項１４】 上記入出力探針システム制御部は、入出力探針時点検出器
    まで自動生成することができることを特徴とする請求項１３に記載のエミュレー
    ションとシミュレーションの混合検証装置。
15. 【請求項１５】 設計検証対象回路にＩＯＰ-探針用付加回路が付加された
    、拡張された設計検証対象回路を具現した１以上の半導体チップを用いて検証す
    るエミュレーション方法、及び設計検証対象回路をシミュレータを用いて検証す
    るシミュレーション方法を、上記１以上の半導体チップに対する入出力探針を行
    い、任意のプロトタイピングボードと任意のシミュレータとの間の自動化された
    方式の状態情報の交換を通じて、必要に応じて１回以上交互に行うことを特徴と
    するエミュレーションとシミュレーションの混合検証方法。
16. 【請求項16】 ＩＯＰ−探針用付加回路基盤の入出力探針により任意のプロ
    トタイピングボードと任意のシミュレータとの間の自動化された方式の完全状態
    情報交換が可能であることを特徴とする請求項15に記載のエミュレーションとシ
    ミュレーションの混合検証方法。
17. 【請求項17】 ＩＯＰ−探針用付加回路基盤の入出力探針により任意のプロ
    トタイピングボードと任意のシミュレータとの間の自動化された方式の部分状態
    情報交換が可能であることを特徴とする請求項15に記載のエミュレーションとシ
    ミュレーションの混合検証方法。
18. 【請求項18】 サーバ用コンピュータを用いて設計検証対象回路と設計時に
    用いられたＡＳＩＣベンダライブラリ名を入力した後、これを用いて入出力探針
    が可能なＩＯＰ−探針用付加回路が付加された、拡張された設計検証対象回路を
    、入出力探針システム制御部を用いて自動化された方式で生成することにより、
    上記拡張された設計検証対象回路をプロトタイピングボード上に具現し、サーバ
    用コンピュータにおいて任意のシミュレータを用いた設計検証対象回路のシミュ
    レーションを準備するステップ、 サーバ用コンピュータを用いて混合検証対象となる設計検証対象回路に対する
    初期状態情報を入力し、上記任意のシミュレータのためのシミュレーション用回
    路と上記任意のプロトタイピングボードにおけるエミュレーション用回路の現在
    状態情報を初期状態情報と同一にし、最初の実行をシミュレーションで行うかエ
    ミュレーションで行うかを決定して、現在の実行モードを決定するステップ、実
    行過程におけるシミュレーションとエミュレーションとの間の実行モードスイッ
    チング条件を決定して実行モードスイッチング条件キューに時間順に保存し、キ
    ューの最前のものを現在の検証方法切り替え時点及び切り替え条件とするステッ
    プ、 現在の実行モードに適合する方法でエミュレーション又はシミュレーションの
    いずれかで設計検証を進めるステップ、及び 現在の検証方法切り替え時点や切り替え条件を満たす時点において、現在の設
    計検証方法の実行を中止し、実行モードスイッチングキューで新たな現在の検証
    方法切り替え時点と切り替え条件を設定し、現在の実行モードを他の実行モード
    に切り替え、エミュレーションを行う上記任意のプロトタイピングボード上に取
    り付けられた１以上の半導体チップに具現されているＩＯＰ−探針用付加回路と
    入出力探針装置を用いた入出力探針方法を用いて、現在状態情報の交換を通じて
    今まで行われてきた検証方法とは異なる設計検証方法に続いて設計検証を行える
    ようにするステップを含み、 以上のような設計検証方法をエミュレーションとシミュレーションとの間で１
    回以上交互に行うことを、実行モードスイッチングキューが空くまで続けること
    を特徴とするエミュレーションとシミュレーションの混合検証方法。
19. 【請求項19】 サーバ用コンピュータを用いて設計検証対象回路と設計の際
    に用いられたＡＳＩＣベンダライブラリ名を入力した後、これを用いて入出力探
    針が可能なＩＯＰ−探針用付加回路が付加された、拡張された設計検証対象回路
    を、入出力探針システム制御部を用いて自動化された方式で生成することにより
    、プロトタイピングボード上に取り付けられた１以上の半導体チップに上記拡張
    された設計検証対象回路をプロトタイピングボード上に具現し、サーバ用コンピ
    ュータにおいて任意のシミュレータを用いた設計検証対象回路のシミュレーショ
    ンを準備するステップと、 サーバ用コンピュータを用いて混合検証対象となる設計検証対象回路に対する
    初期状態情報を入力し、上記任意のシミュレータのためのシミュレーション用回
    路と上記任意のプロトタイピングボードにおけるエミュレーション用回路の現在
    状態情報を初期状態情報と同一にし、最初の実行をシミュレーションで行うかエ
    ミュレーションで行うかを決定して、現在の実行モードを決定するステップと、
    実行過程におけるシミュレーションとエミュレーションとの間の実行モードスイ
    ッチング条件を決定して実行モードスイッチング条件キューに時間順に保存し、
    キューの最前のものを現在の検証方法切り替え時点と切り替え条件とするステッ
    プ、 現在の実行モードに適合する方法でエミュレーション又はシミュレーションの
    いずれかで設計検証を進めるステップ、及び 現在の検証方法切り替え時点や切り替え条件を満たす時点において、現在の設
    計検証方法の実行を中止し、実行モードスイッチングキューで新たな現在の検証
    方法切り替え時点と切り替え条件を設定し、現在の実行モードを他の実行モード
    に切り替え、エミュレーションを行う上記任意のプロトタイピングボード上に取
    り付けられた１以上の半導体チップに具現されているＩＯＰ−探針用付加回路と
    入出力探針装置を用いた入出力探針方法を用いて、現在状態情報の交換を通じて
    今まで行われてきた検証方法とは異なる設計検証方法が、今まで行われた設計検
    証方法に続いて設計検証を行えるようにするステップを含み、 以上のような設計検証方法をエミュレーションとシミュレーションとの間で１
    回以上交互に行うことを、実行モードスイッチングキューが空くまで続けること
    を特徴とするエミュレーションとシミュレーションの混合検証方法。
20. 【請求項20】 サーバ用コンピュータを用いて設計検証対象ＨＤＬコードを
    入力した後、それを用いて入出力探針が可能なＩＯＰ−探針用付加ＨＤＬコード
    が付加された、拡張された設計検証対象ＨＤＬコードを、入出力探針システム制
    御部を用いて自動化された方式で生成することにより、プロトタイピングボード
    上に取り付けられた１以上の半導体チップに、上記拡張された設計検証対象ＨＤ
    Ｌコードをプロトタイピングボード上に具現し、サーバ用コンピュータにおいて
    任意のシミュレータを用いた設計検証対象ＨＤＬコードのシミュレーションを準
    備するステップと、 サーバ用コンピュータを用いて混合検証対象となる設計検証対象ＨＤＬコード
    に対する初期状態情報を入力し、上記任意のシミュレータのためのシミュレーシ
    ョン用ＨＤＬコードと上記任意のプロトタイピングボードにおけるエミュレーシ
    ョン用ＨＤＬコードの現在状態情報を初期状態情報と同一にし、最初の実行をシ
    ミュレーションで行うかエミュレーションで行うかを決定して、現在の実行モー
    ドを決定するステップと、実行過程におけるシミュレーションとエミュレーショ
    ンとの間の実行モードスイッチング条件を決定して実行モードスイッチング条件
    キューに時間順に保存し、キューの最前のものを現在の検証方法切り替え時点と
    切り替え条件とするステップ、 現在の実行モードに適合する方法でエミュレーション又はシミュレーションの
    いずれかで設計検証を進めるステップ、及び 現在の検証方法切り替え時点や切り替え条件を満たす時点において、現在の設
    計検証方法の実行を中止し、実行モードスイッチングキューで新たな現在の検証
    方法切り替え時点と切り替え条件を設定し、現在の実行モードを他の実行モード
    に切り替え、エミュレーションを行う上記任意のプロトタイピングボード上に取
    り付けられた１以上の半導体チップに具現されているＩＯＰ−探針用付加ＨＤＬ
    コードと入出力探針装置を用いた入出力探針方法を用いて、現在状態情報の交換
    を通じて今まで行われてきた検証方法とは異なる設計検証方法が、今まで行われ
    た設計検証方法に続いて設計検証を行えるようにするステップを含み、 以上のような設計検証方法をエミュレーションとシミュレーションとの間で１
    回以上交互に行うことを、実行モードスイッチングキューが空くまで続けること
    を特徴とするエミュレーションとシミュレーションの混合検証方法。
21. 【請求項21】 ＡＳＩＣベンダライブラリ名及び設計検証対象回路の入力又
    は設計検証対象ＨＤＬコードを入力するステップ、 入出力探針対象信号線を入力するステップ、 プロトタイピングボード上の当該半導体チップ毎にＩＯＰ−探針用付加回路を
    生成後、設計検証対象回路に付加して拡張された設計検証対象回路を生成するか
    、又はＩＯＰ−探針用付加ＨＤＬコードの生成後、設計検証対象ＨＤＬコードに
    付加して拡張された設計検証対象ＨＤＬコードを生成するステップ、 拡張された設計検証対象回路又は拡張された設計検証対象ＨＤＬコードをプロ
    トタイピングボード上の当該半導体チップに具現するステップと、 正常モードにおいて回路検証過程を行うステップ、 探針実行の必要性を調査するステップと出力探針であるかを調査するステップ
    、 サーバ用コンピュータで入力探針データを生成し、入力探針モードに切り替え
    た後、サーバ用コンピュータで入出力探針インタフェースモジュールを通じて入
    力探針用データを入力探針線に印加し、入力探針を行うステップ、及び 出力探針モードに切り替えた後、出力探針を行い、出力探針線に表示される値
    を入出力探針インターフェースモジュールを通じてサーバ用コンピュータに伝送
    して出力探針を完了するステップを含むことを特徴とする入出力探針方法。
22. 【請求項22】 半導体チップが、ＦＰＧＡ、ＣＰＬＤ、又はＡＳＩＣチップ
    であることを特徴とする請求項１乃至２１のいずれか一項に記載の入出力探針装
    置。
23. 【請求項23】 シミュレータの代わりにシミュレーション加速器を用いるこ
    とを特徴とする請求項１５乃至２０のいずれか一項に記載のエミュレーションと
    シミュレーションの混合検証方法。
24. 【請求項24】 入出力探針インターフェースモジュールに連結されたプロト
    タイピングボードにおいて入出力探針を行う入出力探針システム制御部が行われ
    る入出力探針サーバコンピュータとシミュレータを行うシミュレーションサーバ
    コンピュータ、又は入出力探針インターフェースモジュールが連結されたプロト
    タイピングボードにおいて入出力探針を行う入出力探針システム制御部が行われ
    る入出力探針サーバコンピュータとシミュレーション加速器サーバコンピュータ
    が、近・遠距離コンピュータネットワークやインターネットワークを通じて連結
    されていて、入出力探針装置を用いた入出力探針方法に基づいてエミュレーショ
    ンとシミュレーションが分散されたネットワーク環境下で、リモート方式で行わ
    れる請求項１５乃至２３のいずれか一項に記載のエミュレーションとシミュレー
    ションの混合検証方法。
25. 【請求項25】 プロトタイピングボードの代わりに、ロジックエミュレータ
    又はシステムエミュレータを用いることを特徴とする請求項１乃至２４のいずれ
    か一項に記載のエミュレーションとシミュレーションの混合検証方法。
26. 【請求項26】 分散されたネットワーク環境下でリモート方式で行われるエ
    ミュレーションとシミュレーションの混合設計検証及び検査サービスを、インタ
    ーネット上で提供する請求項２４又は２５に記載のインターネット基盤の半導体
    設計検証及び検査方法。
27. 【請求項27】 ＩＯＰ−探針用付加回路を用いた入出力探針方法に基づいて
    、上記のように分散されたネットワーク環境下でリモート方式で行われるエミュ
    レーションとシミュレーションの混合設計検証及び検査サービスを、インターネ
    ット上で提供する請求項２６に記載のインターネット基盤の半導体設計検証及び
    検査方法。