JP2001201543A - スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム - Google Patents
スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システムInfo
- Publication number
- JP2001201543A JP2001201543A JP2000013898A JP2000013898A JP2001201543A JP 2001201543 A JP2001201543 A JP 2001201543A JP 2000013898 A JP2000013898 A JP 2000013898A JP 2000013898 A JP2000013898 A JP 2000013898A JP 2001201543 A JP2001201543 A JP 2001201543A
- Authority
- JP
- Japan
- Prior art keywords
- scan path
- path
- scan
- data
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012545 processing Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 30
- 230000015654 memory Effects 0.000 claims abstract description 73
- 230000006870 function Effects 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 9
- 101710110315 Bacchus Proteins 0.000 claims description 8
- 238000012360 testing method Methods 0.000 abstract description 29
- 238000010276 construction Methods 0.000 abstract description 5
- 238000011161 development Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 14
- 101100215641 Aeromonas salmonicida ash3 gene Proteins 0.000 description 10
- 238000009434 installation Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 101150117794 SAP4 gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
- G01R31/318591—Tools
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318364—Generation of test inputs, e.g. test vectors, patterns or sequences as a result of hardware simulation, e.g. in an HDL environment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 スキャン・パス構築用プログラムを記録した
記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上
にレジスタやメモリに対するスキャン・パスを容易に構
築することができるようにして、集積回路上に構成した
ユーザ・ロジック回路のテストの効率化と開発期間の短
期化を図る。 【解決手段】 プログラムが、コンピュータに、スキャ
ン・パスの定義情報を読み込ませ（＃１乃至＃１２）、
集積回路上に構築するスキャン・パスの基になるハード
ウェア記述言語レベルのスキャン・パスのロジックを、
スキャン・パス定義情報に基づいて生成させる（＃１
３）。これにより、ユーザが、このスキャン・パスのロ
ジックに基づいて、ＦＰＧＡ等の集積回路上に回路上の
レジスタやメモリに対するスキャン・パスを容易に構築
することができる。
記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上
にレジスタやメモリに対するスキャン・パスを容易に構
築することができるようにして、集積回路上に構成した
ユーザ・ロジック回路のテストの効率化と開発期間の短
期化を図る。 【解決手段】 プログラムが、コンピュータに、スキャ
ン・パスの定義情報を読み込ませ（＃１乃至＃１２）、
集積回路上に構築するスキャン・パスの基になるハード
ウェア記述言語レベルのスキャン・パスのロジックを、
スキャン・パス定義情報に基づいて生成させる（＃１
３）。これにより、ユーザが、このスキャン・パスのロ
ジックに基づいて、ＦＰＧＡ等の集積回路上に回路上の
レジスタやメモリに対するスキャン・パスを容易に構築
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＰＧＡ（Field
Programmable Gate Array)やＰＬＤ（Programmable Log
ic Device)等の集積回路上のレジスタやメモリに対する
データの入出力用のパスであるスキャン・パスの構築用
プログラムを記録した記録媒体とスキャン・パスの構築
方法及びこのスキャン・パスを組み込んだ演算処理シス
テムに係わり、特に、ＣＰＵやＩＰ（Intellectual Pro
perty)等より構成される集積回路のボード・テスト（実
機テスト）の効率化と容易化を図る技術に関するもので
ある。
Programmable Gate Array)やＰＬＤ（Programmable Log
ic Device)等の集積回路上のレジスタやメモリに対する
データの入出力用のパスであるスキャン・パスの構築用
プログラムを記録した記録媒体とスキャン・パスの構築
方法及びこのスキャン・パスを組み込んだ演算処理シス
テムに係わり、特に、ＣＰＵやＩＰ（Intellectual Pro
perty)等より構成される集積回路のボード・テスト（実
機テスト）の効率化と容易化を図る技術に関するもので
ある。
【０００２】
【従来の技術】従来、ＦＰＧＡやＰＬＤを含む特定用途
向きの論理回路であるＡＳＩＣ（Application Specific
Integrated Circuit)等の集積回路の分野において、回
路の機能の高度化に伴い、回路が大規模化、複雑化し、
テスト自体が複雑化する傾向にある。これらの集積回路
を構成する論理回路は、入力に対して一義的に出力の定
まる組み合わせ回路と、過去の状態と入力の関数によっ
て出力の定まる順序回路に分類できる。これらの回路の
うち、組み合わせ回路については、Ｄアルゴリズムや乱
数を使用してテストパターンを自動作成し、このテスト
パターンを回路の外部端子に加える入力信号として使用
して、他の外部端子に現れた出力信号をチェックするテ
スト方法が一般化しているが、フリップフロップ回路に
代表される順序回路については、フリップフロップの値
を任意にセットしたり、読み出したりすることが簡単で
はないので、Ｄアルゴリズム等を用いたテストパターン
の自動作成が困難である。そこで、順序回路について、
回路内のフリップフロップを鎖状に連結してシフトレジ
スタとしても動作するように設計しておき、テスト時に
このシフト機能を用いて、外部から各フリップフロップ
の値を任意に制御・観測するスキャン・パス方式を採用
したものがある（例えば、特開平１０−１４３３９０号
公報等参照）。
向きの論理回路であるＡＳＩＣ（Application Specific
Integrated Circuit)等の集積回路の分野において、回
路の機能の高度化に伴い、回路が大規模化、複雑化し、
テスト自体が複雑化する傾向にある。これらの集積回路
を構成する論理回路は、入力に対して一義的に出力の定
まる組み合わせ回路と、過去の状態と入力の関数によっ
て出力の定まる順序回路に分類できる。これらの回路の
うち、組み合わせ回路については、Ｄアルゴリズムや乱
数を使用してテストパターンを自動作成し、このテスト
パターンを回路の外部端子に加える入力信号として使用
して、他の外部端子に現れた出力信号をチェックするテ
スト方法が一般化しているが、フリップフロップ回路に
代表される順序回路については、フリップフロップの値
を任意にセットしたり、読み出したりすることが簡単で
はないので、Ｄアルゴリズム等を用いたテストパターン
の自動作成が困難である。そこで、順序回路について、
回路内のフリップフロップを鎖状に連結してシフトレジ
スタとしても動作するように設計しておき、テスト時に
このシフト機能を用いて、外部から各フリップフロップ
の値を任意に制御・観測するスキャン・パス方式を採用
したものがある（例えば、特開平１０−１４３３９０号
公報等参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上記特
開平１０−１４３３９０号公報に示されるような従来の
スキャン・パス方式のテストは、半導体メーカが設計段
階で回路内のフリップフロップについてのスキャン・パ
ス構成を作成しておくことにより実現可能となるもので
あるため、ＦＰＧＡやＰＬＤのようにユーザが開発現場
で任意に論理を書き込むことによって所望のユーザ・ロ
ジック回路を手元で作成する方式の集積回路のテストに
は使用することができず、従って、このような回路の検
証は、ＰＣ（Personal Computer)やＥＷＳ（Engineerin
g Work Station) を用いた論理シミュレーションやタイ
ミング・シミュレーションを中心に行われていた。この
ため、ＦＰＧＡやＰＬＤに組み込んだユーザ・ロジック
回路のテストを効率的に行うことができず、ＦＰＧＡや
ＰＬＤ上におけるユーザ・ロジック回路の開発に長期間
を要するという問題があった。
開平１０−１４３３９０号公報に示されるような従来の
スキャン・パス方式のテストは、半導体メーカが設計段
階で回路内のフリップフロップについてのスキャン・パ
ス構成を作成しておくことにより実現可能となるもので
あるため、ＦＰＧＡやＰＬＤのようにユーザが開発現場
で任意に論理を書き込むことによって所望のユーザ・ロ
ジック回路を手元で作成する方式の集積回路のテストに
は使用することができず、従って、このような回路の検
証は、ＰＣ（Personal Computer)やＥＷＳ（Engineerin
g Work Station) を用いた論理シミュレーションやタイ
ミング・シミュレーションを中心に行われていた。この
ため、ＦＰＧＡやＰＬＤに組み込んだユーザ・ロジック
回路のテストを効率的に行うことができず、ＦＰＧＡや
ＰＬＤ上におけるユーザ・ロジック回路の開発に長期間
を要するという問題があった。
【０００４】本発明は、上述した問題点を解決するため
になされたものであり、ユーザ側でＦＰＧＡ等の集積回
路上に回路上のレジスタやメモリに対するスキャン・パ
スを容易に構築することができるようにして、集積回路
上に構成したユーザ・ロジック回路のテストを効率的に
行うことができ、ユーザ・ロジック回路の開発期間を短
期化することが可能なスキャン・パス構築用プログラム
を記録した記録媒体とスキャン・パスの構築方法を提供
することを目的とする。また、ＦＰＧＡ等の集積回路上
のロジック回路の規模を大型化させることなく、ＣＰＵ
コアの機能を得ることが可能な演算処理システムを提供
することを目的とする。さらにまた、言語仕様の異なる
複数のＣＰＵコアを制御することが可能な演算処理シス
テムを提供することを目的とする。
になされたものであり、ユーザ側でＦＰＧＡ等の集積回
路上に回路上のレジスタやメモリに対するスキャン・パ
スを容易に構築することができるようにして、集積回路
上に構成したユーザ・ロジック回路のテストを効率的に
行うことができ、ユーザ・ロジック回路の開発期間を短
期化することが可能なスキャン・パス構築用プログラム
を記録した記録媒体とスキャン・パスの構築方法を提供
することを目的とする。また、ＦＰＧＡ等の集積回路上
のロジック回路の規模を大型化させることなく、ＣＰＵ
コアの機能を得ることが可能な演算処理システムを提供
することを目的とする。さらにまた、言語仕様の異なる
複数のＣＰＵコアを制御することが可能な演算処理シス
テムを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、コンピュータによってＦＰＧＡ等
の集積回路上のレジスタやメモリに対するデータの入出
力用のパスであるスキャン・パスを集積回路上に構築す
るためのプログラムを記録した記録媒体であって、該プ
ログラムは、コンピュータに、スキャン・パスの定義情
報を読み込ませ、集積回路上に構築するスキャン・パス
の基になるハードウェア記述言語レベルのスキャン・パ
スのロジックを、スキャン・パス定義情報に基づいて生
成させるものである。
に請求項１の発明は、コンピュータによってＦＰＧＡ等
の集積回路上のレジスタやメモリに対するデータの入出
力用のパスであるスキャン・パスを集積回路上に構築す
るためのプログラムを記録した記録媒体であって、該プ
ログラムは、コンピュータに、スキャン・パスの定義情
報を読み込ませ、集積回路上に構築するスキャン・パス
の基になるハードウェア記述言語レベルのスキャン・パ
スのロジックを、スキャン・パス定義情報に基づいて生
成させるものである。
【０００６】上記構成においては、プログラムが、コン
ピュータに、スキャン・パスの定義情報を読み込ませ、
集積回路上に構築するスキャン・パスの基になるハード
ウェア記述言語レベルのスキャン・パスのロジックを、
スキャン・パス定義情報に基づいて生成させる。これに
より、ユーザが、このスキャン・パスのロジックに基づ
いて、ＦＰＧＡ等の集積回路上に回路上のレジスタやメ
モリに対するスキャン・パスを容易に構築することがで
きる。
ピュータに、スキャン・パスの定義情報を読み込ませ、
集積回路上に構築するスキャン・パスの基になるハード
ウェア記述言語レベルのスキャン・パスのロジックを、
スキャン・パス定義情報に基づいて生成させる。これに
より、ユーザが、このスキャン・パスのロジックに基づ
いて、ＦＰＧＡ等の集積回路上に回路上のレジスタやメ
モリに対するスキャン・パスを容易に構築することがで
きる。
【０００７】また、プログラムが、さらに、コンピュー
タに、生成させたスキャン・パスのロジックとスキャン
・パスを制御するコントローラ等のロジックとの接続関
係についてのバッカス記号法による記述情報を読み込ま
せ、この記述情報に基づいて、接続関係についてのハー
ドウェア記述言語レベルのコネクション・ファイルを生
成させることが望ましい。これにより、このコネクショ
ン・ファイルに基づいて、スキャン・パスの回路とコン
トローラ等の回路を容易に接続することができる。
タに、生成させたスキャン・パスのロジックとスキャン
・パスを制御するコントローラ等のロジックとの接続関
係についてのバッカス記号法による記述情報を読み込ま
せ、この記述情報に基づいて、接続関係についてのハー
ドウェア記述言語レベルのコネクション・ファイルを生
成させることが望ましい。これにより、このコネクショ
ン・ファイルに基づいて、スキャン・パスの回路とコン
トローラ等の回路を容易に接続することができる。
【０００８】また、請求項３の発明は、プログラムされ
たコンピュータによって、ＦＰＧＡ等の集積回路上のレ
ジスタやメモリに対するデータの入出力用のパスである
スキャン・パスを集積回路上に構築する方法であって、
スキャン・パスの定義情報を入力するステップと、集積
回路上に構築するスキャン・パスの基になるハードウェ
ア記述言語レベルのスキャン・パスのロジックを、スキ
ャン・パス定義情報に基づいて生成するステップとから
なるものである。この方法により、上記請求項１に記載
の発明と同様な作用を得ることができる。
たコンピュータによって、ＦＰＧＡ等の集積回路上のレ
ジスタやメモリに対するデータの入出力用のパスである
スキャン・パスを集積回路上に構築する方法であって、
スキャン・パスの定義情報を入力するステップと、集積
回路上に構築するスキャン・パスの基になるハードウェ
ア記述言語レベルのスキャン・パスのロジックを、スキ
ャン・パス定義情報に基づいて生成するステップとから
なるものである。この方法により、上記請求項１に記載
の発明と同様な作用を得ることができる。
【０００９】また、生成されたスキャン・パスのロジッ
クとスキャン・パスを制御するコントローラ等のロジッ
クとの接続関係についてのバッカス記号法による記述情
報を入力するステップと、この記述情報に基づいて、こ
れらの接続関係についてのハードウェア記述言語レベル
のコネクション・ファイルを生成するステップとをさら
に備えたものとすることが望ましい。この方法により、
上記と同様な作用を得ることができる。
クとスキャン・パスを制御するコントローラ等のロジッ
クとの接続関係についてのバッカス記号法による記述情
報を入力するステップと、この記述情報に基づいて、こ
れらの接続関係についてのハードウェア記述言語レベル
のコネクション・ファイルを生成するステップとをさら
に備えたものとすることが望ましい。この方法により、
上記と同様な作用を得ることができる。
【００１０】また、請求項５の発明は、ＦＰＧＡ等の集
積回路と、コンピュータと、これらの間のデータの伝送
を媒介するインタフェース装置とより構成された演算処
理システムであって、集積回路側に所定のデータ幅で演
算処理を行うデータパスとこのデータパスに対するスキ
ャン・パスとを配設し、コンピュータ側にこのデータパ
スを制御する機能を持たせて、スキャン・パスとインタ
フェース装置を介してコンピュータとデータパスとの間
のデータの伝送を行うものである。
積回路と、コンピュータと、これらの間のデータの伝送
を媒介するインタフェース装置とより構成された演算処
理システムであって、集積回路側に所定のデータ幅で演
算処理を行うデータパスとこのデータパスに対するスキ
ャン・パスとを配設し、コンピュータ側にこのデータパ
スを制御する機能を持たせて、スキャン・パスとインタ
フェース装置を介してコンピュータとデータパスとの間
のデータの伝送を行うものである。
【００１１】この構成においては、コンピュータが、ス
キャン・パスとインタフェース装置を通して集積回路側
に配設されたデータパスに対して制御コードを送信する
ことで、集積回路側のデータパスに対して演算処理を実
行させることができる。すなわち、集積回路側のデータ
パスの演算機能とコンピュータ側のデータパス制御機能
を用いて、従来のＣＰＵコアと同様な処理を行うことが
できる。
キャン・パスとインタフェース装置を通して集積回路側
に配設されたデータパスに対して制御コードを送信する
ことで、集積回路側のデータパスに対して演算処理を実
行させることができる。すなわち、集積回路側のデータ
パスの演算機能とコンピュータ側のデータパス制御機能
を用いて、従来のＣＰＵコアと同様な処理を行うことが
できる。
【００１２】また、請求項６の発明は、ＣＰＵコアを有
する複数の集積回路と、コンピュータと、これらの間の
データの伝送を媒介するインタフェース装置とより構成
された演算処理システムであって、複数の集積回路上の
各ＣＰＵコアに対するスキャン・パスを各集積回路上に
構築して、コンピュータは、スキャン・パスとインタフ
ェース装置を介して複数の集積回路上の各ＣＰＵコアに
対する制御用のコードを伝送するものである。
する複数の集積回路と、コンピュータと、これらの間の
データの伝送を媒介するインタフェース装置とより構成
された演算処理システムであって、複数の集積回路上の
各ＣＰＵコアに対するスキャン・パスを各集積回路上に
構築して、コンピュータは、スキャン・パスとインタフ
ェース装置を介して複数の集積回路上の各ＣＰＵコアに
対する制御用のコードを伝送するものである。
【００１３】この構成においては、コンピュータが、ス
キャン・パスとインタフェース装置を通して複数の集積
回路上の各ＣＰＵコアに対して制御用のコードを伝送す
るので、例えば、コンピュータ側から各ＣＰＵコアが認
識可能な制御用のコードを送信することで、１台のコン
ピュータにより言語仕様の異なる複数のＣＰＵコアを制
御することができる。
キャン・パスとインタフェース装置を通して複数の集積
回路上の各ＣＰＵコアに対して制御用のコードを伝送す
るので、例えば、コンピュータ側から各ＣＰＵコアが認
識可能な制御用のコードを送信することで、１台のコン
ピュータにより言語仕様の異なる複数のＣＰＵコアを制
御することができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態による
記録媒体に記録されたプログラムを利用して構築したス
キャン・パスと、このスキャン・パスを用いて作成した
インタフェース・システムについて図面を参照して説明
する。図１に本実施形態による記録媒体に記録されたプ
ログラムを利用して構築したスキャン・パスを含むイン
タフェース・システムの概略を示す。このインタフェー
ス・システム１は、集積回路の一種であるＦＰＧＡ（Fi
eld Programmable Gate Array)２上のユーザ・ロジック
回路の実機テストを行うためのものである。インタフェ
ース・システム１は、ＦＰＧＡ２の一部に配置されたユ
ーザ・ロジック回路用のデバッグ・モジュールであるＡ
ＳＨ（Adaptive Scan Handler:適用型走査処理部) ３、
ＡＳＨ３に対する制御用のコマンドの発行やコマンドの
実行結果を表示するためのＰＣ（PersonalComputer)
５、及びＰＣ５から送られてきたコマンドの内容に従っ
てＡＳＨ３とＰＣ５との間のデータの送受信を行うイン
タフェース装置（Adaptive Scan Agent Pod ：以下、Ａ
ＳＡＰと略す）４より構成される。また、ＰＣ５には、
ＦＰＧＡ２上のユーザ・ロジック回路に対するテスト用
のパス（以下、スキャン・パスという）についてのロジ
ックの生成と、このスキャン・パスのロジックとＡＳＨ
３内の各種コントローラのロジックとの接続関係につい
てのコネクション・ファイルの作成とを行うためのプロ
グラム（請求項におけるスキャン・パス構築用プログラ
ム）が格納されている。このプログラムは、ＣＤ−ＲＯ
Ｍ７（記録媒体）からインストールされたものである。
ユーザは、このプログラムを起動してユーザ・ロジック
回路に対するスキャン・パスのロジックとコネクション
・ファイルとのハードウェア記述言語レベルのソース・
ファイル６を出力する。この実施形態ではハードウェア
記述言語としてＶＨＤＬ(VHSIC Hardware Description
Language）を用いるため、ソース・ファイル６に出力さ
れるスキャン・パスのロジックのソースとコネクション
・ファイルのソースとは、ＶＨＤＬのソースとなる。
記録媒体に記録されたプログラムを利用して構築したス
キャン・パスと、このスキャン・パスを用いて作成した
インタフェース・システムについて図面を参照して説明
する。図１に本実施形態による記録媒体に記録されたプ
ログラムを利用して構築したスキャン・パスを含むイン
タフェース・システムの概略を示す。このインタフェー
ス・システム１は、集積回路の一種であるＦＰＧＡ（Fi
eld Programmable Gate Array)２上のユーザ・ロジック
回路の実機テストを行うためのものである。インタフェ
ース・システム１は、ＦＰＧＡ２の一部に配置されたユ
ーザ・ロジック回路用のデバッグ・モジュールであるＡ
ＳＨ（Adaptive Scan Handler:適用型走査処理部) ３、
ＡＳＨ３に対する制御用のコマンドの発行やコマンドの
実行結果を表示するためのＰＣ（PersonalComputer)
５、及びＰＣ５から送られてきたコマンドの内容に従っ
てＡＳＨ３とＰＣ５との間のデータの送受信を行うイン
タフェース装置（Adaptive Scan Agent Pod ：以下、Ａ
ＳＡＰと略す）４より構成される。また、ＰＣ５には、
ＦＰＧＡ２上のユーザ・ロジック回路に対するテスト用
のパス（以下、スキャン・パスという）についてのロジ
ックの生成と、このスキャン・パスのロジックとＡＳＨ
３内の各種コントローラのロジックとの接続関係につい
てのコネクション・ファイルの作成とを行うためのプロ
グラム（請求項におけるスキャン・パス構築用プログラ
ム）が格納されている。このプログラムは、ＣＤ−ＲＯ
Ｍ７（記録媒体）からインストールされたものである。
ユーザは、このプログラムを起動してユーザ・ロジック
回路に対するスキャン・パスのロジックとコネクション
・ファイルとのハードウェア記述言語レベルのソース・
ファイル６を出力する。この実施形態ではハードウェア
記述言語としてＶＨＤＬ(VHSIC Hardware Description
Language）を用いるため、ソース・ファイル６に出力さ
れるスキャン・パスのロジックのソースとコネクション
・ファイルのソースとは、ＶＨＤＬのソースとなる。
【００１５】上記ソース・ファイル６に出力されたソー
スレベルのスキャン・パスのロジックに基づいて、ＦＰ
ＧＡ２上へのスキャン・パス回路の構築及び組み込みが
行われる。下記の説明では、先にＦＰＧＡ２上へのスキ
ャン・パス回路の構築・組み込みが完了した後のインタ
フェース・システム１の構成及びデータの流れについて
説明し、その後でＦＰＧＡ２上へのスキャン・パス回路
の構築及び組み込みについて説明する。図２にスキャン
・パス回路の構築・組み込み後のインタフェース・シス
テム１の詳細構成を示す。ＰＣ５は、図１のＣＤ−ＲＯ
Ｍ７からインストールされたスキャン・パス構築用プロ
グラムが格納された基本論理回路生成部５１、ＦＰＧＡ
２の実機テストの際にＡＳＨ３に対する制御用のコマン
ドの発行等を行う実機制御部５２、基本論理回路生成部
５１へのデータの入力や実機制御部５２への指示を与え
るための入力部５３、実機制御部５２がＡＳＨ３に対し
て発行した制御用コマンドの実行結果等を表示するため
の表示部５４、及びＡＳＡＰ４と通信を行うための通信
ドライバ５５より構成される。ＡＳＡＰ４は、ＰＣ５と
通信を行うための通信ドライバ４１、ＰＣ５より送られ
てきた大まかなコマンドを解析してＡＳＨ３に対する詳
細なコマンドを発行するコントローラ部４２、及びコン
トローラ部４２から受け取ったコマンドの内容に応じて
ＡＳＨ３に対するデータの送受信を行うＴＡＰコントロ
ーラ部４３より構成される。このＴＡＰコントローラ部
４３は、ＴＡＰ（Test Access Port）と呼ばれる図示さ
れていないバウンダリ・スキャン・テスト用の専用端子
を備えており、この専用端子を用いてＡＳＨ３との信号
の送受信を行う。ＴＡＰは、ＡＳＨ３からのデータを入
力するためのＴＤＩ（Test Data Input)、ＡＳＨ３へデ
ータを出力するためのＴＤＯ（Test Data Output) 、テ
スト制御状態を設定するＴＭＳ（Test Mode Select）、
及びテスト用クロックを入力するＴＣＫ（Test Clock）
の４本の専用端子からなる。
スレベルのスキャン・パスのロジックに基づいて、ＦＰ
ＧＡ２上へのスキャン・パス回路の構築及び組み込みが
行われる。下記の説明では、先にＦＰＧＡ２上へのスキ
ャン・パス回路の構築・組み込みが完了した後のインタ
フェース・システム１の構成及びデータの流れについて
説明し、その後でＦＰＧＡ２上へのスキャン・パス回路
の構築及び組み込みについて説明する。図２にスキャン
・パス回路の構築・組み込み後のインタフェース・シス
テム１の詳細構成を示す。ＰＣ５は、図１のＣＤ−ＲＯ
Ｍ７からインストールされたスキャン・パス構築用プロ
グラムが格納された基本論理回路生成部５１、ＦＰＧＡ
２の実機テストの際にＡＳＨ３に対する制御用のコマン
ドの発行等を行う実機制御部５２、基本論理回路生成部
５１へのデータの入力や実機制御部５２への指示を与え
るための入力部５３、実機制御部５２がＡＳＨ３に対し
て発行した制御用コマンドの実行結果等を表示するため
の表示部５４、及びＡＳＡＰ４と通信を行うための通信
ドライバ５５より構成される。ＡＳＡＰ４は、ＰＣ５と
通信を行うための通信ドライバ４１、ＰＣ５より送られ
てきた大まかなコマンドを解析してＡＳＨ３に対する詳
細なコマンドを発行するコントローラ部４２、及びコン
トローラ部４２から受け取ったコマンドの内容に応じて
ＡＳＨ３に対するデータの送受信を行うＴＡＰコントロ
ーラ部４３より構成される。このＴＡＰコントローラ部
４３は、ＴＡＰ（Test Access Port）と呼ばれる図示さ
れていないバウンダリ・スキャン・テスト用の専用端子
を備えており、この専用端子を用いてＡＳＨ３との信号
の送受信を行う。ＴＡＰは、ＡＳＨ３からのデータを入
力するためのＴＤＩ（Test Data Input)、ＡＳＨ３へデ
ータを出力するためのＴＤＯ（Test Data Output) 、テ
スト制御状態を設定するＴＭＳ（Test Mode Select）、
及びテスト用クロックを入力するＴＣＫ（Test Clock）
の４本の専用端子からなる。
【００１６】ＦＰＧＡ２は、上述したデバッグ・モジュ
ールであるＡＳＨ３とユーザが作成したロジック回路２
４ａ，２４ｂ，２４ｃとを含む。また、ＡＳＨ３は、Ａ
ＳＡＰ４側のＴＡＰコントローラ部４３との信号の送受
信を行うためのＴＡＰコントローラ部２１と、ＰＣ５の
実機制御部５２から発行されたコマンドに従ってＴＡＰ
コントローラ部２１と接続するパスを切り替えるパスコ
ントローラ部２２と、実機制御部５２から発行されたコ
マンドに応じて各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃ内のメモリやレジスタのデータの取り込み・
更新を行うためのテスト用のパスであるスキャン・パス
２３ａ，２３ｂ，２３ｃとより構成される。ＰＣ５とＡ
ＳＡＰ４の間のデータ伝送は、ＲＳ−２３２Ｃインタフ
ェースにより行われるが、ＡＳＡＰ４とＡＳＨ３の間の
データ伝送は、バウンダリ・スキャン・テスト用のＪＴ
ＡＧインタフェースにより行われる。
ールであるＡＳＨ３とユーザが作成したロジック回路２
４ａ，２４ｂ，２４ｃとを含む。また、ＡＳＨ３は、Ａ
ＳＡＰ４側のＴＡＰコントローラ部４３との信号の送受
信を行うためのＴＡＰコントローラ部２１と、ＰＣ５の
実機制御部５２から発行されたコマンドに従ってＴＡＰ
コントローラ部２１と接続するパスを切り替えるパスコ
ントローラ部２２と、実機制御部５２から発行されたコ
マンドに応じて各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃ内のメモリやレジスタのデータの取り込み・
更新を行うためのテスト用のパスであるスキャン・パス
２３ａ，２３ｂ，２３ｃとより構成される。ＰＣ５とＡ
ＳＡＰ４の間のデータ伝送は、ＲＳ−２３２Ｃインタフ
ェースにより行われるが、ＡＳＡＰ４とＡＳＨ３の間の
データ伝送は、バウンダリ・スキャン・テスト用のＪＴ
ＡＧインタフェースにより行われる。
【００１７】図３にＦＰＧＡ２内の各モジュール間のデ
ータの流れを示す。ＴＡＰコントローラ部２１は、ＡＳ
ＡＰ４から送信される図示していないＴＭＳ信号（上述
のＴＭＳ端子から出力された信号）に基づいてステータ
スを遷移させる。そして、このＴＡＰコントローラ部２
１のステータスに応じて、メイン・コントローラ２６内
のＩＲ（Instraction Register) に対するスキャン・パ
スであるインストラクション・レジスタ・スキャン・パ
ス２７にアクセスを行うか、各ユーザ・ロジック回路２
４ａ，２４ｂ，２４ｃ内のレジスタやメモリに対するス
キャン・パス２３ａ，２３ｂ，２３ｃにアクセスを行う
かを決定する。ＴＡＰコントローラ部２１は、メイン・
コントローラ２６内のＩＲにコマンドを送る場合には、
ＡＳＡＰ４から送信されたＴＤＯ信号（ＴＤＯ端子から
出力された信号）を、ＩＲ−ＴＤＯ信号としてインスト
ラクション・レジスタ・スキャン・パス２７に出力し、
また、メイン・コントローラ２６内のＩＲの内容を読み
込む場合には、インストラクション・レジスタ・スキャ
ン・パス２７から出力されたＩＲ−ＴＤＩ信号をＴＤＩ
信号（ＴＤＩ端子への入力信号）としてＡＳＡＰ４へ送
信する。また、ＴＡＰコントローラ部２１は、各ユーザ
・ロジック回路２４ａ，２４ｂ，２４ｃ内のレジスタや
メモリにシリアルデータを送る場合には、ＡＳＡＰ４か
ら送信されたＴＤＯ信号をＤＲ（Data Register)−ＴＤ
Ｏ信号としてスキャン・パス２３ａ，２３ｂ，２３ｃに
出力し、また、各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃ内のレジスタやメモリの内容を読み込む場合
には、スキャン・パス２３ａ，２３ｂ，２３ｃから出力
されたＤＲ−ＴＤＩ信号をＴＤＩ信号（ＴＤＩ端子への
入力信号）としてＡＳＡＰ４へ送信する。
ータの流れを示す。ＴＡＰコントローラ部２１は、ＡＳ
ＡＰ４から送信される図示していないＴＭＳ信号（上述
のＴＭＳ端子から出力された信号）に基づいてステータ
スを遷移させる。そして、このＴＡＰコントローラ部２
１のステータスに応じて、メイン・コントローラ２６内
のＩＲ（Instraction Register) に対するスキャン・パ
スであるインストラクション・レジスタ・スキャン・パ
ス２７にアクセスを行うか、各ユーザ・ロジック回路２
４ａ，２４ｂ，２４ｃ内のレジスタやメモリに対するス
キャン・パス２３ａ，２３ｂ，２３ｃにアクセスを行う
かを決定する。ＴＡＰコントローラ部２１は、メイン・
コントローラ２６内のＩＲにコマンドを送る場合には、
ＡＳＡＰ４から送信されたＴＤＯ信号（ＴＤＯ端子から
出力された信号）を、ＩＲ−ＴＤＯ信号としてインスト
ラクション・レジスタ・スキャン・パス２７に出力し、
また、メイン・コントローラ２６内のＩＲの内容を読み
込む場合には、インストラクション・レジスタ・スキャ
ン・パス２７から出力されたＩＲ−ＴＤＩ信号をＴＤＩ
信号（ＴＤＩ端子への入力信号）としてＡＳＡＰ４へ送
信する。また、ＴＡＰコントローラ部２１は、各ユーザ
・ロジック回路２４ａ，２４ｂ，２４ｃ内のレジスタや
メモリにシリアルデータを送る場合には、ＡＳＡＰ４か
ら送信されたＴＤＯ信号をＤＲ（Data Register)−ＴＤ
Ｏ信号としてスキャン・パス２３ａ，２３ｂ，２３ｃに
出力し、また、各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃ内のレジスタやメモリの内容を読み込む場合
には、スキャン・パス２３ａ，２３ｂ，２３ｃから出力
されたＤＲ−ＴＤＩ信号をＴＤＩ信号（ＴＤＩ端子への
入力信号）としてＡＳＡＰ４へ送信する。
【００１８】ＡＳＡＰ４からアクセス可能なスキャン・
パス２３ａ，２３ｂ，２３ｃの切り替えを行う場合に
は、ＰＣ５より発行したSELECT-SCAN-PATHコマンドをＡ
ＳＡＰ４とＴＡＰコントローラ部２１とを介してインス
トラクション・レジスタ・スキャン・パス２７に送り、
メイン・コントローラ２６によりこのコマンドを実行さ
せる。これにより、メイン・コントローラ２６からセレ
クト・スキャン・モジュール２５に対してスキャン・パ
ス切替信号が送信されて、ＡＳＡＰ４からアクセス可能
なスキャン・パス２３ａ，２３ｂ，２３ｃ（以下、まと
めてスキャン・パス２３と表す）が切り替えられる。ま
た、各ユーザ・ロジック回路２４ａ，２４ｂ，２４ｃ
（以下、まとめてユーザ・ロジック回路２４と表す）と
メイン・コントローラ２６との間には、スキャン・パス
２３を通してユーザ・ロジック回路２４内のレジスタや
メモリにデータを送り込むか、ユーザ・ロジック回路２
４内のレジスタやメモリのデータを読み込むかの指示を
与えるためのＨＡＬＴ信号用の信号線が設けられてい
る。
パス２３ａ，２３ｂ，２３ｃの切り替えを行う場合に
は、ＰＣ５より発行したSELECT-SCAN-PATHコマンドをＡ
ＳＡＰ４とＴＡＰコントローラ部２１とを介してインス
トラクション・レジスタ・スキャン・パス２７に送り、
メイン・コントローラ２６によりこのコマンドを実行さ
せる。これにより、メイン・コントローラ２６からセレ
クト・スキャン・モジュール２５に対してスキャン・パ
ス切替信号が送信されて、ＡＳＡＰ４からアクセス可能
なスキャン・パス２３ａ，２３ｂ，２３ｃ（以下、まと
めてスキャン・パス２３と表す）が切り替えられる。ま
た、各ユーザ・ロジック回路２４ａ，２４ｂ，２４ｃ
（以下、まとめてユーザ・ロジック回路２４と表す）と
メイン・コントローラ２６との間には、スキャン・パス
２３を通してユーザ・ロジック回路２４内のレジスタや
メモリにデータを送り込むか、ユーザ・ロジック回路２
４内のレジスタやメモリのデータを読み込むかの指示を
与えるためのＨＡＬＴ信号用の信号線が設けられてい
る。
【００１９】次に、ＦＰＧＡ２上へのスキャン・パス２
３の回路の構築について説明する。スキャン・パス２３
の回路の構築は、ＰＣ５内の基本論理回路生成部５１に
より自動生成したスキャン・パス２３のＶＨＤＬレベル
のロジックに基づいて行われる。このスキャン・パス２
３のＶＨＤＬレベルのロジック生成について図４を参照
して説明する。ユーザは、スキャン・パス２３のロジッ
ク生成に先立って、ＰＣ５の入力部５３を用いてスキャ
ン・パス２３についての各種定義情報を入力する。すな
わち、ユーザは、最初に、作成するスキャン・パス数Ｎ
を設定して（＃１）、以下、Ｎ個分のスキャン・パスに
ついての定義情報を入力する（＃２〜＃１２）。具体的
には、まず、各スキャン・パス２３のデータビット長の
入力を行う（＃４）。そして、ＡＳＡＰ４から送信され
たデータをスキャン・パス２３を介してユーザ・ロジッ
ク回路２４内のレジスタやメモリに書き込み可能とする
場合、つまり、ライト・コントロールを有りとする場合
には（＃５でＹＥＳ）、ユーザは、スキャン・パス２３
のアクセス対象がレジスタのときは（＃６でＹＥＳ）、
スキャン・パス２３のＶＨＤＬソースコードを生成する
ための入力パラメタとして、ライト制御フラグ（図６参
照）付きのレジスタ用スキャン・パスの定義情報を入力
する（＃７）。また、スキャン・パス２３のアクセス対
象がメモリのときは（＃６でＮＯ）、ユーザは、パラメ
タとして、ライト制御フラグ付きのメモリ用スキャン・
パスの定義情報を入力する（＃８）。
３の回路の構築について説明する。スキャン・パス２３
の回路の構築は、ＰＣ５内の基本論理回路生成部５１に
より自動生成したスキャン・パス２３のＶＨＤＬレベル
のロジックに基づいて行われる。このスキャン・パス２
３のＶＨＤＬレベルのロジック生成について図４を参照
して説明する。ユーザは、スキャン・パス２３のロジッ
ク生成に先立って、ＰＣ５の入力部５３を用いてスキャ
ン・パス２３についての各種定義情報を入力する。すな
わち、ユーザは、最初に、作成するスキャン・パス数Ｎ
を設定して（＃１）、以下、Ｎ個分のスキャン・パスに
ついての定義情報を入力する（＃２〜＃１２）。具体的
には、まず、各スキャン・パス２３のデータビット長の
入力を行う（＃４）。そして、ＡＳＡＰ４から送信され
たデータをスキャン・パス２３を介してユーザ・ロジッ
ク回路２４内のレジスタやメモリに書き込み可能とする
場合、つまり、ライト・コントロールを有りとする場合
には（＃５でＹＥＳ）、ユーザは、スキャン・パス２３
のアクセス対象がレジスタのときは（＃６でＹＥＳ）、
スキャン・パス２３のＶＨＤＬソースコードを生成する
ための入力パラメタとして、ライト制御フラグ（図６参
照）付きのレジスタ用スキャン・パスの定義情報を入力
する（＃７）。また、スキャン・パス２３のアクセス対
象がメモリのときは（＃６でＮＯ）、ユーザは、パラメ
タとして、ライト制御フラグ付きのメモリ用スキャン・
パスの定義情報を入力する（＃８）。
【００２０】これに対して、ＡＳＡＰ４から送信された
データをスキャン・パス２３を介してユーザ・ロジック
回路２４内のレジスタやメモリに書き込まず、ユーザ・
ロジック回路２４内のレジスタやメモリのデータをスキ
ャン・パス２３を介して読み取ることだけを可能とした
い場合、つまり、ライト・コントロールを無しとする場
合には（＃５でＮＯ）、ユーザは、アクセス対象がレジ
スタのときは（＃９でＹＥＳ）、スキャン・パス２３の
ＶＨＤＬソースコードを生成するための入力パラメタと
して、ライト制御フラグ無しのレジスタ用スキャン・パ
スの定義情報を入力し（＃１０）、また、アクセス対象
がメモリのときは（＃９でＮＯ）、ライト制御フラグ無
しのメモリ用スキャン・パスの定義情報を入力する（＃
１１）。そして、ユーザが全てのスキャン・パス２３に
ついての定義情報の入力を終了すると（＃３でＮＯ）、
ＰＣ５内の基本論理回路生成部５１は、入力された各ス
キャン・パス２３の定義情報に基づいて、Ｎ個のスキャ
ン・パス２３とこれらに対応したセレクト・スキャン・
モジュール２５とメイン・コントローラ２６とについて
のＶＨＤＬソースコードを生成する（＃１３）。
データをスキャン・パス２３を介してユーザ・ロジック
回路２４内のレジスタやメモリに書き込まず、ユーザ・
ロジック回路２４内のレジスタやメモリのデータをスキ
ャン・パス２３を介して読み取ることだけを可能とした
い場合、つまり、ライト・コントロールを無しとする場
合には（＃５でＮＯ）、ユーザは、アクセス対象がレジ
スタのときは（＃９でＹＥＳ）、スキャン・パス２３の
ＶＨＤＬソースコードを生成するための入力パラメタと
して、ライト制御フラグ無しのレジスタ用スキャン・パ
スの定義情報を入力し（＃１０）、また、アクセス対象
がメモリのときは（＃９でＮＯ）、ライト制御フラグ無
しのメモリ用スキャン・パスの定義情報を入力する（＃
１１）。そして、ユーザが全てのスキャン・パス２３に
ついての定義情報の入力を終了すると（＃３でＮＯ）、
ＰＣ５内の基本論理回路生成部５１は、入力された各ス
キャン・パス２３の定義情報に基づいて、Ｎ個のスキャ
ン・パス２３とこれらに対応したセレクト・スキャン・
モジュール２５とメイン・コントローラ２６とについて
のＶＨＤＬソースコードを生成する（＃１３）。
【００２１】次に、上記＃４乃至＃１１で行われる各ス
キャン・パス２３の定義処理について図５及び図６を参
照して詳述する。図５に示されるように、各スキャン・
パス２３を定義するための項目としては、以下の６つの
項目がある。 入力バス３３の数（各スキャン・パス２３が読み込み
可能なレジスタ又はメモリの数に相当） 出力バス３４の数（各スキャン・パス２３から書き込
み可能なレジスタ又はメモリの数に相当） 各レジスタ（又はメモリ）に対して書き込みを行うか
否かの指定（ライト制御の使用／未使用） 各レジスタ（又はメモリ）のデータを読み込むか否か
の指定 各入出力バス３３，３４のバス幅 スキャン・パスのアクセス対象をレジスタとするかメ
モリとするかの指定上記の〜の定義項目に基づい
て、スキャン・パス２３を構成するデータ部３１とコン
トロール部３２とのロジックが生成される。また、コン
トロール部３２から出力されるｗｅ信号の線の数は、各
スキャン・パス２３から書き込み可能なレジスタ又はメ
モリの数と等しい。
キャン・パス２３の定義処理について図５及び図６を参
照して詳述する。図５に示されるように、各スキャン・
パス２３を定義するための項目としては、以下の６つの
項目がある。 入力バス３３の数（各スキャン・パス２３が読み込み
可能なレジスタ又はメモリの数に相当） 出力バス３４の数（各スキャン・パス２３から書き込
み可能なレジスタ又はメモリの数に相当） 各レジスタ（又はメモリ）に対して書き込みを行うか
否かの指定（ライト制御の使用／未使用） 各レジスタ（又はメモリ）のデータを読み込むか否か
の指定 各入出力バス３３，３４のバス幅 スキャン・パスのアクセス対象をレジスタとするかメ
モリとするかの指定上記の〜の定義項目に基づい
て、スキャン・パス２３を構成するデータ部３１とコン
トロール部３２とのロジックが生成される。また、コン
トロール部３２から出力されるｗｅ信号の線の数は、各
スキャン・パス２３から書き込み可能なレジスタ又はメ
モリの数と等しい。
【００２２】次に、図６を参照して上記〜の定義項
目に基づいて基本論理回路生成部５１により自動生成さ
れたスキャン・パス２３のデータ・フォーマットについ
て説明する。図６の（例１）に示されるように、１つの
スキャン・パス２３によるアクセス対象が３つのレジス
タＡ，Ｂ，Ｃである場合には、スキャン・パス２３は、
アクセス対象となるそれぞれのレジスタＡ，Ｂ，Ｃのビ
ット数に対応した３組のデータ・エリア１１とライト制
御ビット１２より構成される。３つのライト制御ビット
１２は、左から順にそれぞれ各レジスタＡ，Ｂ，Ｃに対
する書き換えの可否の情報を格納するビットであり、図
６に示される各ライト制御ビット１２中の”ｃ”は、各
ライト制御ビット１２に対応するレジスタが書き換え可
能であることを示す。（例１）の場合は、左端と右端の
ライト制御ビット１２が”ｃ”となっているので、それ
ぞれのライト制御ビット１２に対応したレジスタＡとレ
ジスタＣが書き換え可能である。各ライト制御ビット１
２の値は、実際には、各レジスタＡ，Ｃに対して書き込
みを行う場合に”１”となり、各レジスタＡ，Ｃのデー
タの読み込みのみを行う場合に”０”となる。また、
（例２）に示されるように、１つのレジスタＤのみにア
クセスする場合には、スキャン・パス２３は、１組のデ
ータ・エリア１１とライト制御ビット１２より構成され
る。
目に基づいて基本論理回路生成部５１により自動生成さ
れたスキャン・パス２３のデータ・フォーマットについ
て説明する。図６の（例１）に示されるように、１つの
スキャン・パス２３によるアクセス対象が３つのレジス
タＡ，Ｂ，Ｃである場合には、スキャン・パス２３は、
アクセス対象となるそれぞれのレジスタＡ，Ｂ，Ｃのビ
ット数に対応した３組のデータ・エリア１１とライト制
御ビット１２より構成される。３つのライト制御ビット
１２は、左から順にそれぞれ各レジスタＡ，Ｂ，Ｃに対
する書き換えの可否の情報を格納するビットであり、図
６に示される各ライト制御ビット１２中の”ｃ”は、各
ライト制御ビット１２に対応するレジスタが書き換え可
能であることを示す。（例１）の場合は、左端と右端の
ライト制御ビット１２が”ｃ”となっているので、それ
ぞれのライト制御ビット１２に対応したレジスタＡとレ
ジスタＣが書き換え可能である。各ライト制御ビット１
２の値は、実際には、各レジスタＡ，Ｃに対して書き込
みを行う場合に”１”となり、各レジスタＡ，Ｃのデー
タの読み込みのみを行う場合に”０”となる。また、
（例２）に示されるように、１つのレジスタＤのみにア
クセスする場合には、スキャン・パス２３は、１組のデ
ータ・エリア１１とライト制御ビット１２より構成され
る。
【００２３】次に、上記（例２）のスキャン・パス２３
を作成する際に入力する定義項目〜の値と、これら
の定義内容に基づいて生成されるスキャン・パス２３の
ロジックについて図７及び図８を参照して説明する。こ
れらの図に示されるように、上記（例２）のスキャン・
パス２３を作成する場合には、各定義項目〜に 入力バス数：１ 出力バス数：１ 書き込み：有り 読み込み：有り バス幅：１６ビット スキャン・パスのアクセス対象：レジスタ の値を入力する。スキャン・パス２３を上記〜のよ
うに定義したことにより、これらの図に示されるよう
に、バス幅が１６ビットの１本の入力バスＤＩＮと１本
の出力バスＤＯＵＴが生成される。また、上記に書き
込み有りを設定し、上記の出力バス数として１を設定
したことにより、コントロール部にｗｅ信号用の端子が
１つ生成される。さらにまた、これらの図に示されるよ
うに、データ部３１にはＴＡＰコントローラ部２１から
のコントロール信号であるUPDATE,CAPTURE,SHIFT,TCKの
各信号を入力するための端子が設けられる。また、図８
に示されるように、スキャン・パス２３内にはシフトレ
ジスタ３５、一時格納用レジスタ３７及びこれらの間の
データの伝送用のバス３６が生成され、シフトレジスタ
３５の図示で上下の位置には、ＡＳＡＰ４からシフトレ
ジスタ３５へ送られるデータであるＤＲ−ＴＤＯの入力
用端子と、シフトレジスタ３５からＡＳＡＰ４へ送られ
るデータであるＤＲ−ＴＤＩの出力用端子とが生成され
る。
を作成する際に入力する定義項目〜の値と、これら
の定義内容に基づいて生成されるスキャン・パス２３の
ロジックについて図７及び図８を参照して説明する。こ
れらの図に示されるように、上記（例２）のスキャン・
パス２３を作成する場合には、各定義項目〜に 入力バス数：１ 出力バス数：１ 書き込み：有り 読み込み：有り バス幅：１６ビット スキャン・パスのアクセス対象：レジスタ の値を入力する。スキャン・パス２３を上記〜のよ
うに定義したことにより、これらの図に示されるよう
に、バス幅が１６ビットの１本の入力バスＤＩＮと１本
の出力バスＤＯＵＴが生成される。また、上記に書き
込み有りを設定し、上記の出力バス数として１を設定
したことにより、コントロール部にｗｅ信号用の端子が
１つ生成される。さらにまた、これらの図に示されるよ
うに、データ部３１にはＴＡＰコントローラ部２１から
のコントロール信号であるUPDATE,CAPTURE,SHIFT,TCKの
各信号を入力するための端子が設けられる。また、図８
に示されるように、スキャン・パス２３内にはシフトレ
ジスタ３５、一時格納用レジスタ３７及びこれらの間の
データの伝送用のバス３６が生成され、シフトレジスタ
３５の図示で上下の位置には、ＡＳＡＰ４からシフトレ
ジスタ３５へ送られるデータであるＤＲ−ＴＤＯの入力
用端子と、シフトレジスタ３５からＡＳＡＰ４へ送られ
るデータであるＤＲ−ＴＤＩの出力用端子とが生成され
る。
【００２４】次に、上記のようにして作成されたスキャ
ン・パス２３のロジックをユーザ・ロジック回路２４に
組み込む方法について説明する。スキャン・パス２３の
組み込みは、ユーザ・ロジック回路２４内のレジスタや
メモリとスキャン・パス２３とをマルチプレクサを介し
て接続する方法により行われる。図９にスキャン・パス
２３とユーザ・ロジック回路２４内のレジスタ３８との
接続方法を示す。図中のＤｉｎは、ユーザ・ロジック回
路２４内の他のレジスタやメモリからのデータ入力用の
バスを示し、Ｄｏｕｔは、ユーザ・ロジック回路２４内
の他のレジスタやメモリへのデータ出力用のバスを示
す。レジスタ３８は、４つの端子を持っており、このう
ちＤ端子はＤｉｎのバスからのデータ入力用の端子、Ｑ
端子はＤｏｕｔのバスへのデータ出力用の端子、ｅｎａ
端子はイネーブル信号入力用の端子、ｃｌｋ端子はクロ
ック信号入力用の端子である。
ン・パス２３のロジックをユーザ・ロジック回路２４に
組み込む方法について説明する。スキャン・パス２３の
組み込みは、ユーザ・ロジック回路２４内のレジスタや
メモリとスキャン・パス２３とをマルチプレクサを介し
て接続する方法により行われる。図９にスキャン・パス
２３とユーザ・ロジック回路２４内のレジスタ３８との
接続方法を示す。図中のＤｉｎは、ユーザ・ロジック回
路２４内の他のレジスタやメモリからのデータ入力用の
バスを示し、Ｄｏｕｔは、ユーザ・ロジック回路２４内
の他のレジスタやメモリへのデータ出力用のバスを示
す。レジスタ３８は、４つの端子を持っており、このう
ちＤ端子はＤｉｎのバスからのデータ入力用の端子、Ｑ
端子はＤｏｕｔのバスへのデータ出力用の端子、ｅｎａ
端子はイネーブル信号入力用の端子、ｃｌｋ端子はクロ
ック信号入力用の端子である。
【００２５】上記〜の定義項目に従って基本論理回
路生成部５１により自動生成されたレジスタ用のスキャ
ン・パス２３とレジスタ３８とを接続するには、図９の
下段の「組み込み後」に示されるように、スキャン・パ
ス２３のデータ部３１をマルチプレクサ３９ａの’１’
のチャネルを介してレジスタ３８のＤ端子と接続し、ユ
ーザ・ロジック回路２４内の他のレジスタやメモリから
のデータ入力用バスＤｉｎをマルチプレクサ３９ａの’
０’のチャネルを介してレジスタ３８のＤ端子と接続す
る。また、スキャン・パス２３のコントロール部３２を
マルチプレクサ３９ｂの’１’のチャネルを介してレジ
スタ３８のｅｎａ端子と接続し、デバッグモード以外の
時（通常モード時）のレジスタ３８に対するイネーブル
信号の信号線を、マルチプレクサ３９ｂの’０’のチャ
ネルを介してレジスタ３８のｅｎａ端子と接続する。さ
らにまた、Ｑ端子からの出力用のＤｏｕｔバスを分岐さ
せて、Ｑ端子とスキャン・パス２３のデータ部３１とを
接続する。また、マルチプレクサ３９ａ，３９ｂにＨＡ
ＬＴ信号が送られた場合、すなわちデバッグモード時に
は、マルチプレクサ３９ａ，３９ｂのチャネルが共に’
１’に切り換わり、逆に、マルチプレクサ３９ａ，３９
ｂにＨＡＬＴ信号が送られない場合、すなわち通常モー
ド時には、マルチプレクサ３９ａ，３９ｂのチャネルが
共に’０’に切り換わるように設定する。
路生成部５１により自動生成されたレジスタ用のスキャ
ン・パス２３とレジスタ３８とを接続するには、図９の
下段の「組み込み後」に示されるように、スキャン・パ
ス２３のデータ部３１をマルチプレクサ３９ａの’１’
のチャネルを介してレジスタ３８のＤ端子と接続し、ユ
ーザ・ロジック回路２４内の他のレジスタやメモリから
のデータ入力用バスＤｉｎをマルチプレクサ３９ａの’
０’のチャネルを介してレジスタ３８のＤ端子と接続す
る。また、スキャン・パス２３のコントロール部３２を
マルチプレクサ３９ｂの’１’のチャネルを介してレジ
スタ３８のｅｎａ端子と接続し、デバッグモード以外の
時（通常モード時）のレジスタ３８に対するイネーブル
信号の信号線を、マルチプレクサ３９ｂの’０’のチャ
ネルを介してレジスタ３８のｅｎａ端子と接続する。さ
らにまた、Ｑ端子からの出力用のＤｏｕｔバスを分岐さ
せて、Ｑ端子とスキャン・パス２３のデータ部３１とを
接続する。また、マルチプレクサ３９ａ，３９ｂにＨＡ
ＬＴ信号が送られた場合、すなわちデバッグモード時に
は、マルチプレクサ３９ａ，３９ｂのチャネルが共に’
１’に切り換わり、逆に、マルチプレクサ３９ａ，３９
ｂにＨＡＬＴ信号が送られない場合、すなわち通常モー
ド時には、マルチプレクサ３９ａ，３９ｂのチャネルが
共に’０’に切り換わるように設定する。
【００２６】スキャン・パス２３とレジスタ３８とを上
記のように接続したことにより、デバッグモード時に
は、スキャン・パス２３のコントロール部３２からレジ
スタ３８のｅｎａ端子にｗｅ信号が送られて、スキャン
・パス２３のデータ部３１の内容がマルチプレクサ３９
ａを介してレジスタ３８に書き込まれると共に、このレ
ジスタ３８の内容がＤｏｕｔ端子からスキャン・パス２
３やユーザ・ロジック回路２４内の他のメモリやレジス
タに送られる。これに対して、通常モード時には、レジ
スタ３８のｅｎａ端子にｌｏａｄ信号が送られて、ユー
ザ・ロジック回路２４内の他のレジスタやメモリからの
入力データがＤｉｎのバスとマルチプレクサ３９ａを介
してレジスタ３８にロードされると共に、このレジスタ
３８の内容がＤｏｕｔ端子からユーザ・ロジック回路２
４内の他のメモリやレジスタに送られる。
記のように接続したことにより、デバッグモード時に
は、スキャン・パス２３のコントロール部３２からレジ
スタ３８のｅｎａ端子にｗｅ信号が送られて、スキャン
・パス２３のデータ部３１の内容がマルチプレクサ３９
ａを介してレジスタ３８に書き込まれると共に、このレ
ジスタ３８の内容がＤｏｕｔ端子からスキャン・パス２
３やユーザ・ロジック回路２４内の他のメモリやレジス
タに送られる。これに対して、通常モード時には、レジ
スタ３８のｅｎａ端子にｌｏａｄ信号が送られて、ユー
ザ・ロジック回路２４内の他のレジスタやメモリからの
入力データがＤｉｎのバスとマルチプレクサ３９ａを介
してレジスタ３８にロードされると共に、このレジスタ
３８の内容がＤｏｕｔ端子からユーザ・ロジック回路２
４内の他のメモリやレジスタに送られる。
【００２７】次に、図１０を参照してスキャン・パス２
３とユーザ・ロジック回路２４内のメモリとの接続方法
を説明する。メモリ４０は、５つの端子を持っており、
このうちＡｄｒ端子はユーザ・ロジック回路２４内の他
のメモリやレジスタのアドレスの入力用端子、Ｄｉｎ端
子はユーザ・ロジック回路２４内の他のメモリやレジス
タからのデータ入力用の端子、ｗｅ端子はライト・イネ
ーブル信号入力用の端子、ｃｌｋ端子はクロック信号入
力用の端子、Ｄｏｕｔ端子はユーザ・ロジック回路２４
内の他のメモリやレジスタへのデータ出力用の端子であ
る。基本論理回路生成部５１により自動生成されたスキ
ャン・パス２３とメモリ４０とを接続するには、図１０
の下段の「組み込み後」に示されるように、スキャン・
パス２３のデータ部３１中のアドレスエリア３１ａのビ
ットをマルチプレクサ３９ｃの’１’のチャネルを介し
てメモリ４０のＡｄｒ端子と接続し、ユーザ・ロジック
回路２４内の他のメモリやレジスタ用のアドレスバスを
マルチプレクサ３９ｃの’０’のチャネルを介してメモ
リ４０のＡｄｒ端子と接続する。また、スキャン・パス
２３のデータ部３１中のデータエリア３１ｂのビットを
マルチプレクサ３９ｄの’１’のチャネルを介してメモ
リ４０のＤｉｎ端子と接続し、ユーザ・ロジック回路２
４内の他のメモリやレジスタからのデータ入力用のバス
をマルチプレクサ３９ｄの’０’のチャネルを介してメ
モリ４０のＤｉｎ端子と接続する。さらにまた、スキャ
ン・パス２３のコントロール部３２をマルチプレクサ３
９ｅの’１’のチャネルを介してメモリ４０のｗｅ端子
と接続し、通常モード時のメモリ４０に対するライト・
イネーブル信号の信号線をマルチプレクサ３９ｅの’
０’のチャネルを介してメモリ４０のｗｅ端子と接続す
る。また、マルチプレクサ３９ｃ，３９ｄ，３９ｅにＨ
ＡＬＴ信号が送られた場合、すなわちデバッグモード時
には、マルチプレクサ３９ｃ，３９ｄ，３９ｅのチャネ
ルが全て’１’に切り換わり、逆に、マルチプレクサ３
９ｃ，３９ｄ，３９ｅにＨＡＬＴ信号が送られない場
合、すなわち通常モード時には、マルチプレクサ３９
ｃ，３９ｄ，３９ｅのチャネルが全て’０’に切り換わ
るように設定する。
３とユーザ・ロジック回路２４内のメモリとの接続方法
を説明する。メモリ４０は、５つの端子を持っており、
このうちＡｄｒ端子はユーザ・ロジック回路２４内の他
のメモリやレジスタのアドレスの入力用端子、Ｄｉｎ端
子はユーザ・ロジック回路２４内の他のメモリやレジス
タからのデータ入力用の端子、ｗｅ端子はライト・イネ
ーブル信号入力用の端子、ｃｌｋ端子はクロック信号入
力用の端子、Ｄｏｕｔ端子はユーザ・ロジック回路２４
内の他のメモリやレジスタへのデータ出力用の端子であ
る。基本論理回路生成部５１により自動生成されたスキ
ャン・パス２３とメモリ４０とを接続するには、図１０
の下段の「組み込み後」に示されるように、スキャン・
パス２３のデータ部３１中のアドレスエリア３１ａのビ
ットをマルチプレクサ３９ｃの’１’のチャネルを介し
てメモリ４０のＡｄｒ端子と接続し、ユーザ・ロジック
回路２４内の他のメモリやレジスタ用のアドレスバスを
マルチプレクサ３９ｃの’０’のチャネルを介してメモ
リ４０のＡｄｒ端子と接続する。また、スキャン・パス
２３のデータ部３１中のデータエリア３１ｂのビットを
マルチプレクサ３９ｄの’１’のチャネルを介してメモ
リ４０のＤｉｎ端子と接続し、ユーザ・ロジック回路２
４内の他のメモリやレジスタからのデータ入力用のバス
をマルチプレクサ３９ｄの’０’のチャネルを介してメ
モリ４０のＤｉｎ端子と接続する。さらにまた、スキャ
ン・パス２３のコントロール部３２をマルチプレクサ３
９ｅの’１’のチャネルを介してメモリ４０のｗｅ端子
と接続し、通常モード時のメモリ４０に対するライト・
イネーブル信号の信号線をマルチプレクサ３９ｅの’
０’のチャネルを介してメモリ４０のｗｅ端子と接続す
る。また、マルチプレクサ３９ｃ，３９ｄ，３９ｅにＨ
ＡＬＴ信号が送られた場合、すなわちデバッグモード時
には、マルチプレクサ３９ｃ，３９ｄ，３９ｅのチャネ
ルが全て’１’に切り換わり、逆に、マルチプレクサ３
９ｃ，３９ｄ，３９ｅにＨＡＬＴ信号が送られない場
合、すなわち通常モード時には、マルチプレクサ３９
ｃ，３９ｄ，３９ｅのチャネルが全て’０’に切り換わ
るように設定する。
【００２８】スキャン・パス２３とメモリ４０を上記の
ように接続したことにより、デバッグモード時には、ス
キャン・パス２３のコントロール部３２からメモリ４０
のｗｅ端子にｗｅ信号が送られて、スキャン・パス２３
のデータエリア３１ｂのデータが、マルチプレクサ３９
ｄを介して、アドレスエリア３１ａのアドレスに対応し
たメモリ４０上のエリアに書き込まれると共に、同じデ
ータが、メモリ４０のＤｏｕｔ端子からユーザ・ロジッ
ク回路内の他のレジスタ又はメモリとスキャン・パス２
３とに送られる。これに対して、通常モード時には、メ
モリ４０のｗｅ端子にｗｅ信号が送られて、データバス
から送られたデータが、マルチプレクサ３９ｄを介し
て、アドレスバスから送られたアドレスに対応したメモ
リ４０上のエリアに書き込まれると共に、同じデータ
が、メモリ４０のＤｏｕｔ端子からユーザ・ロジック回
路内の他のレジスタ又はメモリとスキャン・パス２３と
に送られる。
ように接続したことにより、デバッグモード時には、ス
キャン・パス２３のコントロール部３２からメモリ４０
のｗｅ端子にｗｅ信号が送られて、スキャン・パス２３
のデータエリア３１ｂのデータが、マルチプレクサ３９
ｄを介して、アドレスエリア３１ａのアドレスに対応し
たメモリ４０上のエリアに書き込まれると共に、同じデ
ータが、メモリ４０のＤｏｕｔ端子からユーザ・ロジッ
ク回路内の他のレジスタ又はメモリとスキャン・パス２
３とに送られる。これに対して、通常モード時には、メ
モリ４０のｗｅ端子にｗｅ信号が送られて、データバス
から送られたデータが、マルチプレクサ３９ｄを介し
て、アドレスバスから送られたアドレスに対応したメモ
リ４０上のエリアに書き込まれると共に、同じデータ
が、メモリ４０のＤｏｕｔ端子からユーザ・ロジック回
路内の他のレジスタ又はメモリとスキャン・パス２３と
に送られる。
【００２９】次に、図１１のフローチャートを参照し
て、上記の方法でユーザ・ロジック回路２４に組み込ま
れたスキャン・パス２３と、図４の＃１３において生成
したＶＨＤＬ形式のセレクト・スキャン・モジュール２
５及びメイン・コントローラ２６を接続する方法につい
て説明する。ユーザは、ユーザ・ロジック回路２４内へ
の各スキャン・パス２３の組み込みが完了すると（＃２
１）、このスキャン・パス２３とセレクト・スキャン・
モジュール２５とメイン・コントローラ２６との接続関
係をバッカス記号法を用いて定義する（＃２２）。
て、上記の方法でユーザ・ロジック回路２４に組み込ま
れたスキャン・パス２３と、図４の＃１３において生成
したＶＨＤＬ形式のセレクト・スキャン・モジュール２
５及びメイン・コントローラ２６を接続する方法につい
て説明する。ユーザは、ユーザ・ロジック回路２４内へ
の各スキャン・パス２３の組み込みが完了すると（＃２
１）、このスキャン・パス２３とセレクト・スキャン・
モジュール２５とメイン・コントローラ２６との接続関
係をバッカス記号法を用いて定義する（＃２２）。
【００３０】すなわち、図４の＃１３のＶＨＤＬコード
生成処理の結果、図１２に示されるように、各スキャン
・パス２３ａ，２３ｂ，２３ｃに対応した入出力用の端
子７１乃至７６、各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃに対応したコントロール信号（ＨＡＬＴ信
号）入力用の端子７７乃至７９、セレクト・スキャン・
モジュール２５側の各スキャン・パス２３ａ，２３ｂ，
２３ｃに対する入出力用の端子６１乃至６６、及びメイ
ン・コントローラ２６から各スキャン・パス２３ａ，２
３ｂ，２３ｃへのコントロール信号出力用の端子６７に
対応したＶＨＤＬ形式のコードが生成されるので、ユー
ザは、これらの端子のコードを用いて各端子間の接続関
係を記述したソースを作成する。ＰＣ５の基本論理回路
生成部５１は、バッカス記号法により記述されたソース
のコンパイラを有しており、ユーザがバッカス記号法に
より作成したソースを入力すると、このコンパイラを用
いて上記の接続関係のソースの内容を解析して、スキャ
ン・パス２３とセレクト・スキャン・モジュール２５と
メイン・コントローラ２６との接続関係についてのＶＨ
ＤＬ形式の最上位コネクション・ファイルを生成する
（＃２３）。
生成処理の結果、図１２に示されるように、各スキャン
・パス２３ａ，２３ｂ，２３ｃに対応した入出力用の端
子７１乃至７６、各ユーザ・ロジック回路２４ａ，２４
ｂ，２４ｃに対応したコントロール信号（ＨＡＬＴ信
号）入力用の端子７７乃至７９、セレクト・スキャン・
モジュール２５側の各スキャン・パス２３ａ，２３ｂ，
２３ｃに対する入出力用の端子６１乃至６６、及びメイ
ン・コントローラ２６から各スキャン・パス２３ａ，２
３ｂ，２３ｃへのコントロール信号出力用の端子６７に
対応したＶＨＤＬ形式のコードが生成されるので、ユー
ザは、これらの端子のコードを用いて各端子間の接続関
係を記述したソースを作成する。ＰＣ５の基本論理回路
生成部５１は、バッカス記号法により記述されたソース
のコンパイラを有しており、ユーザがバッカス記号法に
より作成したソースを入力すると、このコンパイラを用
いて上記の接続関係のソースの内容を解析して、スキャ
ン・パス２３とセレクト・スキャン・モジュール２５と
メイン・コントローラ２６との接続関係についてのＶＨ
ＤＬ形式の最上位コネクション・ファイルを生成する
（＃２３）。
【００３１】次に、ユーザは、図９及び図１０に示され
る方法でユーザ・ロジック回路２４に組み込まれたスキ
ャン・パス２３、図４の＃１３において生成したＶＨＤ
Ｌ形式のセレクト・スキャン・モジュール２５及びメイ
ン・コントローラ２６と、上記＃２３で作成したＶＨＤ
Ｌ形式の最上位コネクション・ファイルとに基づいて、
ユーザ・ロジック回路２４と共にスキャン・パス２３を
含むＡＳＨ３の論理合成、論理シミュレーション、配置
配線設計等を行った後、配置配線設計に応じたユーザ・
ロジック回路２４とＡＳＨ３とのＦＰＧＡ２への実装を
行う。この実装後のＦＰＧＡ２をＰＣ５及びＡＳＡＰ４
と接続することにより（＃２４）、ＰＣ５の入力部５３
を用いて実機制御部５２からＦＰＧＡ２内のＡＳＨ３に
制御コマンドを発行して、ユーザ・ロジック回路２４に
対するオンライン・デバッグ（実機テスト）を行うこと
ができるようになる（＃２５）。
る方法でユーザ・ロジック回路２４に組み込まれたスキ
ャン・パス２３、図４の＃１３において生成したＶＨＤ
Ｌ形式のセレクト・スキャン・モジュール２５及びメイ
ン・コントローラ２６と、上記＃２３で作成したＶＨＤ
Ｌ形式の最上位コネクション・ファイルとに基づいて、
ユーザ・ロジック回路２４と共にスキャン・パス２３を
含むＡＳＨ３の論理合成、論理シミュレーション、配置
配線設計等を行った後、配置配線設計に応じたユーザ・
ロジック回路２４とＡＳＨ３とのＦＰＧＡ２への実装を
行う。この実装後のＦＰＧＡ２をＰＣ５及びＡＳＡＰ４
と接続することにより（＃２４）、ＰＣ５の入力部５３
を用いて実機制御部５２からＦＰＧＡ２内のＡＳＨ３に
制御コマンドを発行して、ユーザ・ロジック回路２４に
対するオンライン・デバッグ（実機テスト）を行うこと
ができるようになる（＃２５）。
【００３２】次に、上記のオンライン・デバッグの詳細
について説明する。実機制御部５２はデバッガを備えて
いる。このデバッガを起動すると、ＰＣ５の表示部５４
上にデバッガ画面が表示される。ユーザは、このデバッ
ガ画面からＣＰＵコア等のユーザ・ロジック回路２４に
対するブレーク・ポイントの設定、ユーザ・ロジック回
路２４上のレジスタ３８やメモリ４０内のデータの参
照、及びレジスタ３８やメモリ４０に対するテスト・デ
ータの入力設定を行うことができる。すなわち、ユーザ
は、デバッガを用いることにより、ＰＣ５側からＡＳＡ
Ｐ４とスキャン・パス２３の回路とを介してＦＰＧＡ２
側のユーザ・ロジック回路２４のレジスタ３８やメモリ
４０の値を任意に制御・観測することができる。
について説明する。実機制御部５２はデバッガを備えて
いる。このデバッガを起動すると、ＰＣ５の表示部５４
上にデバッガ画面が表示される。ユーザは、このデバッ
ガ画面からＣＰＵコア等のユーザ・ロジック回路２４に
対するブレーク・ポイントの設定、ユーザ・ロジック回
路２４上のレジスタ３８やメモリ４０内のデータの参
照、及びレジスタ３８やメモリ４０に対するテスト・デ
ータの入力設定を行うことができる。すなわち、ユーザ
は、デバッガを用いることにより、ＰＣ５側からＡＳＡ
Ｐ４とスキャン・パス２３の回路とを介してＦＰＧＡ２
側のユーザ・ロジック回路２４のレジスタ３８やメモリ
４０の値を任意に制御・観測することができる。
【００３３】上述したように、本実施形態による記録媒
体に記録されたプログラムを利用して構築したインタフ
ェースシステム１によれば、ＰＣ５の基本論理回路生成
部５１が、ユーザの定義したスキャン・パス定義情報に
応じたＶＨＤＬ形式のスキャン・パス２３、セレクト・
スキャン・モジュール２５及びメイン・コントローラ２
６のロジックと、これらの接続関係についてのＶＨＤＬ
形式の最上位コネクション・ファイルとを生成するの
で、ユーザが、これらのＶＨＤＬレベルのロジックに基
づいて、ＦＰＧＡ２上にユーザ・ロジック回路２４内の
レジスタ３８やメモリ４０に対するスキャン・パス２３
の回路を容易に構築して、ＰＣ５からＦＰＧＡ２上のレ
ジスタ３８やメモリ４０に到るデータの伝送路中にスキ
ャン・パス２３の回路を間単に組み込むことができる。
これにより、このスキャン・パス２３の回路を介してＰ
Ｃ５側からＦＰＧＡ２上のレジスタ３８やメモリ４０の
値を任意に制御・観測することができるので、ＦＰＧＡ
２上に構成したユーザ・ロジック回路２４の実機テスト
を効率的に行い、ユーザ・ロジック回路２４の開発期間
を短期化することができる。
体に記録されたプログラムを利用して構築したインタフ
ェースシステム１によれば、ＰＣ５の基本論理回路生成
部５１が、ユーザの定義したスキャン・パス定義情報に
応じたＶＨＤＬ形式のスキャン・パス２３、セレクト・
スキャン・モジュール２５及びメイン・コントローラ２
６のロジックと、これらの接続関係についてのＶＨＤＬ
形式の最上位コネクション・ファイルとを生成するの
で、ユーザが、これらのＶＨＤＬレベルのロジックに基
づいて、ＦＰＧＡ２上にユーザ・ロジック回路２４内の
レジスタ３８やメモリ４０に対するスキャン・パス２３
の回路を容易に構築して、ＰＣ５からＦＰＧＡ２上のレ
ジスタ３８やメモリ４０に到るデータの伝送路中にスキ
ャン・パス２３の回路を間単に組み込むことができる。
これにより、このスキャン・パス２３の回路を介してＰ
Ｃ５側からＦＰＧＡ２上のレジスタ３８やメモリ４０の
値を任意に制御・観測することができるので、ＦＰＧＡ
２上に構成したユーザ・ロジック回路２４の実機テスト
を効率的に行い、ユーザ・ロジック回路２４の開発期間
を短期化することができる。
【００３４】次に、図１３及び図１４を参照して、本実
施形態によるスキャン・パス２３を利用して作成した演
算処理システムについて説明する。図１３に示されるよ
うに、本実施形態によるスキャン・パス２３を含むイン
タフェースシステム１は、ユーザの作成したアルゴリズ
ムに従って制御コマンドを生成し、この制御コマンドを
ＡＳＡＰ４とＡＳＨ３を介してＦＰＧＡ２内のレジスタ
群Ｒやメモリ群Ｍに伝達することができるので、このイ
ンタフェースシステム１を利用することにより、ユーザ
の設計したＦＰＧＡ２内のＣＰＵコアやＩＰ（Intellec
tual Property)に対してＰＣ５から遠隔制御を行うこと
ができる。この機能を応用することで、図１４に示され
るように、従来、ＦＰＧＡ２内においてＣＰＵコア８１
を構成する場合に必要であったデータパス（ＡＬＵや加
算器等のように定められたデータ幅で演算処理を行う回
路の総称）８３等に対するコントロール機能（従来のマ
イクロコントローラ８２が有する機能）をＰＣ５上のソ
フトウェア（ＣＰＵコア・コントロール部８７）に移植
した演算処理システム８０を実現することができる。こ
の演算処理システム８０は、ＰＣ５上のＣＰＵコア・コ
ントロール部８７からＡＳＡＰ４とＡＳＨ３を介してＦ
ＰＧＡ２上のデータパス８３に対してマイクロコードを
パケットにして送受信することで、データパス８３によ
る演算処理を可能としている。従来のＣＰＵコア８１で
は、アルゴリズムが複雑化した場合に、マイクロコント
ローラ８２のロジック規模が最も増大していたが、この
演算処理システム８０は、マイクロコントローラ８２に
よるデータパス８３等のコントロール機能をＰＣ５に移
植したので、アルゴリズムの複雑化に起因するＦＰＧＡ
２内のＣＰＵコア８１のロジック規模の増大を押さえる
ことができる。
施形態によるスキャン・パス２３を利用して作成した演
算処理システムについて説明する。図１３に示されるよ
うに、本実施形態によるスキャン・パス２３を含むイン
タフェースシステム１は、ユーザの作成したアルゴリズ
ムに従って制御コマンドを生成し、この制御コマンドを
ＡＳＡＰ４とＡＳＨ３を介してＦＰＧＡ２内のレジスタ
群Ｒやメモリ群Ｍに伝達することができるので、このイ
ンタフェースシステム１を利用することにより、ユーザ
の設計したＦＰＧＡ２内のＣＰＵコアやＩＰ（Intellec
tual Property)に対してＰＣ５から遠隔制御を行うこと
ができる。この機能を応用することで、図１４に示され
るように、従来、ＦＰＧＡ２内においてＣＰＵコア８１
を構成する場合に必要であったデータパス（ＡＬＵや加
算器等のように定められたデータ幅で演算処理を行う回
路の総称）８３等に対するコントロール機能（従来のマ
イクロコントローラ８２が有する機能）をＰＣ５上のソ
フトウェア（ＣＰＵコア・コントロール部８７）に移植
した演算処理システム８０を実現することができる。こ
の演算処理システム８０は、ＰＣ５上のＣＰＵコア・コ
ントロール部８７からＡＳＡＰ４とＡＳＨ３を介してＦ
ＰＧＡ２上のデータパス８３に対してマイクロコードを
パケットにして送受信することで、データパス８３によ
る演算処理を可能としている。従来のＣＰＵコア８１で
は、アルゴリズムが複雑化した場合に、マイクロコント
ローラ８２のロジック規模が最も増大していたが、この
演算処理システム８０は、マイクロコントローラ８２に
よるデータパス８３等のコントロール機能をＰＣ５に移
植したので、アルゴリズムの複雑化に起因するＦＰＧＡ
２内のＣＰＵコア８１のロジック規模の増大を押さえる
ことができる。
【００３５】次に、本実施形態によるインタフェースシ
ステム１を利用して作成した他の演算処理システムにつ
いて図１５、図１６を参照して説明する。この演算処理
システム８０は、複数のＦＰＧＡ２ａ〜２ｄ上に配置さ
れた言語仕様の異なる複数のＣＰＵコア８１ａ〜８１ｄ
のそれぞれにスキャン・パスを設けて、ＰＣ５よりスキ
ャン・パスを通して各ＣＰＵコア８１ａ〜８１ｄに対し
て制御コマンドに相当するパケットコードを送出するこ
とにより、スキャン・パスを介して複数のＣＰＵコア８
１ａ〜８１ｄを制御するようにしたものである。図１５
は、１つのＦＰＧＡ２ａ上にＡＳＨ３を配設し、このＡ
ＳＨ３を介してＰＣ５から別々のＦＰＧＡ２ａ〜２ｄ上
の複数のＣＰＵコア８１ａ〜８１ｄを制御する場合の接
続方式を示し、図１６は、複数のＦＰＧＡ２ａ〜２ｄ上
に別々にＡＳＨ３ａ〜３ｄを設け、これらのＡＳＨ３ａ
〜３ｄをチェーン状に接続して、各ＦＰＧＡ２ａ〜２ｄ
内のＣＰＵコア８１ａ〜８１ｄを、同一ＦＰＧＡ内のＡ
ＳＨ３ａ〜３ｄを介してＰＣ５から制御する場合の接続
方式を示す。ＰＣ５は、各ＣＰＵコア８１ａ〜８１ｄに
対してメタ言語（インタプリタ型の言語）の形式で制御
コマンドを送出するので、ＰＣ５上の同一のソフトウェ
アを使用して、言語仕様の異なる複数のＣＰＵコア８１
ａ〜８１ｄを制御することができる。また、ＰＣ５は、
スキャン・パスを介してＩＰ８５ａ〜８５ｄ（以下、Ｉ
Ｐ８５という）内部のメモリやレジスタ単体に対しても
直接アクセスをすることができるので、内部にレジスタ
インタフェースを内蔵するＩＰ８５に対する制御や、メ
モリを介したＩＰ８５の制御を行うことも可能である。
ステム１を利用して作成した他の演算処理システムにつ
いて図１５、図１６を参照して説明する。この演算処理
システム８０は、複数のＦＰＧＡ２ａ〜２ｄ上に配置さ
れた言語仕様の異なる複数のＣＰＵコア８１ａ〜８１ｄ
のそれぞれにスキャン・パスを設けて、ＰＣ５よりスキ
ャン・パスを通して各ＣＰＵコア８１ａ〜８１ｄに対し
て制御コマンドに相当するパケットコードを送出するこ
とにより、スキャン・パスを介して複数のＣＰＵコア８
１ａ〜８１ｄを制御するようにしたものである。図１５
は、１つのＦＰＧＡ２ａ上にＡＳＨ３を配設し、このＡ
ＳＨ３を介してＰＣ５から別々のＦＰＧＡ２ａ〜２ｄ上
の複数のＣＰＵコア８１ａ〜８１ｄを制御する場合の接
続方式を示し、図１６は、複数のＦＰＧＡ２ａ〜２ｄ上
に別々にＡＳＨ３ａ〜３ｄを設け、これらのＡＳＨ３ａ
〜３ｄをチェーン状に接続して、各ＦＰＧＡ２ａ〜２ｄ
内のＣＰＵコア８１ａ〜８１ｄを、同一ＦＰＧＡ内のＡ
ＳＨ３ａ〜３ｄを介してＰＣ５から制御する場合の接続
方式を示す。ＰＣ５は、各ＣＰＵコア８１ａ〜８１ｄに
対してメタ言語（インタプリタ型の言語）の形式で制御
コマンドを送出するので、ＰＣ５上の同一のソフトウェ
アを使用して、言語仕様の異なる複数のＣＰＵコア８１
ａ〜８１ｄを制御することができる。また、ＰＣ５は、
スキャン・パスを介してＩＰ８５ａ〜８５ｄ（以下、Ｉ
Ｐ８５という）内部のメモリやレジスタ単体に対しても
直接アクセスをすることができるので、内部にレジスタ
インタフェースを内蔵するＩＰ８５に対する制御や、メ
モリを介したＩＰ８５の制御を行うことも可能である。
【００３６】本発明は、上記実施形態に限られるもので
はなく、様々な変形が可能である。例えば、上記実施形
態では、本発明をＦＰＧＡに適用したものを示したが、
本発明をＰＬＤ（Programmable Logic Device)等の他の
集積回路に適用してもよい。また、上記実施形態では、
ユーザがスキャン・パスとセレクト・スキャン・モジュ
ールとメイン・コントローラとのそれぞれの端子の接続
関係をバッカス記号法を用いて記述する方法により、こ
れらの部品間の接続関係についての定義情報を作成した
が、ＰＣの基本論理回路生成部によりスキャン・パスと
セレクト・スキャン・モジュールとメイン・コントロー
ラとのそれぞれの端子を画面上に表示させて、ユーザが
これらの端子をお絵描きツール等を用いて結合する方法
により、これらの部品間の接続関係の定義情報を作成し
てもよい。また、上記実施形態では、一般的なユーザ・
ロジック回路にスキャン・パスを構築して、このスキャ
ン・パスを介してユーザ・ロジック回路のオンライン・
デバッグを行うものを示したが、オンライン・デバッグ
の対象は、ＣＰＵコアであってもよい。
はなく、様々な変形が可能である。例えば、上記実施形
態では、本発明をＦＰＧＡに適用したものを示したが、
本発明をＰＬＤ（Programmable Logic Device)等の他の
集積回路に適用してもよい。また、上記実施形態では、
ユーザがスキャン・パスとセレクト・スキャン・モジュ
ールとメイン・コントローラとのそれぞれの端子の接続
関係をバッカス記号法を用いて記述する方法により、こ
れらの部品間の接続関係についての定義情報を作成した
が、ＰＣの基本論理回路生成部によりスキャン・パスと
セレクト・スキャン・モジュールとメイン・コントロー
ラとのそれぞれの端子を画面上に表示させて、ユーザが
これらの端子をお絵描きツール等を用いて結合する方法
により、これらの部品間の接続関係の定義情報を作成し
てもよい。また、上記実施形態では、一般的なユーザ・
ロジック回路にスキャン・パスを構築して、このスキャ
ン・パスを介してユーザ・ロジック回路のオンライン・
デバッグを行うものを示したが、オンライン・デバッグ
の対象は、ＣＰＵコアであってもよい。
【００３７】
【発明の効果】以上のように請求項１の発明によれば、
プログラムが、コンピュータに、スキャン・パスの定義
情報を読み込ませ、集積回路上に構築するスキャン・パ
スの基になるハードウェア記述言語レベルのスキャン・
パスのロジックを、スキャン・パス定義情報に基づいて
生成させるようにしたので、ユーザが、このスキャン・
パスのロジックに基づいて、ＦＰＧＡ等の集積回路上に
回路上のレジスタやメモリに対するスキャン・パスを容
易に構築することができる。これにより、このスキャン
・パスを介してコンピュータ側から集積回路上のレジス
タやメモリの値を任意に制御・観測することができるの
で、集積回路上におけるユーザ・ロジック回路の実機テ
ストを効率的に行い、ユーザ・ロジック回路の開発期間
を短期化することができる。
プログラムが、コンピュータに、スキャン・パスの定義
情報を読み込ませ、集積回路上に構築するスキャン・パ
スの基になるハードウェア記述言語レベルのスキャン・
パスのロジックを、スキャン・パス定義情報に基づいて
生成させるようにしたので、ユーザが、このスキャン・
パスのロジックに基づいて、ＦＰＧＡ等の集積回路上に
回路上のレジスタやメモリに対するスキャン・パスを容
易に構築することができる。これにより、このスキャン
・パスを介してコンピュータ側から集積回路上のレジス
タやメモリの値を任意に制御・観測することができるの
で、集積回路上におけるユーザ・ロジック回路の実機テ
ストを効率的に行い、ユーザ・ロジック回路の開発期間
を短期化することができる。
【００３８】また、請求項２の発明によれば、プログラ
ムが、コンピュータに、スキャン・パスのロジックとス
キャン・パスを制御するコントローラ等のロジックとの
接続関係についてのバッカス記号法による記述情報を読
み込ませ、この記述情報に基づいて、これらの接続関係
についてのハードウェア記述言語レベルのコネクション
・ファイルを生成させるようにしたので、ユーザが、こ
のコネクション・ファイルに基づいて、スキャン・パス
の回路とコントローラ等の回路を容易に接続することが
できる。これにより、コンピュータから集積回路上のレ
ジスタやメモリに到るデータの伝送路中にスキャン・パ
スの回路を容易に組み込むことができる。
ムが、コンピュータに、スキャン・パスのロジックとス
キャン・パスを制御するコントローラ等のロジックとの
接続関係についてのバッカス記号法による記述情報を読
み込ませ、この記述情報に基づいて、これらの接続関係
についてのハードウェア記述言語レベルのコネクション
・ファイルを生成させるようにしたので、ユーザが、こ
のコネクション・ファイルに基づいて、スキャン・パス
の回路とコントローラ等の回路を容易に接続することが
できる。これにより、コンピュータから集積回路上のレ
ジスタやメモリに到るデータの伝送路中にスキャン・パ
スの回路を容易に組み込むことができる。
【００３９】また、請求項３の発明によれば、スキャン
・パスの定義情報を入力するステップと、集積回路上に
構築するスキャン・パスの基になるハードウェア記述言
語レベルのスキャン・パスのロジックを、スキャン・パ
ス定義情報に基づいて生成するステップとを備えたもの
としたことにより、上記請求項１に記載の発明と同等の
効果を得ることができる。
・パスの定義情報を入力するステップと、集積回路上に
構築するスキャン・パスの基になるハードウェア記述言
語レベルのスキャン・パスのロジックを、スキャン・パ
ス定義情報に基づいて生成するステップとを備えたもの
としたことにより、上記請求項１に記載の発明と同等の
効果を得ることができる。
【００４０】また、請求項４の発明によれば、生成され
たスキャン・パスのロジックとスキャン・パスを制御す
るコントローラ等のロジックとの接続関係についてのバ
ッカス記号法による記述情報を入力するステップと、こ
の記述情報に基づいて、これらの接続関係についてのハ
ードウェア記述言語レベルのコネクション・ファイルを
生成するステップとをさらに備えたことにより、上記請
求項２に記載の発明と同等の効果を得ることができる。
たスキャン・パスのロジックとスキャン・パスを制御す
るコントローラ等のロジックとの接続関係についてのバ
ッカス記号法による記述情報を入力するステップと、こ
の記述情報に基づいて、これらの接続関係についてのハ
ードウェア記述言語レベルのコネクション・ファイルを
生成するステップとをさらに備えたことにより、上記請
求項２に記載の発明と同等の効果を得ることができる。
【００４１】また、請求項５の発明によれば、集積回路
側に所定のデータ幅で演算処理を行うデータパスとこの
データパスに対するスキャン・パスとを配設し、コンピ
ュータ側にこのデータパスを制御する機能を持たせて、
スキャン・パスとインタフェース装置とを介してコンピ
ュータとデータパスとの間のデータの伝送を行うように
したので、集積回路側のデータパスの演算機能とコンピ
ュータ側のデータパス制御機能とを用いて、従来のＣＰ
Ｕコアと同様な処理を行うことができる。これにより、
集積回路上のロジック回路の規模を大型化させることな
く、ＣＰＵコアの機能を得ることができる。
側に所定のデータ幅で演算処理を行うデータパスとこの
データパスに対するスキャン・パスとを配設し、コンピ
ュータ側にこのデータパスを制御する機能を持たせて、
スキャン・パスとインタフェース装置とを介してコンピ
ュータとデータパスとの間のデータの伝送を行うように
したので、集積回路側のデータパスの演算機能とコンピ
ュータ側のデータパス制御機能とを用いて、従来のＣＰ
Ｕコアと同様な処理を行うことができる。これにより、
集積回路上のロジック回路の規模を大型化させることな
く、ＣＰＵコアの機能を得ることができる。
【００４２】また、請求項６の発明によれば、コンピュ
ータが、スキャン・パスとインタフェース装置とを介し
て複数の集積回路上の各ＣＰＵコアに対する制御用のコ
ードを伝送するようにしたので、例えば、コンピュータ
側から各ＣＰＵコアが認識可能な制御用のコードを送信
することで、１台のコンピュータにより言語仕様の異な
る複数のＣＰＵコアを制御することができる。また、コ
ンピュータ側から各ＣＰＵコア側に送信する制御用のコ
ードに、インタプリタ型の言語を用いてもよい。これに
より、言語仕様の異なる複数のＣＰＵコアを共通の制御
用コードで制御することができる。
ータが、スキャン・パスとインタフェース装置とを介し
て複数の集積回路上の各ＣＰＵコアに対する制御用のコ
ードを伝送するようにしたので、例えば、コンピュータ
側から各ＣＰＵコアが認識可能な制御用のコードを送信
することで、１台のコンピュータにより言語仕様の異な
る複数のＣＰＵコアを制御することができる。また、コ
ンピュータ側から各ＣＰＵコア側に送信する制御用のコ
ードに、インタプリタ型の言語を用いてもよい。これに
より、言語仕様の異なる複数のＣＰＵコアを共通の制御
用コードで制御することができる。
【図１】 本発明の一実施形態による記録媒体に記録さ
れたプログラムを利用して構築したスキャン・パスを含
むインタフェース・システムの概略を示す図である。
れたプログラムを利用して構築したスキャン・パスを含
むインタフェース・システムの概略を示す図である。
【図２】 上記インタフェース・システムの詳細構成を
示す図である。
示す図である。
【図３】 上記インタフェース・システムのＦＰＧＡ内
の各モジュール間のデータの流れを示す図である。
の各モジュール間のデータの流れを示す図である。
【図４】 スキャン・パスの定義情報の入力処理と入力
された定義情報に基づくＡＳＨ内の各モジュールの生成
処理を示すフローチャートである。
された定義情報に基づくＡＳＨ内の各モジュールの生成
処理を示すフローチャートである。
【図５】 スキャン・パスの定義処理を示す図である。
【図６】 定義情報に基づいて自動生成されたスキャン
・パスのデータ・フォーマットを示す図である。
・パスのデータ・フォーマットを示す図である。
【図７】 上記スキャン・パスのロジックを示す図であ
る。
る。
【図８】 上記スキャン・パスのロジックを機能ブロッ
ク単位で示した図である。
ク単位で示した図である。
【図９】 上記スキャン・パスとユーザ・ロジック回路
内のレジスタとの接続方法を示す図である。
内のレジスタとの接続方法を示す図である。
【図１０】 上記スキャン・パスとユーザ・ロジック回
路内のメモリとの接続方法を示す図である。
路内のメモリとの接続方法を示す図である。
【図１１】 上記スキャン・パスとセレクト・スキャン
・モジュールとメイン・コントローラとを接続してオン
ライデバッグを可能にする方法を示すフローチャートで
ある。
・モジュールとメイン・コントローラとを接続してオン
ライデバッグを可能にする方法を示すフローチャートで
ある。
【図１２】 上記スキャン・パスとセレクト・スキャン
・モジュールとメイン・コントローラの接続用端子を示
す図である。
・モジュールとメイン・コントローラの接続用端子を示
す図である。
【図１３】 上記スキャン・パスを含むインタフェース
・システムの基本接続方式を示す図である。
・システムの基本接続方式を示す図である。
【図１４】 上記スキャン・パスを利用して作成した演
算処理システムを示す図である。
算処理システムを示す図である。
【図１５】 上記スキャン・パスを利用して作成した他
の演算処理システムを示す図である。
の演算処理システムを示す図である。
【図１６】 上記スキャン・パスを利用して作成した他
の演算処理システムの変形例を示す図である。
の演算処理システムの変形例を示す図である。
２ ＦＰＧＡ（集積回路） ４ ＡＳＡＰ（インタフェース装置） ５ ＰＣ（コンピュータ） ７ ＣＤ−ＲＯＭ（スキャン・パス構築用プログラ
ムを記録した記録媒体） ２３ スキャン・パス ２５ セレクト・スキャン・モジュール（コントロー
ラ） ２６ メイン・コントローラ（コントローラ） ３８ レジスタ ４０ メモリ ５１ 基本論理回路生成部（スキャン・パス構築用プ
ログラム） ８０ 演算処理システム ８１，８１ａ，８１ｂ，８１ｃ，８１ｄ ＣＰＵコア ８３ データパス
ムを記録した記録媒体） ２３ スキャン・パス ２５ セレクト・スキャン・モジュール（コントロー
ラ） ２６ メイン・コントローラ（コントローラ） ３８ レジスタ ４０ メモリ ５１ 基本論理回路生成部（スキャン・パス構築用プ
ログラム） ８０ 演算処理システム ８１，８１ａ，８１ｂ，８１ｃ，８１ｄ ＣＰＵコア ８３ データパス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂木 建二 大阪市北区東天満１丁目４番16号 株式会 社ローラン内 (72)発明者 中尾 俊充 大阪市北区東天満１丁目４番16号 株式会 社ローラン内 Ｆターム(参考） 2G032 AA02 AA07 AB20 AC10 AE12 AG02 AK16 5B048 AA20 AA21 CC18
Claims (6)
- 【請求項１】 コンピュータによってＦＰＧＡ等の集積
回路上のレジスタやメモリに対するデータの入出力用の
パスであるスキャン・パスを集積回路上に構築するため
のプログラムを記録した記録媒体であって、 該プログラムは、コンピュータに、スキャン・パスの定
義情報を読み込ませ、 前記集積回路上に構築するスキャン・パスの基になるハ
ードウェア記述言語レベルのスキャン・パスのロジック
を、前記スキャン・パス定義情報に基づいて生成させる
ことを特徴とするスキャン・パス構築用プログラムを記
録した記録媒体。 - 【請求項２】 前記プログラムは、さらに、前記コンピ
ュータに、前記生成させたスキャン・パスのロジックと
該スキャン・パスを制御するコントローラ等のロジック
との接続関係についてのバッカス記号法による記述情報
を読み込ませ、 前記記述情報に基づいて、前記接続関係についてのハー
ドウェア記述言語レベルのコネクション・ファイルを生
成させることを特徴とする請求項１に記載のスキャン・
パス構築用プログラムを記録した記録媒体。 - 【請求項３】 プログラムされたコンピュータによっ
て、ＦＰＧＡ等の集積回路上のレジスタやメモリに対す
るデータの入出力用のパスであるスキャン・パスを集積
回路上に構築する方法であって、 前記スキャン・パスの定義情報を入力するステップと、 前記集積回路上に構築するスキャン・パスの基になるハ
ードウェア記述言語レベルのスキャン・パスのロジック
を、前記スキャン・パス定義情報に基づいて生成するス
テップとからなることを特徴とするスキャン・パスの構
築方法。 - 【請求項４】 前記生成されたスキャン・パスのロジッ
クと該スキャン・パスを制御するコントローラ等のロジ
ックとの接続関係についてのバッカス記号法による記述
情報を入力するステップと、 前記記述情報に基づいて、前記接続関係についてのハー
ドウェア記述言語レベルのコネクション・ファイルを生
成するステップとをさらに備えたことを特徴とする請求
項３に記載のスキャン・パスの構築方法。 - 【請求項５】 ＦＰＧＡ等の集積回路と、コンピュータ
と、これらの間のデータの伝送を媒介するインタフェー
ス装置とより構成された演算処理システムであって、 前記集積回路側に所定のデータ幅で演算処理を行うデー
タパスとこのデータパスに対するスキャン・パスとを配
設し、前記コンピュータ側にこのデータパスを制御する
機能を持たせて、前記スキャン・パスと前記インタフェ
ース装置を介して前記コンピュータと前記データパスと
の間のデータの伝送を行うことを特徴とする演算処理シ
ステム。 - 【請求項６】 ＣＰＵコアを有する複数の集積回路と、
コンピュータと、これらの間のデータの伝送を媒介する
インタフェース装置とより構成された演算処理システム
であって、 前記複数の集積回路上の各ＣＰＵコアに対するスキャン
・パスを各集積回路上に構築して、 コンピュータは、前記スキャン・パスと前記インタフェ
ース装置を介して前記複数の集積回路上の各ＣＰＵコア
に対する制御用のコードを伝送することを特徴とする演
算処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013898A JP2001201543A (ja) | 2000-01-18 | 2000-01-18 | スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム |
| EP01300391A EP1130410A3 (en) | 2000-01-18 | 2001-01-17 | Scan path constructing program and method, and arithmetic processing system in which said scan paths are integrated |
| US09/764,499 US20020010886A1 (en) | 2000-01-18 | 2001-01-17 | Recording medium storing a program for constructing scan paths, scan path constructing method, and arithmetic processing system in which said scan paths are integrated |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013898A JP2001201543A (ja) | 2000-01-18 | 2000-01-18 | スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001201543A true JP2001201543A (ja) | 2001-07-27 |
Family
ID=18541430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013898A Withdrawn JP2001201543A (ja) | 2000-01-18 | 2000-01-18 | スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020010886A1 (ja) |
| EP (1) | EP1130410A3 (ja) |
| JP (1) | JP2001201543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519853A (ja) * | 2009-03-04 | 2012-08-30 | アルカテル−ルーセント | 複数のプロセッサを使用するシステム・テスティングの方法および装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553524B1 (en) | 2000-07-12 | 2003-04-22 | Hewlett Packard Development Company, L.P. | Method for automating validation of integrated circuit test logic |
| US7661129B2 (en) * | 2002-02-26 | 2010-02-09 | Citrix Systems, Inc. | Secure traversal of network components |
| US20060200715A1 (en) * | 2003-03-04 | 2006-09-07 | Koninklijke Philips Electronics N.V. | Automatically detecting and routing of test signals |
| US7240261B2 (en) * | 2003-12-09 | 2007-07-03 | International Business Machines Corporation | Scan chain diagnostics using logic paths |
| US7724684B2 (en) * | 2007-05-24 | 2010-05-25 | Modelware, Inc. | System and method for designing and implementing packet processing products |
| WO2008143622A1 (en) * | 2007-05-24 | 2008-11-27 | Modelware, Inc. | System and method for designing and implementing packet processing products |
| US8719649B2 (en) | 2009-03-04 | 2014-05-06 | Alcatel Lucent | Method and apparatus for deferred scheduling for JTAG systems |
| US8775884B2 (en) | 2009-03-04 | 2014-07-08 | Alcatel Lucent | Method and apparatus for position-based scheduling for JTAG systems |
| US8621301B2 (en) * | 2009-03-04 | 2013-12-31 | Alcatel Lucent | Method and apparatus for virtual in-circuit emulation |
| US9183105B2 (en) | 2013-02-04 | 2015-11-10 | Alcatel Lucent | Systems and methods for dynamic scan scheduling |
| EP2804008B1 (de) | 2013-05-15 | 2015-03-04 | Sick Ag | Sensor zur Überwachung und Verfahren zur Fehleraufdeckung |
| JP6478562B2 (ja) | 2013-11-07 | 2019-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6393590B2 (ja) | 2013-11-22 | 2018-09-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6444723B2 (ja) | 2014-01-09 | 2018-12-26 | 株式会社半導体エネルギー研究所 | 装置 |
| US9379713B2 (en) | 2014-01-17 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and driving method thereof |
| US9869716B2 (en) | 2014-02-07 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Device comprising programmable logic element |
| JP2015165226A (ja) | 2014-02-07 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 装置 |
| US10786080B1 (en) | 2019-12-06 | 2020-09-29 | Dooli Products, LLC | Anti-tipping mechanisms integrated into furniture |
| US10813456B1 (en) | 2019-12-06 | 2020-10-27 | Dooli Products, LLC | Furniture with incorporated anti-tipping mechanism |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345393A (en) * | 1990-08-22 | 1994-09-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit generator |
| US5550843A (en) * | 1994-04-01 | 1996-08-27 | Xilinx, Inc. | Programmable scan chain testing structure and method |
| JPH08278987A (ja) * | 1995-04-07 | 1996-10-22 | Fujitsu Ltd | 論理集積回路用設計装置 |
| US5703789A (en) * | 1995-12-29 | 1997-12-30 | Synopsys, Inc. | Test ready compiler for design for test synthesis |
| US5815405A (en) * | 1996-03-12 | 1998-09-29 | Xilinx, Inc. | Method and apparatus for converting a programmable logic device representation of a circuit into a second representation of the circuit |
| US5828579A (en) * | 1996-08-28 | 1998-10-27 | Synopsys, Inc. | Scan segment processing within hierarchical scan architecture for design for test applications |
| US5812561A (en) * | 1996-09-03 | 1998-09-22 | Motorola, Inc. | Scan based testing of an integrated circuit for compliance with timing specifications |
| US6158032A (en) * | 1998-03-27 | 2000-12-05 | International Business Machines Corporation | Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof |
| US6484280B1 (en) * | 1999-09-30 | 2002-11-19 | Agilent Technologies Inc. | Scan path test support |
| US6546514B1 (en) * | 1999-12-13 | 2003-04-08 | Koninklijke Philips Electronics N.V. | Integrated circuit analysis and design involving defective circuit element replacement on a netlist |
-
2000
- 2000-01-18 JP JP2000013898A patent/JP2001201543A/ja not_active Withdrawn
-
2001
- 2001-01-17 EP EP01300391A patent/EP1130410A3/en not_active Withdrawn
- 2001-01-17 US US09/764,499 patent/US20020010886A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519853A (ja) * | 2009-03-04 | 2012-08-30 | アルカテル−ルーセント | 複数のプロセッサを使用するシステム・テスティングの方法および装置 |
| JP2014067436A (ja) * | 2009-03-04 | 2014-04-17 | Alcatel-Lucent | 複数のプロセッサを使用するシステム・テスティングの方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1130410A3 (en) | 2004-04-14 |
| US20020010886A1 (en) | 2002-01-24 |
| EP1130410A2 (en) | 2001-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001201543A (ja) | スキャン・パス構築用プログラムを記録した記録媒体とスキャン・パスの構築方法及びこのスキャン・パスを組み込んだ演算処理システム | |
| US6701491B1 (en) | Input/output probing apparatus and input/output probing method using the same, and mixed emulation/simulation method based on it | |
| US7730353B2 (en) | Memory-based trigger generation scheme in an emulation environment | |
| US9053232B2 (en) | Method and apparatus for supporting a unified debug environment | |
| US20040130944A1 (en) | Programming flash memory via a boundary scan register | |
| JPH06208602A (ja) | 可検査性設計規則の検証方法 | |
| US7418681B2 (en) | Simulation system, simulation method and simulation program for verifying logic behavior of a semiconductor integrated circuit | |
| US7333909B1 (en) | Method of and circuit for verifying a data transfer protocol | |
| US9929734B2 (en) | Method for changing the configuration of a programmable logic module | |
| US9946823B2 (en) | Dynamic control of design clock generation in emulation | |
| JP2007292492A (ja) | 回路検証装置及び回路検証方法 | |
| US7584456B1 (en) | Method and apparatus for debugging embedded systems having read only memory | |
| US7036046B2 (en) | PLD debugging hub | |
| US20050055190A1 (en) | Circuit operation verification device and method | |
| KR100710972B1 (ko) | 혼합된 에뮬레이션과 시뮬레이션이 가능한 혼합 검증 장치및 이를 이용한 혼합 검증 방법 | |
| KR20010098444A (ko) | 신속 프로토타이핑을 위한 입출력 탐침방법 및 이를이용한 혼합검증 방법 | |
| Knittel et al. | Integrating logic analyzer functionality into VHDL designs | |
| JP7427000B2 (ja) | デジタル回路試験及び分析モジュール、システム及びそれの方法 | |
| KR20010114158A (ko) | 신속한 입출력탐침 장치 및 이를 이용한 입출력탐침방법과 이를 기반으로 하는 혼합 에뮬레이션/시뮬레이션방법 | |
| Majumdar et al. | Architecture for reliable scan-dump in the presence of multiple asynchronous clock domains in FPGA SOCs | |
| JP2001249826A (ja) | システムｌｓｉ開発支援システムとその開発支援用プログラムを記録した記録媒体 | |
| KR100345673B1 (ko) | 자기 진단 가능한 집적 회로 | |
| JP4573328B2 (ja) | 半導体デバイス、半導体設計装置および半導体設計方法 | |
| Haar | Design Reconstruction for Partial Reconfigurable FPGA Systems | |
| JP2000259441A (ja) | デバッグ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |