JP2001027987A

JP2001027987A - 方向性結合式メモリモジュール

Info

Publication number: JP2001027987A
Application number: JP2000126233A
Authority: JP
Inventors: Hideki Osaka; 英樹大坂; Toyohiko Komatsu; 豊彦小松; Takashi Tsunehiro; 隆司常広; Koichi Kimura; 光一木村; Susumu Hatano; 進波多野; Kazuya Ito; 和弥伊藤; Toshio Kanno; 利夫管野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-05-12
Filing date: 2000-04-20
Publication date: 2001-01-30
Anticipated expiration: 2020-04-20
Also published as: KR20010069192A; JP3820843B2; KR100348726B1; US6654270B2; TW490612B; US6438012B1; US20030007379A1

Abstract

(57)【要約】【課題】方向結合器が占める配線長がバス接続されるモ
ジュール間隔を決めており、これ以下にすることができ
なかった。そのため、メモリモジュール間の間隔が開い
ており高密度化できなかった。【解決手段】メモリバスに於いてコントローラからの引
出し配線メモリチップからの引出し配線とが形成する方
向性結合器をメモリモジュールに内蔵することでモジュ
ール間のピッチを狭くでき高密度実装が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置におい
てマルチプロセッサやメモリ等の素子間（例えばＣＭＯ
Ｓ等により構成されたデジタル回路間又はその機能ブロ
ック間）での信号伝送のための技術に関し、特に、複数
の素子が同一の伝送線に接続されデータ転送を行うバス
伝送の高速化技術に関する。特に、信号伝達に必要な信
号生成器（方向性結合器）を内蔵するメモリモジュール
に関する。

【０００２】

【従来の技術】多数のノードが接続され高速にデータを
転送するためのバス方式として特開平７−１４１０７９
の非接触バス配線があった。従来技術の基本方式を図３
に示す。従来技術では２ノード間のデータ転送をクロス
トークすなわち方向性結合器を用いて行っていた。すな
わち、バスマスタ１０−１とスレーブ１０−２〜１０−
８との間の転送を２線間すなわち配線１−１と１−２〜
１−８との間のクロストークを用いて転送する技術であ
る。従来技術はバスマスタ１０−１とスレーブ１０−２
〜１０−８との間の転送、すなわちメモリとメモリコン
トローラ間のデータ転送に適している。

【０００３】

【発明が解決しようとする課題】しかし、従来技術の特
開平７−１４１０７９では方向結合器が占める配線長が
モジュール間隔を決めていた。そのため、モジュールの
間隔を短縮するには方向性結合器の配線長を短くする必
要があるが、配線長の短縮は伝送の効率すなわち結合度
を下げる原因となるので、ある一定の間隔以下にするこ
とができなかった。そのため、メモリモジュール間の間
隔を狭くすることでメモリの高密度実装を行うことが第
１の課題である。

【０００４】第２の課題として、方向性結合器を用いた
ＲＴＺ(Return To Zero)方式の信号伝送に対して数個の
チップしか接続できない。即ち、方向性結合器で生成さ
れる信号レベルが小さいため、多数のチップを接続でき
ないという課題がある。具体的には、多数のチップを搭
載するとチップの持つ入力静電容量が多くなってＲＴＺ
信号レベルが低下してしまうため、更に、配線のための
分岐が生じ反射歪みが大きくなるため、上記の問題が生
じる。このように、方向性結合器を用いたバスでは多バ
ンク構成などの大容量メモリモジュールを構成できない
という課題がある。

【０００５】また、第３の課題として、高速データ伝送
において伝送速度が増すにつれて表皮効果など周波数依
存性のある効果により波形が鈍るという課題がある。こ
れはパルス波形の立上り、立下がりの肩の部分が鈍ると
いう現象で、この影響は、パルス波形をレシーバにて取
り込む際にスキューの増大となって現れる。すなわち、
レシーバに入力されるパルス波形の肩が鈍っているため
に、レシーバの基準電圧（Vref）を超え、または下回る
時間が増大し、結果としてレシーバの取り込み時間が増
大してスキューの増大の原因となる。

【０００６】表皮効果がパルスの肩を鈍らせる理由とし
て以下のように説明できる。

【０００７】高速パルスはその遷移（立上り・立ち下が
り）時間の逆数に応じて高周波成分を持つ。例えば、
遷移時間Ｔｒを持つパルスが持つ帯域（ｆｋｎｅｅ）は
次式で表される。

【０００８】

【数１】ｆknee＝0.35/Tr （数１）このため、１Ｇｂｐｓのパルスを伝送する場合、その３
０％が遷移時間とするとｆｋｎｅｅ＝０．３５／（０．
３［ｎｓ］）〜１ＧＨｚである。この時の表皮効果によ
る抵抗増加分を計算してみる。

【０００９】20 [℃]における銅の体積抵抗率ρは1.72
×１０^-8 [Ω・m]であり、標準的に用いられている基板
の配線（配線幅0.1 [mm]、配線厚み0.030[mm]）の場合
ではＤＣの抵抗値5.7［ｍΩ／ｍｍ］となる。又、表皮
効果による単位長さ当たりの抵抗は、

【００１０】

【数２】ｒ＝２．６×１０＾−６√ｆ［Ω／ｍｍ］（数２）であり、１ＧＨｚでは、

【００１１】

【数３】ｒ＝８２［ｍΩ／ｍｍ］（数３）となり、ＤＣの抵抗値６［ｍΩ／ｍｍ］と比べると、抵
抗は遷移時間では１３倍に増加している。ここで、記号
^はべき乗を表わす。

【００１２】すなわち、遷移時間のみ高抵抗となるので
これにより波形が鈍ることになる。これは高周波数ほど
抵抗成分が大きくなり立上り・立ち下がり時に影響が大
きいためである。これを克服する技術として、ドライバ
によって、遷移時（立上り・立下がり）のパルス波形を
急峻にする手法がある。例えば "Limits of Electrical
Signaling (Transmitter Equalization)";IEEE HOT in
terconnect V (1997,9/21-23),pp48にドライバ（transm
itter)のDAC(Digital Analog Converter)を用いた等化
器の方式が記載されている。この等化器では、ドライバ
によって、鈍り量に応じて逆に急峻に遷移波形を変化さ
せている。この技術を用いた場合では、ドライバ制御が
複雑になり、ＬＳＩに多数の素子を搭載することが難し
いかった。

【００１３】第４の課題として、複数のメモリモジュー
ルはメモリコントローラからみてそれぞれの実装位置が
近いか遠いかに応じて信号伝搬遅延時間差があった。そ
の結果、リードデータとライトデータに時間差が生じ
る。チップの配置場所によってデータの到達時間が異な
ることを補正するには、システム設計に非常な困難さを
もたらすため、この時間差を無くすことが課題である。

【００１４】

【課題を解決するための手段】第１の課題を解決するた
めの手段として、メモリコントローラからの配線（メイ
ンライン）をメモリモジュール内に取り込み、このメモ
リモジュール内のメインラインに対して方向結合器を形
成する。すなわち、マザーボードから方向性結合器をモ
ジュール内に移すことで、方向性結合器の長さに制限さ
れずにモジュール間のピッチをより短くでき高密度実装
が可能となる。

【００１５】第２の課題を解決するための手段として、
ＲＴＺ信号とＮＲＺ(Non Return Zero)信号を変換する
変換回路（トランシーバ）をメモリモジュール上に設け
て、メモリモジュールが搭載されるマザーボード上には
従来技術の方向性結合器を構成し、配線長が長いメモリ
コントローラとメモリモジュールとの間のデータの転送
は方向性結合器を用いて行い、メモリモジュールに配置
されたトランシーバによりＲＴＺ信号をＮＲＺ信号に復
調し、配線長の短いメモリモジュール内ではＮＲＺ信号
を用いてデータ転送することで、方向性結合器を用いた
バスにおいても多数のチップを接続でき、多バンク構成
などの大容量メモリモジュールを構成できる。

【００１６】第３の課題を解決するための手段として、
前方クロストークを生成できる方向性結合器をＴ字型に
構成して後方クロストーク成分と前方クロストーク成分
をＮＲＺ信号の遷移時間に重畳することにより、波形を
急峻にできるので表皮効果などの波形鈍りが補正され
る。その結果、ドライバに特別な制御を施す必要が無
く、ＬＳＩの構成が単純になる。

【００１７】第４の課題を解決するための手段として、
メモリコントローラからそれぞれ異なる位置に配置され
ている複数のメモリチップが同一の信号に方向性結合器
により接続されている配線を折り返し、リードサイクル
とライトサイクルとで折り返された配線の２つの終端部
との接続を切り換えることで、場所による遅延差を無く
すことができ、設計が容易になる。また、これを可能に
するために、上記の第３の課題を解決するための手段の
ように、Ｔ字型に方向性結合器を接続し、両方向に信号
が生成される特性を利用している。

【００１８】

【発明の実施の形態】第１の実施例を図１を用いて説明
する。

【００１９】メモリコントローラ(以下MC: Memory Cont
rollor)１０−１はメモリコントローラ制御機構を有す
るＬＳＩチップであり、メモリモジュール２−２〜２−
４にはメモリチップ１０−２〜１０−７が搭載されてい
る。図１はマザーボード１と呼ばれるプリント配線板(P
rinted Circuit Board)の断面であり、マザーボード１
にはＭＣ１０−１とメモリモジュール２−２〜２−４が
実装されている。そして、ＭＣ１０−１とメモリモジュ
ール２−２〜２−４内のメモリチップ１０−２〜１０−
７との間でデータ転送を可能とする配線を有している。
また、メモリモジュール２−２〜２−４はコネクタｄ２
〜ｄ４を介してマザーボードに接続されている。

【００２０】ＭＣ１０−１はメモリチップ１０−２〜１
０−７に対するデータの読み書き（リード・ライト）の
動作を行う。この読み書きのためのデータ転送用配線１
−１〜１−７の中で特にＭＣ１０−１に接続される配線
１−１をメインライン(mainline)と呼ぶ。

【００２１】配線１−１〜１−７は、それぞれ一方の端
をＭＣ１０−１ならびにメモリチップ１０−２〜１０−
７に接続され、他方の端は終端抵抗Ｒｔｔを介して終端
電圧Ｖｔｔに接続されている。この終端電圧Ｖｔｔに接
続されている終端抵抗Ｒｔｔを黒い四角（■）で表し
た。この終端抵抗はそれぞれ配線１−１〜１−７の持つ
配線特性インピーダンスとほとんど同じ値の抵抗値を持
つ。このため、配線１−１〜１−７からの信号はこの終
端部で吸収され反射が生じないよう動作する。

【００２２】ＭＣ１０−１とメモリチップ１０−２〜１
０−７間のデータ転送は反転した”Ｃ”字で表された方
向性結合器Ｃ２〜Ｃ７で行われる。この方向性結合器は
特開平７−１４１０７９記載のものと等価である。この
従来技術では、２ノード間のデータ転送を２並行配線間
の結合であるクロストーク（方向性結合器）を用いて行
っている。このため、ＭＣ（バスマスタ）１０−１とメ
モリチップ（バススレーブ）１０−２〜１０−７との間
の転送を２線間すなわち、メインライン１−１と配線１
−２〜１−７と間のクロストークを用いて転送する。こ
のクロストーク信号はドライブパルスのエッジに対して
生成され、ある時間後、終端電圧に戻る。この為、ドラ
イブ信号が矩形波であるＮＲＺ信号であれば方向性結合
器により生成される信号はＲＴＺ信号とみなされ、方向
性結合器はＮＲＺ信号からＲＴＺ信号への変換器として
動作する。

【００２３】モジュール２−２〜２−４内に於いて、方
向性結合器Ｃ２〜Ｃ７はそれぞれがメインライン１−１
の信号伝搬の方向に対して同じ向きになるように配線さ
れており、ＭＣ１とメモリチップ１−２〜１−７との間
のデータ転送が何れの結合器に於いても後方クロストー
クを用いて行われるよう配線されている。すなわち、モ
ジュール２−２〜２−４内の結合器Ｃ２，Ｃ４，Ｃ６
と、結合器Ｃ３，Ｃ５，Ｃ７とでは配線が反対方向であ
るがメインライン１−１上の信号伝搬方向に対する方向
は同じ後方となっており、結合器Ｃ２〜Ｃ７では何れに
於いても後方クロストークが生じるよう配置されてい
る。当然これは全てが前方クロストークを用いるように
構成しても良い。

【００２４】モジュール２−２の基板内にはメインライ
ン１−１とこれに結合する配線１−２、１−３があり、
これらがそれぞれメモリチップ１０−２、１０−３に接
続されている。同様にメモリモジュール２−３、２−４
内にもメインライン１−１と結合する配線１−４、１−
５と１−６、１−７が配線されている。メインライン１
−１はそれぞれのモジュール２−２〜２−４を接続する
ためのコネクタｄ２〜ｄ４を介してシリアル接続され終
端されている。

【００２５】メモリモジュール２−２〜２−４におい
て、メインライン１−１がコネクタｄ２〜ｄ４の信号ピ
ンを介して折り返すように配線されており、コネクタｄ
２〜ｄ４にはメインライン１−１用の信号ピンがそれぞ
れ１信号あたり２ピン（端子）有ることになる。また、
メインライン１−１の持つ特性インピーダンスは、マザ
ーボード１と各メモリモジュール２−２〜２−４とで同
じになるように構成されている。このため、マザーボー
ド１とメモリモジュール２−２〜２−４との間をシリア
ル配線されていてもインピーダンスの乱れによる反射歪
みは小さい。

【００２６】また、システムの構成によっては全てのメ
モリモジュールをコネクタに搭載する必要がない場合が
ある。例えば、出荷時には少ないメモリモジュールが搭
載された後で、システム拡張のためにメモリ搭載容量を
拡充する場合などがこれに当たる。

【００２７】メインライン１−１は各モジュール２−２
〜２−４をシリアルに配線しているため、メモリモジュ
ールが１枚でも無くなるとメインライン１−１は連続し
て接続されないことになりデータ転送ができなくなる。
これに対応するためには、メモリを搭載したモジュール
の替わりにメモリを搭載していないダミーの基板をコネ
クタに挿入すればよい。このダミー基板は端子配置がメ
モリモジュール２−２〜２−４と同じでかつ、メインラ
イン１−１が分断されないように２つピン間をモジュー
ル上の配線１−１と同じ特性インピーダンスを持つ配線
で接続させる。これによりメインライン１−１の配線を
途切れさせること無くＭＣ１０−１から終端抵抗まで接
続でき、どのモジュール位置に挿してもＭＣ１０−１と
メモリチップとの間のデータ転送を行うことが出来る。

【００２８】また、メモリモジュールは図２のように構
成されても良い。図２はメモリモジュール２−２がコネ
クタｄ２に接続された状態での断面図である。メモリモ
ジュール２−２の基板の表裏に搭載されたメモリチップ
１０−２、１０−３はメインライン１−１と結合器Ｃ
２、Ｃ３を構成する配線１−２、１−３に接続され、配
線１−２，１−３の他方の端は終端されている。

【００２９】多層基板で構成されたメモリモジュール２
−２の一方の信号層で、配線されたメインライン１−１
とメモリモジュール２−２が第１の結合器Ｃ２を構成
し、このメインライン１−１は結合器Ｃ２を構成した
後、ＶＩＡホ−ルを介して折り返され、他方の信号層で
メモリモジュール２−２内の第２の結合器Ｃ３を構成す
るように接続されている。これら２組の結合器Ｃ２，Ｃ
３は互いがノイズ源とならないようにグランド・電源層
で分離された層構成で配線されている。

【００３０】従来技術の特開平７−１４１０７９に於い
ては、図３のようにマザーボード１に搭載されるメモリ
モジュール２−２〜２−４の間隔（ピッチ）は方向性結
合器が連続して配置しているためこの結合器の長さ以下
には出来ないという課題があった。

【００３１】図１のように結合器をメモリモジュール２
−２内に設けたことで、マザーボード１に搭載されるメ
モリモジュール２−２〜２−４の間隔（ピッチ）を結合
器の長さと無関係にでき、システムにおける高密度実装
が可能となる。

【００３２】更に、マザーボード１の信号線用の層を低
減することができ、マザーボードの低コスト化を図るこ
とができる。

【００３３】本実施例ではメモリモジュールの枚数はモ
ジュール２−２〜２−４の３枚であるが、それ以上でも
それ以下でも良く、これはシステムの要件により異な
る。

【００３４】第２の実施例を図４を用いて説明する。

【００３５】本実施例は方向性結合器用のトランシーバ
を別部品としてメモリモジュール内に設けることで更に
メモリモジュールの搭載容量を増加させるものである。

【００３６】メモリコントローラ(以下MC: Memory Cont
roller)１０−１はメモリコントローラ制御機構を有す
るＬＳＩチップであり、メモリモジュール２−２〜２−
９にはメモリチップ１０−２〜１０−９が複数搭載され
ている。マザーボード１と呼ばれるプリント配線板(Pri
nted Circuit Board)には、ＭＣ１０−１とメモリモジ
ュール２−２〜２−９が実装され、ＭＣ１０−１とメモ
リモジュール２−２〜２−９内のメモリチップ１０−２
〜１０−９との間でデータを転送する配線を有してい
る。マザーボード１には方向性結合器Ｃ２〜Ｃ９が形成
され、これはメインライン１−１と配線１−２〜１−９
から構成されている。メモリモジュール２−２〜２−９
では、コネクタを介してマザーボード１からの配線１−
２〜１−９がそれぞれのトランシーバ３−２〜３−９ま
で配線されている。

【００３７】トランシーバ３−１〜３−９はドライバ６
ー２とレシーバ５ー１からなり、２種類のバッファ６ー
２（ドライバに含まれる）とバッファ５ー１（レシーバ
に含まれる）の出力制御を行う方向制御機能を有する。
図４では、バッファ６ー２は三角形で示され、バッファ
５ー１は底辺が２本有る三角形で示されている。

【００３８】方向性結合器Ｃ２〜Ｃ９はドライブパルス
に応じたクロストークを生成する。

【００３９】バッファ６ー２は通常のディジタル信号
（矩形パルス）であるＮＲＺ（Non Return to Zero)信
号を入力し、これをＮＲＺ信号で出力する。方向性結合
器Ｃ２〜Ｃ９によりＮＲＺ信号からＲＴＺ（Return To
Zero）信号へ変換された信号を、バッファ５−１は元の
ディジタル信号であるＮＲＺ信号へ復調する。すなわ
ち、ＲＴＺ信号からＮＲＺ信号へ変換する作用をする。

【００４０】メモリモジュール２−１はメモリコントロ
ーラ１０−１とトランシーバ３−１を有する。メモリモ
ジュール２−２〜２−9にはメモリチップがそれぞれ複
数搭載されており、これらモジュール２−１〜２−9は
マザーボード１上にコネクタを介して配置されている。

【００４１】メインライン１−１はトランシーバ３−１
から配線され、方向性結合器を構成しており、他方の端
を終端電圧Ｖｔｔに整合終端されている。方向性結合器
Ｃ２〜Ｃ９では、メモリモジュール２−２〜２−9内の
トランシーバ３−２〜３−９から引き出された配線がメ
インライン１−１と共に結合器を成している。これらの
配線はメインライン１−１と同様に終端電圧Ｖｔｔに整
合終端されている。メインライン１−１は図１のように
モジュール内に折り返され平行結合器を構成しても良
い。

【００４２】メモリモジュール２−２〜２−９内の配線
２０−２〜２０−９はそれぞれトランシーバ３−２〜３
−９と各メモリチップとを接続する配線である。図１の
実施例では、方向性結合器で生成される信号レベルが小
さいので多数のチップを接続できないため、方向性結合
器１つに対して１つのチップしか接続していない。即
ち、図１の実施例では、多数のチップを搭載するとチッ
プの持つ入力静電容量が多くなってＲＴＺ信号レベルが
低下してしまい、更に、配線のための分岐が生じて反射
歪みが大きくなるため、上記の問題が生じる。これに対
して、本実施例では、トランシーバ３−２〜３−９を介
して多数のメモリチップが接続されていても、配線２０
−２〜２０−９は信号振幅の大きなＮＲＺ信号に復調さ
れており、各メモリチップを高速にドライブできる。こ
のように、本実施例では、１信号当たりの接続メモリチ
ップ個数を増大させる多バンク構成が可能である。

【００４３】ＭＣ１０−１はメモリのリード、ライトの
状態に応じて、信号伝達方向を制御するリードライト
（Ｒ／Ｗ）信号をトランシーバ３−１〜３−９へ送出す
る。このリードライト信号を、メモリチップに対するリ
ード・ライト信号と兼用しても良い。図４でリード・ラ
イト信号Ｒ／Ｗは全てのチップに接続されているが、Ｍ
Ｃ１０−１ドライバのファンアウトとＲ／Ｗ信号の動作
周波数を考慮して、ファンアウトが多い場合はトランシ
ーバを追加してもよい。本実施例の場合のトランシーバ
は動作周波数が低いのでＮＲＺからＮＲＺの伝達でよ
い。

【００４４】ＭＣ１０−１からメモリチップにデータを
書き込む場合（ライト動作）、以下の動作が行われる。

【００４５】まず、ＭＣ１０−１はＲ／Ｗ信号をWrite
モードにし、トランシーバ３−１内のバッファ６ー２を
イネーブルにし、バッファ５−１をディセーブルにす
る。逆に、メモリモジュール２−２〜２−９内のトラン
シーバ３−２〜３−９に内蔵されているバッファ６−２
をディセーブルにし、バッファ５−１をアクティブにす
る。このようにすることで、ＭＣ１０−１から各メモリ
に対し書き込みの準備ができる。

【００４６】バンク・ＲＡＳ(Raw Address Strobe)／Ｃ
ＡＳ(Column Address Strobe)アドレスを送信し書き込
みが準備できた後、ＭＣ１０−１はディジタル（ＮＲ
Ｚ）のデータを送出する。送出されたＮＲＺ信号は結合
器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メモリモジュー
ル２−２〜２−９内のトランシーバ３−２〜３−９に伝
達される。伝達されたＲＴＺ信号はトランシーバ３−２
〜３−９内のそれぞれのバッファ５−１でＲＴＺ信号か
らＮＲＺ信号に復調され、バス２０−２〜２０−９を介
してメモリチップにデータが伝えられ、これをメモリに
書き込むことでライト動作が完了する。

【００４７】ＭＣ１０−１へデータを読み込む場合（リ
ード動作）は反対に、以下の動作が行われる。

【００４８】まず、ＭＣ１０−１はＲ／Ｗ信号をreadモ
ードにし、トランシーバ３−１内のバッファ５ー１をイ
ネーブルにし、バッファ６ー２をディセーブルにする。
逆に、メモリモジュール２−２〜２−４内のトランシー
バ３−２〜３−９に内蔵されているバッファ５ー１をデ
ィセーブルにし、バッフ６ー２をイネーブルにする。こ
のようにすることで、各メモリからＭＣ１０−１に対し
読み込みの準備ができる。

【００４９】チップセレクト信号（ＣＳ）で選択された
メモリはバンク・ＲＡＳ／ＣＡＳアドレスを受信してリ
ードデータの準備できた後、選択されたメモリから矩形
波のＮＲＺ信号が送出される。伝達されたＮＲＺ信号は
トランシーバ３−２〜３−９内のそれぞれのバッファ６
−２でＮＲＺ信号のまま送出され、結合器Ｃ２〜Ｃ９で
ＲＴＺ信号に変換される。このＲＴＺ信号は、メインラ
イン１ー１にＭＣ１０−１の方向に伝搬される。伝達さ
れたＲＴＺ信号は、トランシーバ３−１内のバッファ５
−１でＲＴＺ信号からＮＲＺ信号に復調され、ＭＣ１０
−１にデータが伝えられ、このデータをＭＣ１０−１が
読み込むことでリード動作が完了する。

【００５０】また、トランシーバ３−２〜３−９はＲ／
Ｗ信号ばかりでなくＣＳ信号と組み合わせて生成しても
よい。すなわち、リードアクセスするメモリに対してＣ
Ｓ信号を生成するため、このリードアクセス対応メモリ
以外のトランシーバをイネーブルにする必要はない。こ
のため、リードアクセス対象のメモリあるいは当該メモ
リが搭載されているメモリモジュールのトランシーバの
方向制御のみを行い、他はディセーブルにしておけばよ
い。当然、ライト時においても同様で、このようにする
ことで対象メモリ以外のアクセス信号が無くなるので消
費電力を下げられる。

【００５１】ここで、リード・ライト時に先立ちアドレ
スやリード・ライト状態を決めておくことは言うまでも
ない。

【００５２】このように、メモリコントローラモジュー
ル内にトランシーバ３−１を有し、トランシーバ３−１
が方向性結合器Ｃ２〜Ｃ９と組み合わされて低歪みで高
速なデータ転送が可能となるため、ＭＣ１０−１は全て
の信号をＮＲＺで高速に送受信できる。これにより、レ
シーバにＲＴＺ信号復調用の特別な回路を設ける必要が
なく、ＮＲＺ信号転送用のドライバレシーバしか持たな
いメモリコントローラを接続できる。また、メモリコン
トローラをモジュール形式にすることにより、メインラ
イン１−１に直接接続できるＲＴＺレシーバを有するメ
モリコントローラを接続することもできる。これによ
り、システムの構成を柔軟にできる。

【００５３】また、メモリモジュール内にトランシーバ
３−２〜３−９を有しているので、トランシーバ３−２
〜３−９が方向性結合器Ｃ２〜Ｃ９と組み合わされて低
歪みでかつ高速にＭＣ１０−１とのデータ転送が可能で
ある。更に、本実施例の構成によって、メモリチップに
従来のＮＲＺ信号のみのインタフェースを持たせるだけ
で、多数のチップを接続できる。更に、メモリモジュー
ル２−２内のデータバスは一般にメインライン１−１に
比べて短いので高速動作が可能であり、配線が長いメモ
リモジュール間は方向性結合器を用いたＮＲＺからＲＴ
Ｚ信号へ変換する転送を行ない、配線の短いメモリモジ
ュール内ではＮＲＺ信号転送を行ない、両者を使い分け
ることで両者とも高速動作でき、システムとしてコスト
と性能を両立できる。

【００５４】また、トランシーバを選択的に用いること
で方向性結合器を用いたＲＴＺ(Return To Zero)方式の
信号伝送用に設計されたＬＳＩとＮＲＺ(None Return T
o Zero)用に設計されたＬＳＩとを同じバス上に配置し
た場合の信号レベルの互換を取ることもできる。

【００５５】このように、本実施例によれば、メモリモ
ジュール内にメモリチップを多数搭載することができる
のでメモリシステムの大容量化・高密度化が可能であ
る。

【００５６】次に、第３の実施例を図５を用いて説明す
る。

【００５７】先に述べたように、高速データ伝送におい
て伝送速度が増すにつれて表皮効果などの周波数依存性
のある効果により波形歪みが増大するという課題があ
る。これを克服する技術として、ドライバによって遷移
時（立上り・立下がり）のパルス波形を急峻にする技術
もあるがドライバの構成・制御が複雑である。このよう
なパルス波形の整形をドライバでなく結合器により行う
ことが本実施例の目的である。

【００５８】図５はＭＣ１０−１とデータ信号を送受信
するメモリチップ１０−２〜１０−４とを接続するメモ
リバスを示している。ＭＣ１０−１からのメインライン
１−１と、メモリモジュール２−２に搭載されたメモリ
１０−２からの引き出し配線１０−２とでＴ字型の方向
性結合器Ｔ１を構成している。Ｔ字型の方向性結合器Ｔ
１は後で説明するように遷移時の波形を急峻にする機能
を有している。Ｔ字型結合器Ｔ２，Ｔ３も同様な機能を
有している。

【００５９】メモリモジュール２−２，２−４におい
て、Ｔ字型配線１−２，１−３，１−４の両端が終端さ
れている。また、メインライン１−１は端子ａ１からａ
２へモジュール２−２内を分岐なしに配線されている。
メインライン１−１は、端子ａ２から、図５には記載さ
れていないマザーボード上でメモリモジュール２−３の
端子ａ３に接続され、同様にモジュール２−３、２−４
内の各端子ａ４，ａ５，ａ６を介して最終的に終端され
ている。

【００６０】このＴ字型結合器の動作原理を図６、図７
を用いて説明する。

【００６１】図６は図５のライト動作の説明図であり、
図７はリード動作の説明図である。

【００６２】図６、７に示した白抜きの箱は伝送線路を
示している。メインライン１−１に対応する配線は伝送
線Ｌ１，Ｌ２，Ｌ３，Ｌ４からなり、配線１−２に対応
する配線は伝送線Ｌ５，Ｌ６，Ｌ７からなる。伝送線Ｌ
２とＬ５が結合器C1を形成し、伝送線L３とＬ６が結合
器Ｃ２を形成している。

【００６３】点線で示されたＴ字型結合器Ｔ１は、互い
に接続された２つの結合器Ｃ１とＣ２と、これらの引き
出し用の伝送線Ｌ７を有する部分からなる。

【００６４】結合器Ｔ１の各端子は結合器の裸の（真
の）電気特性を明らかにする目的で終端電源Ｖｔｔに終
端抵抗ｒｔｔを介して接続され、これにより各点での伝
送路の反射がない。

【００６５】ライト動作では、図５のＭＣ１０−１のド
ライバは、図６ではパルス源（ｖｐｕｌｓｅ）、その内
部抵抗ｒｄ及びＭＣ１０−１が持つ静電容量Ｃp１から
なる等価回路として表現されている。また、図５のメモ
リ１０−２のレシーバは、図６ではノードｓ５に接続さ
れた静電容量Ｃp５と抵抗ｒｓで表現されている。ま
た、リード動作では、ＭＣ１０−１のレシーバは、図７
ではノードｄ１に接続された静電容量Ｃp１と抵抗ｒｄ
で表現され、メモリ１０−２のドライバはパルス源、そ
の内部抵抗ｒｓ及び等価容量Ｃp５で表現されている。

【００６６】図６、７のＴ字型結合器の特性を明らかに
するために回路シミュレーションを行った。

【００６７】各点での信号波形を図８と図９に示す。

【００６８】回路シミュレーションにはＳＰＩＣＥ（Si
mulation Program for IntegratedCircuit Emphasis）
を用いた。ただし、使用したＳＰＩＣＥでは表皮効果が
扱えないので表皮効果のない波形すなわち、波形の鈍り
がない状態を模擬している。実際は表皮効果がこのシミ
ュレーション結果に重畳されることになり、その結果、
一般的には信号波形の肩が減衰する、あるいは鈍る。

【００６９】図８は図６に対応したリード動作での各点
（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形であり、図９
は図７に対応したライト動作での各点（ｄ１，ｄ４，ｓ
１，ｓ４，ｓ５）の波形である。図８、及び図９はドラ
イブ位置が異なるのみで他の回路の定数は同じである。

【００７０】図８では、ドライブ位置は図６のノード
（点）ｄ１である。波形の観測点はドライブ点ｄ１、メ
インライン１−１の終端点ｄ４、ｒｓの入力端ｓ５と結
合器の両側終端部ｓ１，ｓ４である。

【００７１】各パラメータはそれぞれ以下の通りであ
る。

【００７２】終端抵抗値 rtt = 50［Ω］等価入力容量 c1 = 3［pF］等価入力容量 c5 = 3［pF］終端電源電圧 vtt = 1.0［Ｖ］点ｓ５の内部インピーダンス rs = 50［Ω］ vpulse内部インピーダンス rd = 50［Ω］遷移時間 tr = 0.2［nｓ］メインライン１−１の引出し線(Ｌ１)の伝搬遅延時間 tpd1 = 216 [ps] メインライン１−１の引出し線(Ｌ２)の伝搬遅延時間 tpd2 = 360 [ps] Ｔ字型線路１−２の引出し線Ｌ７) の伝搬遅延時間 tpd5 = 216 [ps] メインライン１−１の線路(Ｌ１)のインピーダンス z1 = 50［Ω］メインライン１−１の線路(Ｌ２) z2 = 50［Ω］Ｔ字型線路１−２の引出し線(Ｌ７) z5 = 25［Ω］結合器(coupler1,coupler2)のモデルパラメータは以下
の通りである。

【００７３】 r11=1m ［Ω／ｍ］Ｌ11=361.3n ［Ｈ／ｍ］ r22=1m ［Ω／ｍ］Ｌ22=361.3n ［Ｈ／ｍ］Ｌ12=050n［Ｈ／ｍ］ cr1=144.5p ［Ｆ／ｍ］ cr2=144.5p ［Ｆ／ｍ］ c12=40.p ［Ｆ／ｍ］ここで、ｒ１１，ｒ２２は単位長さ当たりの配線抵抗、
Ｌ１１，Ｌ２２は配線の単位長さ当たりの自己インダク
タンス、ＣＲ１，ＣＲ２はは配線の単位長さ当たりの自
己キャパシタンス、Ｌ１２，Ｃ１２はそれぞれ単位長さ
当たりの相互インダクタンスと相互キャパシタンスであ
る。

【００７４】図８においてノードｄ１は送信信号波形、
ノードｄ４はメインライン１−１の終端抵抗位置での波
形、ｓ１，ｓ４，ｓ５はＴ字型結合器Ｔ１の各点の波形
である。図８では、受信波形はｓ５の太い実線で書かれ
た波形であり、遷移時に急峻になる鋭い波形であること
がわかる。この波形を用いることにより表皮効果などの
信号波形の肩の減衰を補正できる。

【００７５】同様に、図９は図７に対応するリード動作
の波形であり、ノードｓ５からの送信波形はＮＲＺの矩
形波形であり、受信ノードｄ１の波形は図８と同様に遷
移時間に急峻になる鋭い波形である。この波形を用いる
ことにより表皮効果などの信号波形の肩の減衰を補正で
きる。

【００７６】次に、波形が急峻にできる理由を図１０，
及び図１１を用いて説明する。

【００７７】図１０（１）はライトデータの波形、例え
ば、図６のｖｐｕｌｓｅ或いは図５のＭＣ１０−１から
のＮＲＺ信号波形を示す。この信号がメインライン１−
１を伝搬し、Ｔ１時間後、結合器Ｃ１とＣ２の接続点
（分岐点）に対応するメインライン１−１上の位置に到
達するとする。この到達時刻に結合器Ｃ１で生成される
信号が図１０（２）に示す波形となり、この波形は結合
器Ｃ１がＭＳＬ(Micro Strip Line)の場合、前方クロス
トーク（FWXT:Forward Crosstalk)として生じる。図１
０（２）に示す波形は、ＭＣ１０−１の出力波形の立上
り時間（Ｔａ）と同程度のパルス幅を持つ。図１０
（２）のＦＷＸＴはメインライン１−１上を伝搬するパ
ルスと併走する性質を持ち、メインライン１−１上の伝
送線Ｌ２とＬ３との接続点に到達するのと同時刻に配線
１−２の分岐点である伝送線Ｌ５とＬ６との接続点にク
ロストークとして生じる。なお、結合器がＳＬ(Strip L
ine)の場合は結合係数がゼロなのでＦＷＸＴは生じな
い。

【００７８】更に、メインライン１−１上のＮＲＺ信号
は終端に向かって伝送線Ｌ３上を無反射で伝搬するが、
この伝搬パルスが結合器Ｃ２に後方クロストーク（ＢＷ
ＸＴ：Backward Crosstalk)を生じさせる。このクロス
トーク波形を図１０（３）に示す。このクロストーク波
形は結合器Ｃ２の配線長を往復伝搬する時間幅だけ続
く。

【００７９】具体的には、結合器がガラスエポキシ系プ
リント基板の中に構成されている場合、比誘電率はおお
よそεｒ＝４．６なので、結合長が３０［ｍｍ］の場
合、パルスの伝搬速度を７．１５［ｐｓ／ｍｍ］（＝√
（比誘電率＝４．６）／光速）を掛けると、往復の伝搬
遅延時間は４２９［ｐｓ］となる。

【００８０】図５の配線１−２の分岐点では結合器Ｃ１
で生じた前方クロストークと結合器Ｃ２で生じた後方ク
ロストーク信号とが重畳される。重畳された波形を図１
０（４）に示す。この重畳された波形は、図５のメモリ
チップ１０−２に伝搬する。

【００８１】表皮効果は波形の肩が鈍る現象であり、こ
の波形鈍りを打ち消すにはパルスの立上りをオーバーシ
ュートによって急峻にすればよく、まさに図１０（４）
に示す波形はその通りになっている。図１０には、図５
に於いてＭＣ１０−１からチップ１０−２のデータ転送
に関する波形を示したが、同様にチップ１０−２からＭ
Ｃ１０−１へのデータ転送に対しても同じ波形が生成さ
れる。これを図１１を用いて説明する。

【００８２】図１１（１）はチップ１０−２からのＮＲ
Ｚ信号を示す。この信号が配線１−２の分岐点に到達し
た後、結合器Ｃ１（Ｌ５）とＣ２（Ｌ６）の両方に進行
する。その後、図１０に示した波形生成プロセスが逆方
向に生じる。図１１（２）はＭＣ１０−１側、即ち図７
のノードｄ１における電圧波形を示す。ここで、結合器
Ｃ１によって生成されたＦＷＸＴが、伝送線Ｌ５を伝送
するパルス波形と併走し、パルス振幅を増大させながら
伝送線Ｌ２を進行する。他方、結合器Ｃ２によって生成
されたＢＷＸＴは、配線１−２の分岐点にパルスが入力
したと同時刻に生成され、生成されたＢＷＸＴは伝送線
Ｌ２を進行する。このパルス幅は図１０に示した時間と
同じＴｂ時間である。この結合器Ｃ１で生成された前方
クロストークと結合器Ｃ２で生成された後方クロストー
クは伝送線Ｌ２を同時刻に進行し、結果として、図１１
（２）に示す波形となる。図１１（２）に示す波形は、
ＭＣ１０−１のドライブの場合における図１０（４）の
波形と同じである。逆に、図７のノードｄ４側の波形は
図１１（３）のようになる。図１１（３）に示す波形
は、到達時間以外は図１１（２）と同じ波形である。な
ぜならば、メインライン１−１に生じるＢＷＸＴとＦＷ
ＸＴは、ＭＣ１０−１とは反対に結合器Ｃ２とＣ１でそ
れぞれ生成されるが、そのクロストークの生成過程は同
じためである。

【００８３】以上のように、Ｔ字型の結合器を用いた場
合、遷移時間のみエッジが急峻に立ち上がる（オーバー
シュート）にも関わらず、結合器Ｃ２のみ用いていた場
合と同じパルス幅を持ち、パルス幅が太くならない。す
なわち、Ｔ字型結合器を用いても表皮効果による波形鈍
りを補正できると同時に結合器Ｃ２のみ用いた場合と同
じパルス幅が保たれるので高速動作を低下させることは
ない。

【００８４】このオーバーシュート分はＦＷＸＴで生じ
ているので、Micro Strip Lineを結合器に選ぶべきであ
る。また、ＦＷＸＴに於いても基板の構成によってはそ
の前方クロストーク係数が正であったり負であったりす
るので正になるように基板の配線構造を選ぶことが重要
である。

【００８５】このように動作するので、図５のメモリシ
ステムでは、ＭＣ１０−１とメモリチップ１０−２〜１
０−４との間で、Ｔ字型結合器Ｔ１〜Ｔ３で生成される
オーバシュートによって、表皮効果による波形鈍りを補
正できるのでより高速化できる。

【００８６】次に、第４の実施例を図１２を用いて説明
する。

【００８７】本実施例の目的は、第１の実施例の高密度
メモリ搭載の他に、高速データ転送に不可欠なデータ取
り込みタイミング設計を簡単にすることを目的としてい
る。

【００８８】メモリコントローラ（ＭＣ）１０−１は、
メモリチップ１０−２〜１０−５に対してリード信号・
ライト信号とクロック信号を送受信している。メインラ
イン７ー１はクロック信号用である。メインライン７−
１と結合したＴ字型結合器７−２〜７−５は、メモリチ
ップ１０−２〜１０−５にそれぞれ接続され、Ｔ字型結
合器の両端は整合終端されている。

【００８９】ＭＣ１０−１からクロック信号ＣＬＫｏｕ
ｔがＭＣ１０−１内のクロック位相φに同期して出力さ
れ、メインライン７−１を通ってＭＣ１０−１のクロッ
ク入力信号ＣＬＫｉｎに再入力される。メインライン７
−１はＭＣ１０−１の近くでその両端が終端されてお
り、この端部での反射はほとんどない。

【００９０】また、リード・ライトのデータ信号はＭＣ
１０−１から出力され、スイッチ９によりライト時はWr
ite方向へ、リード時はRead方向に低インピーダンスで
接続される。スイッチ９のｗｒｉｔｅ，ｒｅａｄ信号端
子はデータ用のメインライン８−１に接続され、データ
用のメインライン８ー１はその両端で終端されている。
クロック信号と同様に、データ信号もＴ字型結合器８ー
２〜８ー５によりメモリチップ１０−２〜１０−５にそ
れぞれ結合されている。

【００９１】ここで、図１２にはＣＬＫ信号とデータ信
号のみを示したが、その他の信号、例えばアドレス信
号、制御信号、又はチップセレクト信号などのようにチ
ップに対して書き込むだけの信号に対してはスイッチ９
の様な切替え器は不要である。

【００９２】ＭＣ１０−１からデータを書き込む場合
（ライト動作）、以下の動作が行われる。

【００９３】まず、ＭＣ１０−１はスイッチ９を制御し
てWrite側に切り換えておく。このようにすることで、
ＭＣ１０−１から各メモリに対する書き込みの準備がで
きる。バンク・ＲＡＳ／ＣＡＳアドレスを送信して書き
込みが準備できた後、ＭＣ１０−１はＮＲＺのライトデ
ータをクロックφと同期して送出する。

【００９４】送出されたクロックとライトデータのＮＲ
Ｚ信号はそれぞれのＴ字型結合器でＲＴＺ信号に変換さ
れ、これらＲＴＺ信号が同位相でメモリチップ１０−２
〜１０−５に伝達されるように上記２つのメインライン
が配置・配線されている。ここで、位相とはクロック信
号とデータ信号の信号波形の時間差であり、同位相とは
信号の到達時間差がリード／ライト動作では無視できる
ほど小さいことを言う。

【００９５】同位相で信号を伝達する配置・配線のため
に、クロック信号のメインライン７−１もデータ信号の
メインライン８−１も同型で折り返されており、これら
の折り返された配線に対してそれぞれＴ字型結合器７−
２〜７−５と８−２〜８−５とが、ＭＣ１０−１に対し
て同じ伝搬遅延時間を持つように形成されている。

【００９６】例えば、ＭＣ１０−１に近いチップ１０−
２へは、クロック信号もデータ信号もそのデータ伝搬遅
延時間は短いが、クロック信号もデータ信号もその伝搬
遅延時間は同じであるため位相差は無視できる。同様
に、ＭＣ１０−１から最も伝搬時間が長いチップ１０−
３に対しても、クロック信号もデータ信号もその伝搬遅
延時間は同じであるため位相差は無視できる。

【００９７】メモリチップ１０−２〜１０−５にはクロ
ック信号とライトデータ信号とが同位相で入力されるの
で、メモリ１０−２〜１０−５はクロック信号を用いて
データをラッチすることができる。これによりメモリに
データ書き込むことでライト動作が完了する。

【００９８】ＭＣ１０−１からデータを読み出す場合
（リード動作）、以下の動作が行われる。

【００９９】まず、ＭＣ１０−１はＲ／Ｗ信号をreadモ
ードにする。バンク・ＲＡＳ／ＣＡＳアドレスを送信し
て読み込みが準備できた後、アドレス指定されたメモリ
からディジタル（ＮＲＺ）のリードデータがクロック信
号に同期して送出される。クロック信号は折り返された
メインライン７−１を通ってＭＣ１０−１に再入力され
る。リードデータ信号として、Ｔ字型結合器によりメイ
ンライン８−１にＲＴＺ信号が伝達される。この時、Ｔ
字型結合器のメインライン側には図９、及び図１１で示
したように両側に同じ波形が生成される。この生成され
たＲＴＺ信号はメインラインの時計回り、反時計回りの
両方向に伝搬する。スイッチ９はリード側に切り換えら
れているのでＭＣ１０−１には時計回りのＲＴＺ信号が
伝達されることになる。この時のデータ信号とクロック
信号との位相差はどのメモリチップ１０−２〜１０−９
でも同じである。

【０１００】同位相になる理由として、クロック信号の
メインライン７−１もデータ信号のメインライン８−１
も同じように折り返されており、更に、クロック信号と
データ信号に対応するそれぞれのＴ字型結合器７−２〜
７−５と８−２〜８−５とがＭＣ１０−１に対して同じ
伝搬遅延時間を持つようにそれぞれのメインラインに対
して配線されているためである。すなわち、メモリがＭ
Ｃ１０−１に対し到達時間が近い位置に有る場合は、リ
ードデータも早い時刻に送信されるがメインライン８−
１上での伝搬遅延時間は長くなり、結局、このメモリか
らのデータがＭＣ１０−１に到達する時間は、ＭＣ１０
−１から出力されたクロック信号が伝搬して戻ってくる
時間とほぼ同じである。逆に、メモリがＭＣ１０−１に
対し到達時間が遠い位置に有る場合は、リードデータも
遅い時刻に送信されるがメインライン８−１上での伝搬
遅延時間は短かくなり、この場合も、このメモリからの
データがＭＣ１０−１に到達する時間は、クロック信号
が伝搬して戻ってくる時間とほぼ同じである。つまり、
メモリチップはＭＣ１０−１に対し伝搬遅延時間が近い
場合も遠い場合もＭＣ１０−１に対し同時刻にリードデ
ータは到着することになる。このため、ＭＣ１０−１内
では戻ってきたクロック信号ＣＬＫｉｎを用いれば、ど
の位置のメモリチップからのリードデータであっても同
位相でラッチすることができることになり、データタイ
ミングに掛かる設計が大幅に容易になる。

【０１０１】メモリチップ１０−２〜１０−９からのラ
イトデータ信号はＭＣ１０−１が送信したクロック信号
と同位相差でＭＣ１０−１に再入力されるので、ＭＣ１
０−１はクロック信号（ＣＬＫｉｎ信号）を用いてデー
タをラッチすることができる。これによりメモリからの
データを読み込むことでライト動作が完了する。

【０１０２】上記の動作を実現することが出来る大きな
要因は、方向性結合器７ー２〜７ー５あるいは８ー２〜
８ー５によりインピーダンスの乱れが無く信号を伝送で
きる機能と、Ｔ字型結合器により前方にも後方にも同じ
パルスを送出できる機能を実現しているためである。す
なわち、Ｌ字型の結合器Ｃ１あるいはＣ２だけではこの
位相を合わせることができない。

【０１０３】上記の２つの機能により、方向性結合器を
用いた場合でも折り返し配線とリード・ライト信号切替
えによってメモリシステムに於けるデータのライトリー
ドのタイミングを揃えることで高速動作が可能になり、
メモリモジュール内に方向性結合器を形成することによ
り高密度実装を実現でき、更に、Ｔ字型結合器を用いる
ことで遷移時間パルスを急峻にできるので表皮効果など
の波形歪みに対しても有効に高速動作が可能になる。

【０１０４】次に、本実施例の更なる応用例を図１３を
用いて示す。

【０１０５】図１３は図１２に比べて、ＭＣ１０−１の
データ用の信号回路が異なる。図１３では、ライトデー
タとリードデータ用のインタフェース回路を分けて、そ
れぞれがドライバ及びレシーバを有する実施例を示す。
図１３では、ライトデータ送出用のドライバとリードデ
ータ受信用のレシーバの内部インピーダンスはメインラ
イン８ー１の特性インピーダンスＺｏと同じであり、Ｍ
Ｃ１０−１の端子に於いて信号の反射波はない。図１３
の構成により、図１２と同じようにリード・ライトデー
タのタイミングが揃い、パルス遷移を急峻にでき、高密
度実装を実現できる上に、データ用の終端抵抗とスイッ
チ９を無くすことができ低価格化を実現できる。

【０１０６】次に、Ｔ字型結合器を用いた別の実施例を
図１４を用いて説明する。

【０１０７】本実施例が図１３の実施例と異なるのは、
ＣＬＫ信号の変わりにストローブ信号（ＤＱＳ）を用い
てデータの送受信を行う点である。

【０１０８】ＤＱＳ信号はＭＣ１０−１の内部クロック
信号φに同期してデータライト時に送出される。このＤ
ＱＳ信号を用いて、メモリチップ１０−２〜１０−５
は、メインライン８−１に結合したＴ字型結合器８−２
〜８−５で生成されたライトデータ（ＤＱ信号）をラッ
チする。先の実施例と同様に、ＤＱＳ信号とＤＱ信号の
伝搬位相差がどのチップ１０−２〜１０−５でも同じで
あるため、上記の動作が可能である。

【０１０９】リードデータに対しては、各チップからの
リードデータ（ＤＱ）は結合器とメインライン８ー１と
を介してＭＣ１０−１に入力される。それと同時に、リ
ードデータを送出したメモリチップからはストローブ信
号（ＤＱＳ）も送出される。その結果、メモリチップ１
０−２〜１０−５のＭＣ１０−１に対する遅延時間が異
なるような配置に対してもリードデータ（ＤＱ）とスト
ローブ信号（ＤＱＳ）信号の位相差が等しいので、ＭＣ
１０−１ではＤＱＳ信号によりリードデータＤＱをラッ
チすることができる。すなわち、配線を折り返さない場
合でもリードデータをタイミングを揃えて取り込むこと
ができる。

【０１１０】次に、方向性結合器を用いたデータ転送に
好適なメモリチップの内部ブロック図を図１５に示す。

【０１１１】図１５に示すメモリチップでは、メモリブ
ロック２１にデータを格納、或いは読み出しを行うため
のアドレスの指定をＡＤＤ信号、ＲＡＳ，ＣＡＳ，ＣＳ
信号で行う。データはセンスアンプから読み出される
が、リードデータはData Output Registerにバッファリ
ングされた後、ドライバ６を介して出力される。また、
ライトデータはレシーバ５を介して入力されData Input
Registerにバッファリングされた後メモリブロックに
格納される。

【０１１２】図１５のレシーバ５は、ＲＴＺ信号をＮＲ
Ｚ信号に変換する復調回路を有している。また、従来の
ＮＲＺ信号を入力するためのレシーバも内蔵し、これを
メタルオプションとして持つことにより低コストにメモ
リの対応インタフェースを増やすことができるというメ
リットがある。

【０１１３】データ信号（ＤＱ）と同様にストローブ信
号（ＤＱＳ）に対してもレシーバにＲＴＺ信号をＮＲＺ
信号に変換する復調回路を設けている。

【０１１４】他の機能ブロックは通常のＳＤＲＡＭ（Sy
nchronous DRAM）と同じである。

【０１１５】図１５に示す構成により、方向性結合器を
用いた信号伝送であってもＲＴＺ信号をＮＲＺ信号に復
調する事ができ、高速にデータ伝送が行える。

【０１１６】さて、図１４に示したＤＱ信号のラッチに
ＤＱＳ信号を用いるメモリモジュールシステムあるい
は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchrono
us DRAM）において、ライトデータのレイテンシが長い
という問題があった。この問題を図１６を用いて説明す
る。

【０１１７】ＤＤＲ−ＳＤＲＡＭで採用されているＳＳ
ＴＬ（Stub Series Terminated Logic）インタフェース
では、Hiz状態が終端電圧Ｖｔｔと同じであり、レシー
バの基準電圧Ｖｒｅｆも終端電圧Ｖｔｔとほぼ同じた
め、HizからＬ状態あるいはHizからＨ状態への遷移の検
出ができないという問題があった。

【０１１８】図１６において、クロックＣＫを基準にコ
マンドが発行されデータが送出される。例えば、ステー
ジ１ではライトコマンドが発行され、ステージ２ではラ
イトデータ（ＤＡ０）が送信されている。つまり、ステ
ージ１でストローブ信号ＤＱＳをHizの状態から一度Ｌ
に落とし、ステージ２でデータをラッチするためのスト
ローブ信号をドライブしており、１サイクルwaiteが入
っている。

【０１１９】なぜなら、メモリはＤＱＳがHizからＬ状
態への遷移を検出できず、ＤＱＳがＬからＨになって初
めてＤＱＳの遷移を識別できるようになるからである。
このためにDQS遷移の認識用に１ステージ分のプリドラ
イブすなわちwaiteが必要である。

【０１２０】これに対し、本発明のように方向性結合器
を用いた場合、図１７に示すように、コマンドと同期し
てデータを発行することができる。ここで、ＤＱＴｘと
はＭＣから送信されるデータ信号波形であり、ＤＱＲｘ
とは方向性結合器によりＲＴＺ信号に変換されメモリチ
ップの入力レシーバに入力されるデータ信号波形であ
る。同様に、ストローブに対してはＤＱＳＴｘ，ＤＱＳ
ＲｘはそれぞれＭＣの出力信号とメモリチップの入力信
号である。

【０１２１】図１７から分かるように、ＭＣからはライ
トコマンドとデータであるＤＱＴｘが同時に発行されて
いる。ＤＱＳＴｘもステージ１でドライブされている。
図１７の場合、ＤＱＳＴｘ信号はHizの中間値から立ち
下がっており、この点は図１６と同じであるが、メモリ
チップ側ではＤＱＳＲｘではHizから立上りパルスが生
じている。すなわち、ＤＱＳＴｘがHizからＬへの変化
するとＤＱＳＲｘ信号にパルスが生じ、このパルスをメ
モリチップでは識別できるのである。これにより、ＤＱ
Ｓにpre-driveが必要でなくなりwriteコマンドとwrite
データを同時に発行できる。このためメモリライトのア
クセスレイテンシを１ステージ分短くすることができ
る。その結果、システムとしてはメモリアクセスのレイ
テンシが向上するためシステム性能が向上する。

【０１２２】

【発明の効果】方向性結合器をメモリモジュール内に形
成したことで、マザーボード上のメモリモジュール間隔
を方向性結合器の長さとは無関係に縮めることができる
ので高速動作を確保したまま高密度実装できる。

【０１２３】更に、図４のように、方向性結合器を介し
てトランシーバ３−２〜３−９をバス接続する場合で
も、配線２０−２〜２０−９は信号振幅の大きなＮＲＺ
信号に復調されているので、多数接続された各メモリチ
ップに高速にデータを書き込める。リード動作の場合も
逆に成り立つ。このように、トランシーバを介すること
で１信号当たりの接続メモリチップ個数を増大させる多
バンク構成が可能であり、高速性を維持したまま更なる
大容量化が図れる。

【０１２４】また、図５に示したようにＴ字型結合器を
用いることで、波形が急峻になり表皮効果に対して補償
する効果がある。このため、高速動作が可能となる。

【０１２５】また、図１２、図１３、図１４のように、
複数のメモリに対するメモリコントローラからのクロッ
ク信号とデータ信号の配線を折り返し、クロック信号を
再入力することで、リードデータとライトデータに時間
差を無くすことができる。このことによりシステム設計
に非常な容易になる。

【図面の簡単な説明】

【図１】第１の実施例を説明する図である。

【図２】第１の実施例の基板構成図である。

【図３】従来の方式である。

【図４】第２の実施例の多バンク型メモリモジュールを
高密度で実装する方式である。

【図５】第３の実施例の表皮効果などの波形鈍りを補償
するＴ字型方向性結合器を用いたメモリモジュールバス
である。

【図６】第３の実施例のライト動作を説明する図であ
る。

【図７】第３の実施例のリード動作を説明する図であ
る。

【図８】シミュレーション波形である。

【図９】シミュレーション波形である。

【図１０】Ｔ字型結合器を用いたメモリシステムのライ
ト動作を説明図である。

【図１１】Ｔ字型結合器を用いたメモリシステムのリー
ド動作を説明図である。

【図１２】折り返し配線とＴ字型結合器を用いたメモリ
モジュール方式である。

【図１３】折り返し配線とＴ字型結合器を用いたメモリ
モジュール方式である。

【図１４】ＤＱＳ信号とＴ字型結合器を用いたメモリモ
ジュール方式である。

【図１５】方向性結合式伝送用メモリ内部ブロック図で
ある。

【図１６】ＤＤＲ−ＳＤＲＡＭメモリ伝送用データタイ
ミングチャートである。

【図１７】方向性結合式伝送用データタイミングチャー
トである。

【符号の説明】

１・・・・・・・・・・・・・・・・・・・・プリント
基板（マザーボード）１−１・・・・・・・・・・・・・・・・・・メインラ
イン１−２〜１−８・・・・・・・・・・・・・・バス配線ｓ１，ｓ４，ｓ５，ｄ１，ｄ４・・・・・・・シミュレ
ーションのためのノード２、２−１〜２−６・・・・・・・・・・・・データ転
送を行う半導体素子をそれぞれ搭載するモジュール基板３、３−１〜３−５・・・・・・・・・・・トランシ
ーバ４・・・・・・・・・・・・・・・・・・・リード、
ライト方向制御信号５，５−１・・・・・・・・・・・・・・ＲＴＺ復
調レシーバ６，６−２・・・・・・・・・・・・・・・・ドライバ７，７−１・・・・・・・・・・・・・クロック
信号線８，８−１・・・・・・・・・・・・・データ信
号線９・・・・・・・・・・・・・・・・・・・・リードラ
イト切替えスイッチ１０・・・・・・・・・・・・・・・・・・・システム
チップセット１０−１・・・・・・・・・・・・・・・・・メモリコ
ントローラ（部）１０−２〜１０−７・・・・・・・・・・・・データ転
送を行う半導体素子（メモリ）２０−２〜２０−９・・・・・・・・・・・モジュー
ル内データバス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｐ 5/18 Ｇ１１Ｃ 11/34 ３６２Ｚ (72)発明者常広隆司神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者木村光一神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者波多野進東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者伊藤和弥東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者管野利夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内

Claims

【特許請求の範囲】

【請求項１】ＮＲＺ（Non-Return to Zero）信号をドラ
イブしＲＴＺ（Return To Zero）信号を復調する機能を
持つ１つのメモリコントローラと、複数のメモリモジュ
ールに搭載されたＮＲＺ信号をドライブしＲＴＺ信号を
復調する機能を持つメモリとの間のデータ転送を行うメ
モリバスを方向性結合器で構成し、前記メモリコントローラからの終端されているメインラ
インの一部と前記メモリからの終端されている引出し配
線の一部とが前記方向結合器を形成し、かつ、ＮＲＺ信
号をＲＴＺ信号に変換する機能を有する前記方向性結合
器を前記メモリモジュール内に配置したことを特徴とす
るメモリモジュール。
【請求項２】前記メモリモジュール内に形成された前記
メモリコントローラと前記メモリ間のデータ伝播を行う
ための方向性結合器は、前記メモリからの引出し配線
が”Ｔ”字型に分岐し、分岐した配線の両端が終端さ
れ、かつ、前記分岐配線とメインラインとがそれぞれ方
向性結合器を構成するＴ字型方向性結合器であることを
特徴とする請求項１記載のメモリモジュール。
【請求項３】前記Ｔ字型方向性結合器を正の前方クロス
トーク係数を有するように形成することで、メモリコン
トローラ或いはメモリからのＮＲＺ信号を前記Ｔ字型結
合器により急峻な立上り立下がりを有するＲＴＺ信号に
変換することを特徴とする請求項２記載のメモリモジュ
ール。
【請求項４】前記メモリモジュール内に分岐無しで配線
されたメモリコントローラに接続されるメインライン用
の信号端子が１信号当たり２端子あり、前記メインライ
ンとメモリからの引出し配線が方向性結合器を形成する
ことを特徴とする請求項１から３に記載のメモリモジュ
ール。
【請求項５】前記メモリモジュールは、前記方向性結合
器によりＮＲＺ信号からＲＴＺ信号へ変換された信号
を、再びＮＲＺ信号に復調する機能を有するトランシー
バを有し、前記方向性結合器とトランシーバを介してメ
モリコントローラとＮＲＺ信号の入出力回路を持つメモ
リとのデータ転送を行う機能を有することを特徴とする
請求項１から４に記載のメモリモジュール。
【請求項６】メモリコントローラとメモリとの間のデー
タ転送を行なうメモリバスを方向性結合器で構成したメ
モリモジュールにおいて、前記方向性結合器を前記メモリモジュール内に配置し、メモリコントローラから引き出されたクロック信号用配
線を折り返して再び前記メモリコントローラに接続し、前記メモリコントローラからスイッチを介して引き出さ
れたデータ信号用配線を折り返して再び前記スイッチに
接続し、前記クロック信号と前記データの信号伝搬遅延時間が同
じになるように配線が配置され、前記データ信号に接続された前記スイッチをリード動作
とライト動作で切り換え、更にメモリから引き出されたクロック及びデータ用の配
線と前記メモリコントローラからのクロック及びデータ
用配線とがそれぞれＴ字型結合器を構成し、ライト動作では、前記メモリコントローラからはクロック信号に同期して
ライトデータを送出し、クロック信号とデータ信号のそ
れぞれの伝搬方向が同じ向きになるようにデータ転送に
先立って前記スイッチを切り換え、前記メモリは送信さ
れた前記クロック信号により同位相で到達したライトデ
ータをラッチし、リード動作では、前記メモリからは受信された前記クロック信号に同期し
てリードデータを送出し、クロック信号の伝搬方向と同
じ向きであって、前記ライト動作とは反対になるようデ
ータ信号の伝搬の向きをデータ転送に先立って前記スイ
ッチを切り換え、前記メモリコントローラに戻ってきた
前記クロック信号を用いて前記メモリからの前記リード
データをラッチすることを特徴とするメモリモジュール
システム。
【請求項７】前記メモリコントローラからそれぞれ引き
出されたクロック信号とデータ信号の配線を折り返して
再び前記メモリコントローラに接続し、前記メモリコントローラのデータ信号の伝搬の向きとク
ロック信号伝搬の向きとで、それぞれの信号伝搬遅延時
間が同じになるように配線が配置され、前記メモリコントローラからはクロック信号に同期して
ライトデータを送出し、前記メモリからは送信された前
記クロック信号によりライトデータをラッチし、前記メモリからは受信された前記クロック信号に同期し
てリードデータを送出し、前記メモリコントローラに戻
ってきた前記クロック信号を用いて前記メモリからの前
記リードデータをラッチすることを特徴とする請求項６
記載のメモリモジュールシステム。
【請求項８】前記メモリコントローラから引き出された
データ信号とデータストローブ信号用の配線と、メモリ
から引き出された前記データ信号と前記データストロー
ブ信号の配線とでＴ字型結合器を構成し、前記メモリコントローラからの前記データストローブ信
号に同期してライトデータを送出し、前記メモリコント
ローラに戻ってきた前記データストローブ信号を用いて
メモリからのリードデータをラッチすることを特徴とす
る請求項６及び７に記載のメモリモジュールシステム。
【請求項９】請求項１のメモリにおいて、リードデータ
信号としてＮＴＺ信号を送信し、ライトデータ信号とし
てＲＴＺ信号を受信する第１のインタフェースを設け、
アドレス・制御信号用にＮＲＺの信号を受信する第２の
インタフェースを設けたことを特徴とするメモリ素子。
【請求項１０】請求項６、請求項７、請求項８、及び請
求項９において、メモリコントローラからライトコマン
ド信号と同一サイクルで送信され、かつ前記方向性結合
器によりＲＴＺ信号に変換されたライトデータ信号を、
前記方向性結合器によりＲＴＺ信号に変換されたデータ
ストローブ信号により、取り込むことを特徴とするメモ
リ素子。
【請求項１１】請求項６、請求項７、及び請求項８のメ
モリモジュールシステムにおいて、メモリを搭載してお
らず、かつ、メインラインが途切れないようにメモリコ
ントローラからの信号用の２端子間を一定のインピーダ
ンスで接続する配線がなされているダミーモジュール。