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KR100471162B1 - 고속 메모리 시스템 - Google Patents

고속 메모리 시스템 Download PDF

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KR100471162B1
KR100471162B1 KR10-2002-0010506A KR20020010506A KR100471162B1 KR 100471162 B1 KR100471162 B1 KR 100471162B1 KR 20020010506 A KR20020010506 A KR 20020010506A KR 100471162 B1 KR100471162 B1 KR 100471162B1
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memory
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termination
impedance
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소병세
이재준
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삼성전자주식회사
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Abstract

여기에 개시되는 메모리 시스템은 회로 보드 상에 실장되는 칩셋과, 상기 회로 보드 상에 각각 실장되는 제 1 및 제 2 메모리 모듈 연결 장치들을 포함한다. 상기 제 1 및 제 2 메모리 모듈 연결 장치들에는 제 1 및 제 2 메모리 모듈들이 각각 삽입된다. 상기 메모리 시스템은 하나의 분기점을 갖도록 상기 칩셋, 상기 제 1 메모리 모듈 연결 장치 그리고 상기 제 2 메모리 모듈 연결 장치에 직접 연결된 버스를 더 포함한다. 상기 제 1 및 제 2 메모리 모듈들 각각은 스터브 라인과 스터브 저항을 통해 상기 버스에 전기적으로 연결되는 적어도 하나의 메모리 장치를 포함하고, 상기 버스의 임피던스는 상기 스터브 라인의 임피던스보다 적다.

Description

고속 메모리 시스템{HIGH SPEED MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 좀 더 구체적으로는 메모리 모듈들이 각각 삽입되는 2개의 슬롯들을 구비한 2-슬롯 메모리 버스 시스템에 관한 것이다.
최근, 고속 동작과 관련하여 발생하는 고주파 잡음과 그러한 고주파 잡음으로 인한 신호 충실도의 저하를 막기 위해서 버스 채널의 고주파 잡음을 최소화할 수 있는 다양한 고속 버스 시스템이 채용되고 있다. 일반적으로, 메모리 버스의 동작 속도가 높아질수록 버스 채널의 각종 불연속점에 의한 고주파 반사 잡음이 증가한다. 그러한 잡음을 방지 또는 억제하기 위해서 전체 버스 채널의 임피던스 정합 특성을 개선하는 기술들이 제안되어 오고 있다. 예를 들면, 버스 채널의 중간 또는 종단 부분에 수동 소자 (예를 들면, 저항)를 삽입함으로써 전체 채널의 임피던스 정합 특성이 개선될 수 있다.
SSTL (stub series transceiver logic) 방식을 채용하는 메모리 버스 시스템이 도 1에 도시되어 있다. 도 1을 참조하면, SSTL 방식을 채용한 메모리 시스템 (10)은 2개의 메모리 모듈 연결 장치들 (memory module connectors) (또는 소켓들(sockets)) (12, 14)을 가지며, 상기 메모리 모듈 연결 장치들 (12, 14)에는 각각 대응하는 메모리 모듈들 (16, 18)이 삽입된다. 메모리 모듈 연결 장치들 (12, 14)은 모기판 (mother board)으로서 알려진 회로 보드 (20) 상에 배치되는 버스 (22)에 연결되어 있다. 버스 (22)의 일단에는 칩셋 (또는 메모리 컨트롤러) (24)가 연결되어 있고, 버스 (22)의 타단에는 종단 회로 (26)가 연결되어 있다. 종단 회로 (26)는 종단 전압 (VT)에 연결된 종단 저항 (RT)으로 구성된다. 메모리 모듈들 (16, 18) 각각은 스터브 저항 (RSTUB)과 스터브 라인 (LSTUB)을 통해 버스 (22)에 연결되는 메모리 장치 (28)를 갖는다. 도 1에 도시된 바와 같이, SSTL 방식을 채용한 메모리 시스템은 버스 (22)와 직렬 연결되는 직렬 저항 (RSERIES)을 포함한다.
도 1에 도시된 메모리 버스 시스템에 있어서, 칩셋 (24)이 연결된 버스 (22)의 일단은 종결 상태 (terminated state)가 아닌 개방 상태 (open or no-terminated state)로 남겨져 있다. 마찬가지로, 메모리 모듈의 메모리 장치에 연결되는 스터브 라인 (LSTUB) 역시 종결 상태가 아닌 개방 상태로 남겨져 있다. 이러한 상태는 반사파 (reflected wave)를 유발하기 때문에 고속 동작 특성을 제한하는 요인으로 작용한다. 그러한 반사파가 버스 (22)의 분기점 (branch point) (또는 불연속점)에서도 생기기 때문에 가급적 버스의 분기점을 줄이는 것이 메모리 시스템의 고속 동작 특성을 달성하는 데 유리하다.
본 발명의 목적은 고속 동작 특성을 향상시킬 수 있는 2-슬롯 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 메모리 버스가 단순하게 구성되게 하는 2-슬롯 메모리 시스템을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 메모리 시스템은 회로 보드와; 상기 회로 보드 상에 실장되는 칩셋과; 상기 회로 보드 상에 각각 실장되는 제 1 및 제 2 메모리 모듈 연결 장치들과; 상기 제 1 및 제 2 메모리 모듈 연결 장치들에 각각 삽입되는 제 1 및 제 2 메모리 모듈들과; 하나의 분기점을 갖도록 상기 칩셋, 상기 제 1 메모리 모듈 연결 장치 그리고 상기 제 2 메모리 모듈 연결 장치에 직접 연결된 버스를 포함한다. 상기 제 1 및 제 2 메모리 모듈들 각각은 스터브 라인과 스터브 저항을 통해 상기 버스에 전기적으로 연결되는 적어도 하나의 메모리 장치를 포함하고 상기 버스의 임피던스는 상기 스터브 라인의 임피던스보다 적다.
이 실시예에 있어서, 상기 제 1 및 제 2 메모리 모듈들의 스터브 라인들은 동일한 임피던스를 갖는다.
이 실시예에 있어서, 상기 제 1 및 제 2 메모리 모듈들 각각 상의 메모리 장치는 종단 회로를 포함하며, 상기 종단 회로는 대응하는 스터브 라인에 연결되어 상기 버스를 종결시킨다.
이 실시예에 있어서, 상기 제 1 및 제 2 메모리 모듈들 각각의 메모리 장치 내의 종단 회로는 동작 모드에 따라 선택적으로 동작한다.
이 실시예에 있어서, 상기 제 1 및 제 2 메모리 모듈들 각각에 대응하는 상기 종단 회로들은 쓰기 동작 모드시 종단 저항으로서 동작한다.
이 실시예에 있어서, 상기 제 1 및 제 2 메모리 모듈들 각각에 대응하는 상기 종단 회로들 중 어느 하나는 쓰기 동작 모드시 종단 저항으로서 동작한다.
이 실시예에 있어서, 상기 칩셋은 종단 회로를 포함하며, 상기 종단 회로는 상기 버스를 종결시키도록 연결된다.
이 실시예에 있어서, 상기 칩셋의 종단 회로는 읽기 동작 모드시 동작한다.
이 실시예에 있어서, 상기 버스의 임피던스 대 상기 스터브 라인의 임피던스의 비율은 3:4이다.
이 실시예에 있어서, 상기 스터브 저항은 상기 스터브 라인의 절반의 임피던스를 갖는다.
본 발명의 다른 특징에 따르면, 메모리 시스템은 버스의 제 1 종단에 공통 연결되는 제 1 송수신기와 제 1 종단 회로를 포함하는 칩셋과; 상기 버스에 공통으로 연결되는 제 1 및 제 2 메모리 모듈 연결 장치들과; 상기 제 1 메모리 모듈 연결 장치에 삽입되며, 제 1 스터브 라인과 제 1 스터브 저항을 통해 상기 버스의 제 2 종단에 공통으로 연결되는 제 2 송수신기와 제 2 종단 회로를 갖는 제 1 메모리 모듈과; 그리고 상기 제 2 메모리 모듈 연결 장치에 삽입되며, 제 2 스터브 라인과 제 2 스터브 저항을 통해 상기 버스의 제 2 종단에 공통으로 연결되는 제 3 송수신기와 제 3 종단 회로를 갖는 제 2 메모리 모듈을 포함한다. 상기 버스의 임피던스는 상기 제 1 및 제 2 스터브 라인들 각각의 임피던스보다 적으며; 그리고 상기 제 1 및 제 2 스터브 저항들 각각은 상기 제 1 및 제 2 스터브 라인들 각각의 절반의 임피던스를 갖는다. 여기서, 상기 버스는 하나의 분기점을 갖도록 상기 칩셋, 상기 제 1 메모리 모듈, 그리고 상기 제 2 메모리 모듈에 직접 연결되고, 상기 제 1 및 제 2 스터브 라인들은 동일한 임피던스를 갖는다. 상기 제 2 및 제 3 종단 회로들은 동작 모드에 따라 선택적으로 동작한다.
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다. 도 2는 본 발명에 따른 메모리 버스 구조를 갖는 메모리 시스템을 보여주는 도면이고, 도 3은 도 2에서 버스, 스터브 라인들, 그리고 스터브 저항들의 임피던스 조건을 설명하기 위한 도면이다. 그리고, 도 4는 본 발명에 따른 종단 회로를 구비한 칩셋과 메모리 모듈들을 보여주는 도면이다.
먼저, 도 2를 참조하면, 본 발명에 따른 메모리 시스템 (100)은 칩셋 (chipset) (110), 제 1 메모리 모듈 (first memory module) (120), 그리고 제 2 메모리 모듈 (second memory module) (130)를 포함한다. 메모리 컨트롤러 (memory controller)로서, 칩셋 (110)은 모기판 (mother board)으로서 알려진 회로 보드 (140)에 실장되어 있다. 회로 보드 (140) 상에는 메모리 모듈 연결 장치들 (150, 160)이 실장되어 있고, 메모리 모듈 연결 장치들 (150, 160)에는 제 1 및 제 2 메모리 모듈들 (120, 130)이 각각 삽입되어 있다. 칩셋 (110)은 메모리 버스 (memory bus) (170)의 일단에 연결되어 있다.
제 1 및 제 2 메모리 모듈들 (120, 130) 각각은 복수의 메모리 장치들 (또는 메모리 칩들)을 가지며, 메모리 장치들은 SIMM (single in-line memory module) 또는 DIMM (double in-line memory module)을 구성하도록 메모리 모듈 상에 실장되어 있다. 이 실시예에 있어서, 메모리 장치들은 SIMM을 구성하도록 메모리 모듈에 실장되어 있다. 하지만, DIMM을 구성하도록 실장된 메모리 장치들을 갖는 메모리 모듈이 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 제 1 메모리 모듈 (120)의 메모리 장치 (120a)는 스터브 라인 (LSTUB)과 스터브 저항 (RSTUB)을 통해 메모리 버스 (170)에 연결되어 있다. 마찬가지로, 제 2 메모리 모듈 (130)의 메모리 장치 (130a)는 스터브 라인 (LSTUB)과 스터브 저항 (RSTUB)을 통해 메모리 버스 (170)에 연결되어 있다.
도 2에서 알 수 있듯이, 본 발명에 따른 메모리 버스에는 도 1에 도시된 직렬 저항과 종단 회로가 사용되지 않는다. 메모리 버스와 직렬 연결되는 직렬 저항과, 종단 회로를 구성하는 종단 전압 및 종단 저항을 제거함으로써 메모리 버스를 단순화할 수 있다. 게다가, 종단 전압이 사용되지 않기 때문에, 종단 전압을 생성하고 분배하는 회로들 역시 불필요하며, 결국 제조 비용을 줄일 수 있다.
본 발명에 따른 메모리 시스템에 있어서, 도 3에 도시된 바와 같이, 메모리 버스 (170)는 단지 하나의 분기점 (또는 불연속점)을 가지며, 상기 분기점에는 대응하는 메모리 모듈 연결 장치들을 통해 제 1 및 제 2 메모리 모듈들 (120, 130)이 연결된다. 도 3에 있어서, 제 1 메모리 모듈 (120)에 형성되는 스터브 저항 (RSTUB)을 통해 스터브 라인 (LSTUB)이 메모리 버스의 분기점 (180)에 연결되며, 제 2 메모리 모듈 (130)에 형성되는 스터브 저항 (RSTUB)을 통해 스터브 라인 (LSTUB)이 메모리 버스의 분기점 (180)에 연결된다. 본 발명에 있어서, 메모리 버스 (170)의 임피던스 (Z1)는 스터브 라인 (LSTUB)의 임피던스 (Z2)보다 적게 설계되며, 제 1 및 제 2 메모리 모듈들 (120, 130)에 속하는 스터브 라인들 (LSTUB)은 동일한 임피던스를 갖는다. 예를 들면, 메모리 버스 (170)의 임피던스 (Z1) 대 메모리 모듈의 스터브 라인 (LSTUB)의 임피던스 (Z2)의 비는 3:4이다. 각 메모리 모듈의 스터브 저항 (RSTUB)은 의 값을 갖는다.
칩셋 (110)과 제 1 및 제 2 메모리 모듈들 (120, 130)은 메모리 버스 (170)를 종결시키도록 연결되는 종단 회로 (terminating circuit)를 포함한다. 칩셋 (110)과 제 1 및 제 2 메모리 모듈들 (120, 130)에 각각 포함된 종단 회로는 동작 모드에 따라 선택적으로 동작하도록 설계되어 있다. 좀 더 구체적으로 설명하면 다음과 같다.
도 4를 참조하면, 메모리 버스 (170)는 하나의 버스 라인으로 표시되어 있지만, 메모리 버스 (170)가 더 많은 버스 라인들로 구성됨은 자명하다. 칩셋 (110)은 패드 (201)에 공통으로 연결되는 송수신기 (transceiver) (202)와 종단 회로 (203)를 포함하며, 상기 패드 (201)는 메모리 버스 (170)의 일단에 연결되어 있다. 송수신기 (202)는 드라이버 (driver) (202a)와 수신기 (receiver) (202b)로 구성된다. 종단 회로 (203)는 종단 전압 (VT)과 패드 (201) 사이에 직렬 연결되는 종단 저항 (RT)과 스위치 (SW1)로 구성된다. 제 1 메모리 모듈 (120)은 패드 (211)에 공통으로 연결되는 송수신기 (212)와 종단 회로 (213)를 포함하며, 상기 패드 (211)는 메모리 버스 (170)의 타단 (즉, 메모리 버스의 분기점)에 연결되어 있다. 송수신기 (212)는 드라이버 (212a)와 수신기 (212b)로 구성된다. 종단 회로 (213)는 종단 전압 (VT)과 패드 (211) 사이에 직렬 연결되는 종단 저항 (RT)과 스위치 (SW2)로 구성된다. 제 2 메모리 모듈 (130)은 패드 (221)에 공통으로 연결되는 송수신기 (222)와 종단 회로 (223)를 포함하며, 상기 패드 (221)는 메모리 버스 (170)의 타단 (즉, 메모리 버스의 분기점)에 연결되어 있다. 송수신기 (222)는 드라이버 (222a)와 수신기 (222b)로 구성된다. 종단 회로 (223)는 종단 전압 (VT)과 패드 (221) 사이에 직렬 연결되는 종단 저항 (RT)과 스위치 (SW3)로 구성된다.
이 실시예에 있어서, 칩셋 (110), 제 1 메모리 모듈 (120), 그리고 제 2 메모리 모듈 (130)에 각각 포함된 종단 회로는 동작 모드에 따라 동작하도록 제어된다. 비록 도면에는 도시되지 않았지만, 동작 모드에 따라 칩셋/모듈 내의 종단 회로를 제어할 수 있는 회로가 칩셋/모듈 내에 개별적으로 구현됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 메모리 모듈에서 읽혀진 데이터가 칩셋으로 전달되는 경우, 스위치들 (SW2, SW3)은 선택적으로 스위치 오프되고 스위치 (SW1)는 스위치 온된다. 메모리 모듈에 쓰여질 데이터가 칩셋으로부터 전달되는 경우, 스위치들 (SW2, SW3)은 선택적으로 스위치 온되고 스위치 (SW1)는 스위치 오프된다. 이는 이하 상세히 설명될 것이다.
도 5a 내지 도 5e는 쓰기 동작에 따른 메모리 모듈들의 종단 회로들의 동작 상태를 보여주는 도면들이다. 먼저, 쓰기 동작이 수행될 때, 메모리 모듈 연결 장치들 (150, 160)에 각각 삽입된 메모리 모듈들 (120, 130)의 종단 회로들 (213, 223)이 종단 저항으로서 모두 사용될 수 있다. 예를 들면, 도 5a를 참조하면, 메모리 모듈들 (120, 130)의 종단 회로들 (213, 223)의 스위치들 (SW2, SW3)이 턴 온되어 메모리 모듈 (120, 130) 각각의 종단 저항 (RT)이 메모리 버스 (170)에 연결된다. 그리고, 쓰기 동작이 수행될 때, 메모리 모듈 연결 장치들 (150, 160)에 각각 삽입된 메모리 모듈들 (120, 130)의 종단 회로들 (213, 223) 중 어느 하나가 종단 저항으로서 사용될 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 제 1 메모리 모듈 (120)에 장착된 메모리 장치 (120a)의 종단 회로 (213)의 스위치 (SW2)가 턴 온되어 종단 저항 (RT)이 메모리 버스 (170)에 연결된다. 이때, 제 2 메모리 모듈 (130)에 장착된 메모리 장치 (130a)의 종단 회로 (223)는 동작하지 않는다. 이와 반대로, 도 5c에 도시된 바와 같이, 제 2 메모리 모듈 (130)에 장착된 메모리 장치 (130a)의 종단 회로 (223)의 스위치 (SW3)가 턴 온되어 종단 저항 (RT)이 메모리 버스 (170)에 연결된다. 이때, 제 1 메모리 모듈 (120)에 장착된 메모리 장치 (120a)의 종단 회로 (213)는 동작하지 않는다. 메모리 모듈 연결 장치들 중 어느 하나에만 메모리 모듈 (120/130)이 삽입되는 경우, 도 5d 및 도 5e에 도시된 바와 같이, 삽입된 메모리 모듈 (120/130)에 장착된 메모리 장치 (120a/130a)의 종단 회로 (213/223)는 종단 저항으로서 동작한다.
도 6a 내지 도 6f는 읽기 동작에 따른 메모리 모듈들 및 칩셋의 종단 회로들의 동작 상태를 보여주는 도면들이다.
메모리 모듈 연결 장치들 (150, 160)에 모두 메모리 모듈들 (120, 130)이 삽입되어 있는 경우, 데이터를 읽기 위해서 메모리 모듈들 중 어느 하나가 선택될 것이다. 읽기 동작이 수행될 때, 칩셋 (110)의 종단 회로 (203)의 스위치 (SW1)는 턴 온되어 메모리 버스 (170)의 일단을 종결시킨다. 선택된 메모리 모듈의 종단 회로는 동작하지 않는 반면에, 선택되지 않은 메모리 모듈의 종단 회로는 선택적으로 동작한다. 예를 들면, 도 6a에 도시된 바와 같이, 제 1 메모리 장치 (120a)가 선택될 때 제 2 메모리 장치 (130a)의 종단 회로 (223)는 종단 저항으로서 동작한다. 이와 반대로, 도 6b에 도시된 바와 같이, 제 2 메모리 장치 (130a)가 선택될 때 제 1 메모리 장치 (120a)의 종단 회로 (213)는 종단 저항으로서 동작한다. 도 6c 및 도 6d에 도시된 바와 같이, 선택되지 않은 메모리 모듈의 종단 회로는 동작하지 않는다. 메모리 모듈 연결 장치들 중 어느 하나에만 메모리 모듈이 삽입되는 경우, 도 6e 및 도 6f에 도시된 바와 같이, 삽입된 메모리 모듈의 메모리 장치 (120a/130a)의 종단 회로 (213/223)는 동작하지 않는다.
본 발명에 따른 메모리 버스 구조를 채용한 메모리 시스템에 대한 모의 실험 결과가 도 7 및 도 8에 각각 도시되어 있다.
도 7a 내지 도 7d에 도시된 파형들은 채널 데이터 전송율이 533Mbps이고, 메모리 버스 (170)의 임피던스 (Z1)가 39Ω이고, 각 스터브 라인 (LSTUB)의 임피던스 (Z2)가 52Ω이며, 각 스터브 저항 (RSTUB)이 20Ω일 때 얻어진 결과이다. 스터브 저항 (RSTUB)의 값은 분기점 (180)에서의 완전 정합 조건에 의해 정해지는 값 (Z2/2=26Ω)보다 약간 작게 설계하여 스터브 저항에 의한 채널 신호 진폭 감소를 줄일 수 있도록 하였다. 메모리 모듈 상의 각 메모리 장치에는 75Ω의 종단 저항 (RT)이 사용되고, 칩셋에는 150Ω의 종단 저항 (RT)이 사용된다. 메모리 버스의 임피던스보다 다소 큰 값의 종단 저항을 사용함으로써 채널 신호 전압 진폭을 크게 하는 효과를 얻을 수 있다.
도 7a 및 도 7b에 도시된 파형들은 앞서 설명된 조건들을 만족시키는 도 5b 또는 도 5c의 메모리 시스템을 이용하여 얻어진 것이다. 제 1 메모리 모듈 (120)에 데이터가 쓰여질 때 제 2 메모리 모듈 (130)의 종단 회로가 동작하고, 제 2 메모리 모듈 (130)에 데이터가 쓰여질 때 제 1 메모리 모듈 (120)의 종단 회로가 동작한다. 도 7c 및 도 7d에 도시된 파형들은 앞서 설명된 조건들을 만족시키는 도 6c 또는 도 6d의 메모리 시스템을 이용하여 얻어진 것이다. 읽기 동작시에는 칩셋 (110)의 종단 회로 (203)만이 온 상태가 되고, 메모리 모듈 연결 장치들에 삽입된 메모리 모듈들 상의 메모리 장치들의 종단 회로들 (213, 223)은 오프 상태가 된다.
이 실시예에 있어서, 스터브 저항 값이나 메모리 장치 내부의 종단 저항 값과 종단 회로의 온/오프 방식에서 약간의 채널 부정합을 감수하면서 낮은 신호 구동 전압 조건에서 채널 신호 전압을 크게 하는데 주안점을 두고 설계했음에도 불구하고 스터브 방식의 메모리 버스로서는 비교적 높은 동작 속도에서 상당히 우수한 신호 데이터 파형을 보여주고 있다.
도 8a 내지 도 8d에 도시된 파형들은 채널 데이터 전송율이 800Mbps이고, 메모리 버스 (170)의 임피던스 (Z1)가 47Ω이고, 각 스터브 라인 (LSTUB)의 임피던스 (Z2)가 63Ω이며, 각 스터브 저항 (RSTUB)이 31.5Ω일 때 얻어진 결과이다. 메모리 모듈 상의 각 메모리 장치에는 63Ω의 종단 저항 (RT)이 사용되고, 칩셋에는 47Ω의 종단 저항 (RT)이 사용된다.
도 8a 및 도 8b에 도시된 파형들은 앞서 설명된 조건들을 만족시키는 도 5a의 메모리 시스템을 이용하여 얻어진 것이다. 즉, 칩셋 (110)의 종단 회로 (203)는 동작하지 않는 반면에, 제 1 및 제 2 메모리 모듈들 (120, 130)의 종단 회로들 (212, 223)이 모두 동작한다. 도 8c 및 도 8d에 도시된 파형들은 앞서 설명된 조건들을 만족시키는 도 6a 또는 도 6b의 메모리 시스템을 이용하여 얻어진 것이다. 읽기 동작시에는 칩셋 (110)의 종단 회로 (203)와 선택되지 않는 메모리 장치의 종단 회로가 메모리 버스의 종단 저항들로 동작하도록 활성화되며, 선택된 메모리 장치의 종단 회로는 오프 상태가 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 메모리 장치 및 칩셋 내에 포함된 종단 회로를 이용하여 메모리 버스의 종단을 정합시키고, 메모리 버스의 선로 임피던스와 메모리 모듈의 스터브 임피던스를 이용하여 분기점에서의 임피던스 부정합을 감소시킴으로써 고속 버스 동작 특성이 향상된다.
도 1은 SSTL의 신호 전송 기법을 채용한 일반적인 메모리 시스템의 단면도;
도 2는 본 발명에 따른 메모리 시스템의 단면도;
도 3은 도 2에서 버스, 스터브 라인들, 그리고 스터브 저항들의 임피던스 조건을 설명하기 위한 도면;
도 4는 본 발명에 따른 종단 회로를 구비한 칩셋과 메모리 모듈들을 보여주는 도면;
도 5a 내지 도 5e는 쓰기 동작에 따른 메모리 모듈들의 종단 회로들의 동작 상태를 보여주는 도면들;
도 6a 내지 도 6f는 읽기 동작에 따른 메모리 모듈들 및 칩셋의 종단 회로들의 동작 상태를 보여주는 도면들;
도 7a 내지 도 7d는 본 발명에 따른 메모리 시스템에서 전송되는 데이터의 아이 파형을 보여주는 도면들; 그리고
도 8a 내지 도 8d는 본 발명에 따른 메모리 시스템에서 전송되는 데이터의 다른 아이 파형을 보여주는 도면들이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 칩셋 120, 130 : 메모리 모듈
140 : 회로 보드 150, 160 : 메모리 모듈 연결 장치
170 : 메모리 버스

Claims (23)

  1. 회로 보드와;
    상기 회로 보드 상에 실장되는 칩셋과;
    상기 회로 보드 상에 각각 실장되는 제 1 및 제 2 메모리 모듈 연결 장치들과;
    상기 제 1 및 제 2 메모리 모듈 연결 장치들에 각각 삽입되는 제 1 및 제 2 메모리 모듈들과; 그리고
    하나의 분기점을 갖도록 상기 칩셋, 상기 제 1 메모리 모듈 연결 장치 그리고 상기 제 2 메모리 모듈 연결 장치에 직접 연결된 버스를 포함하며,
    상기 제 1 및 제 2 메모리 모듈들 각각은 스터브 라인과 스터브 저항을 통해 상기 버스에 전기적으로 연결되는 적어도 하나의 메모리 장치를 포함하고 상기 버스의 임피던스는 상기 스터브 라인의 임피던스보다 적은 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들의 스터브 라인들은 동일한 임피던스를 갖는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각 상의 메모리 장치는 종단 회로를 포함하며, 상기 종단 회로는 대응하는 스터브 라인에 연결되어 상기 버스를 종결시키는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각의 메모리 장치 내의 종단 회로는 동작 모드에 따라 선택적으로 동작하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각에 대응하는 상기 종단 회로들은 쓰기 동작 모드시 종단 저항으로서 동작하는 메모리 시스템.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각에 대응하는 상기 종단 회로들 중 어느 하나는 쓰기 동작 모드시 종단 저항으로서 동작하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 칩셋은 종단 회로를 포함하며, 상기 종단 회로는 상기 버스를 종결시키도록 연결되는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 칩셋의 종단 회로는 읽기 동작 모드시 동작하는 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 버스의 임피던스 대 상기 스터브 라인의 임피던스의 비율은 3:4인 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 스터브 저항은 상기 스터브 라인의 절반의 임피던스를 갖는 메모리 시스템.
  11. 버스의 제 1 종단에 공통 연결되는 제 1 송수신기와 제 1 종단 회로를 포함하는 칩셋과;
    상기 버스에 공통으로 연결되는 제 1 및 제 2 메모리 모듈 연결 장치들과;
    상기 제 1 메모리 모듈 연결 장치에 삽입되며, 제 1 스터브 라인과 제 1 스터브 저항을 통해 상기 버스의 제 2 종단에 공통으로 연결되는 제 2 송수신기와 제 2 종단 회로를 갖는 제 1 메모리 모듈과; 그리고
    상기 제 2 메모리 모듈 연결 장치에 삽입되며, 제 2 스터브 라인과 제 2 스터브 저항을 통해 상기 버스의 제 2 종단에 공통으로 연결되는 제 3 송수신기와 제 3 종단 회로를 갖는 제 2 메모리 모듈을 포함하며,
    상기 버스의 임피던스는 상기 제 1 및 제 2 스터브 라인들 각각의 임피던스보다 적으며; 그리고 상기 제 1 및 제 2 스터브 저항들 각각은 상기 제 1 및 제 2 스터브 라인들 각각의 절반의 임피던스를 갖는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 버스는 하나의 분기점을 갖도록 상기 칩셋, 상기 제 1 메모리 모듈, 그리고 상기 제 2 메모리 모듈에 직접 연결되는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 스터브 라인들은 동일한 임피던스를 갖는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 제 2 및 제 3 종단 회로들은 동작 모드에 따라 선택적으로 동작하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 제 2 및 제 3 종단 회로들은 쓰기 동작 모드시 단자 저항으로서 동시에 동작하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 제 2 및 제 3 종단 회로들 중 어느 하나는 쓰기 동작 모드시 단자 저항으로서 동작하는 메모리 시스템.
  17. 제 11 항에 있어서,
    상기 칩셋의 제 1 종단 회로는 읽기 동작시 동작하는 메모리 시스템.
  18. 제 11 항에 있어서,
    상기 버스의 임피던스 대 상기 제 1 및 제 2 스터브 라인들 각각의 임피던스의 비율은 3:4인 메모리 시스템.
  19. 버스의 제 1 종단에 공통 연결되는 제 1 송수신기와 제 1 종단 회로를 포함하는 칩셋;과
    상기 버스에 공통으로 연결되는 적어도 두 개의 메모리 모듈 연결장치들;
    상기 메모리 모듈 연결장치들에 각각 삽입되는 적어도 두 개의 메모리 모듈들을 포함하되,
    상기 메모리 모듈들 중 하나의 메모리 모듈은 스터브 라인과 스터브 저항을 통해 상기 버스의 제 2 종단에 공통으로 연결되는 제 2 송수신기와 제 2 종단 회로를 구비하며, 상기 버스의 임피던스는 상기 스터브 라인의 임피던스 보다 적으며, 상기 스터브 저항은 상기 스터브 라인의 절반의 임피던스를 갖는 메모리 시스템.
  20. 제 19항에 있어서,
    상기 버스는 하나의 분기점을 갖도록 상기 칩셋과 상기 메모리 모듈들에 직접 연결되는 메모리 시스템.
  21. 제 19항에 있어서,
    상기 제 2 종단 회로는 쓰기 동작시 종단 저항으로서 동작하는 메모리 시스템.
  22. 제 19항에 있어서,
    상기 제 1 종단 회로는 읽기 동작시 종단 저항으로서 동작하는 메모리 시스템.
  23. 제 19항에 있어서,
    상기 버스의 임피던스 대 상기 스터브 라인의 임피던스 비율은 3:4인 메모리 시스템.
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