JP4094370B2 - メモリモジュール及びメモリシステム - Google Patents
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Description
【０００１】
【従来の技術】
本発明は、メモリシステム及びメモリモジュールに関する。
【０００２】
【従来の技術】
図１４（ａ）乃至図１４（ｃ）は、従来の高速メモリインタフェースの典型的な構成を示す図である。
【０００３】
（１）Point to Point（ポイント・ツー・ポイント）型
図１４（ａ）に示すように、メモリコントローラ１４０２と、メモリ１４０１（終端内蔵型ＤＲＡＭ）間を介して、ポイント・ツー・ポイント（Point to Point）接続したものである。モジュール基板１４１０において、ＤＲＡＭ（Dynamic Random Access Memory）１４０１は、基板１４１０の両面に配設され、基板１４１０表面のＤＲＡＭ１４０１のＤＱ端子は、スルーホールで、裏面のＤＲＡＭ１４０１のＤＱ端子に接続されている。ＤＱ信号は、配線の末端の終端内蔵型ＤＲＡＭ１４０１の終端回路で終端される。
【０００４】
この構成は、高速信号伝送が可能である反面、メモリの配置場所が１点だけ（バス端）に制限されるので、メモリ容量が大きくできない、という問題点がある。
【０００５】
（２）従来型スタブレス型
図１４（ｂ）に示すように、メモリコントローラ１４０２とメモリ（ＤＲＡＭ）１４０１間を、コネクタ１４０４を介してスタブレス（stubless）(信号伝送上、分布定数線路とみなせる長い配線による分岐がない)接続したものである。
【０００６】
図１４（ｂ）の構成には、マザーボード１４０６上に、コネクタ１４０４があるため、メモリの増設が可能である。図１４（ｂ）では、３スロット設けられており、配線は、マザーボード１４０６上の終端抵抗１４０５で終端される。
【０００７】
図１４（ｂ）に示す構成では、信号がコネクタ１４０４を通過する回数が、スロット数の２倍となり、信号悪化が増大する。したがって、大容量メモリを搭載するために、スロット数を増やすと、信号波形の悪化が大きくなる、という問題がある。
【０００８】
（３）直付けスタブレス型
図１４（ｃ）に示すように、メモリ１４０１をマザーボード１４０７上に直付けし、メモリコントローラ１４０２とメモリ１４０１間をコネクタを介さずにスタブレス接続したものである。
【０００９】
図１４（ｃ）に示す構成では、高速信号伝送、大容量メモリの搭載が可能である。メモリ１４０１がマザーボード１４０７に直付けされているので、メモリ増設(メモリ容量の変更)ができないという問題がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、信号のコネクタ通過を最小限に抑え、メモリ増設等メモリ容量の変更を可能とし、高速信号伝送、大容量メモリ搭載を可能とするメモリモジュール及びメモリシステムを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明に係るメモリモジュールは、バスラインを共有する複数のメモリデバイスを備え、前記バスラインは、複数のメモリデバイスの端子をスタブレス構造、すなわち一筆書き構造にて接続し、前記バスラインの端部が終端されてなるものである。
【００１２】
本発明に係るメモリモジュールにおいて、前記バスラインの少なくとも一部が、ストリップラインで構成されている。
【００１３】
本発明に係るメモリモジュールにおいて、前記バスラインは、マザーボードの特性インピーダンスに整合される。
【００１４】
本発明に係るメモリモジュールにおいて、複数の前記メモリデバイスの少なくとも一つが、終端回路を内蔵したメモリデバイスよりなり、前記終端回路を内蔵したメモリデバイスが、前記バスライン端部の終端を行う構成とされる。
【００１５】
本発明に係るメモリモジュールにおいて、モジュール基板表面及び裏面のメモリデバイスが、交互に前記ストリップラインにビアホール接続されている。
【００１６】
本発明に係るメモリモジュールにおいて、前記バスラインの折り返し点付近に、前記バスラインを構成する前記ストリップラインを間に挟む電源−グランド層間をパスコンで接続するか、もしくは、共通の電源／グランド層間を短絡されている。
【００１７】
本発明に係るメモリモジュールにおいて、スタブレスで接続される、前記複数メモリデバイスの信号端子は、バス上の１点で接続されている。
【００１８】
本発明に係るメモリモジュールにおいて、前記バスラインに接続され、信号変換を行うレジスタを基板上に備えている。
【００１９】
本発明に係るメモリモジュールにおいて、前記メモリデバイスが、パッケージ基板のピンと、メモリチップの間の配線として、ストリップラインを有する。
【００２０】
本発明に係るメモリモジュールにおいて、前記メモリモジュールをマルチチップモジュールとして形成されている。
【００２１】
本発明に係るメモリシステムにおいては、前記したメモリモジュールのバスラインがデータ信号のバスラインよりなり、前記メモリモジュールのメモリデバイスに、コマンド／アドレス信号を与え、メモリデバイスとの間でデータ信号の転送を行うメモリコントローラと、を備え、前記メモリコントローラとスロット間のデータ配線が、ポイント・ツー・ポイント（Point to Point）接続されている。
【００２２】
本発明に係るメモリシステムにおいては、前記データ配線のメモリコントローラとスロット間の少なくとも１部が、ストリップラインで接続されている。
【００２３】
本発明に係るメモリシステムにおいては、前記データ配線間にシールドを有する。
【００２４】
本発明に係るメモリシステムにおいては、前記メモリコントローラと、２つのスロット間の、コマンドアドレス信号配線が、Ｔ分岐（T-branch）接続されている。
【００２５】
本発明に係るメモリシステムにおいては、前記データ配線が、前記メモリコントローラ側と、前記メモリモジュールの両側で終端されている。
【００２６】
本発明に係るメモリシステムにおいては、１つのチャネル（１つのＤＱ信号）が複数のスロットに分割されている。
【００２７】
本発明に係るメモリシステムにおいては、前記メモリモジュールが、基板上に終端回路を内蔵するメモリデバイスを備え、２Rank(表裏デバイスでバスを共有)で集中負荷にしたものであり（メモリコントローラと前記メモリデバイス間が、ポイント・ツー・ポイント（Point to Point）型バスと等しくなる）、アクセスもしくはドライブされない方のメモリデバイスで終端する。
【００２８】
本発明に係るメモリシステムにおいては、基準電圧（Vref）を前記メモリコントローラと、終端しているメモリデバイスで生成する構成とされている。
【００２９】
本発明に係るメモリモジュールにおいては、前記メモリモジュール基板を、複数の基板に分割して構成し、複数の基板間同士をそれぞれ、例えばフレキシブルフィルム等の基板間接続手段で相互に接続する構成としてもよい。
【００３０】
本発明に係るメモリモジュールにおいては、前記メモリデバイス、及び／又は前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、バスラインの少なくとも一つの双方向信号に対して双方向性の入出力端子を有する構成をとらず、入力端子と出力端子とを別々に有し、バスラインには、双方向性信号配線のかわりに、入力端子と出力端子とに接続される一方向性の入力信号配線と、出力信号配線がそれぞれ別々に設けられている。
【００３１】
本発明に係るメモリシステムにおいては、前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記コネクタを介して接続される前記マザーボード上の前記メモリコントローラとの間で、前記バスラインの少なくとも１つ信号の伝送を差動で行うようにしてもよい。
【００３２】
【発明の実施の形態】
本発明の実施の形態について説明する。まず、本発明の原理を説明し、つづいて本発明の実施例について詳細に説明する。
【００３３】
本発明者らは、1.2Gbps級高速メモリインタフェースのバス構成を鋭意検討し、本発明者らは、メモリモジュール上に直付けスタブレス型を構築することによって、信号のコネクタ通過を最小限に抑え、メモリ増設(容量変更)、高速信号伝送、大容量メモリ搭載を可能とする全く新規な構成を創案した。
【００３４】
本発明に係るバス構成においては、終端を持つ基板直付けのスタブレスメモリバスを、ストリップラインを用いて、メモリモジュール（図４の１）上に構築し、該メモリモジュール（１）を、メモリコントローラ（図４の２）を有するマザーボード（図４の３）上に、コネクタ（図４の４）を介して装着している。つまり、メモリモジュール（１）は、１本のデータ信号において、複数のメモリ（１１５）の端子間を、ストリップラインを用いて、スタブレス（一筆書き）接続し、末端を、メモリモジュール（１）上で終端する構成としたバスラインを有し、該バスラインの実効的特性インピーダンスを、マザーボード（３）の配線の特性インピーダンスと整合させている。
【００３５】
さらに、本発明に係るバス構成においては、基板の一辺に、モジュール端子群（１１１）を持ち、基板の別の辺の方向に延在されているバスラインが、リターン電流が分断されないように、折り返され、終端回路（１２０）が、モジュール端子（ＶＴＴ）に近接して配設されている。
【００３６】
すなわち、本発明の一実施の形態に係るメモリモジュール（１）は、モジュール基板の表面及び裏面に、バスラインを共有する複数のメモリデバイス（図１の１１５）を有し、バスラインは、第１のモジュール端子（図１の１１１）から、基板表面上を、第１のモジュール端子から離間して位置するビアホール（図１の１１３）まで延在されビアホールを介して第１のストリップライン（図１の１１２）の一端に接続され、基板表面に搭載されたメモリデバイス（図１の１１５）の端子はビアホールを介して第１のストリップライン（図１の１１２）に接続され、第１のストリップラインの他端が、折返し用のビアホール（図１の１１９）を介して、第２のストリップライン（１１２）の一端に接続され、第２のストリップライン（１１２）は一の方向と逆の方向に延在されており、基板裏面に搭載されたメモリデバイスの端子はビアホールを介してストリップラインに接続され、終端電圧端子（ＶＴＴ）に近接して配設されている終端抵抗（図１の１２０）を備え、終端抵抗はビアホールを介して、折り返されたストリップラインの他端に接続されている。
【００３７】
本発明に係るメモリモジュール折り返しのない構成も含む。すなわち、本発明の一実施の形態に係るメモリモジュール（１）は、表面及び裏面の少なくとも１方に、バスラインを共有する複数のメモリデバイスを有する基板を備え、前記基板において、バスラインはビアホール（１１３）を介してストリップライン（１１２）の一端に接続され、前記基板上の複数のメモリデバイスの端子は、それぞれビアホールを介して前記ストリップラインに接続され、前記ストリップラインの他端は、ビアホールを介して、基板表面又は基板裏面に設けられている、終端回路、又は終端回路を内蔵したメモリデバイス（図６の１１５）の端子に接続され、終端されている。
【００３８】
また本発明においては、メモリコントローラ−コネクタ間のデータ信号配線を、ストリップラインによってポイント・ツー・ポイント（Point to Point）で接続し、コネクタには、メモリモジュールが装着されている。
【００３９】
本発明において、メモリモジュールには、DDR（Double Data Rate）メモリが搭載され、さらに１チャンネル(64or72bit)が、複数スロットに分配されている。
【００４０】
本発明において、メモリデバイス（又はレジスタ）が、バスラインの少なくとも一つの双方向信号に対して１つの入出力端子を設ける構成をとらず、入力端子と出力端子とを別々に有し（ＱＤＲ（Quad Data Rate）メモリ等）、前記バスラインには、前記メモリデバイス（又はレジスタ）の入力端子と出力端子とにそれぞれ接続される一方向性の入力信号配線（図２４の１１２Ａ）と出力信号配線（図２４の１１２Ｂ）とが設けられ、前記マザーボード（３）上のメモリコントローラ（２）が、前記メモリデバイス及び又は前記レジスタの入力端子と出力端子とに対応して、入力端子と出力端子を有する構成としてもよい。この実施の形態では、メモリコントローラ（２）の出力端子と入力端子と、メモリデバイス（１１５）の入力端子と出力端子とが、それぞれ、例えば、一方向性の配線でポイント・ツー・ポイント（Point to Point）接続される。
【００４１】
本発明の一実施の形態においては、メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記コネクタを介して接続される前記マザーボード上の前記メモリコントローラとの間で、前記バスラインの少なくとも１つ信号の伝送を差動で行うようにしてもよい（図２８参照）。
【００４２】
本発明の一実施の形態のメモリシステムにおいては、前記信号を差動で伝送する複数の配線対のうち、少なくとも１組の配線対が、前記メモリコントローラから前記コネクタまでは、互いに相補の第１、第２の配線の順で配設されており、前記コネクタから前記メモリモジュール内では、配置が交換され、前記第２、第１の配線の順で配設されており、相補信号対の配置が交換する組と、交換しない組とが交互に配置される構成としてもよい（図２９参照）。以下、本発明の各実施例について、図面を参照して詳細に説明する。
【００４３】
【実施例】
図１は、本発明の第１の実施例のメモリモジュールの構成の一例を示す図である。図１（Ａ）は断面図、図１（Ｂ）は、上面図であり、１本のＤＱバスラインを示している。図１を参照すると、本実施例のメモリモジュールは、モジュール基板の表面及び裏面に、バスラインを共有する複数のＤＲＡＭ１１５を有し、バスラインは、第１のモジュール端子（ＤＱ）１１１から、基板表面上を、第１のモジュール端子から離間して位置するビアホール１１３まで延在され該ビアホール１１３を介して第１のストリップライン１１２の一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介して第１のストリップライン１１２に接続され、第１のストリップラインは一の方向に延在され、前記一端に反対側の他端が、折返し用のビアホール１１９を介して、裏面側の第２のストリップライン１１２の一端に接続され、第２のストリップライン１１２は一の方向と逆の方向に延在されており、基板裏面に搭載されたＤＲＡＭ１１５の端子はビアホールを介して第２のストリップラインに接続され、終端電圧端子（ＶＴＴ）に近接して配設されている終端抵抗を基板裏面に備え、終端抵抗１２０はビアホールを介して、折り返された第２のストリップラインの他端に接続されている。
【００４４】
１本の配線は、メモリモジュール端子１１１からプリント基板１００の表面に搭載された４つのＤＲＡＭ１１５にスタブレス接続され、折曲部をなすビアホール１１９を介して折り返されて、さらに裏面に搭載された４つのＤＲＡＭ１１５にスタブレス接続され、終端抵抗１２０を介して、終端電源ＶＴＴに接続される。
【００４５】
ここで、配線は、誘電体に埋設され、電源ＶＤＤ又はＧＮＤ層に挟まれた、いわゆるストリップライン１１２で形成されており、ＤＲＡＭ１１５のピン１１４とはビアホール１１３を介して接続されている。
【００４６】
この時、ＤＱバスラインの実効的特性インピーダンスを、マザーボード（図４の３）の配線の特性インピーダンスと整合している。
【００４７】
特性インピーダンスと整合は、２つのＤＲＡＭ１１５の間の配線の距離Ep（エレクトリカルピッチ）を、次式
Ｅp＝ＺＭＢ ２ＣI/ Ｏ/(Ｌ０−ＺＭＢ ２Ｃ０) …(1)
で規定される値とすることで実現できる。
【００４８】
上式（１）において、
ＺＭＢはマザーボード配線の特性インピーダンス、
ＣI/ Ｏ／はＤＲＡＭのＩ／Ｏ負荷容量（ｎ個のＤＲＡＭの端子がパス上の１点で接続されている場合はｎ倍する）、
Ｌ０は、メモリモジュール配線の単位長さ当たりのインダクタンス、
Ｃ０は、メモリモジュール配線の単位長さ当たりのキャパシタンス、
である。
【００４９】
なお、ビアホール１１３は、一般的に十分小さく、スタブとはみなさない。
【００５０】
図２は、本発明の第１の実施例のメモリモジュールの構成例を示す図である。メモリモジュールは、4bitI/OのＤＲＡＭ、図示されないチップセットからＤＲＡＭへ供給されるコマンド／アドレス(Command Address)信号をラッチするコマンド／アドレスレジスタ（ＣＡレジスタ）１２１、終端抵抗１２０、ＤＱ信号、ＣＡ(Command Address)信号、クロック信号（ＣＬＫ）信号から構成されている。ＤＱ信号、及びクロック信号ＣＬＫ、ＣＬＫＢは、メモリモジュール端子から複数のＤＲＡＭの端子をスタブレスで接続されており、末端のＤＲＡＭのオンチップ・ターミネーション(内蔵終端抵抗)で終端されている。ＣＬＫ、ＣＬＫＢ信号は、差動クロック信号である。
【００５１】
ＣＡ信号（Command Address）は、メモリモジュール端子から、複数のＣＡレジスタ端子をスタブレスで接続されており、末端は、終端抵抗１２０で終端されている。
【００５２】
そしてＣＡレジスタ１２１からＤＲＡＭ１１５に対しても、スタブレスで接続され、末端の終端抵抗１２０で終端されている。またバスラインの折り返し点付近で、電源/ＧＮＤ層を流れるリターン電流が分断されないように、ＧＮＤ層を短絡し、電源-ＧＮＤ層間はパスコンで接続されている。
【００５３】
図３（Ａ）は、本発明の第１の実施例のメモリモジュールの外観を示す上面図であり図３（Ｂ）は、裏面の一部を示す図である。この例において、メモリモジュールの端子１１１からＤＲＡＭ１１５に接続される配線は、端子１１１から延在されてピアホール１１３に至り、ビアホール１１３を経由して、メモリモジュールの基板内層に入り、ＤＱ信号、ＣＬＫ信号は、ストリップラインとして、配線される。
【００５４】
図４は、本発明の第１の実施例のメモリシステムにおける、ＤＱ信号及びＣＡ信号の配線を示す図である。図４には、６４bit ＤＱ(１チャネル)のシステムの例が示されており、２スロットで構成されている。ＤＱ信号は、メモリコントローラ２から、両スロットまでは、各々３２bitがコネクタ４を介して、ポイント・ツー・ポイント（Point to Point）接続されている。各スロットには、図１のメモリモジュール１が装着されている。
【００５５】
この実施例では、マザーボード３において、メモリコントローラ２から、スロットまでは、メモリモジュール１の内層と同様、ストリップラインによる配線が用いられている。
【００５６】
メモリコントローラ２は、オンチップターミネータを備え、メモリモジュール１上の終端１２０とともに、両側終端バスを形成している。
【００５７】
なお、ＣＡ信号（Command／Address）は、メモリコントローラ２から両スロットへ共通した信号が接続される。図４（Ｂ）に示すように、ＣＡ配線は、メモリコントローラ２からコネクタ４付近まで特性インピーダンスZ0(例えば30Ω)で配線され、両スロットへ、2×Z0(60Ω)の配線で分岐する、いわゆる、T-branch構造で接続されている。このときメモリモジュール２のＣＡ配線の実効的な特性インピーダンスも、2×Z0(60Ω)となっており整合されている。
【００５８】
図５は、図４に示した本発明によるメモリシステムの実施例における１スロット分のデータラッチの仕方を示す図である。
【００５９】
まず、書きこみ（Write）時、メモリコントローラ２は、ＤＱ信号及びクロック（ＣＬＫ）信号をＤＲＡＭ１１５に対して出力する。ＤＱ信号は、ダブルデータレートで出力される。そして、ＤＲＡＭ１１５は、ＣＬＫ信号に基づき、ＤＱ信号をラッチする（ＤＱ＠Ｗｒｉｔｅ：ＣＬＫでラッチ）。
【００６０】
メモリコントローラ２が出力するＣＬＫ信号の位相は、ＤＱ信号の位相から１／４周期遅らせている(center aligned)。センター・アラインド（center aligned）タイミング発生回路２Ａでは、ＤＱ信号はＣＬＫ信号よりも90度位相が進んでいる。センター・アラインド（center aligned）タイミング発生回路２Ａは、等間隔位相（９０度）が離間している信号を出力する電圧制御発振器（ＶＣＯ）又はＰＬＬ回路よりなり、ＣＬＫ信号はＤＱ信号のタイミングよりも９０度遅れている。
【００６１】
Read（読み出し）時、ＤＲＡＭ１１５は、ＤＱ信号及びＤＱストローブ信号（ＤＱＳ）をメモリコントローラ２に対して出力する。
【００６２】
メモリコントローラ２は、ＤＲＡＭ１１５からのＤＱストローブ信号に基づき、ＤＱ信号をラッチする（ＤＱ＠Ｒｅａｄ：ＤＱＳでラッチ）。ＤＲＡＭ１１５が出力するＤＱストローブ信号の位相は、ＤＱ信号の位相から１／４周期遅らせている(center aligned)。
【００６３】
ＣＡ信号に関して、メモリコントローラ２が、ＣＡ信号及びＣＡＣＬＫ信号を、シングルデータレートで、ＣＡレジスタ１２１に出力する。ＣＡレジスタ１２１は、ＣＡＣＬＫ信号に基づき、ＣＡ信号をラッチする（ＣＡ＠レジスタ：ＣＡＣＬＫでラッチ）。
【００６４】
メモリコントローラ２が出力するＣＡＣＬＫ信号の位相は、ＣＡ信号の位相から、１／４周期遅らせている(center aligned)。
【００６５】
ＣＡレジスタ１２１は、内部ＣＡバス線を介して、ＤＲＡＭ１１５に、ＣＡ信号を、シングルデータレートで出力する。
【００６６】
ＤＲＡＭ１１５は、ＣＬＫ信号をサンプリングクロックとしてＣＡ信号をラッチする（ＣＡ＠ＤＲＡＭ：ＣＬＫでラッチ）。
【００６７】
本実施例のメモリモジュール１によれば、１本のデータバスラインにおいて、メモリ(２つ以上)１１５の端子間を、スタブレス（一筆書き）接続しているため、信号の反射が低減されるとともに、多数のメモリを接続することができる。
【００６８】
また、本実施例のメモリモジュール１においては、バスラインをストリップライン１１２を用いて形成しているため、遠端クロストークを低減できる。
【００６９】
本実施例のメモリモジュール１においては、メモリモジュール１のデータバスラインの実効的な特性インピーダンスをマザーボードの配線の特性インピーダンスと整合させているため、マザーボードとメモリモジュールの繋ぎ目での信号反射を低減することができる。
【００７０】
本実施例のメモリモジュール１においては、データバスラインを折り返し、終端(抵抗)を、メモリモジュール端子近く、つまりコネクタ４の近くに配置しているため（図４参照）、終端における電源のインピーダンスが低くなり、グランド（GND）バウンスを防止できる。また終端抵抗１２０で発生する熱が、コネクタ４（図４参照）の金属部を通じてマザーボード３に逃げやすくなり、メモリモジュール１の温度上昇を抑えることができる。
【００７１】
本実施例のメモリモジュール１においては、データバスラインの折り返し点付近で、リターン電流の経路を確保しているため、データバスラインの特性インピーダンスの局所的変動を抑えて信号反射を防ぎ、信号ノイズを低減することができる。
【００７２】
また本実施例のメモリシステムによれば、マザーボード上のスロットにメモリモジュールが装着される構成とされており、メモリモジュールを交換することができる。
【００７３】
本実施例のメモリシステムにおいては、メモリコントローラ２とスロット間のデータ配線を、ポイント・ツー・ポイント（Point to Point）接続し、スロットには、メモリモジュール１が取付けられている。
【００７４】
このため、信号のコネクタ４の通過を、１回とすることができる。その結果、コネクタ通過による信号波形の劣化を最小限に抑えることができる。
【００７５】
本実施例のメモリシステムにおいては、メモリコントローラ２とスロット間のデータ配線を、ストリップラインで構成しているため、クロストークによるノイズを低減できる。
【００７６】
さらに、本実施例のメモリシステムにおいては、データ配線は、メモリコントローラ２側のオンチップターミネーションとメモリモジュール側の終端回路１２０の両側終端になっているため、信号反射の増大を抑えることができる。
【００７７】
本実施例のメモリシステムにおいては、１チャネル(６４もしくは７２bit)を、複数のスロットに分割しているため、消費電力や熱を分散させることができる。またメモリモジュール上のデータバス配線が少なくできる。
【００７８】
本実施例のメモリシステムにおいては、メモリコントローラ-ＣＡレジスタ間ＣＡ信号配線を、Ｔ分岐（T-branch）接続しており、２スロットでもＣＡ配線を２重に配置させることなく、また信号反射を起こすことなく、ＣＡバスラインを実現できる。
【００７９】
以上説明したように、本実施例によれば、コネクタに取付け可能なメモリモジュール上に耐ノイズ性に優れたスタブレスメモリシステムを構築しており、大容量メモリモジュールが実現できる。さらにメモリコントローラ-メモリモジュール間を耐ノイズ性に優れた、ポイント・ツー・ポイント（Point to Point）接続しているため、データ信号のコネクタ通過をただ１回にでき、波形を悪化させることなく高速信号伝送ができ、メモリ増設も可能となる。また、１チャンネルを複数スロットに分散するので消費電力や熱を分散させることができ、メモリモジュールの温度上昇を抑え、性能低下を抑えることができる。
【００８０】
メモリモジュールについては、以下の利点を有する。
【００８１】
信号反射が低減されノイズを防止できるので、高速信号伝送が可能となる。また多数のメモリを接続できるのでメモリの大容量化が可能となる。
【００８２】
遠端クロストークを低減できノイズを防止できるので、高速信号伝送が可能となる。
【００８３】
マザーボードとメモリモジュールの繋ぎ目での信号反射を低減でき、ノイズを防止できるので、高速信号伝送が可能となる。
【００８４】
本実施例のメモリシステムについては、以下の利点を有する。
【００８５】
メモリモジュール１の交換ができるので、メモリ増設(メモリ容量の変更)が可能となる。
【００８６】
コネクタの信号が通過することによる信号波形の劣化を、最小限に抑えることができるので、高速信号伝送が可能となる。
【００８７】
クロストークによるノイズを低減できるので、高速信号伝送が可能となる。
【００８８】
信号反射の増大を抑えることができノイズを低減できるので、高速信号伝送が可能となる。
【００８９】
複数のスロット(メモリモジュール)で消費電力や熱を分散させることができるので、メモリモジュールの温度上昇を抑えることができ、メモリモジュール上のメモリデバイスの性能劣化を抑えることができる。またメモリモジュール上のデータバスが少なくなるので、配線が短く引ける。
【００９０】
信号反射を起こすことなく、ＣＡバスラインを実現できるので、ＣＡ信号の高速信号伝送が可能となる。
【００９１】
本発明により高速信号伝送、メモリの大容量化、メモリの増設が可能となる。
【００９２】
次に、本発明の他の実施例について説明する。
【００９３】
図６は、本発明の第２の実施例のメモリモジュールの構成を示す図である。図６（Ａ）に示すように、終端内蔵型メモリ１１５を用いてマルチチップモジュール６１で形成してもよい。
【００９４】
表面及び裏面にデータバスラインを共有する複数のメモリデバイス１１５が搭載されているＭＣＭ（マルチチップモジュール）基板６１を有し、バスラインは、ビアホール１１３を介してストリップラインの一端に接続され、基板表面及び基板裏面にそれぞれ搭載された複数のＤＲＡＭ１１５の端子はビアホールを介して交互にストリップライン１１２に接続され、ストリップライン１１２の他端がビアホールを介して、終端回路を内蔵したＤＲＡＭ１１５に接続されて、終端されている。
【００９５】
かかる構成により、メモリモジュールの小型化を図ることができる。また、表裏のメモリデバイス（チップ）１１５を交互に配線してもよい。かかる構成によって、エレクトリカルピッチEpを小さくすることができ、信号反射をさらに低減することができる。
【００９６】
オンチップターミネータは、図６（Ｂ）に示すように、Ｉ／Ｏピンに一端が接続された抵抗Ｒtermの他端と終端電圧Ｖtermとの間に接続されたトランスファゲート６３を備えている。トランスファゲート６３は、入力信号をゲートに入力するＮＭＯＳトランジスタと、入力信号をインバータ６２で反転した信号をゲートに入力するＰＭＯＳトランジスタとからなり、インバータ６２への入力信号がHIGHレベルのとき、トランスファゲート６３がオンし、終端抵抗Ｒtermは終端電圧Ｖtermに接続され、インバータ６２への入力信号がLOWレベルのとき、トランスファゲート６３がオフし、終端抵抗Ｒtermは終端電圧Ｖtermに接続されない。あるいは、オンチップターミネータは、一端が、Ｉ／Ｏピンに接続された終端抵抗の他端と正側電源電圧（ＶＤＤＱ）との間に接続された第１のトランスファゲートと、一端が、Ｉ／Ｏピンに接続された終端抵抗の他端と負側電源電圧（ＶＳＳＱ又はＧＮＤ）との間に接続された第２のトランスファゲートと、を備え、前記第１及び第２のトランスファゲートをオンすることで、前記バスラインの終端を行う、センタタップ終端型のオンチップターミネータとしてもよい。
【００９７】
次に本発明のメモリモジュールの第３の実施例について説明する。図７に示すように、複数のメモリをマルチチップパッケージ７０Ａ、７０Ｂで形成してもよい。マルチチップパッケージ７０Ａ、７０Ｂは、図６のメモリモジュールの構成を有する。プリント基板７０１に接続されるマルチチップパッケージ７０Ａは、絶縁基板７１０に搭載されたＤＲＡＭ１１５を備え、ピン７１１でプリント基板７０１と接続し、プリント基板７０１のスルーホール（ビアホール）７０２を介して、裏面側のマルチチップパッケージ７０Ｂのピンと接続される。マルチチップパッケージ７０Ｂにおいて、ストリップラインは、ピン７１１で基板のパタンと接続し終端抵抗７０４に接続される。かかる構成により、大容量メモリモジュールを小型化でき、システムサイズ、特に、高さを抑えることができ、薄型化に貢献する。
【００９８】
本発明のメモリモジュールの実施例において、図２に示すように、４ビットI/O（ＤＱ×４）のメモリ１１５を用いた場合について説明する。多bit(8、16、32bit)I/Oに対して、デバイス搭載数を増やすことができ、高速動作時におけるチップ内の同時スイッチングノイズや、tSH(入力データの取り込みタイミング精度：サンプルホールド時間)の点からも有利である。
【００９９】
本発明のメモリモジュールの第４の実施例について説明する。図１６に示すように、スタブレスで複数デバイス（n個）のデータ端子をバス上の１点で接続してもよい（集中負荷）。
【０１００】
ＤＱ（データ信号）、ＤＱＳ（データストローブ信号）、ＣＬＫ信号は、ストリップライン１１２でポイント・ツー・ポイントで接続する。高速信号伝送を可能とし、遠端クロストークを低減する。この時、エレクトリカルピッチＥpの計算において、上式（１）のＣI/Oは、n倍となる。
【０１０１】
次に、本発明のメモリモジュールの第４の実施例について説明する。図１６（Ａ）を参照すると、この実施例のメモリモジュールにおいては、モジュール端子１１１からビアホール１１３までバスラインはプリント基板表面上を延在され、ビアホール１１３を介してストリップライン１１２の一端に接続され、ストリップライン１１２の他端がビアホールを介して基板裏面の終端抵抗１２０に接続され、表面及び裏面に互いに対応して実装されている２つのＤＲＡＭ１１５のそれぞれに対して、ストリップライン１１２の一点から、表面及び裏面側に接続するためのビアホールを介してＤＲＡＭ１１５のＤＱ端子に接続されている。
【０１０２】
また図１６（Ｂ）を参照すると、モジュール端子（ＤＱ）１１１からビアホール１１３まで前記バスラインは基板表面上を延在され、ビアホール１１３を介して１つのストリップライン１１２の一端に接続され、該ストリップライン１１２の他端が、折返し用のビアホール１１９を介して、他のストリップライン１１２の一端に接続され、他のストリップラインは前記一の方向と逆の方向に延在されており、モジュール端子（ＶＴＴ）１１１に近接して基板裏面上に配設されている終端抵抗１２０を備え、終端抵抗１２０は第２のビアホールを介して他のストリップライン１１２の他端に接続されており、表面及び裏面に互いに対応して実装されている２つのＤＲＡＭ１１５のそれぞれに対して、ストリップライン１１２の一点から、表面及び裏面側に設けられたビアホールを介して、前記２つのＤＲＡＭのＤＱ端子に接続されている。基板面上に配設されている複数のＤＲＡＭ１１５に対して、１つのストリップラインと他のストリップラインから交互に表面及び裏面側に設けられたビアホールを介して、２つのＤＲＡＭ１１５のＤＱ端子に接続されている。
【０１０３】
次に、本発明のメモリモジュールの第５の実施例について説明する。図１７に示すように、メモリモジュール上に、ＤＱレジスタ１２２を備えた構成としてもよい。図１７を参照すると、表面及び裏面にバスラインを共有する複数のＤＲＡＭ１１５を実装する基板を有し、モジュール端子（ＤＱ）１１１から離間した所定の位置のビアホールを介して第１のストリップライン１１２の一端に接続され、第１のストリップライン１１２の他端がビアホールを介して、基板表面の信号変換用のＤＱレジスタ１２２の入力端子に接続され、信号変換用のＤＱレジスタ１２２の出力端子がビアホールを介して第２のストリップライン１１２の一端に接続され、ストリップライン１１２の他端は、折り返し用のビアホール１１９を介して他の層のストリップライン１１２の一端に接続され、他の層のストリップライン１１２で折り返され、モジュール端子に近接して基板裏面上に配設されている終端抵抗１２０を備え、終端抵抗１２０はビアホールを介してストリップライン１１２の他端に接続されている。
【０１０４】
かかる構成により、メモリコントローラとＤＲＡＭ１１５の信号電圧や論理の変換が可能になる。
【０１０５】
さらに、ＤＱ端子と、ＤＲＡＭ１１５との間に特性インピーダンス整合用の直列抵抗を挿入してもよい。これにより、メモリモジュール配線の設計自由度が向上し、配線の冗長化や煩雑化を回避できる。
【０１０６】
またデータバスを差動形式（differential mode）にしてもよい。この場合、レシーバ回路等において論理閾値電圧基準Vrefが不要となりVrefばらつきによるタイミングばらつきがなくなり、タイミングバジェットに余裕が生まれ、さらなる高速信号伝送が可能となる。
【０１０７】
次に、本発明における配線の実施例について説明する。図１１（Ａ）のように、マザーボード配線のストリップラインで信号配線１１０２の間に、シールド配線１１０３を設ける。これにより、クロストークを低減できる。電源／ＧＮＤ層間の誘電体層１１０４に埋設されている隣接するストリップライン信号配線１１０２間にシールド配線１１０３が、ストリップライン信号配線１１０２に並行に設けられている。図１１（Ｂ）は、ＤＩＭＭ（Dual In-line Memory Module）のストリップライン配線の一例を示す図である。
【０１０８】
次に、本発明のメモリシステムの第２の実施例について説明する。図８に示すように、コネクタの両側面に端子を持ち、メモリモジュール１を水平に挿入するタイプのコネクタであるバタフライ型コネクタ４Ｂを用いてもよい。これにより大容量メモリモジュールを用いてもメモリシステムの高さの増大を防ぐことができる。
【０１０９】
次に、本発明のメモリシステムにおけるデータラッチの実施例（ラーニングスキームによるＤＱ Ｒｅａｄ）について説明する。図９に示すように、メモリコントローラ２に、スロット毎に対応するリード（Read）データラッチタイミング学習兼発生回路２２を備えている。この実施例では、リード（Read）データラッチタイミング学習兼発生回路２２を備えたことにより、ＤＱストローブを用いなくても、メモリモジュールの出力回路１１から出力されるリード（Read）データをラッチすることができる。
【０１１０】
図１０に示すように、本実施例のメモリシステムにおいては、１スロット構成であっても良い。
【０１１１】
次に、本発明のメモリシステムの第４の実施例について説明する。図１５に示すように、集中負荷2Rank-2Slotの場合は、Point to Pointと同様の構成となる。この時、メモリモジュールの表裏にある２つのデバイス（ＤＲＡＭ）１１５のうち、アクセスもしくはドライブしない方のデバイス１１５Ａで終端すると良い。また配線長が等しくなるように、スロットとスロットの中間から縁を引き出す構成としている。２RANK−２SLOT相当では、ポイント・ツー・ポイント（Point to Point）と同じである。
【０１１２】
次に、本発明のメモリシステムの第５の実施例について説明する。図１８に示すように、マザーボード３上に、ＤＱレジスタ１９１を搭載してもよい。これによってメモリコントローラ２とメモリ１１５の信号電圧や論理の変換が可能となる。
【０１１３】
次に、本発明のメモリシステムの第６の実施例について説明する。図１９に示すように、本発明のメモリモジュールをスター接続してもよい。ＤＱ（データ信号）、ＤＱＳ（ＤＱストローブ信号）、ＣＬＫ（クロック信号）がスター接続される。この接続形態は、スタブレス接続ではないが、別の使用方法として適用される。スター接続では、どの線からみても、インピーダンスが整合している。
【０１１４】
ｎ分岐のスター接続では、メモリモジュールの実効インピーダンスは、
Ｚ０＝ｎＲｓ/(n-1)
マザーボードのインピーダンスは、
Ｚ０＝（２n-1）Rs/n(n-1)
となる。
【０１１５】
次に、本発明におけるメモリコントローラ２のドライバと、基準電圧Ｖｒｅｆの生成について説明する。図１２に示すように、メモリモジュール１上でバスライン末端の終端内蔵型メモリ１１５を用いて、Vref(論理閾値電圧基準)を発生させても良い。この実施例では、メモリコントローラ２に、論理閾値電圧出力回路２３を備えている。
【０１１６】
この実施例では、ドライバ(出力回路)２１は、プッシュプル回路であるため、論理閾値電圧出力回路２３は、ドライバと同じ回路構成よりなり、入力端子と出力端子を短絡させた回路で実現可能である。メモリコントローラ２の論理閾値電圧出力回路２３がVref配線に接続されている。なお、プッシュプル回路は、電源／GND間に接続され、ゲート同士が接続されて入力端子に接続され、ドレイン同士が接続されて出力端子（ＤＱ端子）に接続されるＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１からなる。
【０１１７】
バスライン末端の終端内蔵型メモリ１１５ＡのオンチップターミネータがVref配線に接続されている。バスラインに接続されているメモリ１１５のVref端子はVref配線に接続されている。
【０１１８】
この実施例において、ノイズの観点から、Vref配線のチップ近くに、パスコン１１６を配置すると良い。かかる構成によって、デバイスの製造ばらつきによる論理閾値電圧に整合したVrefを供給でき、信号のラッチタイミングばらつきを小さくできる。
【０１１９】
本発明の実施例におけるメモリコントローラ２のドライバの他の構成について説明する。図１３（Ａ）に示すように、メモリコントローラ２におけるＤＱ信号の出力回路として、オープンドレイン型のドライバを用いてもよい。ドライバ最終段のトランジスタ１３３においては、ゲート電圧ＶＧを、0VからＶＤＤＱまで変化させても、駆動電流ＩＤが流れるのは、ゲート電圧ＶＧが、図１３（Ｄ）のVin for 'H'程度の電圧からＶＤＤＱの間である。
【０１２０】
信号出力時において、ＶＧを０Ｖ〜ＶＤＤＱの電圧レンジで制御すると、信号のデューティ比が等しくならなく('H'側の時間が長く、'L'の時間が短くなる)なってしまう。そこでドライバ最終段１３３と前段論理回路１３１の間に前段論理回路の出力電圧レンジを、Vin for 'H'からＶＤＤＱの間に変換するレベル変換回路１３２が設けられている。これによってデューティ比の等しい信号が得られ、タイミングバジェットに余裕が生まれ、高速信号伝送が可能となる。レベル変換回路１３２は、電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＰＭ１１と、ドレインがＰＭＯＳトランジスタＰＭ１１のドレインに接続されたＮＭＯＳトランジスタＮＭ１１と、ＮＭＯＳトランジスタＮＭ１１のソースにドレインとゲートが接続され（ダイオード接続されている）、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ１２とを有し、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のゲート同士が接続されて前段論理回路１３１の出力端子に接続され、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のドレイン同士が接続されて、オープンドレインドライバ１３５のゲートに接続されている。
【０１２１】
なお、オープンドレインドライバ構成の論理閾値電圧出力回路２３は、レベル変換回路１３４とドライバ最終段１３５において、レベル変換回路１３４の入出力を短絡した回路で得られる。レベル変換回路１３４は、レベル変換回路１３２と同一構成とされている。
【０１２２】
次に、本発明のメモリシステムの第７の実施例について説明する。図２０に示すように、マザーボード３の配線において、バスラインの部分だけ部分的に、ストリップラインで配線するようにしてもよい。かかる構成により、少ない層数（図２０では４層）でメモリシステムを構築できる。
【０１２３】
次に、本発明のメモリシステムの第７の実施例について説明する。図２１（Ａ）に示すように、熱対策としてメモリモジュール１にヒートスプレッダ１２３を取りつけても良い。またヒートパイプを具備したコネクタ４Ａを用いてもよい。これによりメモリモジュール１の高温化を防止し、メモリシステムの性能低下を回避できる。コネクタ４Ａは、図２１（Ｂ）に示すように、コネクタ４０１の両サイドにヒートパイプ４０２を配設し冷却液で冷却するものである。
【０１２４】
次に、本発明のメモリシステムの第８の実施例について説明する。図２２に示すように、メモリやメモリコントローラ等のパッケージにおいて、配線を、ストリップラインで形成する。これによりクロストークが低減できる。ＤＲＡＭチップ（ペレット）２２１５のパッド２２１５は、裏面にピン２２１８（半田ボール）を有する基板２２１０の表面に接続され、パッド２２１４は、ビアホール２２１３を介してストリップライン２２１２に接続し、ストリップライン２２１２は対応するピン２２１８にビアホール接続されている。パッケージ配線をストリップラインで構成しており、（遠端）クロストークを防止することができる。
【０１２５】
次に、本発明のメモリモジュールの第６の実施例について説明する。図２３を参照すると、本実施例のメモリモジュールにおいては、モジュール基板を１００Ａと１００Ｂの２つに分割し、これらの基板間をフレキシブルフィルム１３０で接続している。本実施例のメモリモジュールにおいては、モジュール基板１００Ａ、１００Ｂは、それぞれ表面及び裏面に、バスラインを共有するＤＲＡＭ１１５を有し、バスラインは、第１のモジュール端子（例えばＤＱ）１１１から、基板表面上を、第１のモジュール端子１１１から離間して位置するビアホール１１３まで延在され該ビアホール１１３を介してストリップライン１１２Ａの一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ａに接続され、該ストリップライン１１２Ａの端部がビアホールを介して基板表面のパッドからフレキシブルフィルム１３０に接続されている。モジュール基板１００Ａではビアホール１１３を介してストリップライン１１２Ｂの一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ｂに接続され、該ストリップライン１１２Ｂは一の方向に延在され、該一端に反対側の他端が、折返し用のビアホール１１９を介して、裏面側のストリップライン１１２Ｃの一端に接続され、基板裏面に搭載されたＤＲＡＭ１１５の端子はビアホールを介してストリップラインＣに接続され、該ストリップライン１１２Ｃの端部がビアホールを介して基板表面のパッドでフレキシブルフィルム１３０に接続されている。モジュール基板１００Ｂでは、フレキシブルフィルム１３０にパッドが接続され、ビアホール１１３を介してストリップライン１１２Ｄの一端に接続され、基板裏面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ｄに接続され、該ストリップライン１１２Ｄは一の方向に延在され、該一端に反対側の他端がビアホールを介して終端抵抗１２０の一端に接続され、終端抵抗の他端は、モジュール端子（ＶＴＴ）１１１に接続されている。
【０１２６】
かかる構成の本実施例によれば、図１の第１の実施例と比べて、メモリモジュールの高さを低減し、薄型化に貢献する。
【０１２７】
次に、本発明のメモリモジュールの第７の実施例について説明する。図１に示した前記第１の実施例のメモリモジュールでは、ＤＲＡＭ１１５は、信号入力と信号出力を１つの入出力端子（例えばＤＱ端子）で行っている。これに対して、本実施例のメモリモジュールにおいては、図２４を参照すると、ＤＲＡＭデバイス１１５において、ＤＲＡＭコア１１５−１は、その入力端子と出力端子が独立とされており（Ｉ／Ｏセパレート方式）、信号配線は双方向ではなく、一方向性の入力信号配線と出力信号配線に分離独立されている。すなわち、ＤＲＡＭ１１５の入力回路１１５−３は、入力端子が、ビアホール１１３Ａ、ストリップライン１１２Ａを介してモジュール端子１１１Ａに接続されており、出力端子がＤＲＡＭコア１１５−１の入力に接続される。ＤＲＡＭコア１１５−１の出力回路１１５−２は、入力端子が、ＤＲＡＭコア１１５−１の出力に接続され、出力端子が、ビアホール１１３Ｂ、ストリップライン１１２Ｂを介してモジュール端子１１１Ｂに接続されている。ＤＲＡＭコア１１５−１は、その入力端子と出力端子は、データ信号入力端子（Ｄｉｎ）とデータ信号出力端子（Ｄｏｕｔ）とされる。前記した実施例のメモリモジュールでは、ＤＲＡＭのデータ信号端子として双方向の入出力端子（ＤＱ端子）が用いられており、データバスも双方向のバスが用いられている。これに対して、本実施例では、Ｉ／Ｏ分離構成により、入力負荷容量が小さくなり、高速のデータ転送レートを実現可能としている。メモリモジュール１に搭載され、信号変換、論理変換を行うレジスタの入力回路と出力回路とモジュール端子間の配線に、かかる構成を適用してもよいことは勿論である。また、メモリモジュール上でのＤＲＡＭとレジスタ（例えばＤＱレジスタ１９１）間を、入力信号配線と出力信号配線に分離して信号伝送を行うようにしてもよいことは勿論である。
【０１２８】
次に、本発明のメモリシステムの第１０の実施例について説明する。図２５を参照すると、この実施例のメモリシステムは、メモリモジュール１として、図２４を参照して説明した、本発明の第６の実施例に係る、Ｉ／Ｏセパレート方式のメモリモジュールを備え、メモリコントローラ２とＤＲＡＭ１１５間で、入力信号配線、出力信号配線がそれぞれ別々に、ポイント・ツー・ポイント（Point to Point）接続されている。ＤＲＡＭ１１５が、バスラインのある信号に対して双方向性の入出力端子を有する構成をとらず、入力端子と出力端子とを別々に有し、バスラインには、ＤＲＡＭ１１５の入力端子と出力端子とに接続される一方向性の入力信号配線と出力信号配線がそれぞれ別々に設けられている。同様に、マザーボード３上のメモリコントローラ２も、ＤＲＡＭ１１５の入力端子と出力端子とに対応して、出力端子と入力端子とを有しており、メモリコントローラ２の出力端子と入力端子と、ＤＲＡＭ１１５の入力端子と出力端子とが、それぞれ、一方向性の配線で、ポイント・ツー・ポイント（Point to Point）接続されている。メモリモジュール１に搭載されバスラインに接続されるＤＱレジスタ等についても同様な構成としてもよいことは勿論である。
【０１２９】
次に、本発明のメモリシステムの第１１の実施例について説明する。図２６を参照すると、この実施例のメモリシステムは、メモリモジュール１として、図２４を参照して説明した、本発明の第６の実施例に係る、Ｉ／Ｏセパレート方式のメモリモジュールを備え、いわゆるデイジーチェーン接続で、メモリコントローラとスロット間の信号伝送を行う構成とされ、実装可能なスロット数を増加させている。すなわち、メモリモジュール１に搭載されるＤＲＡＭ１１５は前記第６の実施例と同様、入力端子（入力ポート）と出力端子（出力ポート）を有し、バスラインには、入力端子と出力端子とに接続される一方向性の入力信号配線と出力信号配線がそれぞれ別々に設けられるＩ／Ｏセパレート方式とされる。マザーボード３上のメモリコントローラ２も、入力端子と出力端子とを有する。メモリコントローラ２の出力端子（又は入力端子）と、始端のメモリモジュールに搭載されたＤＲＡＭ１１５の入力端子（又は出力端子）とが、それぞれ、一方向性の配線で接続されている。メモリモジュール間では、コネクタ４を介して、前段のＤＲＡＭ１１５の出力が、後段の一ＤＲＡＭ１１５の入力に方向性の配線で接続し、末端のＤＲＡＭの出力端子（又は入力端子）は、マザーボード３の一方向性の配線を介してメモリコントローラ２の入力端子（又は出力端子）に接続されている。
【０１３０】
メモリコントローラ２からの信号は、第１のスロットのＤＲＡＭ１１５の入力回路に伝達され、当該ＤＲＡＭ１１５の出力回路からの出力が、マザーボードの配線を介して、第２のスロットに伝達され、第２のスロットのＤＲＡＭ１１５の入力回路に入力され、このようにして、信号は隣りのスロットに伝達され、最終段のスロットの出力が、メモリコントローラ２の信号端子に接続されている。
【０１３１】
次に、本発明のメモリモジュールの第８の実施例について説明する。図２７を参照すると、２Ｒａｎｋ（表裏デバイスでバスを共有する）構成において、ＤＲＡＭ１１５の入力端子と出力端子を独立とし、モジュール端子１１１Ａを信号入力端子とすると、モジュール端子１１１Ｂは信号出力端子とされ、入力信号配線と出力信号配線をなすストリップライン１１２Ａ、１１２Ｂが別々に設けられており、ストリップライン１１２Ａは、ビアホールを介して、表裏のデバイス（ＤＲＡＭ）１１５の入力端子（入力ポート）に接続され、ストリップライン１１２Ｂは、ビアホールを介して、表裏のデバイス（ＤＲＡＭ）１１５の出力端子（出力ポート）に接続されている。
【０１３２】
次に、本発明のメモリシステムの第１２の実施例について説明する。図２８を参照すると、この実施例のメモリシステムにおいては、メモリモジュール１に実装されるＤＲＡＭ（図１等のＤＲＡＭ１１５）又はレジスタ（ＣＡレジスタ、ＤＱレジスタ等）と、コネクタ４を介して接続されるメモリコントローラ２との間の配線を、差動配線で構成したものである。メモリコントローラ２の出力回路２１Ａは、信号を差動で出力する。信号伝送を差動で行うことで、レシーバ回路等において基準電圧が不要とされる。差動配線構成としたことで、例えば複数ビットの信号が同時に立ち上がり又は同時に立ち下るときに生じる同時スイッチングノイズの発生が回避され、ノイズ耐性が向上する。
【０１３３】
次に、本発明のメモリシステムの第１３の実施例について説明する。図２９を参照すると、この実施例のメモリシステムにおいては、メモリモジュール１に実装されるＤＲＡＭ（図１等のＤＲＡＭ１１５）又はレジスタ（ＣＡレジスタ、ＤＱレジスタ等）と、コネクタ４を介して接続されるメモリコントローラ２との間の配線を、差動配線で構成し、差動配線対の２組のうち１組について、相補信号の配線対の位置が、例えばマザーボード３からコネクタ４までの間と、コレクタ４からメモリモジュール１内とで交換されている（すなわち、ツイストさせている）。すなわち、コネクタ４において、マザーボード配線側のコネクタのピンＰ２、Ｐ３に対して、図２９（Ｂ）に示すように、Ｐ３を配線（Ｂ）の延長線上に配置し、Ｐ２を配線（／Ｂ）の延長線上に配置し、（Ｂ、／Ｂ）から（／Ｂ、Ｂ）へと位置を交換させている。マザーボード３上の配線では、差動信号対の組は、（Ａ、／Ａ）、（Ｂ、／Ｂ）、（Ｃ、／Ｃ）、…（ただし、／Ａは正転信号Ａの反転信号（相補信号）を表し、Ａ、／Ａの相補信号対が差動信号対をなす）の配置で配線されているが、コネクタ４で（Ｂ、／Ｂ）が交換され、メモリモジュール１では、（Ａ、／Ａ）、（／Ｂ、Ｂ）、（Ｃ、／Ｃ）、…の組合せで配線されている。
【０１３４】
本実施例においては、かかるツイスト構成とすることで、マザーボード配線とメモリモジュール配線におけるクロストークノイズが逆位相となり、クロストークの影響（ノイズ）がキャンセルされ、ノイズの低減を図ることができる。
【０１３５】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１３６】
【発明の効果】
以上説明したように、本発明は、下記記載の効果を奏する。
【０１３７】
本発明のメモリモジュールによれば、信号反射が低減されノイズを防止できる。このため、高速信号伝送が可能としている。また、多数のメモリを接続できる。このため、メモリの大容量化を可能としている。
【０１３８】
本発明のメモリモジュールによれば、遠端クロストークを低減できノイズを防止できる。このため、高速信号伝送を可能としている。
【０１３９】
本発明のメモリモジュールによれば、マザーボードとメモリモジュールの繋ぎ目（接続部）での信号反射を低減でき、ノイズを防止できる。このため、高速信号伝送が可能となる。
【０１４０】
本発明のメモリシステムによれば、メモリモジュールの交換が行え、メモリ増設(メモリ容量の変更)が可能となる。
【０１４１】
本発明のメモリシステムによれば、コネクタの信号が通過することによる信号波形の劣化を、最小限に抑えることができる。
【０１４２】
本発明のメモリシステムによれば、クロストークによるノイズを低減できる。このため、高速信号伝送を可能としている。
【０１４３】
本発明のメモリシステムによれば、信号反射の増大を抑えることができ、ノイズを低減できる。このため、高速信号伝送を可能としている。
【０１４４】
本発明のメモリシステムによれば、複数のスロット(メモリモジュール)で消費電力や熱を分散させることができる。このため、メモリモジュールの温度上昇を抑えることができるので、メモリモジュール上のメモリデバイスの性能劣化を抑えることができる。また、メモリモジュール上のデータバスが少なくなるため、配線長を短くすることができる。
【０１４５】
本発明のメモリシステムによれば、信号反射を起こす事なく、コマンド／アドレスバスラインを実現できる。このため、コマンド／アドレス（ＣＡ）信号の高速信号伝送が可能となる。
【０１４６】
また、本発明によればモジュール基板を複数に分割して構成したことで、高さを抑えることができ、薄型化に貢献する。
【０１４７】
また、本発明によれば、メモリモジュールに搭載されるデバイスの入出力を分離したことにより、入力容量負荷を低減し、さらなる高速動作を可能としている。
【０１４８】
さらに、本発明によれば、バスラインのうち所定の信号を差動で伝送することで、高速伝送、及びノイズ耐性の向上を図ることができる。
【０１４９】
そして、本発明によれば、差動対配線の正転信号と反転信号の位置関係をマザーボード配線とメモリモジュール配線で交換する構成とした組と、交換しない組を隣接した配置することで、クロストークの影響を相殺しており、信号振幅の小さな高速信号伝送に適用して好適とされる。
【０１５０】
以上の通り、本発明によれば、高速信号伝送、メモリの大容量化、メモリの増設が可能となる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明のメモリモジュールの一実施例の構成を示す断面図、（Ｂ）は平面図である。
【図２】本発明のメモリモジュールの一実施例の構成を示す図である。
【図３】（Ａ）は、本発明のメモリモジュールの一実施例の表面を示す図、（Ｂ）は裏面の一部を示す図である。
【図４】（Ａ）は、本発明のメモリシステムの一実施例の構成を示す図であり、（Ｂ）はＴブランチの部分拡大図である。
【図５】本発明におけるメモリシステムの一実施例のデータラッチの構成（１スロット分）を示す図である。
【図６】本発明のメモリモジュールの第２の実施例の構成を示す図である。
【図７】本発明のメモリモジュールの第３の実施例の構成を示す図である。
【図８】（Ａ）は、本発明のメモリシステムの第２の実施例の構成を示す図であり、（Ｂ）は、Ｔブランチの部分拡大図である。
【図９】本発明におけるメモリシステムのデータラッチの第２の実施例の構成（ラーニングスキームによるＤＱ Ｒｅａｄ）を示す図である。
【図１０】本発明のメモリシステムの第３の実施例の構成を示す図である。
【図１１】本発明のメモリシステムにおける配線の構成を示す図である。
【図１２】本発明のメモリシステムにおけるドライバと基準電圧Ｖｒｅｆ生成の構成の一実施例を示す図である。
【図１３】本発明のメモリシステムにおけるドライバの他の実施例の構成を示す図である。
【図１４】（ａ）は、ポイント・ツー・ポイント（Point to Point）接続、（ｂ）は従来型スタブレス、（ｃ）は直付けスタブレスの構成を示す図である。
【図１５】本発明のメモリシステムの第４の実施例の構成を示す図である。
【図１６】本発明のメモリモジュールの第４の実施例の構成を示す図である。
【図１７】本発明のメモリモジュールの第５の実施例の構成を示す図である。
【図１８】本発明のメモリシステムの第５の実施例の構成を示す図である。
【図１９】（Ａ）は、本発明のメモリシステムの第６の実施例の構成を示す図であり、（Ｂ）は、ｎ分岐スター接続を説明する図である。
【図２０】本発明のメモリシステムの第７の実施例の構成を示す図である。
【図２１】本発明のメモリシステムの第８の実施例の構成を示す図である。
【図２２】本発明のメモリシステムの第９の実施例の構成を示す図であり、（Ａ）は、ＤＲＡＭパッケージ基板の構成を示す図であり、（Ｂ）は、メモリシステムの構成を示す図である。
【図２３】本発明のメモリモジュールの第６の実施例の構成を示す図である。
【図２４】本発明のメモリモジュールの第７の実施例の構成を示す図である。
【図２５】本発明のメモリシステムの第１０の実施例の構成を示す図である。
【図２６】本発明のメモリシステムの第１１の実施例の構成を示す図である。
【図２７】本発明のメモリモジュールの第８の実施例の構成を示す図である。
【図２８】本発明のメモリシステムの第１２の実施例の構成を示す図である。
【図２９】本発明のメモリシステムの第１３の実施例の構成を示す図である。
【符号の説明】
１ メモリモジュール
２ メモリコントローラ
３ マザーボード
４ コネクタ
１１ 出力回路
２１ 入力回路
２２ タイミング学習発生回路
２３ 論理閾値電圧出力回路
６１ ＭＣＭ基板
６２ インバータ
６３ トランスファゲート
７０Ａ、７０Ｂ マルチチップパッケージ
１００ プリント基板
１１１ モジュール端子
１１２ ストリップライン
１１３ ビアホール
１１４ ピン
１１５ ＤＲＡＭ（パッケージ）
１１５−１ ＤＲＡＭコア
１１５−２ 出力回路
１１５−３ 入力回路
１１６ パスコン
１１７ ＧＮＤ
１１８ ＶＤＤ
１１９ ビアホール（折り返し用）
１２０ 終端抵抗
１２１ ＣＡレジスタ
１２２ ＤＱレジスタ
１２３ ヒートスプレッダ（放熱器；ヒートシンク）
１３０ フレキシブルフィルム
１３１ 前段論理回路
１３２、１３４ レベル変換回路
１３３、１３５ オープンドレインドライバ
１９１ ＤＱレジスタ
４０１ コネクタ
４０２ ヒートパイプ
７０１ プリント基板
７０４ 終端抵抗
７１０ 基板
７１１ ピン
７１４ パッド
７１５ ＤＲＡＭチップ
１１０1 電源／ＧＮＤ
１１０２ ＤＱ
１１０３ シールド
１４０１ ＤＲＡＭ
１４０２ メモリコントローラ
１４０３ コネクタ
１４０３ プリント基板
１４０４ 終端抵抗
１４０６、１４０７ マザーボード
２２１０ 基板
２２１２ ストリップライン
２２１３ ビアホール
２２１４ パッド
２２１５ ＤＲＡＭ
２２１７ ＧＮＤ層
２２１８ ピン（ボール）
【従来の技術】
本発明は、メモリシステム及びメモリモジュールに関する。
【０００２】
【従来の技術】
図１４（ａ）乃至図１４（ｃ）は、従来の高速メモリインタフェースの典型的な構成を示す図である。
【０００３】
（１）Point to Point（ポイント・ツー・ポイント）型
図１４（ａ）に示すように、メモリコントローラ１４０２と、メモリ１４０１（終端内蔵型ＤＲＡＭ）間を介して、ポイント・ツー・ポイント（Point to Point）接続したものである。モジュール基板１４１０において、ＤＲＡＭ（Dynamic Random Access Memory）１４０１は、基板１４１０の両面に配設され、基板１４１０表面のＤＲＡＭ１４０１のＤＱ端子は、スルーホールで、裏面のＤＲＡＭ１４０１のＤＱ端子に接続されている。ＤＱ信号は、配線の末端の終端内蔵型ＤＲＡＭ１４０１の終端回路で終端される。
【０００４】
この構成は、高速信号伝送が可能である反面、メモリの配置場所が１点だけ（バス端）に制限されるので、メモリ容量が大きくできない、という問題点がある。
【０００５】
（２）従来型スタブレス型
図１４（ｂ）に示すように、メモリコントローラ１４０２とメモリ（ＤＲＡＭ）１４０１間を、コネクタ１４０４を介してスタブレス（stubless）(信号伝送上、分布定数線路とみなせる長い配線による分岐がない)接続したものである。
【０００６】
図１４（ｂ）の構成には、マザーボード１４０６上に、コネクタ１４０４があるため、メモリの増設が可能である。図１４（ｂ）では、３スロット設けられており、配線は、マザーボード１４０６上の終端抵抗１４０５で終端される。
【０００７】
図１４（ｂ）に示す構成では、信号がコネクタ１４０４を通過する回数が、スロット数の２倍となり、信号悪化が増大する。したがって、大容量メモリを搭載するために、スロット数を増やすと、信号波形の悪化が大きくなる、という問題がある。
【０００８】
（３）直付けスタブレス型
図１４（ｃ）に示すように、メモリ１４０１をマザーボード１４０７上に直付けし、メモリコントローラ１４０２とメモリ１４０１間をコネクタを介さずにスタブレス接続したものである。
【０００９】
図１４（ｃ）に示す構成では、高速信号伝送、大容量メモリの搭載が可能である。メモリ１４０１がマザーボード１４０７に直付けされているので、メモリ増設(メモリ容量の変更)ができないという問題がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、信号のコネクタ通過を最小限に抑え、メモリ増設等メモリ容量の変更を可能とし、高速信号伝送、大容量メモリ搭載を可能とするメモリモジュール及びメモリシステムを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明に係るメモリモジュールは、バスラインを共有する複数のメモリデバイスを備え、前記バスラインは、複数のメモリデバイスの端子をスタブレス構造、すなわち一筆書き構造にて接続し、前記バスラインの端部が終端されてなるものである。
【００１２】
本発明に係るメモリモジュールにおいて、前記バスラインの少なくとも一部が、ストリップラインで構成されている。
【００１３】
本発明に係るメモリモジュールにおいて、前記バスラインは、マザーボードの特性インピーダンスに整合される。
【００１４】
本発明に係るメモリモジュールにおいて、複数の前記メモリデバイスの少なくとも一つが、終端回路を内蔵したメモリデバイスよりなり、前記終端回路を内蔵したメモリデバイスが、前記バスライン端部の終端を行う構成とされる。
【００１５】
本発明に係るメモリモジュールにおいて、モジュール基板表面及び裏面のメモリデバイスが、交互に前記ストリップラインにビアホール接続されている。
【００１６】
本発明に係るメモリモジュールにおいて、前記バスラインの折り返し点付近に、前記バスラインを構成する前記ストリップラインを間に挟む電源−グランド層間をパスコンで接続するか、もしくは、共通の電源／グランド層間を短絡されている。
【００１７】
本発明に係るメモリモジュールにおいて、スタブレスで接続される、前記複数メモリデバイスの信号端子は、バス上の１点で接続されている。
【００１８】
本発明に係るメモリモジュールにおいて、前記バスラインに接続され、信号変換を行うレジスタを基板上に備えている。
【００１９】
本発明に係るメモリモジュールにおいて、前記メモリデバイスが、パッケージ基板のピンと、メモリチップの間の配線として、ストリップラインを有する。
【００２０】
本発明に係るメモリモジュールにおいて、前記メモリモジュールをマルチチップモジュールとして形成されている。
【００２１】
本発明に係るメモリシステムにおいては、前記したメモリモジュールのバスラインがデータ信号のバスラインよりなり、前記メモリモジュールのメモリデバイスに、コマンド／アドレス信号を与え、メモリデバイスとの間でデータ信号の転送を行うメモリコントローラと、を備え、前記メモリコントローラとスロット間のデータ配線が、ポイント・ツー・ポイント（Point to Point）接続されている。
【００２２】
本発明に係るメモリシステムにおいては、前記データ配線のメモリコントローラとスロット間の少なくとも１部が、ストリップラインで接続されている。
【００２３】
本発明に係るメモリシステムにおいては、前記データ配線間にシールドを有する。
【００２４】
本発明に係るメモリシステムにおいては、前記メモリコントローラと、２つのスロット間の、コマンドアドレス信号配線が、Ｔ分岐（T-branch）接続されている。
【００２５】
本発明に係るメモリシステムにおいては、前記データ配線が、前記メモリコントローラ側と、前記メモリモジュールの両側で終端されている。
【００２６】
本発明に係るメモリシステムにおいては、１つのチャネル（１つのＤＱ信号）が複数のスロットに分割されている。
【００２７】
本発明に係るメモリシステムにおいては、前記メモリモジュールが、基板上に終端回路を内蔵するメモリデバイスを備え、２Rank(表裏デバイスでバスを共有)で集中負荷にしたものであり（メモリコントローラと前記メモリデバイス間が、ポイント・ツー・ポイント（Point to Point）型バスと等しくなる）、アクセスもしくはドライブされない方のメモリデバイスで終端する。
【００２８】
本発明に係るメモリシステムにおいては、基準電圧（Vref）を前記メモリコントローラと、終端しているメモリデバイスで生成する構成とされている。
【００２９】
本発明に係るメモリモジュールにおいては、前記メモリモジュール基板を、複数の基板に分割して構成し、複数の基板間同士をそれぞれ、例えばフレキシブルフィルム等の基板間接続手段で相互に接続する構成としてもよい。
【００３０】
本発明に係るメモリモジュールにおいては、前記メモリデバイス、及び／又は前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、バスラインの少なくとも一つの双方向信号に対して双方向性の入出力端子を有する構成をとらず、入力端子と出力端子とを別々に有し、バスラインには、双方向性信号配線のかわりに、入力端子と出力端子とに接続される一方向性の入力信号配線と、出力信号配線がそれぞれ別々に設けられている。
【００３１】
本発明に係るメモリシステムにおいては、前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記コネクタを介して接続される前記マザーボード上の前記メモリコントローラとの間で、前記バスラインの少なくとも１つ信号の伝送を差動で行うようにしてもよい。
【００３２】
【発明の実施の形態】
本発明の実施の形態について説明する。まず、本発明の原理を説明し、つづいて本発明の実施例について詳細に説明する。
【００３３】
本発明者らは、1.2Gbps級高速メモリインタフェースのバス構成を鋭意検討し、本発明者らは、メモリモジュール上に直付けスタブレス型を構築することによって、信号のコネクタ通過を最小限に抑え、メモリ増設(容量変更)、高速信号伝送、大容量メモリ搭載を可能とする全く新規な構成を創案した。
【００３４】
本発明に係るバス構成においては、終端を持つ基板直付けのスタブレスメモリバスを、ストリップラインを用いて、メモリモジュール（図４の１）上に構築し、該メモリモジュール（１）を、メモリコントローラ（図４の２）を有するマザーボード（図４の３）上に、コネクタ（図４の４）を介して装着している。つまり、メモリモジュール（１）は、１本のデータ信号において、複数のメモリ（１１５）の端子間を、ストリップラインを用いて、スタブレス（一筆書き）接続し、末端を、メモリモジュール（１）上で終端する構成としたバスラインを有し、該バスラインの実効的特性インピーダンスを、マザーボード（３）の配線の特性インピーダンスと整合させている。
【００３５】
さらに、本発明に係るバス構成においては、基板の一辺に、モジュール端子群（１１１）を持ち、基板の別の辺の方向に延在されているバスラインが、リターン電流が分断されないように、折り返され、終端回路（１２０）が、モジュール端子（ＶＴＴ）に近接して配設されている。
【００３６】
すなわち、本発明の一実施の形態に係るメモリモジュール（１）は、モジュール基板の表面及び裏面に、バスラインを共有する複数のメモリデバイス（図１の１１５）を有し、バスラインは、第１のモジュール端子（図１の１１１）から、基板表面上を、第１のモジュール端子から離間して位置するビアホール（図１の１１３）まで延在されビアホールを介して第１のストリップライン（図１の１１２）の一端に接続され、基板表面に搭載されたメモリデバイス（図１の１１５）の端子はビアホールを介して第１のストリップライン（図１の１１２）に接続され、第１のストリップラインの他端が、折返し用のビアホール（図１の１１９）を介して、第２のストリップライン（１１２）の一端に接続され、第２のストリップライン（１１２）は一の方向と逆の方向に延在されており、基板裏面に搭載されたメモリデバイスの端子はビアホールを介してストリップラインに接続され、終端電圧端子（ＶＴＴ）に近接して配設されている終端抵抗（図１の１２０）を備え、終端抵抗はビアホールを介して、折り返されたストリップラインの他端に接続されている。
【００３７】
本発明に係るメモリモジュール折り返しのない構成も含む。すなわち、本発明の一実施の形態に係るメモリモジュール（１）は、表面及び裏面の少なくとも１方に、バスラインを共有する複数のメモリデバイスを有する基板を備え、前記基板において、バスラインはビアホール（１１３）を介してストリップライン（１１２）の一端に接続され、前記基板上の複数のメモリデバイスの端子は、それぞれビアホールを介して前記ストリップラインに接続され、前記ストリップラインの他端は、ビアホールを介して、基板表面又は基板裏面に設けられている、終端回路、又は終端回路を内蔵したメモリデバイス（図６の１１５）の端子に接続され、終端されている。
【００３８】
また本発明においては、メモリコントローラ−コネクタ間のデータ信号配線を、ストリップラインによってポイント・ツー・ポイント（Point to Point）で接続し、コネクタには、メモリモジュールが装着されている。
【００３９】
本発明において、メモリモジュールには、DDR（Double Data Rate）メモリが搭載され、さらに１チャンネル(64or72bit)が、複数スロットに分配されている。
【００４０】
本発明において、メモリデバイス（又はレジスタ）が、バスラインの少なくとも一つの双方向信号に対して１つの入出力端子を設ける構成をとらず、入力端子と出力端子とを別々に有し（ＱＤＲ（Quad Data Rate）メモリ等）、前記バスラインには、前記メモリデバイス（又はレジスタ）の入力端子と出力端子とにそれぞれ接続される一方向性の入力信号配線（図２４の１１２Ａ）と出力信号配線（図２４の１１２Ｂ）とが設けられ、前記マザーボード（３）上のメモリコントローラ（２）が、前記メモリデバイス及び又は前記レジスタの入力端子と出力端子とに対応して、入力端子と出力端子を有する構成としてもよい。この実施の形態では、メモリコントローラ（２）の出力端子と入力端子と、メモリデバイス（１１５）の入力端子と出力端子とが、それぞれ、例えば、一方向性の配線でポイント・ツー・ポイント（Point to Point）接続される。
【００４１】
本発明の一実施の形態においては、メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記コネクタを介して接続される前記マザーボード上の前記メモリコントローラとの間で、前記バスラインの少なくとも１つ信号の伝送を差動で行うようにしてもよい（図２８参照）。
【００４２】
本発明の一実施の形態のメモリシステムにおいては、前記信号を差動で伝送する複数の配線対のうち、少なくとも１組の配線対が、前記メモリコントローラから前記コネクタまでは、互いに相補の第１、第２の配線の順で配設されており、前記コネクタから前記メモリモジュール内では、配置が交換され、前記第２、第１の配線の順で配設されており、相補信号対の配置が交換する組と、交換しない組とが交互に配置される構成としてもよい（図２９参照）。以下、本発明の各実施例について、図面を参照して詳細に説明する。
【００４３】
【実施例】
図１は、本発明の第１の実施例のメモリモジュールの構成の一例を示す図である。図１（Ａ）は断面図、図１（Ｂ）は、上面図であり、１本のＤＱバスラインを示している。図１を参照すると、本実施例のメモリモジュールは、モジュール基板の表面及び裏面に、バスラインを共有する複数のＤＲＡＭ１１５を有し、バスラインは、第１のモジュール端子（ＤＱ）１１１から、基板表面上を、第１のモジュール端子から離間して位置するビアホール１１３まで延在され該ビアホール１１３を介して第１のストリップライン１１２の一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介して第１のストリップライン１１２に接続され、第１のストリップラインは一の方向に延在され、前記一端に反対側の他端が、折返し用のビアホール１１９を介して、裏面側の第２のストリップライン１１２の一端に接続され、第２のストリップライン１１２は一の方向と逆の方向に延在されており、基板裏面に搭載されたＤＲＡＭ１１５の端子はビアホールを介して第２のストリップラインに接続され、終端電圧端子（ＶＴＴ）に近接して配設されている終端抵抗を基板裏面に備え、終端抵抗１２０はビアホールを介して、折り返された第２のストリップラインの他端に接続されている。
【００４４】
１本の配線は、メモリモジュール端子１１１からプリント基板１００の表面に搭載された４つのＤＲＡＭ１１５にスタブレス接続され、折曲部をなすビアホール１１９を介して折り返されて、さらに裏面に搭載された４つのＤＲＡＭ１１５にスタブレス接続され、終端抵抗１２０を介して、終端電源ＶＴＴに接続される。
【００４５】
ここで、配線は、誘電体に埋設され、電源ＶＤＤ又はＧＮＤ層に挟まれた、いわゆるストリップライン１１２で形成されており、ＤＲＡＭ１１５のピン１１４とはビアホール１１３を介して接続されている。
【００４６】
この時、ＤＱバスラインの実効的特性インピーダンスを、マザーボード（図４の３）の配線の特性インピーダンスと整合している。
【００４７】
特性インピーダンスと整合は、２つのＤＲＡＭ１１５の間の配線の距離Ep（エレクトリカルピッチ）を、次式
Ｅp＝ＺＭＢ ２ＣI/ Ｏ/(Ｌ０−ＺＭＢ ２Ｃ０) …(1)
で規定される値とすることで実現できる。
【００４８】
上式（１）において、
ＺＭＢはマザーボード配線の特性インピーダンス、
ＣI/ Ｏ／はＤＲＡＭのＩ／Ｏ負荷容量（ｎ個のＤＲＡＭの端子がパス上の１点で接続されている場合はｎ倍する）、
Ｌ０は、メモリモジュール配線の単位長さ当たりのインダクタンス、
Ｃ０は、メモリモジュール配線の単位長さ当たりのキャパシタンス、
である。
【００４９】
なお、ビアホール１１３は、一般的に十分小さく、スタブとはみなさない。
【００５０】
図２は、本発明の第１の実施例のメモリモジュールの構成例を示す図である。メモリモジュールは、4bitI/OのＤＲＡＭ、図示されないチップセットからＤＲＡＭへ供給されるコマンド／アドレス(Command Address)信号をラッチするコマンド／アドレスレジスタ（ＣＡレジスタ）１２１、終端抵抗１２０、ＤＱ信号、ＣＡ(Command Address)信号、クロック信号（ＣＬＫ）信号から構成されている。ＤＱ信号、及びクロック信号ＣＬＫ、ＣＬＫＢは、メモリモジュール端子から複数のＤＲＡＭの端子をスタブレスで接続されており、末端のＤＲＡＭのオンチップ・ターミネーション(内蔵終端抵抗)で終端されている。ＣＬＫ、ＣＬＫＢ信号は、差動クロック信号である。
【００５１】
ＣＡ信号（Command Address）は、メモリモジュール端子から、複数のＣＡレジスタ端子をスタブレスで接続されており、末端は、終端抵抗１２０で終端されている。
【００５２】
そしてＣＡレジスタ１２１からＤＲＡＭ１１５に対しても、スタブレスで接続され、末端の終端抵抗１２０で終端されている。またバスラインの折り返し点付近で、電源/ＧＮＤ層を流れるリターン電流が分断されないように、ＧＮＤ層を短絡し、電源-ＧＮＤ層間はパスコンで接続されている。
【００５３】
図３（Ａ）は、本発明の第１の実施例のメモリモジュールの外観を示す上面図であり図３（Ｂ）は、裏面の一部を示す図である。この例において、メモリモジュールの端子１１１からＤＲＡＭ１１５に接続される配線は、端子１１１から延在されてピアホール１１３に至り、ビアホール１１３を経由して、メモリモジュールの基板内層に入り、ＤＱ信号、ＣＬＫ信号は、ストリップラインとして、配線される。
【００５４】
図４は、本発明の第１の実施例のメモリシステムにおける、ＤＱ信号及びＣＡ信号の配線を示す図である。図４には、６４bit ＤＱ(１チャネル)のシステムの例が示されており、２スロットで構成されている。ＤＱ信号は、メモリコントローラ２から、両スロットまでは、各々３２bitがコネクタ４を介して、ポイント・ツー・ポイント（Point to Point）接続されている。各スロットには、図１のメモリモジュール１が装着されている。
【００５５】
この実施例では、マザーボード３において、メモリコントローラ２から、スロットまでは、メモリモジュール１の内層と同様、ストリップラインによる配線が用いられている。
【００５６】
メモリコントローラ２は、オンチップターミネータを備え、メモリモジュール１上の終端１２０とともに、両側終端バスを形成している。
【００５７】
なお、ＣＡ信号（Command／Address）は、メモリコントローラ２から両スロットへ共通した信号が接続される。図４（Ｂ）に示すように、ＣＡ配線は、メモリコントローラ２からコネクタ４付近まで特性インピーダンスZ0(例えば30Ω)で配線され、両スロットへ、2×Z0(60Ω)の配線で分岐する、いわゆる、T-branch構造で接続されている。このときメモリモジュール２のＣＡ配線の実効的な特性インピーダンスも、2×Z0(60Ω)となっており整合されている。
【００５８】
図５は、図４に示した本発明によるメモリシステムの実施例における１スロット分のデータラッチの仕方を示す図である。
【００５９】
まず、書きこみ（Write）時、メモリコントローラ２は、ＤＱ信号及びクロック（ＣＬＫ）信号をＤＲＡＭ１１５に対して出力する。ＤＱ信号は、ダブルデータレートで出力される。そして、ＤＲＡＭ１１５は、ＣＬＫ信号に基づき、ＤＱ信号をラッチする（ＤＱ＠Ｗｒｉｔｅ：ＣＬＫでラッチ）。
【００６０】
メモリコントローラ２が出力するＣＬＫ信号の位相は、ＤＱ信号の位相から１／４周期遅らせている(center aligned)。センター・アラインド（center aligned）タイミング発生回路２Ａでは、ＤＱ信号はＣＬＫ信号よりも90度位相が進んでいる。センター・アラインド（center aligned）タイミング発生回路２Ａは、等間隔位相（９０度）が離間している信号を出力する電圧制御発振器（ＶＣＯ）又はＰＬＬ回路よりなり、ＣＬＫ信号はＤＱ信号のタイミングよりも９０度遅れている。
【００６１】
Read（読み出し）時、ＤＲＡＭ１１５は、ＤＱ信号及びＤＱストローブ信号（ＤＱＳ）をメモリコントローラ２に対して出力する。
【００６２】
メモリコントローラ２は、ＤＲＡＭ１１５からのＤＱストローブ信号に基づき、ＤＱ信号をラッチする（ＤＱ＠Ｒｅａｄ：ＤＱＳでラッチ）。ＤＲＡＭ１１５が出力するＤＱストローブ信号の位相は、ＤＱ信号の位相から１／４周期遅らせている(center aligned)。
【００６３】
ＣＡ信号に関して、メモリコントローラ２が、ＣＡ信号及びＣＡＣＬＫ信号を、シングルデータレートで、ＣＡレジスタ１２１に出力する。ＣＡレジスタ１２１は、ＣＡＣＬＫ信号に基づき、ＣＡ信号をラッチする（ＣＡ＠レジスタ：ＣＡＣＬＫでラッチ）。
【００６４】
メモリコントローラ２が出力するＣＡＣＬＫ信号の位相は、ＣＡ信号の位相から、１／４周期遅らせている(center aligned)。
【００６５】
ＣＡレジスタ１２１は、内部ＣＡバス線を介して、ＤＲＡＭ１１５に、ＣＡ信号を、シングルデータレートで出力する。
【００６６】
ＤＲＡＭ１１５は、ＣＬＫ信号をサンプリングクロックとしてＣＡ信号をラッチする（ＣＡ＠ＤＲＡＭ：ＣＬＫでラッチ）。
【００６７】
本実施例のメモリモジュール１によれば、１本のデータバスラインにおいて、メモリ(２つ以上)１１５の端子間を、スタブレス（一筆書き）接続しているため、信号の反射が低減されるとともに、多数のメモリを接続することができる。
【００６８】
また、本実施例のメモリモジュール１においては、バスラインをストリップライン１１２を用いて形成しているため、遠端クロストークを低減できる。
【００６９】
本実施例のメモリモジュール１においては、メモリモジュール１のデータバスラインの実効的な特性インピーダンスをマザーボードの配線の特性インピーダンスと整合させているため、マザーボードとメモリモジュールの繋ぎ目での信号反射を低減することができる。
【００７０】
本実施例のメモリモジュール１においては、データバスラインを折り返し、終端(抵抗)を、メモリモジュール端子近く、つまりコネクタ４の近くに配置しているため（図４参照）、終端における電源のインピーダンスが低くなり、グランド（GND）バウンスを防止できる。また終端抵抗１２０で発生する熱が、コネクタ４（図４参照）の金属部を通じてマザーボード３に逃げやすくなり、メモリモジュール１の温度上昇を抑えることができる。
【００７１】
本実施例のメモリモジュール１においては、データバスラインの折り返し点付近で、リターン電流の経路を確保しているため、データバスラインの特性インピーダンスの局所的変動を抑えて信号反射を防ぎ、信号ノイズを低減することができる。
【００７２】
また本実施例のメモリシステムによれば、マザーボード上のスロットにメモリモジュールが装着される構成とされており、メモリモジュールを交換することができる。
【００７３】
本実施例のメモリシステムにおいては、メモリコントローラ２とスロット間のデータ配線を、ポイント・ツー・ポイント（Point to Point）接続し、スロットには、メモリモジュール１が取付けられている。
【００７４】
このため、信号のコネクタ４の通過を、１回とすることができる。その結果、コネクタ通過による信号波形の劣化を最小限に抑えることができる。
【００７５】
本実施例のメモリシステムにおいては、メモリコントローラ２とスロット間のデータ配線を、ストリップラインで構成しているため、クロストークによるノイズを低減できる。
【００７６】
さらに、本実施例のメモリシステムにおいては、データ配線は、メモリコントローラ２側のオンチップターミネーションとメモリモジュール側の終端回路１２０の両側終端になっているため、信号反射の増大を抑えることができる。
【００７７】
本実施例のメモリシステムにおいては、１チャネル(６４もしくは７２bit)を、複数のスロットに分割しているため、消費電力や熱を分散させることができる。またメモリモジュール上のデータバス配線が少なくできる。
【００７８】
本実施例のメモリシステムにおいては、メモリコントローラ-ＣＡレジスタ間ＣＡ信号配線を、Ｔ分岐（T-branch）接続しており、２スロットでもＣＡ配線を２重に配置させることなく、また信号反射を起こすことなく、ＣＡバスラインを実現できる。
【００７９】
以上説明したように、本実施例によれば、コネクタに取付け可能なメモリモジュール上に耐ノイズ性に優れたスタブレスメモリシステムを構築しており、大容量メモリモジュールが実現できる。さらにメモリコントローラ-メモリモジュール間を耐ノイズ性に優れた、ポイント・ツー・ポイント（Point to Point）接続しているため、データ信号のコネクタ通過をただ１回にでき、波形を悪化させることなく高速信号伝送ができ、メモリ増設も可能となる。また、１チャンネルを複数スロットに分散するので消費電力や熱を分散させることができ、メモリモジュールの温度上昇を抑え、性能低下を抑えることができる。
【００８０】
メモリモジュールについては、以下の利点を有する。
【００８１】
信号反射が低減されノイズを防止できるので、高速信号伝送が可能となる。また多数のメモリを接続できるのでメモリの大容量化が可能となる。
【００８２】
遠端クロストークを低減できノイズを防止できるので、高速信号伝送が可能となる。
【００８３】
マザーボードとメモリモジュールの繋ぎ目での信号反射を低減でき、ノイズを防止できるので、高速信号伝送が可能となる。
【００８４】
本実施例のメモリシステムについては、以下の利点を有する。
【００８５】
メモリモジュール１の交換ができるので、メモリ増設(メモリ容量の変更)が可能となる。
【００８６】
コネクタの信号が通過することによる信号波形の劣化を、最小限に抑えることができるので、高速信号伝送が可能となる。
【００８７】
クロストークによるノイズを低減できるので、高速信号伝送が可能となる。
【００８８】
信号反射の増大を抑えることができノイズを低減できるので、高速信号伝送が可能となる。
【００８９】
複数のスロット(メモリモジュール)で消費電力や熱を分散させることができるので、メモリモジュールの温度上昇を抑えることができ、メモリモジュール上のメモリデバイスの性能劣化を抑えることができる。またメモリモジュール上のデータバスが少なくなるので、配線が短く引ける。
【００９０】
信号反射を起こすことなく、ＣＡバスラインを実現できるので、ＣＡ信号の高速信号伝送が可能となる。
【００９１】
本発明により高速信号伝送、メモリの大容量化、メモリの増設が可能となる。
【００９２】
次に、本発明の他の実施例について説明する。
【００９３】
図６は、本発明の第２の実施例のメモリモジュールの構成を示す図である。図６（Ａ）に示すように、終端内蔵型メモリ１１５を用いてマルチチップモジュール６１で形成してもよい。
【００９４】
表面及び裏面にデータバスラインを共有する複数のメモリデバイス１１５が搭載されているＭＣＭ（マルチチップモジュール）基板６１を有し、バスラインは、ビアホール１１３を介してストリップラインの一端に接続され、基板表面及び基板裏面にそれぞれ搭載された複数のＤＲＡＭ１１５の端子はビアホールを介して交互にストリップライン１１２に接続され、ストリップライン１１２の他端がビアホールを介して、終端回路を内蔵したＤＲＡＭ１１５に接続されて、終端されている。
【００９５】
かかる構成により、メモリモジュールの小型化を図ることができる。また、表裏のメモリデバイス（チップ）１１５を交互に配線してもよい。かかる構成によって、エレクトリカルピッチEpを小さくすることができ、信号反射をさらに低減することができる。
【００９６】
オンチップターミネータは、図６（Ｂ）に示すように、Ｉ／Ｏピンに一端が接続された抵抗Ｒtermの他端と終端電圧Ｖtermとの間に接続されたトランスファゲート６３を備えている。トランスファゲート６３は、入力信号をゲートに入力するＮＭＯＳトランジスタと、入力信号をインバータ６２で反転した信号をゲートに入力するＰＭＯＳトランジスタとからなり、インバータ６２への入力信号がHIGHレベルのとき、トランスファゲート６３がオンし、終端抵抗Ｒtermは終端電圧Ｖtermに接続され、インバータ６２への入力信号がLOWレベルのとき、トランスファゲート６３がオフし、終端抵抗Ｒtermは終端電圧Ｖtermに接続されない。あるいは、オンチップターミネータは、一端が、Ｉ／Ｏピンに接続された終端抵抗の他端と正側電源電圧（ＶＤＤＱ）との間に接続された第１のトランスファゲートと、一端が、Ｉ／Ｏピンに接続された終端抵抗の他端と負側電源電圧（ＶＳＳＱ又はＧＮＤ）との間に接続された第２のトランスファゲートと、を備え、前記第１及び第２のトランスファゲートをオンすることで、前記バスラインの終端を行う、センタタップ終端型のオンチップターミネータとしてもよい。
【００９７】
次に本発明のメモリモジュールの第３の実施例について説明する。図７に示すように、複数のメモリをマルチチップパッケージ７０Ａ、７０Ｂで形成してもよい。マルチチップパッケージ７０Ａ、７０Ｂは、図６のメモリモジュールの構成を有する。プリント基板７０１に接続されるマルチチップパッケージ７０Ａは、絶縁基板７１０に搭載されたＤＲＡＭ１１５を備え、ピン７１１でプリント基板７０１と接続し、プリント基板７０１のスルーホール（ビアホール）７０２を介して、裏面側のマルチチップパッケージ７０Ｂのピンと接続される。マルチチップパッケージ７０Ｂにおいて、ストリップラインは、ピン７１１で基板のパタンと接続し終端抵抗７０４に接続される。かかる構成により、大容量メモリモジュールを小型化でき、システムサイズ、特に、高さを抑えることができ、薄型化に貢献する。
【００９８】
本発明のメモリモジュールの実施例において、図２に示すように、４ビットI/O（ＤＱ×４）のメモリ１１５を用いた場合について説明する。多bit(8、16、32bit)I/Oに対して、デバイス搭載数を増やすことができ、高速動作時におけるチップ内の同時スイッチングノイズや、tSH(入力データの取り込みタイミング精度：サンプルホールド時間)の点からも有利である。
【００９９】
本発明のメモリモジュールの第４の実施例について説明する。図１６に示すように、スタブレスで複数デバイス（n個）のデータ端子をバス上の１点で接続してもよい（集中負荷）。
【０１００】
ＤＱ（データ信号）、ＤＱＳ（データストローブ信号）、ＣＬＫ信号は、ストリップライン１１２でポイント・ツー・ポイントで接続する。高速信号伝送を可能とし、遠端クロストークを低減する。この時、エレクトリカルピッチＥpの計算において、上式（１）のＣI/Oは、n倍となる。
【０１０１】
次に、本発明のメモリモジュールの第４の実施例について説明する。図１６（Ａ）を参照すると、この実施例のメモリモジュールにおいては、モジュール端子１１１からビアホール１１３までバスラインはプリント基板表面上を延在され、ビアホール１１３を介してストリップライン１１２の一端に接続され、ストリップライン１１２の他端がビアホールを介して基板裏面の終端抵抗１２０に接続され、表面及び裏面に互いに対応して実装されている２つのＤＲＡＭ１１５のそれぞれに対して、ストリップライン１１２の一点から、表面及び裏面側に接続するためのビアホールを介してＤＲＡＭ１１５のＤＱ端子に接続されている。
【０１０２】
また図１６（Ｂ）を参照すると、モジュール端子（ＤＱ）１１１からビアホール１１３まで前記バスラインは基板表面上を延在され、ビアホール１１３を介して１つのストリップライン１１２の一端に接続され、該ストリップライン１１２の他端が、折返し用のビアホール１１９を介して、他のストリップライン１１２の一端に接続され、他のストリップラインは前記一の方向と逆の方向に延在されており、モジュール端子（ＶＴＴ）１１１に近接して基板裏面上に配設されている終端抵抗１２０を備え、終端抵抗１２０は第２のビアホールを介して他のストリップライン１１２の他端に接続されており、表面及び裏面に互いに対応して実装されている２つのＤＲＡＭ１１５のそれぞれに対して、ストリップライン１１２の一点から、表面及び裏面側に設けられたビアホールを介して、前記２つのＤＲＡＭのＤＱ端子に接続されている。基板面上に配設されている複数のＤＲＡＭ１１５に対して、１つのストリップラインと他のストリップラインから交互に表面及び裏面側に設けられたビアホールを介して、２つのＤＲＡＭ１１５のＤＱ端子に接続されている。
【０１０３】
次に、本発明のメモリモジュールの第５の実施例について説明する。図１７に示すように、メモリモジュール上に、ＤＱレジスタ１２２を備えた構成としてもよい。図１７を参照すると、表面及び裏面にバスラインを共有する複数のＤＲＡＭ１１５を実装する基板を有し、モジュール端子（ＤＱ）１１１から離間した所定の位置のビアホールを介して第１のストリップライン１１２の一端に接続され、第１のストリップライン１１２の他端がビアホールを介して、基板表面の信号変換用のＤＱレジスタ１２２の入力端子に接続され、信号変換用のＤＱレジスタ１２２の出力端子がビアホールを介して第２のストリップライン１１２の一端に接続され、ストリップライン１１２の他端は、折り返し用のビアホール１１９を介して他の層のストリップライン１１２の一端に接続され、他の層のストリップライン１１２で折り返され、モジュール端子に近接して基板裏面上に配設されている終端抵抗１２０を備え、終端抵抗１２０はビアホールを介してストリップライン１１２の他端に接続されている。
【０１０４】
かかる構成により、メモリコントローラとＤＲＡＭ１１５の信号電圧や論理の変換が可能になる。
【０１０５】
さらに、ＤＱ端子と、ＤＲＡＭ１１５との間に特性インピーダンス整合用の直列抵抗を挿入してもよい。これにより、メモリモジュール配線の設計自由度が向上し、配線の冗長化や煩雑化を回避できる。
【０１０６】
またデータバスを差動形式（differential mode）にしてもよい。この場合、レシーバ回路等において論理閾値電圧基準Vrefが不要となりVrefばらつきによるタイミングばらつきがなくなり、タイミングバジェットに余裕が生まれ、さらなる高速信号伝送が可能となる。
【０１０７】
次に、本発明における配線の実施例について説明する。図１１（Ａ）のように、マザーボード配線のストリップラインで信号配線１１０２の間に、シールド配線１１０３を設ける。これにより、クロストークを低減できる。電源／ＧＮＤ層間の誘電体層１１０４に埋設されている隣接するストリップライン信号配線１１０２間にシールド配線１１０３が、ストリップライン信号配線１１０２に並行に設けられている。図１１（Ｂ）は、ＤＩＭＭ（Dual In-line Memory Module）のストリップライン配線の一例を示す図である。
【０１０８】
次に、本発明のメモリシステムの第２の実施例について説明する。図８に示すように、コネクタの両側面に端子を持ち、メモリモジュール１を水平に挿入するタイプのコネクタであるバタフライ型コネクタ４Ｂを用いてもよい。これにより大容量メモリモジュールを用いてもメモリシステムの高さの増大を防ぐことができる。
【０１０９】
次に、本発明のメモリシステムにおけるデータラッチの実施例（ラーニングスキームによるＤＱ Ｒｅａｄ）について説明する。図９に示すように、メモリコントローラ２に、スロット毎に対応するリード（Read）データラッチタイミング学習兼発生回路２２を備えている。この実施例では、リード（Read）データラッチタイミング学習兼発生回路２２を備えたことにより、ＤＱストローブを用いなくても、メモリモジュールの出力回路１１から出力されるリード（Read）データをラッチすることができる。
【０１１０】
図１０に示すように、本実施例のメモリシステムにおいては、１スロット構成であっても良い。
【０１１１】
次に、本発明のメモリシステムの第４の実施例について説明する。図１５に示すように、集中負荷2Rank-2Slotの場合は、Point to Pointと同様の構成となる。この時、メモリモジュールの表裏にある２つのデバイス（ＤＲＡＭ）１１５のうち、アクセスもしくはドライブしない方のデバイス１１５Ａで終端すると良い。また配線長が等しくなるように、スロットとスロットの中間から縁を引き出す構成としている。２RANK−２SLOT相当では、ポイント・ツー・ポイント（Point to Point）と同じである。
【０１１２】
次に、本発明のメモリシステムの第５の実施例について説明する。図１８に示すように、マザーボード３上に、ＤＱレジスタ１９１を搭載してもよい。これによってメモリコントローラ２とメモリ１１５の信号電圧や論理の変換が可能となる。
【０１１３】
次に、本発明のメモリシステムの第６の実施例について説明する。図１９に示すように、本発明のメモリモジュールをスター接続してもよい。ＤＱ（データ信号）、ＤＱＳ（ＤＱストローブ信号）、ＣＬＫ（クロック信号）がスター接続される。この接続形態は、スタブレス接続ではないが、別の使用方法として適用される。スター接続では、どの線からみても、インピーダンスが整合している。
【０１１４】
ｎ分岐のスター接続では、メモリモジュールの実効インピーダンスは、
Ｚ０＝ｎＲｓ/(n-1)
マザーボードのインピーダンスは、
Ｚ０＝（２n-1）Rs/n(n-1)
となる。
【０１１５】
次に、本発明におけるメモリコントローラ２のドライバと、基準電圧Ｖｒｅｆの生成について説明する。図１２に示すように、メモリモジュール１上でバスライン末端の終端内蔵型メモリ１１５を用いて、Vref(論理閾値電圧基準)を発生させても良い。この実施例では、メモリコントローラ２に、論理閾値電圧出力回路２３を備えている。
【０１１６】
この実施例では、ドライバ(出力回路)２１は、プッシュプル回路であるため、論理閾値電圧出力回路２３は、ドライバと同じ回路構成よりなり、入力端子と出力端子を短絡させた回路で実現可能である。メモリコントローラ２の論理閾値電圧出力回路２３がVref配線に接続されている。なお、プッシュプル回路は、電源／GND間に接続され、ゲート同士が接続されて入力端子に接続され、ドレイン同士が接続されて出力端子（ＤＱ端子）に接続されるＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１からなる。
【０１１７】
バスライン末端の終端内蔵型メモリ１１５ＡのオンチップターミネータがVref配線に接続されている。バスラインに接続されているメモリ１１５のVref端子はVref配線に接続されている。
【０１１８】
この実施例において、ノイズの観点から、Vref配線のチップ近くに、パスコン１１６を配置すると良い。かかる構成によって、デバイスの製造ばらつきによる論理閾値電圧に整合したVrefを供給でき、信号のラッチタイミングばらつきを小さくできる。
【０１１９】
本発明の実施例におけるメモリコントローラ２のドライバの他の構成について説明する。図１３（Ａ）に示すように、メモリコントローラ２におけるＤＱ信号の出力回路として、オープンドレイン型のドライバを用いてもよい。ドライバ最終段のトランジスタ１３３においては、ゲート電圧ＶＧを、0VからＶＤＤＱまで変化させても、駆動電流ＩＤが流れるのは、ゲート電圧ＶＧが、図１３（Ｄ）のVin for 'H'程度の電圧からＶＤＤＱの間である。
【０１２０】
信号出力時において、ＶＧを０Ｖ〜ＶＤＤＱの電圧レンジで制御すると、信号のデューティ比が等しくならなく('H'側の時間が長く、'L'の時間が短くなる)なってしまう。そこでドライバ最終段１３３と前段論理回路１３１の間に前段論理回路の出力電圧レンジを、Vin for 'H'からＶＤＤＱの間に変換するレベル変換回路１３２が設けられている。これによってデューティ比の等しい信号が得られ、タイミングバジェットに余裕が生まれ、高速信号伝送が可能となる。レベル変換回路１３２は、電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＰＭ１１と、ドレインがＰＭＯＳトランジスタＰＭ１１のドレインに接続されたＮＭＯＳトランジスタＮＭ１１と、ＮＭＯＳトランジスタＮＭ１１のソースにドレインとゲートが接続され（ダイオード接続されている）、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ１２とを有し、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のゲート同士が接続されて前段論理回路１３１の出力端子に接続され、ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のドレイン同士が接続されて、オープンドレインドライバ１３５のゲートに接続されている。
【０１２１】
なお、オープンドレインドライバ構成の論理閾値電圧出力回路２３は、レベル変換回路１３４とドライバ最終段１３５において、レベル変換回路１３４の入出力を短絡した回路で得られる。レベル変換回路１３４は、レベル変換回路１３２と同一構成とされている。
【０１２２】
次に、本発明のメモリシステムの第７の実施例について説明する。図２０に示すように、マザーボード３の配線において、バスラインの部分だけ部分的に、ストリップラインで配線するようにしてもよい。かかる構成により、少ない層数（図２０では４層）でメモリシステムを構築できる。
【０１２３】
次に、本発明のメモリシステムの第７の実施例について説明する。図２１（Ａ）に示すように、熱対策としてメモリモジュール１にヒートスプレッダ１２３を取りつけても良い。またヒートパイプを具備したコネクタ４Ａを用いてもよい。これによりメモリモジュール１の高温化を防止し、メモリシステムの性能低下を回避できる。コネクタ４Ａは、図２１（Ｂ）に示すように、コネクタ４０１の両サイドにヒートパイプ４０２を配設し冷却液で冷却するものである。
【０１２４】
次に、本発明のメモリシステムの第８の実施例について説明する。図２２に示すように、メモリやメモリコントローラ等のパッケージにおいて、配線を、ストリップラインで形成する。これによりクロストークが低減できる。ＤＲＡＭチップ（ペレット）２２１５のパッド２２１５は、裏面にピン２２１８（半田ボール）を有する基板２２１０の表面に接続され、パッド２２１４は、ビアホール２２１３を介してストリップライン２２１２に接続し、ストリップライン２２１２は対応するピン２２１８にビアホール接続されている。パッケージ配線をストリップラインで構成しており、（遠端）クロストークを防止することができる。
【０１２５】
次に、本発明のメモリモジュールの第６の実施例について説明する。図２３を参照すると、本実施例のメモリモジュールにおいては、モジュール基板を１００Ａと１００Ｂの２つに分割し、これらの基板間をフレキシブルフィルム１３０で接続している。本実施例のメモリモジュールにおいては、モジュール基板１００Ａ、１００Ｂは、それぞれ表面及び裏面に、バスラインを共有するＤＲＡＭ１１５を有し、バスラインは、第１のモジュール端子（例えばＤＱ）１１１から、基板表面上を、第１のモジュール端子１１１から離間して位置するビアホール１１３まで延在され該ビアホール１１３を介してストリップライン１１２Ａの一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ａに接続され、該ストリップライン１１２Ａの端部がビアホールを介して基板表面のパッドからフレキシブルフィルム１３０に接続されている。モジュール基板１００Ａではビアホール１１３を介してストリップライン１１２Ｂの一端に接続され、基板表面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ｂに接続され、該ストリップライン１１２Ｂは一の方向に延在され、該一端に反対側の他端が、折返し用のビアホール１１９を介して、裏面側のストリップライン１１２Ｃの一端に接続され、基板裏面に搭載されたＤＲＡＭ１１５の端子はビアホールを介してストリップラインＣに接続され、該ストリップライン１１２Ｃの端部がビアホールを介して基板表面のパッドでフレキシブルフィルム１３０に接続されている。モジュール基板１００Ｂでは、フレキシブルフィルム１３０にパッドが接続され、ビアホール１１３を介してストリップライン１１２Ｄの一端に接続され、基板裏面に搭載されたＤＲＡＭ１１５の信号端子はビアホールを介してストリップライン１１２Ｄに接続され、該ストリップライン１１２Ｄは一の方向に延在され、該一端に反対側の他端がビアホールを介して終端抵抗１２０の一端に接続され、終端抵抗の他端は、モジュール端子（ＶＴＴ）１１１に接続されている。
【０１２６】
かかる構成の本実施例によれば、図１の第１の実施例と比べて、メモリモジュールの高さを低減し、薄型化に貢献する。
【０１２７】
次に、本発明のメモリモジュールの第７の実施例について説明する。図１に示した前記第１の実施例のメモリモジュールでは、ＤＲＡＭ１１５は、信号入力と信号出力を１つの入出力端子（例えばＤＱ端子）で行っている。これに対して、本実施例のメモリモジュールにおいては、図２４を参照すると、ＤＲＡＭデバイス１１５において、ＤＲＡＭコア１１５−１は、その入力端子と出力端子が独立とされており（Ｉ／Ｏセパレート方式）、信号配線は双方向ではなく、一方向性の入力信号配線と出力信号配線に分離独立されている。すなわち、ＤＲＡＭ１１５の入力回路１１５−３は、入力端子が、ビアホール１１３Ａ、ストリップライン１１２Ａを介してモジュール端子１１１Ａに接続されており、出力端子がＤＲＡＭコア１１５−１の入力に接続される。ＤＲＡＭコア１１５−１の出力回路１１５−２は、入力端子が、ＤＲＡＭコア１１５−１の出力に接続され、出力端子が、ビアホール１１３Ｂ、ストリップライン１１２Ｂを介してモジュール端子１１１Ｂに接続されている。ＤＲＡＭコア１１５−１は、その入力端子と出力端子は、データ信号入力端子（Ｄｉｎ）とデータ信号出力端子（Ｄｏｕｔ）とされる。前記した実施例のメモリモジュールでは、ＤＲＡＭのデータ信号端子として双方向の入出力端子（ＤＱ端子）が用いられており、データバスも双方向のバスが用いられている。これに対して、本実施例では、Ｉ／Ｏ分離構成により、入力負荷容量が小さくなり、高速のデータ転送レートを実現可能としている。メモリモジュール１に搭載され、信号変換、論理変換を行うレジスタの入力回路と出力回路とモジュール端子間の配線に、かかる構成を適用してもよいことは勿論である。また、メモリモジュール上でのＤＲＡＭとレジスタ（例えばＤＱレジスタ１９１）間を、入力信号配線と出力信号配線に分離して信号伝送を行うようにしてもよいことは勿論である。
【０１２８】
次に、本発明のメモリシステムの第１０の実施例について説明する。図２５を参照すると、この実施例のメモリシステムは、メモリモジュール１として、図２４を参照して説明した、本発明の第６の実施例に係る、Ｉ／Ｏセパレート方式のメモリモジュールを備え、メモリコントローラ２とＤＲＡＭ１１５間で、入力信号配線、出力信号配線がそれぞれ別々に、ポイント・ツー・ポイント（Point to Point）接続されている。ＤＲＡＭ１１５が、バスラインのある信号に対して双方向性の入出力端子を有する構成をとらず、入力端子と出力端子とを別々に有し、バスラインには、ＤＲＡＭ１１５の入力端子と出力端子とに接続される一方向性の入力信号配線と出力信号配線がそれぞれ別々に設けられている。同様に、マザーボード３上のメモリコントローラ２も、ＤＲＡＭ１１５の入力端子と出力端子とに対応して、出力端子と入力端子とを有しており、メモリコントローラ２の出力端子と入力端子と、ＤＲＡＭ１１５の入力端子と出力端子とが、それぞれ、一方向性の配線で、ポイント・ツー・ポイント（Point to Point）接続されている。メモリモジュール１に搭載されバスラインに接続されるＤＱレジスタ等についても同様な構成としてもよいことは勿論である。
【０１２９】
次に、本発明のメモリシステムの第１１の実施例について説明する。図２６を参照すると、この実施例のメモリシステムは、メモリモジュール１として、図２４を参照して説明した、本発明の第６の実施例に係る、Ｉ／Ｏセパレート方式のメモリモジュールを備え、いわゆるデイジーチェーン接続で、メモリコントローラとスロット間の信号伝送を行う構成とされ、実装可能なスロット数を増加させている。すなわち、メモリモジュール１に搭載されるＤＲＡＭ１１５は前記第６の実施例と同様、入力端子（入力ポート）と出力端子（出力ポート）を有し、バスラインには、入力端子と出力端子とに接続される一方向性の入力信号配線と出力信号配線がそれぞれ別々に設けられるＩ／Ｏセパレート方式とされる。マザーボード３上のメモリコントローラ２も、入力端子と出力端子とを有する。メモリコントローラ２の出力端子（又は入力端子）と、始端のメモリモジュールに搭載されたＤＲＡＭ１１５の入力端子（又は出力端子）とが、それぞれ、一方向性の配線で接続されている。メモリモジュール間では、コネクタ４を介して、前段のＤＲＡＭ１１５の出力が、後段の一ＤＲＡＭ１１５の入力に方向性の配線で接続し、末端のＤＲＡＭの出力端子（又は入力端子）は、マザーボード３の一方向性の配線を介してメモリコントローラ２の入力端子（又は出力端子）に接続されている。
【０１３０】
メモリコントローラ２からの信号は、第１のスロットのＤＲＡＭ１１５の入力回路に伝達され、当該ＤＲＡＭ１１５の出力回路からの出力が、マザーボードの配線を介して、第２のスロットに伝達され、第２のスロットのＤＲＡＭ１１５の入力回路に入力され、このようにして、信号は隣りのスロットに伝達され、最終段のスロットの出力が、メモリコントローラ２の信号端子に接続されている。
【０１３１】
次に、本発明のメモリモジュールの第８の実施例について説明する。図２７を参照すると、２Ｒａｎｋ（表裏デバイスでバスを共有する）構成において、ＤＲＡＭ１１５の入力端子と出力端子を独立とし、モジュール端子１１１Ａを信号入力端子とすると、モジュール端子１１１Ｂは信号出力端子とされ、入力信号配線と出力信号配線をなすストリップライン１１２Ａ、１１２Ｂが別々に設けられており、ストリップライン１１２Ａは、ビアホールを介して、表裏のデバイス（ＤＲＡＭ）１１５の入力端子（入力ポート）に接続され、ストリップライン１１２Ｂは、ビアホールを介して、表裏のデバイス（ＤＲＡＭ）１１５の出力端子（出力ポート）に接続されている。
【０１３２】
次に、本発明のメモリシステムの第１２の実施例について説明する。図２８を参照すると、この実施例のメモリシステムにおいては、メモリモジュール１に実装されるＤＲＡＭ（図１等のＤＲＡＭ１１５）又はレジスタ（ＣＡレジスタ、ＤＱレジスタ等）と、コネクタ４を介して接続されるメモリコントローラ２との間の配線を、差動配線で構成したものである。メモリコントローラ２の出力回路２１Ａは、信号を差動で出力する。信号伝送を差動で行うことで、レシーバ回路等において基準電圧が不要とされる。差動配線構成としたことで、例えば複数ビットの信号が同時に立ち上がり又は同時に立ち下るときに生じる同時スイッチングノイズの発生が回避され、ノイズ耐性が向上する。
【０１３３】
次に、本発明のメモリシステムの第１３の実施例について説明する。図２９を参照すると、この実施例のメモリシステムにおいては、メモリモジュール１に実装されるＤＲＡＭ（図１等のＤＲＡＭ１１５）又はレジスタ（ＣＡレジスタ、ＤＱレジスタ等）と、コネクタ４を介して接続されるメモリコントローラ２との間の配線を、差動配線で構成し、差動配線対の２組のうち１組について、相補信号の配線対の位置が、例えばマザーボード３からコネクタ４までの間と、コレクタ４からメモリモジュール１内とで交換されている（すなわち、ツイストさせている）。すなわち、コネクタ４において、マザーボード配線側のコネクタのピンＰ２、Ｐ３に対して、図２９（Ｂ）に示すように、Ｐ３を配線（Ｂ）の延長線上に配置し、Ｐ２を配線（／Ｂ）の延長線上に配置し、（Ｂ、／Ｂ）から（／Ｂ、Ｂ）へと位置を交換させている。マザーボード３上の配線では、差動信号対の組は、（Ａ、／Ａ）、（Ｂ、／Ｂ）、（Ｃ、／Ｃ）、…（ただし、／Ａは正転信号Ａの反転信号（相補信号）を表し、Ａ、／Ａの相補信号対が差動信号対をなす）の配置で配線されているが、コネクタ４で（Ｂ、／Ｂ）が交換され、メモリモジュール１では、（Ａ、／Ａ）、（／Ｂ、Ｂ）、（Ｃ、／Ｃ）、…の組合せで配線されている。
【０１３４】
本実施例においては、かかるツイスト構成とすることで、マザーボード配線とメモリモジュール配線におけるクロストークノイズが逆位相となり、クロストークの影響（ノイズ）がキャンセルされ、ノイズの低減を図ることができる。
【０１３５】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１３６】
【発明の効果】
以上説明したように、本発明は、下記記載の効果を奏する。
【０１３７】
本発明のメモリモジュールによれば、信号反射が低減されノイズを防止できる。このため、高速信号伝送が可能としている。また、多数のメモリを接続できる。このため、メモリの大容量化を可能としている。
【０１３８】
本発明のメモリモジュールによれば、遠端クロストークを低減できノイズを防止できる。このため、高速信号伝送を可能としている。
【０１３９】
本発明のメモリモジュールによれば、マザーボードとメモリモジュールの繋ぎ目（接続部）での信号反射を低減でき、ノイズを防止できる。このため、高速信号伝送が可能となる。
【０１４０】
本発明のメモリシステムによれば、メモリモジュールの交換が行え、メモリ増設(メモリ容量の変更)が可能となる。
【０１４１】
本発明のメモリシステムによれば、コネクタの信号が通過することによる信号波形の劣化を、最小限に抑えることができる。
【０１４２】
本発明のメモリシステムによれば、クロストークによるノイズを低減できる。このため、高速信号伝送を可能としている。
【０１４３】
本発明のメモリシステムによれば、信号反射の増大を抑えることができ、ノイズを低減できる。このため、高速信号伝送を可能としている。
【０１４４】
本発明のメモリシステムによれば、複数のスロット(メモリモジュール)で消費電力や熱を分散させることができる。このため、メモリモジュールの温度上昇を抑えることができるので、メモリモジュール上のメモリデバイスの性能劣化を抑えることができる。また、メモリモジュール上のデータバスが少なくなるため、配線長を短くすることができる。
【０１４５】
本発明のメモリシステムによれば、信号反射を起こす事なく、コマンド／アドレスバスラインを実現できる。このため、コマンド／アドレス（ＣＡ）信号の高速信号伝送が可能となる。
【０１４６】
また、本発明によればモジュール基板を複数に分割して構成したことで、高さを抑えることができ、薄型化に貢献する。
【０１４７】
また、本発明によれば、メモリモジュールに搭載されるデバイスの入出力を分離したことにより、入力容量負荷を低減し、さらなる高速動作を可能としている。
【０１４８】
さらに、本発明によれば、バスラインのうち所定の信号を差動で伝送することで、高速伝送、及びノイズ耐性の向上を図ることができる。
【０１４９】
そして、本発明によれば、差動対配線の正転信号と反転信号の位置関係をマザーボード配線とメモリモジュール配線で交換する構成とした組と、交換しない組を隣接した配置することで、クロストークの影響を相殺しており、信号振幅の小さな高速信号伝送に適用して好適とされる。
【０１５０】
以上の通り、本発明によれば、高速信号伝送、メモリの大容量化、メモリの増設が可能となる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明のメモリモジュールの一実施例の構成を示す断面図、（Ｂ）は平面図である。
【図２】本発明のメモリモジュールの一実施例の構成を示す図である。
【図３】（Ａ）は、本発明のメモリモジュールの一実施例の表面を示す図、（Ｂ）は裏面の一部を示す図である。
【図４】（Ａ）は、本発明のメモリシステムの一実施例の構成を示す図であり、（Ｂ）はＴブランチの部分拡大図である。
【図５】本発明におけるメモリシステムの一実施例のデータラッチの構成（１スロット分）を示す図である。
【図６】本発明のメモリモジュールの第２の実施例の構成を示す図である。
【図７】本発明のメモリモジュールの第３の実施例の構成を示す図である。
【図８】（Ａ）は、本発明のメモリシステムの第２の実施例の構成を示す図であり、（Ｂ）は、Ｔブランチの部分拡大図である。
【図９】本発明におけるメモリシステムのデータラッチの第２の実施例の構成（ラーニングスキームによるＤＱ Ｒｅａｄ）を示す図である。
【図１０】本発明のメモリシステムの第３の実施例の構成を示す図である。
【図１１】本発明のメモリシステムにおける配線の構成を示す図である。
【図１２】本発明のメモリシステムにおけるドライバと基準電圧Ｖｒｅｆ生成の構成の一実施例を示す図である。
【図１３】本発明のメモリシステムにおけるドライバの他の実施例の構成を示す図である。
【図１４】（ａ）は、ポイント・ツー・ポイント（Point to Point）接続、（ｂ）は従来型スタブレス、（ｃ）は直付けスタブレスの構成を示す図である。
【図１５】本発明のメモリシステムの第４の実施例の構成を示す図である。
【図１６】本発明のメモリモジュールの第４の実施例の構成を示す図である。
【図１７】本発明のメモリモジュールの第５の実施例の構成を示す図である。
【図１８】本発明のメモリシステムの第５の実施例の構成を示す図である。
【図１９】（Ａ）は、本発明のメモリシステムの第６の実施例の構成を示す図であり、（Ｂ）は、ｎ分岐スター接続を説明する図である。
【図２０】本発明のメモリシステムの第７の実施例の構成を示す図である。
【図２１】本発明のメモリシステムの第８の実施例の構成を示す図である。
【図２２】本発明のメモリシステムの第９の実施例の構成を示す図であり、（Ａ）は、ＤＲＡＭパッケージ基板の構成を示す図であり、（Ｂ）は、メモリシステムの構成を示す図である。
【図２３】本発明のメモリモジュールの第６の実施例の構成を示す図である。
【図２４】本発明のメモリモジュールの第７の実施例の構成を示す図である。
【図２５】本発明のメモリシステムの第１０の実施例の構成を示す図である。
【図２６】本発明のメモリシステムの第１１の実施例の構成を示す図である。
【図２７】本発明のメモリモジュールの第８の実施例の構成を示す図である。
【図２８】本発明のメモリシステムの第１２の実施例の構成を示す図である。
【図２９】本発明のメモリシステムの第１３の実施例の構成を示す図である。
【符号の説明】
１ メモリモジュール
２ メモリコントローラ
３ マザーボード
４ コネクタ
１１ 出力回路
２１ 入力回路
２２ タイミング学習発生回路
２３ 論理閾値電圧出力回路
６１ ＭＣＭ基板
６２ インバータ
６３ トランスファゲート
７０Ａ、７０Ｂ マルチチップパッケージ
１００ プリント基板
１１１ モジュール端子
１１２ ストリップライン
１１３ ビアホール
１１４ ピン
１１５ ＤＲＡＭ（パッケージ）
１１５−１ ＤＲＡＭコア
１１５−２ 出力回路
１１５−３ 入力回路
１１６ パスコン
１１７ ＧＮＤ
１１８ ＶＤＤ
１１９ ビアホール（折り返し用）
１２０ 終端抵抗
１２１ ＣＡレジスタ
１２２ ＤＱレジスタ
１２３ ヒートスプレッダ（放熱器；ヒートシンク）
１３０ フレキシブルフィルム
１３１ 前段論理回路
１３２、１３４ レベル変換回路
１３３、１３５ オープンドレインドライバ
１９１ ＤＱレジスタ
４０１ コネクタ
４０２ ヒートパイプ
７０１ プリント基板
７０４ 終端抵抗
７１０ 基板
７１１ ピン
７１４ パッド
７１５ ＤＲＡＭチップ
１１０1 電源／ＧＮＤ
１１０２ ＤＱ
１１０３ シールド
１４０１ ＤＲＡＭ
１４０２ メモリコントローラ
１４０３ コネクタ
１４０３ プリント基板
１４０４ 終端抵抗
１４０６、１４０７ マザーボード
２２１０ 基板
２２１２ ストリップライン
２２１３ ビアホール
２２１４ パッド
２２１５ ＤＲＡＭ
２２１７ ＧＮＤ層
２２１８ ピン（ボール）
Claims (27)
- 表面及び裏面に、バスラインを共有する複数のメモリデバイスを有する基板を備え、
前記バスラインは、第１のモジュール端子から、前記基板表面上を、前記第１のモジュール端子から離間して位置するビアホールまで延在され、前記ビアホールを介して第１のストリップラインの一端に接続され、
前記基板表面に搭載されたメモリデバイスの端子はビアホールを介して前記第１のストリップラインに接続され、
前記第１のストリップラインは一の方向に延在され、前記一端と反対側の他端が、折返し用のビアホールを介して、第２のストリップラインの一端に接続され、
前記第２のストリップラインは前記一の方向と逆の方向に延在されており、
前記基板裏面に搭載されたメモリデバイスの端子はビアホールを介して前記第２のストリップラインに接続され、
第２のモジュール端子に近接して基板裏面上に配設されている終端回路を備え、
前記終端回路はビアホールを介して、折り返された前記第２のストリップラインの他端に接続されている、ことを特徴とするメモリモジュール。 - 前記バスラインの折り返し点付近に、前記バスラインを構成する前記ストリップラインを間に挟む電源とグランド層をパスコンで接続し、及び／又は、共通の電源層間又はグランド層間を短絡してなる、ことを特徴とする請求項１記載のメモリモジュール。
- 表面及び裏面にバスラインを共有する複数のメモリデバイスを有する基板を備え、
前記バスラインは、第１のモジュール端子から、前記基板表面上を、前記第１のモジュール端子から離間して位置するビアホールまで延在され、第１のストリップラインの一端にビアホールを介して接続され、
前記第１のストリップラインは一の方向に延在され、前記一端と反対側の他端は、折返し用のビアホールを介して、第２のストリップラインの一端に接続され、
前記第２のストリップラインは前記一の方向と逆の方向に延在されており、
第２のモジュール端子に近接して基板裏面上に配設されている終端回路を備え、
前記終端回路は前記第２のストリップラインの他端にビアホールを介して接続されており、
表面及び裏面に互いに対応して実装されている２つのメモリデバイスのそれぞれに対して、第１のストリップライン又は第２のストリップラインの一点から、基板表面及び基板裏面側にそれぞれ延在されたビアホールを介して、前記２つのメモリデバイスの端子に接続されている、ことを特徴とするメモリモジュール。 - 基板面上に配設されている複数の前記メモリデバイスに対して、前記第１のストリップラインと前記第２のストリップラインから交互に基板表面及び基板裏面側にそれぞれ延在されているビアホールを介して前記メモリデバイスの端子に接続されている、ことを特徴とする請求項３記載のメモリモジュール。
- 表面及び裏面にバスラインを共有する複数のメモリデバイスを有する基板を備え、
前記バスラインは、第１のモジュール端子から、前記基板表面上を、前記第１のモジュール端子から離間して位置するビアホールまで延在され、前記ビアホールを介して第１のストリップラインの一端に接続され、前記第１のストリップラインの他端はビアホールを介して、基板表面の信号変換用のレジスタの入力端子に接続され、信号変換用のレジスタの出力端子は、ビアホールを介して、第２のストリップラインの一端に接続され、前記第２のストリップラインの他端は、折返し用の第３のビアホールを介して、第３のストリップラインの一端に接続され、
前記第３のストリップラインは前記第２のストリップラインと逆の方向に延在されており、
第２のモジュール端子に近接して基板裏面上に配設されている終端回路を備え、
前記終端回路はビアホールを介して前記第３のストリップラインの他端に接続されている、ことを特徴とするメモリモジュール。 - 表面及び裏面に、バスラインを共有する複数のメモリデバイスを有するメモリモジュールの基板を、少なくとも２つの基板に分割して構成し、前記基板間が基板間接続手段で、相互に接続されており、
前記２つの基板のうち第１の基板は、マザーボードにコネクタを介して接続され、前記第１の基板において、前記バスラインはビアホールを介して第１のストリップラインの一端に接続され、前記第１の基板表面に搭載されたメモリデバイスの端子はビアホールを介して前記第１のストリップラインに接続され、前記第１のストリップラインの他端は、ビアホール、及び、前記基板間接続手段を介して、前記第２の基板に接続され、
前記第２の基板において、前記バスラインはビアホールを介して第２のストリップラインの一端に接続され、前記第２の基板表面に搭載されたメモリデバイスの端子はビアホールを介して前記第２のストリップラインに接続され、
前記第２のストリップラインの他端は、折返し用のビアホールを介して、第３のストリップラインの一端に接続され、前記第２の基板裏面に搭載されたメモリデバイスの端子はビアホールを介して前記第３のストリップラインに接続され、
前記第３のストリップラインの他端は、ビアホール、及び、前記基板間接続手段を介して前記第１の基板に接続され、
前記第１の基板において、前記バスラインはビアホールを介して第４のストリップラインの一端に接続され、前記第１の基板裏面に搭載されたメモリデバイスの端子はビアホールを介して前記第４のストリップラインに接続され、前記第４のストリップラインの他端はビアホールを介して基板上の終端回路に接続されている、ことを特徴とするメモリモジュール。 - 基板表面及び／又は裏面に複数のメモリデバイスを有し、
少なくとも１部が、前記基板内の電源層とグランド層間に埋設されるストリップラインを用いて配線されており、末端が、前記基板上に設けられた終端回路で終端されてなるバスラインを有するメモリモジュールを有し、
前記メモリモジュールに対して、コマンド／アドレス信号及びデータ信号の受け渡しを行うメモリコントローラを有するマザーボード上に、コネクタを介して、前記メモリモジュールが装着されており、
前記メモリモジュールは、１本のデータ信号について、複数の前記メモリデバイスのデータ端子間を、前記ストリップラインを用いて、スタブレスに接続し、前記バスラインの実効的特性インピーダンスが、前記マザーボードの配線の特性インピーダンスと整合されてなる、メモリシステムであって、
複数のモジュール端子が設けられている前記基板の一側から、前記基板の前記一側と反対の他側に延在されるバスラインが、前記基板の一側から他側にストリップラインで延在され、ストリップラインの前記他側の端部が、ビアホールを介して折り返されて終端装置に接続され、前記終端装置は、終端端子をなすモジュール端子に近接して配設されている、ことを特徴とするメモリシステム。 - 請求項１乃至６のいずれか一に記載の前記メモリモジュールを有し、
前記メモリモジュールの前記バスラインがデータ信号のバスラインを含み、
前記メモリモジュールの前記メモリデバイスに、コマンド／アドレス信号を与え、前記メモリデバイスとの間でデータ信号の転送を行うメモリコントローラと、
を備え、
前記メモリコントローラとスロット間のデータ配線をポイント・ツー・ポイント（Point to Point）接続してなる、ことを特徴とするメモリシステム。 - 前記データ配線の前記メモリコントローラとスロット間の少なくとも１部を、ストリップラインで接続してなる、ことを特徴とする請求項８記載のメモリシステム。
- 前記データ配線間にシールドを有する、ことを特徴とする請求項８記載のメモリシステム。
- 前記メモリコントローラと２つのスロット間を、Ｔ分岐（T-branch）接続してなる、少なくとも１つの信号配線を含む、ことを特徴とする請求項８記載のメモリシステム。
- 前記信号配線が、コマンド／アドレス信号である、ことを特徴とする請求項８記載のメモリシステム。
- 前記データ配線が、前記メモリコントローラ側と、前記メモリモジュール側の両側で終端されてなる、ことを特徴とする請求項８記載のメモリシステム。
- １つのチャネルを複数のスロットに分割してなる、ことを特徴とする請求項８記載のメモリシステム。
- 前記メモリモジュールが、基板上に終端回路を内蔵するメモリデバイスを備え、前記基板表面と前記基板裏面に、前記基板を間に挟んで、相対して配置される２つのメモリデバイスが前記バスラインに共通に接続され、前記２つのデバイスのうち、アクセスもしくはドライブされない方のメモリデバイスで前記バスラインを終端する、ことを特徴とする請求項８記載のメモリシステム。
- 基準電圧（Vref）を、前記メモリコントローラと、終端しているメモリデバイスを用いて生成する構成とされている、ことを特徴とする請求項８記載のメモリシステム。
- 前記メモリモジュールが、前記メモリコントローラが取り付けられたマザーボードに、前記コネクタを介して接続され、
前記コネクタが、前記メモリモジュールを、前記マザーボード表面に平行な方向で挿入する構成のバタフライ型コネクタよりなる、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリモジュールが、前記メモリコントローラが取り付けられたマザーボードに前記コネクタを介して接続され、
前記メモリモジュール及び／又は前記コネクタが、冷却手段を備えている、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリコントローラが、基準電圧を生成する論理閾値電圧出力回路を備え、
前記論理閾値電圧出力回路から出力される前記基準電圧は、基準電圧配線にて、前記メモリモジュールに接続され、
前記メモリモジュールにおいて、前記バスライン末端の終端回路を内蔵するメモリデバイスのオンチップターミネータが前記基準電圧配線に接続されており、
前記バスラインに接続されているメモリデバイスの基準電圧端子は前記基準電圧配線に接続されており、
前記論理閾値電圧出力回路は、出力回路のプッシュプル型ドライバ回路と同一構成のプッシュプル型ドライバ回路を有し、前記プッシュプル型ドライバ回路の入力端子と出力端子を接続してなる、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリコントローラが、基準電圧を生成する論理閾値電圧出力回路を備え、
前記論理閾値電圧出力回路から出力される前記基準電圧は、基準電圧配線にて、前記メモリモジュールに接続され、
前記メモリモジュールにおいて、前記バスライン末端の終端回路を内蔵するメモリデバイスのオンチップターミネータが前記基準電圧配線に接続されており、
前記バスラインに接続されているメモリデバイスの基準電圧端子は前記基準電圧配線に接続されており、
前記メモリコントローラが、オープンドレイン型のドライバを備えた出力回路を有し、
前記オープンドレイン型のドライバのゲート端子は、内部信号を受け取りレベル変換を行うレベル変換回路の出力端子に接続され、
前記論理閾値電圧出力回路は、前記出力回路と同一構成とされ、入力端子と出力端子を接続した前記レベル変換回路を備え、
前記レベル変換回路の出力が、前記基準電圧出力用のオープンドレイン型のドライバのゲート端子に接続されている、ことを特徴とする請求項８記載のメモリシステム。 - マザーボード上に、前記バスラインに接続され、信号変換を行うレジスタを備えている、ことを特徴とする請求項８記載のメモリシステム。
- 前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記バスラインの少なくとも一つの双方向信号に対して双方向の入出力端子を有するかわりに、入力端子と出力端子とを有し、
前記バスラインには、前記メモリデバイス及び又は前記レジスタの前記入力端子と前記出力端子とにそれぞれ接続される一方向性の入力信号配線と出力信号配線とが設けられ、
マザーボード上の前記メモリコントローラが、前記メモリデバイス及び又は前記レジスタの入力端子と出力端子の信号に対応して、出力端子と入力端子を有し、
前記メモリコントローラの前記出力端子と前記入力端子と、前記メモリデバイス、及び／又は前記レジスタの前記入力端子と前記出力端子とが、それぞれ、一方向性の配線で、ポイント・ツー・ポイント（Point to Point）接続されている、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記バスラインの少なくとも一つの双方向信号に対して１つの入出力端子を設ける構成をとらず、入力端子と出力端子とを別々に有し、
前記バスラインには、前記メモリデバイス及び又は前記レジスタの前記入力端子と前記出力端子とにそれぞれ接続される一方向性の入力信号配線と出力信号配線とが設けられ、
マザーボード上の前記メモリコントローラが、前記メモリデバイス及び又は前記レジスタの入力端子と出力端子の信号に対応して、出力端子と入力端子を有し、
前記メモリコントローラと、複数の前記メモリモジュールのスロット間で、一方向性の入力信号配線と出力信号配線とにより、デイジーチェーン接続されている、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、前記バスラインの少なくとも一つの双方向信号に対して１つの入出力端子を設ける構成をとらず、入力端子と出力端子とを別々に有し、
前記バスラインには、前記メモリデバイス及び又は前記レジスタの前記入力端子と前記出力端子とにそれぞれ接続される一方向性の入力信号配線と出力信号配線とが設けられ、
マザーボード上の前記メモリコントローラが、前記メモリデバイス及び又は前記レジスタの入力端子と出力端子の信号に対応して、出力端子と入力端子を有し、
前記メモリコントローラの前記出力端子又は前記入力端子と、始端の前記メモリモジュールに搭載されたメモリデバイス及び／又は前記レジスタの前記入力端子又は前記出力端子とが、それぞれ、一方向性の配線で接続され、
前記メモリモジュール間では、一のスロットの前記メモリデバイス及び／又は前記レジスタの出力端子及び入力端子がコネクタと一方向性の配線で、隣りのスロットの前記メモリデバイス及び／又は前記レジスタの入力端子及び出力端子とにそれぞれ接続され、
末端のスロットの前記メモリデバイス及び／又は前記レジスタの出力端子又は入力端子は、前記マザーボードの一方向性の配線を介して前記メモリコントローラの前記入力端子又は前記出力端子に接続される、ことを特徴とする請求項８記載のメモリシステム。 - 前記メモリデバイス、及び／又は、前記メモリモジュールに搭載され前記バスラインに接続されるレジスタが、コネクタを介して接続されるマザーボード上の前記メモリコントローラとの間で、前記バスラインの少なくとも１つ信号の伝送を、差動で行う、ことを特徴とする請求項８記載のメモリシステム。
- 前記バスラインにおいて、前記信号を差動で伝送する複数の配線対のうち、少なくとも１組の配線対が、前記メモリコントローラから前記コネクタまでは、互いに相補の第１、第２の配線の順で配設されており、
前記コネクタから前記メモリモジュール内では、前記配線対の第１、第２の配線の配置が交換され、前記第２、第１の配線の順で、配設されている、ことを特徴とする請求項２５記載のメモリシステム。 - 複数組の配線対について、前記メモリコントローラと前記コネクタ間と、前記コネクタから前記メモリモジュール内とで、相補信号対の相互の配置が交換されている第１の配線対と、
前記メモリコントローラと前記コネクタ間と、前記コネクタから前記メモリモジュール内とで、相補信号対の相互の配置が交換されていない第２の配線対とが、交互に配置されている、ことを特徴とする請求項２５記載のメモリシステム。
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