JP5603535B2 - 信号伝送回路及びその特性調整方法、メモリモジュール、並びに、回路基板の製造方法 - Google Patents

Description

本発明は信号伝送回路及びその特性調整方法に関し、特に、伝送線路間のインピーダンス不整合を検出可能な信号伝送回路及びその特性調整方法に関する。また、本発明はメモリモジュールに関し、特に、伝送線路のインピーダンスを読み出し可能なメモリモジュールに関する。さらに、本発明は、回路基板の製造方法に関し、特に、伝送線路のインピーダンスを読み出し可能な回路基板の製造方法に関する。

パーソナルコンピュータやサーバなどの情報処理システムにおいては、マザーボード上にＣＰＵ（Central Processing Unit）やメモリコントローラなどのコントロール系チップのほか、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリなど、多数の半導体チップが実装される。このうち、ＤＲＡＭについては、ＤＩＭＭ（Dual Inline Memory Module）と呼ばれるメモリモジュールに実装され、ソケットを介してマザーボードに搭載されるのが一般的である。

近年、メモリコントローラとＤＲＡＭとの間のデータ転送速度は、ますます高速化している。データ転送速度が高速化すると信号品質の劣化が顕著となるため、現在では、出力バッファのインピーダンス調整機能や、ＯＤＴ（On Die Termination）機能などをＤＲＡＭに搭載することによって、信号品質の劣化を抑制している。尚、出力バッファのインピーダンス調整機能や、ＯＤＴ機能などについては、特許文献１〜４に記載されたものが知られている。

しかしながら、最近ではデータ転送速度のさらなる向上が求められており、例えば３．２Ｇｂｐｓ程度のデータ転送速度が要求されている。データ転送速度を３．２Ｇｂｐｓ程度まで高めると、信号品質の劣化はさらに顕著となり、伝送線路間のインピーダンス不整合に起因する反射ノイズが無視できなくなる。

このようなインピーダンス不整合は、主に、マザーボードに形成された伝送線路と、メモリモジュールに形成された伝送線路との間において問題となる。インピーダンス不整合が生じる原因は、製造ばらつきなどを考慮して伝送線路のインピーダンスに所定の許容範囲が認められているためである。インピーダンスの許容範囲としては、±１５％程度に設定されることが一般的である。

図１５は、インピーダンス不整合に起因する信号品質の劣化を説明するためのグラフであり、図１６に示すメモリコントローラ１０がＤＲＡＭ２１に対してデータ書き込みを行った場合の信号品質を示している。

図１６に示すように、コントローラ１０は信号線路３１に接続されており、ＤＲＡＭ２１は信号線路３２に接続されている。信号線路３１はマザーボードに形成された信号線路であり、信号線路３２はメモリモジュールに形成された信号線路である。これら信号線路３１，３２は、コネクタ４０を介して相互に接続されている。メモリモジュールには、他のＤＲＡＭ２２も実装されているが、このＤＲＡＭは非選択である。

図１５において、Ｘ軸は非選択のＤＲＡＭ２２（Off Rank DRAM）の終端抵抗値を示し、Ｙ軸は書き込み対象となるＤＲＡＭ２１（On Rank DRAM）に入力される書き込みデータの振幅（Eye Height）を示している。より正確には、Ｙ軸に示すEye Heightは、ＤＲＡＭ２１の入力バッファに供給される信号の振幅を表している。

ＤＲＡＭ２２の終端抵抗値は、ＯＤＴ機能によって例えば４０Ωに設定されるが、温度変化や電源電圧変動などによって、終端抵抗値にもある程度のばらつきが生じる。本例では、温度変化や電源電圧変動などに起因する終端抵抗値の変動を±１５％と見積もっている。また、Eye Heightは大きいほど好ましく、ここでは２００ｍＶを最低許容値に設定している。

図１５に示す特性Ａは、伝送線路３１のインピーダンスが設計値（＝Ｚｍｐ）と一致しており、且つ、伝送線路３２のインピーダンスも設計値（＝Ｚｄｐ）と一致しているケースを示している。このケースでは、ＤＲＡＭ２２の終端抵抗値が設計値（＝４０Ω）である場合に、Eye Heightは最大値をとる。Eye Heightは、ＤＲＡＭ２２の終端抵抗値が４０Ωから離れるにつれて低下するが、終端抵抗値の変動幅である±１５％の範囲内においては十分に大きな値が得られている。このため、温度変化や電源電圧変動などに対して十分なマージンが確保される。

これに対し、図１５に示す特性Ｂは、伝送線路３１のインピーダンスが許容範囲内の最小値（＝Ｚｍｎ）であり、且つ、伝送線路３２のインピーダンスが許容範囲内の最大値（＝Ｚｄｘ）であるケースを示している。したがって、インピーダンスの許容範囲が±１５％であるとすると、
Ｚｍｎ＝Ｚｍｐ×０．８５
Ｚｄｘ＝Ｚｄｐ×１．１５
であり、合計で約３０％のインピーダンス不整合が生じている。

このケースでは、ＤＲＡＭ２２の終端抵抗値が設計値（＝４０Ω）である場合のEye Heightは、特性Ａと比べて低下していることが分かる。このケースにおいては、終端抵抗値が設計値よりも低い約３６．５Ωである場合にEye Heightは最大値を取り、終端抵抗値が３６．５Ωから離れるにつれて低下する。このため、ＤＲＡＭ２２の終端抵抗値が高くなるとEye Heightは大幅に減少し、終端抵抗値が設計値よりも１５％高くなると、Eye Heightは最低許容値（＝２００ｍＶ）の近傍まで低下する。このように、本ケースでは、ＤＲＡＭ２２の終端抵抗値が高くなると、Eye Heightのマージンが大幅に低下することになる。

一方、図１５に示す特性Ｃは、伝送線路３１のインピーダンスが許容範囲内の最大値（＝Ｚｍｘ）であり、且つ、伝送線路３２のインピーダンスが許容範囲内の最小値（＝Ｚｄｎ）であるケースを示している。したがって、インピーダンスの許容幅が±１５％であるとすると、
Ｚｍｘ＝Ｚｍｐ×１．１５
Ｚｄｎ＝Ｚｄｐ×０．８５
であり、合計で約３０％のインピーダンス不整合が生じている。

このケースにおいても、ＤＲＡＭ２２の終端抵抗値が設計値（＝４０Ω）である場合のEye Heightは、特性Ａと比べて低下する。このケースにおいては、終端抵抗値が設計値よりも高い約４４Ωである場合にEye Heightは最大値をとり、終端抵抗値が４４Ωから離れるにつれて低下する。このため、ＤＲＡＭ２２の終端抵抗値が低くなるとEye Heightは大幅に減少し、終端抵抗値が設計値よりも１５％低くなると、Eye Heightは最低許容値（＝２００ｍＶ）の近傍まで低下する。このように、本ケースでは、ＤＲＡＭ２２の終端抵抗値が低くなると、Eye Heightのマージンが大幅に低下することになる。
特開２０００−３３２５９１号公報 特開２００３−２２３７８４号公報 特開２００５−３３３２２２号公報 特開２００６−１４０５４８号公報

このように、伝送線路間にインピーダンス不整合が存在すると、信号品質が劣化するため、温度変化や電源電圧変動などに対するマージンが低下するという問題があった。

このような問題を根本的に解決するためには、インピーダンス不整合がそもそも生じないよう、マザーボードやメモリモジュールの設計精度・作製精度を高める必要がある。しかしながら、この場合には、マザーボードやメモリモジュールの製造歩留まりの低下や、大幅な価格上昇が避けられないことから、解決策としては現実的でない。このため、インピーダンス不整合が現実に存在することを許容しつつ、このようなインピーダンス不整合の存在を実使用時において認識可能な技術が求められる。

したがって、本発明の目的は、伝送線路間のインピーダンス不整合を検出可能な信号伝送回路及びその特性調整方法を提供することである。

また、本発明の他の目的は、伝送線路のインピーダンスを読み出し可能なメモリモジュールを提供することである。

また、本発明のさらに他の目的は、伝送線路のインピーダンスを読み出し可能な回路基板の製造方法を提供することである。

本発明による信号伝送回路は、相互に接続された第１及び第２の伝送線路と、第１の伝送線路のインピーダンスを記憶する第１のインピーダンス記憶回路と、第２の伝送線路のインピーダンスと第１のインピーダンス記憶回路に記憶されたインピーダンスとの整合情報を出力する制御回路と、を備えることを特徴とする。

本発明によれば、第１の伝送線路と第２の伝送線路とのインピーダンス不整合を検出することが可能となる。

インピーダンス不整合が検出された場合の対策については特に限定されないが、信号経路上に接続された半導体チップの入出力回路の回路特性を変化させることが好ましい。これによれば、インピーダンス不整合に起因する信号品質の劣化を抑制することが可能となる。特に、入出力回路が可変終端抵抗回路を備えている場合、その終端抵抗値を変化させることがより好ましい。これによれば、Off Rank側の終端抵抗値を補正することによって、On Rank側に入力される信号のEye Heightを高めることが可能となる。

或いは、インピーダンス不整合が検出された場合、その旨をユーザに報知することもまた好ましい。これによれば、メモリモジュールの交換などによる根本的な改善をユーザに促すことが可能となる。

また、本発明によるメモリモジュールは、モジュール基板と、モジュール基板に実装された複数の半導体メモリと、半導体メモリに関する情報が記録された不揮発性メモリと、モジュール基板に形成され、少なくとも半導体メモリに接続された伝送線路とを備え、不揮発性メモリには、伝送線路のインピーダンスに関する情報が記録されていることを特徴とする。

本発明によれば、メモリコントローラによって伝送線路のインピーダンスを読み出すことが可能となる。このため、当該メモリモジュールをマザーボードに搭載した後、メモリモジュールに形成された伝送線路と、マザーボードに形成された伝送線路とのインピーダンス不整合を検出することが可能となる。

さらに、本発明による信号伝送回路の特性調整方法は、相互に接続された第１及び第２の伝送線路と、第１及び第２の伝送線路を含む信号経路上に接続された半導体チップと、を有する信号伝送回路の特性調整方法であって、第１及び第２の伝送線路のインピーダンスを取得する第１のステップと、第１のステップにて取得したインピーダンスに基づいて、半導体チップに含まれる入出力回路の回路特性を変化させる第２のステップと、を備えることを特徴とする。

本発明によれば、インピーダンス不整合に起因する信号品質の劣化を抑制することが可能となる。

さらに、本発明による回路基板の製造方法は、基板上に伝送線路及び伝送線路のインピーダンスを測定するための測定パターンを形成するステップと、測定パターンを用いて伝送線路のインピーダンスを測定するステップと、測定されたインピーダンスを基板上に搭載された不揮発性メモリに記録するステップと、を備えることを特徴とする。

本発明によれば、実使用時において伝送線路のインピーダンスを読み出すことが可能となる。

このように、本発明によれば、実際に生じているインピーダンス不整合を実使用時において検出可能であることから、コントローラまたはユーザ自身によって、適切な処置を施すことが可能となる。このため、マザーボードやメモリモジュールの製造歩留まりの低下や、大幅な価格上昇をもたらすことなく、インピーダンス不整合に起因する諸問題を解決することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の適用が好適な情報処理システム１００の構成を示すブロック図である。

図１に示す情報処理システム１００は、ＣＰＵ１０１と、メモリコントロールハブ（ＭＣＨ）１０２及びインターフェースコントロールハブ（ＩＣＨ）１０３を介してＣＰＵ１０１に接続された各種デバイスとを備えている。

ＭＣＨ１０２には、メモリモジュール１０４及びグラフィックコントローラ１０５が接続されている。後述するように、メモリモジュール１０４は、複数のＤＲＡＭが実装されたＤＩＭＭによって構成されている。図１に示すように、メモリモジュール１０４とＭＣＨ１０２はメモリシステム１０９を構成し、ＭＣＨ１０２はメモリモジュール１０４に対するコントローラ機能を有している。

ＩＣＨ１０３には、ストレージデバイス１０６、Ｉ／Ｏデバイス１０７、及びＢＩＯＳ（Basic Input/Output System）１０８が接続されている。ストレージデバイス１０６は、ハードディスクドライブなどの磁気ドライブや、ＣＤ−ＲＯＭドライブなどの光学ドライブなどが含まれる。また、Ｉ／Ｏデバイス１０７は、キーボード、マウスなどの入力デバイスや、スピーカなどの出力デバイス、さらには、モデム、ＬＡＮなどのネットワークデバイスが含まれる。ＢＩＯＳ１０８は、当該情報処理システム１００に関する基本的な各種情報を記憶する一種のファームウェアであり、フラッシュメモリなどの不揮発性メモリによって構成される。

このような構成を有する情報処理システム１００のうち、少なくともＣＰＵ１０１、メモリモジュール１０４、ＢＩＯＳ１０８などの半導体デバイスについては、マザーボード上に実装され、マザーボードに形成された伝送線路を介して相互に接続される。以下、メモリモジュール１０４及びＭＣＨ１０２によって構成されるメモリシステム１０９に着目して説明を進める。

図２は、メモリシステム１０９が形成された部分におけるマザーボードの構造を模式的に示す斜視図である。

図２に示すように、マザーボード１１０にはソケット１１１が設けられており、ソケット１１１にメモリモジュール１０４が挿入されている。一方、ＭＣＨ１０２は、マザーボード１１０に直接実装されている。

メモリモジュール１０４は、複数のＤＲＡＭ２００がモジュール基板２１０に実装された構成を有している。ＤＲＡＭ２００の実装数については特に限定されない。

ＤＲＡＭ２００は、いわゆるＯＤＴ機能を有している。ＯＤＴ機能とは、非選択のＤＲＡＭ（Off Rank DRAM）の入出力回路を終端抵抗として利用できる機能である。ＤＲＡＭ２００にＯＤＴ機能を持たせれば、チップ外部に終端抵抗器を設ける必要がなくなるため、部品点数を削減することができる。しかも、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることも可能となる。ＯＤＴインピーダンス（終端抵抗値）は、ＤＲＡＭ２００の内部に設けられたモードレジスタ内のデータを参照することで変化させることが可能である。

図２に示すように、モジュール基板２１０には、ＤＲＡＭ２００の他にＳＰＤ（Serial Presence Detect）チップ２２０が実装されている。ＳＰＤチップ２２０は、メモリモジュール１０４のメモリ容量や、クロック周波数などのアクセス速度、さらにはアクセス方法など、メモリモジュール１０４に関する各種情報が記録されたチップである。ＳＰＤチップ２２０としては、ＥＥＰＲＯＭなどの不揮発性メモリが用いられる。

本実施形態では、上記の各種情報に加え、メモリモジュール１０４に形成された伝送線路３０２のインピーダンスがＳＰＤチップ２２０に記憶されている。したがって、ＳＰＤチップ２２０は、本発明におけるインピーダンス記憶回路として機能する。

さらに、モジュール基板２１０には測定パターン２３０が形成されている。測定パターン２３０は、メモリモジュール１０４に形成された伝送線路３０２のインピーダンスを測定するためのパターンであり、特に限定されるものではないが、ＴＤＲ（Time Domain Reflectometry）法によるインピーダンス測定が可能なパターンである。測定パターン２３０は、伝送線路３０２のインピーダンスを直接的に測定可能なパターンではないが、伝送線路３０２と測定パターン２３０はモジュール基板２１０の作製時において同時に形成され、且つ、両者は十分に近接していることから、測定パターン２３０を用いて測定されたインピーダンスは、伝送線路３０２のインピーダンスとほぼ一致するものとみなすことができる。つまり、測定パターン２３０を用いることにより、伝送線路３０２のインピーダンスを間接的に測定することが可能である。

一方、図２に示すように、マザーボード１１０にも測定パターン１３０が形成されている。測定パターン１３０は、マザーボード１１０に形成された伝送線路３０１のインピーダンスを測定するためのパターンである。測定パターン１３０についても、メモリモジュール１０４に設けられた測定パターン２３０と同様、ＴＤＲ法によるインピーダンス測定が可能なパターンを用いることができる。したがって、測定パターン１３０を用いることにより、マザーボード１１０に形成された伝送線路３０１のインピーダンスを間接的に測定することができる。

図３は、メモリシステム１０９に含まれる伝送線路を説明するための模式図であり、（ａ）は模式的な断面図、（ｂ）は模式的な平面図である。

図３に示すように、メモリモジュール１０４に実装されたＤＲＡＭ２００と、マザーボード１１０に実装されたＭＣＨ１０２は、複数の伝送線路からなる信号経路上に接続されている。信号経路には、マザーボード１１０に形成された伝送線路３０１と、メモリモジュール１０４に形成された伝送線路３０２と、ソケット１１１に形成された伝送線路３０３が存在している。その他、ＤＲＡＭ２００のパッケージ内に形成された伝送線路３０４、ＭＣＨ１０２のパッケージ内に形成された伝送線路３０５も存在する。

これらの伝送線路３０１〜３０５は、互いにインピーダンスが整合するように設計される。しかしながら、既に説明したように、これら伝送線路のインピーダンスには、製造ばらつきなどを考慮してある程度の許容範囲が認められている。このため、実際には、これら伝送線路のインピーダンスが正しく整合するとは限らない。つまり、伝送線路３０１〜３０５間には、インピーダンス不整合が存在する可能性があり、これが信号品質を劣化させる原因となる。

信号品質の劣化をもたらすインピーダンス不整合は、主に、伝送線路３０１，３０２にて生じる。これは、他の伝送線路３０３〜３０５に比べて、伝送線路３０１，３０２の線路長が長いことから、信号品質に対して大きな影響を与えるからである。また、伝送線路３０３〜３０５は、そもそも製造ばらつきによるインピーダンスの変動が小さいのに対し、伝送線路３０１，３０２は、製造ばらつきがインピーダンスに大きな影響を与える点も、上記の理由の一つである。

このようなインピーダンス不整合を検出可能とすべく、本実施形態では、図１に示した情報処理システム１００の内部に伝送線路３０１，３０２のインピーダンスが記憶されている。

具体的には、伝送線路３０１のインピーダンスについては、図１に示したＢＩＯＳ１０８に記憶され、伝送線路３０２のインピーダンスについてはＳＰＤチップ２２０に記憶されている。したがって、情報処理システム１００の起動時において、記憶されたこれらインピーダンスを読み出すことにより、インピーダンス不整合の存在を認識することが可能となる。

伝送線路３０１，３０２のインピーダンスは、上述した測定パターン１３０，２３０を用いて測定され、それぞれＢＩＯＳ１０８及びＳＰＤチップ２２０に記録される。このような測定及び記録は、マザーボード１１０やモジュール基板２１０の製造時において行われる。

図４は、伝送線路３０２のインピーダンスをＳＰＤチップ２２０に記録する方法を説明するためのフローチャートである。

図４に示すように、まず、多層基板上に伝送線路３０２及び測定パターン２３０を形成する。つまり、モジュール基板２１０を作製する（ステップＳ１１）。伝送線路３０２と測定パターン２３０は、それぞれ別個の工程で形成されるのではなく、伝送線路３０２を形成する工程において測定パターン２３０が同時に形成される。このため、両者の距離が十分に近ければ、両者のインピーダンスはほぼ一致することになる。

モジュール基板２１０の作製においては、通常、図５に示すように複数個のモジュール基板２１０を含む基板２４０を作製し、その後、個々のモジュール基板２１０に分割することによって多数個取りされる。個々のモジュール基板２１０への分割は、スクライブ線２９０に沿って切断することによって行われる。測定パターン２３０は、図５に示すように個々のモジュール基板２１０ごとに設けることが最も好ましいが、測定対象となる伝送線路３０２との距離が十分に近ければ、複数のモジュール基板２１０に対して１個の測定パターン２３０を割り当てても構わない。

図６に示す例では、隣接する２個のモジュール基板２１０ａ，２１０ｂに対して１個の測定パターン２３０が割り当てられている。図６に示すように、モジュール基板２１０ａ，２１０ｂの平面形状は長方形であることから、モジュール基板２１０ａの長辺の端部近傍に測定パターン２３０を配置すれば、当該測定パターン２３０は、モジュール基板２１０ａに形成された伝送線路３０２のみならず、モジュール基板２１０ｂに形成された伝送線路３０２との距離も十分に近くなる。このような配置によれば、２個のモジュール基板２１０ａ，２１０ｂに対して１個の測定パターン２３０を割り当てることが可能となる。

また、図７に示す例では、図６に示した例と同様、隣接する２個のモジュール基板２１０ａ，２１０ｂに対して１個の測定パターン２３０を割り当てるとともに、この測定パターン２３０をスクライブ線２９０上に配置している。これによれば、個々のモジュール基板上における測定パターン２３０の占有面積をゼロとすることが可能となる。このように、測定パターン２３０は、製造後においてモジュール基板２１０に残存している必要はない。

次に、測定パターン２３０を用いて伝送線路３０２のインピーダンスを測定する（ステップＳ１２）。具体的には、ＴＤＲ法を用いて測定パターン２３０のインピーダンスを直接測定し、その値を伝送線路３０２のインピーダンスに決定する。つまり、測定パターン２３０を用いて伝送線路３０２のインピーダンスを間接的に測定する。

そして、測定されたインピーダンスを対応するＳＰＤチップ２２０に記憶させる（ステップＳ１３）。これにより、伝送線路３０２のインピーダンスをＳＰＤチップ２２０に正しく記録される。

ここで、図５に示したように、個々のモジュール基板２１０に測定パターン２３０が割り当てられている場合には、ステップＳ１２にて得られたインピーダンス値は、それぞれのモジュール基板２１０に実装されるＳＰＤチップ２２０に記録される。したがって、この場合、ＳＰＤチップ２２０には、伝送線路３０２のインピーダンスが非常に正確に記録されることになる。

一方、図６及び図７に示したように、複数個のモジュール基板２１０ａ，２１０ｂに対して同じ測定パターン２３０が共通に割り当てられている場合には、ステップＳ１２にて得られたインピーダンス値は、対応する複数のＳＰＤチップ２２０に対して共通に記録される。したがって、この場合は、測定パターン２３０を用いたインピーダンス測定回数が少なくなることから、製造効率を高めることが可能となる。

以上、伝送線路３０２のインピーダンスをＳＰＤチップ２２０に記録する方法について説明したが、マザーボード１１０に形成される伝送線路３０１のインピーダンスをＢＩＯＳ１０８に記録する方法についても、上記と同様に行えばよい。

次に、実使用時における情報処理システム１００の動作について説明する。

図８は、情報処理システム１００のリセット時における動作を説明するためのフローチャートである。

図８に示すように、情報処理システム１００がリセットされると（ステップＳ２１）、ＣＰＵ１０１はまずＢＩＯＳ１０８にアクセスし、システムの初期化を行う（ステップＳ２２）。上述の通り、ＢＩＯＳ１０８には情報処理システム１００に関する基本的な各種情報が記憶されており、ＣＰＵ１０１はこれを読み出すことによって、システムの各種設定や診断を行う。この時、ＢＩＯＳ１０８に記憶されている伝送線路３０１のインピーダンスも読み出される。

次に、ＣＰＵ１０１は、ＭＣＨ１０２を介してメモリモジュール１０４上のＳＰＤチップ２２０へアクセスし、ＳＰＤチップ２２０に記憶された各種情報を読み出す（ステップＳ２３）。この時、ＳＰＤチップ２２０に記憶されている伝送線路３０２のインピーダンスも読み出される。その後、ＭＣＨ１０２がメモリモジュール１０４上のＤＲＡＭ２００にアクセスし、メモリシステム１０９の初期化を行う（ステップＳ２４）。

そして、ＣＰＵ１０１は、読み出された伝送線路３０１，３０２のインピーダンスを参照し、これに基づいてＭＣＨ１０２に整合情報を供給する（ステップＳ２５）。整合情報とは、伝送線路３０１のインピーダンスと伝送線路３０２のインピーダンスとの相対的な関係を示す情報であり、データの形式については限定されない。したがって、読み出されたインピーダンス値をそのものであっても構わないし、それぞれの設計値からのずれ方向及びずれ量を示すものであっても構わない。また、後述するモードレジスタセットを実行するための信号も、整合情報を構成する。

このような整合情報がＭＣＨ１０２に供給されると、ＭＣＨ１０２はメモリモジュール１０４上のＤＲＡＭ２００へのモードレジスタセットを実行し、終端抵抗値を調整する（ステップＳ２６）。具体的には、伝送線路３０１，３０２のインピーダンスがほぼ一致していれば、終端抵抗値を設計値通りに設定し、伝送線路３０１，３０２のインピーダンスが実質的に不一致であれば、終端抵抗値を設計値に対してオフセットさせる。モードレジスタセットを実行するための信号は、ＣＰＵ１０１からＭＣＨ１０２に供給された整合情報に基づくものであり、したがって当該信号も整合情報を構成する。

図９は、伝送線路３０１，３０２のインピーダンスと、設定すべき終端抵抗値との関係を示す表である。図９に示す例では、マザーボード１１０に形成された伝送線路３０１のインピーダンス設計値が４５Ωであり、メモリモジュール１０４に形成された伝送線路３０２のインピーダンス設計値が４０Ωである場合を示している。

上述の通り、これらのインピーダンスには、製造ばらつきなどを考慮して±１５％程度の許容範囲が認められている。図９に示す例では、インピーダンスのばらつきが設計値の−１５％〜−５％であるケース（ケース１）と、±５％以内であるケース（ケース２）と、＋５％〜＋１５％であるケース（ケース３）の３つに場合分けしている。したがって、伝送線路３０１，３０２のインピーダンスの組み合わせパターンとしては９通り存在することになる。

このうち、伝送線路３０１，３０２のインピーダンスがいずれもケース２である場合（パターン５）、つまり、伝送線路３０１，３０２ともほぼ設計値通りのインピーダンスを有している場合には、終端抵抗値のオフセットは不要である。したがって、終端抵抗値は、設計値通り（本例では４０Ω）に設定される。

また、伝送線路３０１，３０２のインピーダンスがいずれもケース１である場合（パターン１）や、いずれもケース３である場合（パターン９）である場合は、設計値からずれているものの、インピーダンスの不整合は実質的に生じていない。したがって、この場合も終端抵抗値のオフセットは不要であり、設計値通り（＝４０Ω）に設定される。

これに対し、他のパターン２〜４，６〜８においては、伝送線路３０１，３０２間に実質的なインピーダンス不整合が生じている。インピーダンス不整合の度合いは、パターン３及びパターン７において最大（最悪）となる。パターン３とは、伝送線路３０１のインピーダンスがケース３であるのに対し、伝送線路３０２のインピーダンスがケース１であるパターンである。また、パターン７とは、伝送線路３０１のインピーダンスがケース１であるのに対し、伝送線路３０２のインピーダンスがケース３であるパターンである。

このようなインピーダンス不整合が検出されると、インピーダンス不整合に起因する信号品質の劣化を抑制すべく、終端抵抗値を設計値に対してオフセットさせる。オフセットの方向及びオフセット量については、どのようなインピーダンス不整合が生じているかによって異なる。図９に示す例では、伝送線路３０１のインピーダンスに対して伝送線路３０２のインピーダンスが高すぎる場合には（パターン４，７，８）、終端抵抗値を設計値よりも低く設定し、逆に、伝送線路３０１のインピーダンスに対して伝送線路３０２のインピーダンスが低すぎる場合には（パターン２，３，６）、終端抵抗値を設計値よりも高く設定する。

次に、図３（ｂ）に示したＭＣＨ１０２がＤＲＡＭ２０１に対してデータ書き込みを行う場合を例に、Off Rank DRAMであるＤＲＡＭ２０２の終端抵抗値と、On Rank DRAMであるＤＲＡＭ２０１に入力される書き込みデータの振幅（Eye Height）との関係についてグラフを用いて説明する。

図１０は、パターン５における終端抵抗値とEye Heightとの関係を示すグラフである。パターン５とは、伝送線路３０１，３０２ともほぼ設計値通りのインピーダンスを有しており、実質的なインピーダンス不整合が生じていないパターンである。この場合、得られる特性は、図１５に示した特性Ａと一致する。

このようなパターンにおいては、ＤＲＡＭ２０２の終端抵抗値は、設計値通り（＝４０Ω）に設定される。このパターンでは、ＤＲＡＭ２０２の終端抵抗値が設計値（＝４０Ω）である場合に、Eye Heightは最大値をとる。このため十分な最低許容値である２００ｍＶを大きく上回るEye Heightを確保することができる。

但し、既に説明しているように、終端抵抗値は温度変化や電源電圧変動などによって±１５％程度変動する。終端抵抗値が４０Ωから離れるにつれて、Eye Heightは低下するが、終端抵抗値の変動幅である±１５％の範囲内においては十分に大きな値が得られている。このため、温度変化や電源電圧変動などに対して十分なマージンを確保することが可能となる。

図１１は、パターン７における終端抵抗値とEye Heightとの関係を示すグラフである。パターン７とは、伝送線路３０１のインピーダンスが設計値よりも低く、伝送線路３０２のインピーダンスが設計値よりも高いパターンである。この場合、得られる特性は、図１５に示した特性Ｂと一致する。

このようなパターンである場合、ＤＲＡＭ２０２の終端抵抗値は、設計値よりも低い値（＝３６．５Ω）にオフセットされる。これは、パターン７に示すインピーダンス不整合が生じている場合、終端抵抗値が設計値よりも低い約３６．５Ωである場合にEye Heightが最大値となるからである。つまり、このような特性変動を見越して、終端抵抗値を３６．５Ωにオフセットさせているのである。これにより、インピーダンス不整合による特性変動が生じているにもかかわらず、高いEye Heightを得ることが可能となる。

この場合、終端抵抗値が３６．５Ωから離れるにつれてEye Heightは低下するが、終端抵抗値の変動幅である±１５％の範囲内においては十分に大きな値が得られている。これに対し、図１５の特性Ｂに示したように、終端抵抗値を設計値通りに設定した場合は、終端抵抗値が高くなるとEye Heightのマージンが大幅に低下してしまう。本実施形態では、終端抵抗値をあらかじめオフセットさせることにより、このような問題を解決しているのである。

図１２は、パターン３における終端抵抗値とEye Heightとの関係を示すグラフである。パターン３とは、伝送線路３０１のインピーダンスが設計値よりも高く、伝送線路３０１のインピーダンスが設計値よりも低いパターンである。この場合、得られる特性は、図１５に示した特性Ｃと一致する。

このようなパターンである場合、ＤＲＡＭ２０２の終端抵抗値は、設計値よりも高い値（＝４４Ω）にオフセットされる。これは、パターン３に示すインピーダンス不整合が生じている場合、終端抵抗値が設計値よりも高い約４４Ωである場合にEye Heightが最大値となるからである。つまり、このような特性変動を見越して、終端抵抗値を４４Ωにオフセットさせているのである。これにより、インピーダンス不整合による特性変動が生じているにもかかわらず、高いEye Heightを得ることが可能となる。

この場合も、終端抵抗値が４４Ωから離れるにつれてEye Heightは低下するが、終端抵抗値の変動幅である±１５％の範囲内においては十分に大きな値が得られている。これに対し、図１５の特性Ｃに示したように、終端抵抗値を設計値通りに設定した場合は、終端抵抗値が低くなるとEye Heightのマージンが大幅に低下してしまう。本実施形態では、終端抵抗値をあらかじめオフセットさせることにより、このような問題を解決している。

図１３は、ＤＲＡＭ２００に含まれる入出力回路の出力部を示す回路図である。

図１３に示すように、入出力ピンＤＱと電源電位ＶＤＤとの間には、並列接続されたＰチャンネル型ＭＯＳトランジスタＰ０〜Ｐ４と抵抗ＲＰが直列に接続されている。また、入出力ピンＤＱと接地電位ＶＳＳとの間には、Ｎチャンネル型ＭＯＳトランジスタＮ０と抵抗ＲＮが直列に接続されている。これらトランジスタＰ０〜Ｐ４，Ｎ０のオン／オフは、リードデータＤａｔａ、切り替え信号Ｔｅｒｍ、及びＯＤＴインピーダンス調整信号Ｂｉｔ２〜Ｂｉｔ０によって制御される。

図１３に示す出力部は、リード動作（出力動作）及びＯＤＴ動作（VDD Termination）の両方を行うことが可能である。これら動作の切り替えは、切り替え信号Ｔｅｒｍによって行われる。具体的には、リード動作を行う場合には切り替え信号ＴｅｒｍがＬ（ロー）レベルに設定され、ＯＤＴ動作を行う場合には切り替え信号ＴｅｒｍがＨ（ハイ）レベルに設定される。

図１４は、図１３に示す各種信号の論理レベルと、オンするトランジスタＰ０〜Ｐ４，Ｎ０との関係を示す真理値表である。

図１４に示すように、切り替え信号ＴｅｒｍがＬレベルである場合は、リードデータＤａｔａの論理レベルに応じてＶＤＤ又はＶＳＳに駆動される。具体的には、リードデータＤａｔａがＬレベルであればトランジスタＮ０がオンし、入出力ピンＤＱがＬレベルに駆動される。逆に、リードデータＤａｔａがＨレベルであればトランジスタＰ０〜Ｐ２がオンし、入出力ピンＤＱがＨレベルに駆動される。これにより、リードデータＤａｔａが外部に出力される。このような動作は、当該ＤＲＡＭ２００がOn Rank DRAMである場合に実行される。この場合、ＯＤＴインピーダンス調整信号Ｂｉｔ２〜Ｂｉｔ０は無効となる。

一方、当該ＤＲＡＭ２００がOff Rank DRAMである場合は、切り替え信号ＴｅｒｍがＨレベルに設定される。この場合、リードデータＤａｔａは無効となり、ＯＤＴインピーダンス調整信号Ｂｉｔ２〜Ｂｉｔ０に応じて、オンするトランジスタＰ０〜Ｐ４の組み合わせが決まる。ＯＤＴインピーダンス調整信号Ｂｉｔ２〜Ｂｉｔ０による終端抵抗値の調整は、図示しないモードレジスタに対する設定により行われる。ＯＤＴインピーダンス調整信号Ｂｉｔ０〜Ｂｉｔ２のうち、Ｂｉｔ２は終端抵抗値の調整方向を決めるビットであり、これをＬレベルに設定すれば終端抵抗値は高くなり、Ｈレベルに設定すれば終端抵抗値は低くなる。また、Ｂｉｔ１，０は、終端抵抗値の調整量を決めるビットである。

図１４に示す例では、終端抵抗値を設計値通りに設定する場合には、ＯＤＴインピーダンス調整信号Ｂｉｔ２〜Ｂｉｔ０をＬ，Ｈ，Ｈ又はＨ，Ｌ，Ｌに設定する。この場合、トランジスタＰ０〜Ｐ２がオンすることになる。

これに対し、終端抵抗値を設計値よりも高く設定する場合には、Ｂｉｔ２をＬレベルとし、Ｂｉｔ１，０の少なくとも一方をＬレベルとする。終端抵抗値を最大に設定する場合には、Ｂｉｔ０〜Ｂｉｔ２を全てＬレベルとする。この場合、オンするのはトランジスタＰ０のみとなり、インピーダンスは最大となる。逆に、終端抵抗値を設計値よりも低く設定する場合には、Ｂｉｔ２をＨレベルとし、Ｂｉｔ１，０の少なくとも一方をＨレベルとする。終端抵抗値を最小に設定する場合には、Ｂｉｔ０〜Ｂｉｔ２を全てＨレベルとする。この場合、トランジスタＰ０〜Ｐ４が全てオンし、インピーダンスは最小となる。

特に限定されるものではないが、トランジスタＰ０〜Ｐ４のインピーダンスには、重み付けがされていることが好ましい。これによれば、ＯＤＴ動作時において終端抵抗値をより広範囲且つ高精度に変化させることが可能となる。

以上説明したように、本実施形態による情報処理システム１００においては、伝送線路３０１のインピーダンスがＢＩＯＳ１０８に記録され、伝送線路３０２のインピーダンスがＳＰＤチップ２２０に記録されている。そして、これらインピーダンスの整合情報がＣＰＵ１０１からＭＣＨ１０２へ供給され、これに基づいてＤＲＡＭ２００の終端抵抗値を最適化していることから、インピーダンス不整合に起因する信号品質の劣化が低減される。その結果、温度変化や電源電圧変動などに対するマージンを拡大することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、伝送線路３０１，３０２のインピーダンス整合情報に基づいてＤＲＡＭ２００の終端抵抗値を変化させているが、本発明においてインピーダンス不整合が検出された場合の処置としてはこれに限定されるものではない。したがって、終端抵抗値を変化させる代わりに、ＭＣＨ１０２やOn Rank DRAMの出力バッファのインピーダンスなどを変化させても構わない。また、インピーダンス不整合の程度に応じて、クロック周波数を低下させても構わない。

或いは、インピーダンス不整合に応じて入出力回路の回路特性を変化させるのではなく、インピーダンス不整合が生じている旨をユーザに報知しても構わない。ユーザへの報知は、図１に示したグラフィックコントローラ１０５を用い、例えばディスプレイにその旨を表示すればよい。これにより、ユーザはインピーダンス不整合の存在を認識できることから、メモリモジュール１０４の交換など、根本的な改善を行うことが可能となる。

また、上記実施形態では、伝送線路３０１，３０２のインピーダンスをそれぞれＢＩＯＳ１０８，ＳＰＤチップ２２０に記録させているが、比較対象となる２つインピーダンスの両方を記憶させておくことは必須でない。したがって、比較対象となる２つインピーダンスの少なくとも一方を記憶させておけば足りる。例えば、伝送線路３０１のインピーダンスを記憶させることなく、伝送線路３０２のインピーダンスのみをＳＰＤチップ２２０に記憶させても構わない。この場合、伝送線路３０１のインピーダンスについては設計値を用いて比較を行えばよい。このような方法は、片方の伝送線路におけるインピーダンスばらつきが小さい場合に有効である。

さらに、上記実施形態では、インピーダンスの比較対象となる２つの伝送線路がそれぞれマザーボード１１０，メモリモジュール１０４に形成されているが、本発明がこれに限定されるものではない。例えば、メモリモジュール１０４に形成された伝送線路３０２と、ＤＲＡＭ２００のパッケージ内に形成された伝送線路３０４を比較対象としても構わない。或いは、メモリモジュール１０４に形成された伝送線路３０２と、ソケット１１１に形成された伝送線路３０３を比較対象としても構わない。

さらには、比較対象となる伝送線路は２つに限らず、３つ以上の伝送線路のインピーダンスを比較することも可能である。この場合、より詳細な整合情報が得られることから、より効果的な対処を施すことが可能となる。

また、上記実施形態では、互いに異なる基板（マザーボード１１０とメモリモジュール１０４）に形成された伝送線路を比較の対象としているが、同一基板に形成された伝送線路を比較の対象としても構わない。これは、マザーボードのように基板面積が大きく、インピーダンスに面内ばらつきが存在するケースなどにおいて有効である。

さらに、上記実施形態では、測定されたインピーダンスをフラッシュメモリやＥＥＰＲＯＭなどの不揮発性メモリに記憶させているが、インピーダンスの格納方法としてはこれに限定されない。また、記憶させるデータの形式についても限定されず、インピーダンスの実測値をそのまま記憶させても構わないし、設計値からのずれ量を記憶させても構わないし、図９に示したケース番号のみを記憶させても構わない。

また、上記実施形態では、ＴＤＲ法による測定が可能なパターンを用いて間接的なインピーダンス測定を行っているが、インピーダンス測定の方法としてはこれに限定されない。したがって、対象となる伝送線路のインピーダンスを直接的に測定しても構わない。

本発明の適用が好適な情報処理システム１００の構成を示すブロック図である。 メモリシステム１０９が形成された部分におけるマザーボードの構造を模式的に示す斜視図である。 メモリシステム１０９に含まれる伝送線路を説明するための模式図であり、（ａ）は模式的な断面図、（ｂ）は模式的な平面図である。 伝送線路３０２のインピーダンスをＳＰＤチップ２２０に記録する方法を説明するためのフローチャートである。 モジュール基板２１０が個々に分割される前の状態を示す図であり、測定パターン２３０が個々のモジュール基板２１０に配置された例を示している。 モジュール基板２１０が個々に分割される前の状態を示す図であり、２個のモジュール基板２１０に１個の測定パターン２３０が割り当てられた例を示している。 モジュール基板２１０が個々に分割される前の状態を示す図であり、測定パターン２３０がスクライブ線２９０上に配置された例を示している。 情報処理システム１００のリセット時における動作を説明するためのフローチャートである。 伝送線路３０１，３０２のインピーダンスと、設定すべき終端抵抗値との関係を示す表である。 パターン５における終端抵抗値とEye Heightとの関係を示すグラフである。 パターン７における終端抵抗値とEye Heightとの関係を示すグラフである。 パターン３における終端抵抗値とEye Heightとの関係を示すグラフである。 ＤＲＡＭ２００に含まれる入出力回路の出力部を示す回路図である。 図１３に示す各種信号の論理レベルと、オンするトランジスタＰ０〜Ｐ４，Ｎ０との関係を示す真理値表である。 インピーダンス不整合に起因する信号品質の劣化を説明するためのグラフである。 メモリコントローラ１０に複数のＤＲＡＭ２１，２２が接続された回路を示すブロック図である。

符号の説明

１００ 情報処理システム
１０１ ＣＰＵ
１０２ ＭＣＨ
１０３ ＩＣＨ
１０４ メモリモジュール
１０５ グラフィックコントローラ
１０６ ストレージデバイス
１０７ Ｉ／Ｏデバイス
１０８ ＢＩＯＳ
１０９ メモリシステム
１１０ マザーボード
１１１ ソケット
１３０，２３０ 測定パターン
２１０ モジュール基板
２２０ ＳＰＤチップ
２９０ スクライブ線
３０１〜３０５ 伝送線路
ＤＱ 入出力ピン
ＭＯＳ チャンネル型
Ｐ０〜Ｐ４，Ｎ０ トランジスタ
ＲＮ，ＲＰ 抵抗

Claims (12)

1. 相互に接続された第１及び第２の伝送線路と、
   前記第１の伝送線路のインピーダンスを記憶する第１のインピーダンス記憶回路と、
   前記第２の伝送線路のインピーダンスと、前記第１のインピーダンス記憶回路に記憶されたインピーダンスとの整合情報を出力する制御回路と、を備え、
   前記第１の伝送線路が形成された基板には、前記第１の伝送線路のインピーダンスを測定するための測定パターンが形成されていることを特徴とする信号伝送回路。
2. 前記第２の伝送線路のインピーダンスを記憶する第２のインピーダンス記憶回路をさらに備え、
   前記制御回路が出力する前記整合情報は、前記第１のインピーダンス記憶回路に記憶されたインピーダンスと、前記第２のインピーダンス記憶回路に記憶されたインピーダンスとの関係を示していることを特徴とする請求項１に記載の信号伝送回路。
3. 前記第１の伝送線路と前記第２の伝送線路は、互いに異なる基板上に形成されていることを特徴とする請求項１又は２に記載の信号伝送回路。
4. 前記第１及び第２の伝送線路を含む信号経路上に接続された半導体チップをさらに備え、
   前記半導体チップは、前記信号経路を介してデータを入出力する入出力回路を有しており、
   前記制御回路は、前記整合情報を前記半導体チップに供給することにより、前記入出力回路の回路特性を変化させることを特徴とする請求項１乃至３のいずれか一項に記載の信号伝送回路。
5. 前記入出力回路は、終端抵抗値を変化させる可変終端抵抗回路を有しており、
   前記制御回路は、前記整合情報を前記半導体チップに供給することにより、前記可変終端抵抗回路の終端抵抗値を変化させることを特徴とする請求項４に記載の信号伝送回路。
6. 前記半導体チップが半導体メモリであることを特徴とする請求項４又は５に記載の信号伝送回路。
7. 前記制御回路は、前記整合情報をユーザに報知することを特徴とする請求項１乃至３のいずれか一項に記載の信号伝送回路。
8. 前記半導体チップはモジュール基板に実装されており、前記第１及び第２の伝送線路の一方は前記モジュール基板上に形成されており、前記第１及び第２の伝送線路の他方は前記モジュール基板が搭載されたマザーボード上に形成されていることを特徴とする請求項４乃至７のいずれか一項に記載の信号伝送回路。
9. 前記第１のインピーダンス記憶回路は、前記モジュール基板上に実装された不揮発性メモリによって構成されていることを特徴とする請求項８に記載の信号伝送回路。
10. モジュール基板と、前記モジュール基板に実装された複数の半導体メモリと、前記半導体メモリに関する情報が記録された不揮発性メモリと、前記モジュール基板に形成され、少なくとも前記半導体メモリに接続された伝送線路と、前記モジュール基板に形成され、前記伝送線路のインピーダンスを測定するための測定パターンとを備え、
    前記不揮発性メモリには、前記伝送線路のインピーダンスに関する情報が記録されていることを特徴とするメモリモジュール。
11. 前記半導体メモリはＯＤＴ機能を有していることを特徴とする請求項１０に記載のメモリモジュール。
12. 基板上に伝送線路及び前記伝送線路のインピーダンスを測定するための測定パターンを形成するステップと、
    前記測定パターンを用いて前記伝送線路のインピーダンスを測定するステップと、
    測定されたインピーダンスを前記基板上に搭載された不揮発性メモリに記録するステップと、を備えることを特徴とする回路基板の製造方法。

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