JP7464769B2

JP7464769B2 - 半導体記憶装置

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Publication number: JP7464769B2
Application number: JP2023026967A
Authority: JP
Inventors: 将人杉田; 直樹木村; 大輔木村
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-02-02
Filing date: 2023-02-24
Publication date: 2024-04-09
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Description

本発明の実施形態は、半導体記憶装置に関する。

従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体素子および揮発性半導体素子を制御するコントローラが搭載される。

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合がある。そして、基板の形状や大きさに合わせて不揮発性半導体記憶素子などを配置しつつ、その性能特性の劣化を抑えることが求められている。

特開２０１０－７９４４５号公報

本発明の一つの実施形態は、基板の形状や大きさの制限に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができる半導体記憶装置を提供することを目的とする。

本発明の一つの実施形態によれば、第１の不揮発性半導体メモリと、第２の不揮発性半導体メモリと、揮発性半導体メモリと、回路素子と、コントローラと、第１の信号線と、第２の信号線と、第３の信号線と、コネクタと、基板と、を備える半導体記憶装置が提供される。前記回路素子には、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とが形成される。前記コントローラは、前記第１および第２の不揮発性半導体メモリと前記揮発性半導体メモリとを制御する。前記第１の信号線は、前記コントローラと前記回路素子とを接続する。前記第２の信号線は、前記回路素子と前記第１の不揮発性半導体メモリとを接続し、第１のビアホールを含む。前記第３の信号線は、前記第２の信号線から前記第１のビアホールによって分岐され前記第２の不揮発性半導体メモリと接続される。前記コネクタは、外部機器と接続するために設けられる。前記基板は、前記第１および第２の不揮発性半導体メモリと前記回路素子と前記コントローラと前記コネクタとが搭載される。前記基板は、表面層と、裏面層と、複数の内部配線層と、を有する。前記表面層は、前記基板の表面に形成される配線パターンを備え、前記第１の不揮発性半導体メモリと前記回路素子とが搭載される。前記裏面層は、前記基板の裏面に形成される配線パターンを備え、前記第２の不揮発性半導体メモリが搭載される。前記複数の内部配線層は、前記表面層と前記裏面層との間に設けられ、配線パターンを備える。前記第３の信号線は第２のビアホールを含む。平面視において、前記第１のビアホールが設けられた第１の領域と、前記第２のビアホールが設けられた第２の領域と、が重複しないように構成される。

図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。図２は、半導体装置の概略構成を示す平面図である。図３は、半導体装置の詳細な構成を示す平面図である。図４は、抵抗素子の概略構成を示す斜視図である。図５は、基板の表面層（第１層）における回路構成を示す図である。図６は、基板の裏面層（第８層）における回路構成を示す図である。図７は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。図８は、第１の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。図９は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図１１は、図１０に示すＡ－Ａ線に沿った矢視断面図である。図１２は、第２の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。図１３は、図１２に示すＢ－Ｂ線に沿った矢視断面図である。図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。図１５は、ＮＡＮＤメモリの底面を示す図である。図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡＩ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２ＣＩ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。

半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。

図２は、半導体装置１００の概略構成を示す平面図である。図３は、半導体装置１００の詳細な構成を示す平面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８上に搭載される。基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。なお、コネクタ９には、基板８の短手方向に沿った中心位置からずれた位置にスリット９ａが形成されており、ホスト１側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１００が表裏逆に取り付けられることを防ぐことができる。

基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。基板８には、合成樹脂で構成された各層の表面あるいは内層に様々な形状で配線パターンが形成されている。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。

次に、基板８に対する電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の配置について説明する。図２や図３に示すように、電源回路５およびＤＲＡＭ２０がコネクタ９の近傍に配置される。そして、電源回路５およびＤＲＡＭ２０の隣にドライブ制御回路４が配置される。そして、ドライブ制御回路４の隣にＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿ってコネクタ９側から、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の順に並べて配置される。

なお、複数のＮＡＮＤメモリ１０が基板８上に搭載され、これら複数のＮＡＮＤメモリ１０が基板８の長手方向に沿って並べて配置される。なお、第１の実施の形態では、４つのＮＡＮＤメモリ１０を配置しているが、複数のＮＡＮＤメモリ１０が配置されるのであれば、搭載されるＮＡＮＤメモリ１０の数はこれに限られない。

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。

また、基板８には、抵抗素子１２が搭載される。抵抗素子１２は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線パターン（配線）の途中に設けられ、ＮＡＮＤメモリ１０へ入出力される信号に対する抵抗として機能する。図４は、抵抗素子１２の概略構成を示す斜視図である。抵抗素子１２は、図４に示すように、電極１２ｃの間に設けられた複数の抵抗皮膜１２ａが、保護膜１２ｂによってまとめて被覆されて構成されている。１つのＮＡＮＤメモリ１０に対して１つの抵抗素子１２が設けられる。そして、それぞれの抵抗素子１２が、その抵抗素子１２に接続されたＮＡＮＤメモリ１０の近傍に配置される。

次に、基板８に形成される配線パターンについて説明する。図３に示すように、電源回路５とドライブ制御回路４との間には、電子部品などがほとんど搭載されていない領域Ｓがある。基板８の領域Ｓには、コネクタ９とドライブ制御回路４とを接続する信号線（ＳＡＴＡ信号線）が配線パターンの一部として形成されている。このように、基板８上には、ドライブ制御回路４を挟んでコネクタ９側にはＳＡＴＡ信号線１４が形成され、その反対側には、ＮＡＮＤメモリ１０が基板８の長手方向に沿って一列に並べて配置される。

図５は、基板８の表面層（第１層）Ｌ１における回路構成を示す図である。図６は、基板８の裏面層（第８層）Ｌ８における回路構成を示す図である。基板８の表面層Ｌ１の領域Ｓでは、ドライブ制御回路４が配置される位置からコネクタ９の近傍までＳＡＴＡ信号線１４が形成されている。そして、コネクタ９の近傍でビアホール１５によってＳＡＴＡ信号線１４は基板８の裏面層Ｌ８まで貫通し、裏面層Ｌ８に形成されたＳＡＴＡ信号線１４によってコネクタ９に到達する。コネクタ９部分で基板８の裏面層Ｌ８側に電極を形成する必要がある場合には、このようにＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させる必要がある。

基板８の裏面層Ｌ８は、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっている。また、図示は省略するが、基板８の表面層Ｌ１と裏面層Ｌ８との間の内層においては、ＳＡＴＡ信号線１４と重なる部分にはＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。すなわち、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。

また、表面層Ｌ１において、ＳＡＴＡ信号線１４の一部が途切れているが、基板８上の該当部分に搭載された中継素子１６（図３も参照）によって、ＳＡＴＡ信号線１４を通る信号は中継されるため特に問題とならない。また、基板８の表面は、図示しない絶縁性の保護膜で覆われており、表面層Ｌ１に形成された配線パターンの絶縁性は確保されている。

図７は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図７では、図面の簡略化のために基板８の層構造の一部を省略して示している。

図７に示すように、ドライブ制御回路４と抵抗素子１２とを接続する配線は、基板８の表面層Ｌ１でドライブ制御回路４に接続されて、ビアホール２１によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２２によって基板８の表面層Ｌ１に引き出され、抵抗素子１２に接続される。

また、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の表面層Ｌ１で抵抗素子１２に接続されて、ビアホール２３によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２４によって基板８の表面層Ｌ１に引き出され、ＮＡＮＤメモリ１０に接続される。

上述したように、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、ドライブ制御回路４と抵抗素子１２とを接続する配線よりも、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線のほうが短くなる。

ここで、半導体装置１００にはＮＡＮＤメモリ１０が複数設けられているので、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線も基板８に複数形成される。ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する複数の配線同士の長さのばらつきが抑えられる。

以上説明したように、電源回路５、ドライブ制御回路４、ＤＲＡＭ２０、ＮＡＮＤメモリ１０、ＳＡＴＡ信号線１４を配置することで、平面視において略長方形形状を呈する基板８上に、これらの各要素を適切に配置することができる。

また、電源回路５がコネクタ９の近傍、かつＳＡＴＡ信号線１４を避けた位置に配置されることで、電源回路５から発生するノイズを他の要素やＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。

また、ＤＲＡＭ２０がＳＡＴＡ信号線１４を避けた位置に配置されることで、ＤＲＡＭ２０から発生するノイズをＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。

また、一般的にＤＲＡＭ２０はドライブ制御回路４の近傍に配置するのが好ましい。第１の実施の形態では、ＤＲＡＭ２０をドライブ制御回路４の近傍に配置しているので、半導体装置１００の性能特性の劣化を抑えることができる。

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。このように構成することで、配線パターンが基板８の一方に偏るのを抑えることができ、バランスよく配線パターンを形成することができる。

また、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線同士の長さのばらつきが抑えられるため、半導体装置１００の性能特性の劣化を抑えることができる。

また、基板８の裏面層Ｌ８において、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっているので、例えば、半導体装置１００をホスト１に取り付けた状態でホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズの影響が、半導体装置１００の配線パターンや、ＮＡＮＤメモリ１０などの各要素に及ぶのを抑えることができる。同様に、半導体装置１００の配線パターンや各要素からのノイズの影響を、ホスト１側の装置が拾いにくくなる。

また、本実施の形態のように、コネクタ９部分で基板８の裏面層側に電極を形成する必要がある場合に、コネクタ９の近傍でＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させることで、裏面層Ｌ８に形成されるＳＡＴＡ信号線１４をより短くすることができる。これにより、ホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズをＳＡＴＡ信号線１４が拾いにくくなる。

また、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていないため、ＳＡＴＡ信号線１４に対するインピーダンスの管理を容易にすることができる。

なお、本実施の形態では、８層構造の基板８を例示したが、これに限られず、異なる層数の基板８であっても構わない。

図８は、第１の実施の形態の変形例１にかかる半導体装置１００の概略構成を示す底面図である。図９は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図９では、図面の簡略化のために基板８の層構造の一部を省略して示している。

本変形例１では、基板８の裏面層側に対してもＮＡＮＤメモリ１０が搭載され、半導体装置１００は８つのＮＡＮＤメモリ１０を備える。基板８の裏面層側に搭載されるＮＡＮＤメモリ１０は、基板８の表面層側に搭載されたＮＡＮＤメモリ１０と対称となる位置に配置される。

なお、抵抗素子１２は、基板８の裏面層側には搭載されず、表面層側にのみ搭載される。そのため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の内層を引き回されてビアホール２４によって分岐され、基板８の表面層Ｌ１だけでなく裏面層Ｌ８にも引き出される。そして、表面層Ｌ１に引き出された配線には表面層側に設けられたＮＡＮＤメモリ１０が接続され、裏面層Ｌ８に引き出された配線には裏面層側に設けられたＮＡＮＤメモリ１０が接続される。すなわち、１つの抵抗素子１２に対して２つのＮＡＮＤメモリ１０が接続されることとなる。

このように、基板８の両面にＮＡＮＤメモリ１０を搭載することで、半導体装置１００の記憶容量をより大きくすることが可能となる。また、抵抗素子１２に対して、途中で配線を分岐することで複数（本変形例では２つ）のＮＡＮＤメモリ１０を接続することができ、ドライブ制御回路４の有するチャンネル数以上のＮＡＮＤメモリ１０を半導体装置１００に備えることが可能となる。本変形例では、ドライブ制御回路４が４つのチャンネルを有しているが、それに対して８つのＮＡＮＤメモリ１０を設けることが可能となっている。なお、１つの配線に対して接続された２つのＮＡＮＤメモリ１０のうち、いずれのＮＡＮＤメモリ１０が動作するかは、ＮＡＮＤメモリ１０のＣＥ（チップイネーブル）がアクティブになっているか否かによってＮＡＮＤメモリ１０自身が判断する。

（第２の実施の形態）
図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図１１は、図１０に示すＡ－Ａ線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。

第２の実施の形態では、半導体装置１０２が備える４つのＮＡＮＤメモリ１０のすべてが、基板８の一方の長辺、より具体的には電源回路５が設けられている側の長辺側に寄せて並列配置されている。そして、すべてのＮＡＮＤメモリ１０を一方の長辺側に寄せることで他方の長辺側に空いたスペースに、抵抗素子１２がまとめて配置される。

一般的に、ＮＡＮＤメモリ１０は、基板８上に搭載される他の要素よりも高く構成される場合が多い。そのため、基板８の他方の長辺に沿った領域Ｔのうち抵抗素子１２がまとめて配置される部分では、図１１に示すように、ＮＡＮＤメモリ１０が配置される領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。

したがって、半導体装置１０２の一部の領域を、規格などの要求によって他の領域よりも低くしなければならない場合には、その領域を避けるようにＮＡＮＤメモリ１０を配置することで、その要求を満足する半導体装置１０２を得ることができる場合がある。本実施の形態では、基板８の他方の長辺に沿った領域を他の領域よりも低くしなければならない場合を例に挙げている。なお、ＤＲＡＭ２０や温度センサ７も領域Ｔに設けられている。しかしながら、ＤＲＡＭ２０や温度センサ７もＮＡＮＤメモリ１０より低く構成される場合が多いため、領域Ｔ全体で、領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。

図１２は、第２の実施の形態の変形例１にかかる半導体装置１０２の概略構成を示す底面図である。図１３は、図１２に示すＢ－Ｂ線に沿った矢視断面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０２の記憶容量をより大きくすることが可能となる。

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、領域Ｔにおいて半導体装置１０２の高さを低く抑えることができる。

また、抵抗素子１２を基板８の表面層側のみに設けることや、１つの抵抗素子１２に２つのＮＡＮＤメモリ１０を接続する構成や効果は、第１の実施の形態の変形例１で説明したものと同様である。

（第３の実施の形態）
図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に２つのＮＡＮＤメモリ１０が配置され、その反対側にさらに２つのＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿って、ドライブ制御回路４を挟むように複数のＮＡＮＤメモリ１０が配置されている。

このようにＮＡＮＤメモリ１０を分けて配置することで、４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置するよりも、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線の配線長のばらつきを抑えることができる。例えば、本実施の形態では、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線のうち、一番短い配線と一番長い配線との比率は２倍程度に抑えることができる。一方、同じく４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は４倍程度となってしまう。

このように、本実施の形態では配線長のばらつきを抑えることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定の差を小さくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０３の動作の安定化を図ることができる。

ドライブ制御回路４に対してコネクタ９側に設けられるＮＡＮＤメモリ１０は、ＳＡＴＡ信号線１４の上方に設けられることとなる。本実施の形態では、ＮＡＮＤメモリ１０に、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）タイプのものが用いられているため、表面層Ｌ１にＳＡＴＡ信号線１４を形成する場合には、ＮＡＮＤメモリ１０に形成されたボール状電極（バンプ）を避ける必要がある。

しかしながら、図１５に示すように、ＮＡＮＤメモリ１０の底面には多くのボール状電極２５が設けられているため、ボール状電極２５を避けてＳＡＴＡ信号線１４を形成することは難しい。そこで、本実施の形態では、コネクタ９とドライブ制御回路４とを接続するＳＡＴＡ信号線１４は、基板８の内層に形成されている。

また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０３の性能特性の劣化を抑えることができる。なお、半導体装置１０３が備えるＮＡＮＤメモリ１０の数は４つに限られず、複数であればそれ以上であっても構わない。

図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０３の記憶容量をより大きくすることが可能となる。

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。

（第４の実施の形態）
図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に１つのＮＡＮＤメモリ１０が配置され、その反対側にさらに１つのＮＡＮＤメモリ１０が配置される。すなわち、半導体装置１０４は２つのＮＡＮＤメモリ１０を備える。

本実施の形態のように、ドライブ制御回路４を挟むように２つのＮＡＮＤメモリ１０を配置した場合には、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する複数の配線の長さを略等しくすることができる。一方、同じく２つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は２倍程度となってしまう。

このように、本実施の形態では複数の配線の配線長を略等しくすることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定も略等しくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０４の動作の安定化を図ることができる。

なお、ＳＡＴＡ信号線１４は、第３の実施の形態と同様に、基板８の内層に形成されている。また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０４の性能特性の劣化を抑えることができる。

図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０４の記憶容量をより大きくすることが可能となる。

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。

１ホスト、２ＳＡＴＡインタフェース（ＡＴＡ／ＩＦ）、３通信インタフェース、４ドライブ制御回路（コントローラ）、５電源回路、７温度センサ、８基板、９コネクタ、９ａスリット、１０ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ，不揮発性半導体記憶素子）、１２抵抗素子、１２ａ抵抗皮膜、１２ｂ保護膜、１２ｃ電極、１４ＳＡＴＡ信号線（信号線）、１５ビアホール、１８グランド、２０ＤＲＡＭ（揮発性半導体記憶素子）、２１，２２，２３，２４ビアホール、２５ボール状電極、１００，１０２，１０３，１０４半導体装置、２００デバッグ用機器、Ｓ，Ｔ，Ｕ領域。

Claims

第１の不揮発性半導体メモリと、
第２の不揮発性半導体メモリと、
揮発性半導体メモリと、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた皮膜と、前記皮膜を覆う膜とが形成された回路素子と、
前記第１および第２の不揮発性半導体メモリと前記揮発性半導体メモリとを制御するコントローラと、
前記コントローラと前記回路素子とを接続する第１の信号線と、
前記回路素子と前記第１の不揮発性半導体メモリとを接続し、第１のビアホールを含む第２の信号線と、
前記第２の信号線から前記第１のビアホールによって分岐され前記第２の不揮発性半導体メモリと接続される第３の信号線と、
外部機器と接続するためのコネクタと、
前記第１および第２の不揮発性半導体メモリと前記回路素子と前記コントローラと前記コネクタとが搭載された基板と、を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第１の不揮発性半導体メモリと前記回路素子とが搭載される表面層と、
前記基板の裏面に形成される配線パターンを備え、前記第２の不揮発性半導体メモリが搭載される裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンを備える複数の内部配線層と、を有し、
前記第３の信号線は第２のビアホールを含み、
平面視において、前記第１のビアホールが設けられた第１の領域と、前記第２のビアホールが設けられた第２の領域と、が重複しないように構成される半導体記憶装置。
前記第２の信号線は、前記複数の内部配線層の何れかの配線層である第１の配線層に形成される信号線と、前記複数の内部配線層の何れかの配線層であって前記第１の配線層と異なる第２の配線層に形成される信号線とを含む請求項１に記載の半導体記憶装置。
前記第３の信号線は、前記複数の内部配線層の何れかの配線層であって前記第１の配線層および前記第２の配線層と異なる第３の配線層に形成される信号線を含む請求項２に記載の半導体記憶装置。
平面視において、前記揮発性半導体メモリは、前記第１の不揮発性半導体メモリまたは前記第２の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられるように構成される請求項１または請求項２に記載の半導体記憶装置。
前記第２の信号線は、前記第１の配線層に形成される信号線と前記第２の配線層に形成される信号線とを接続するために前記基板の表面とほぼ垂直方向に伸びる部分を含む請求項２に記載の半導体記憶装置。
前記基板は、前記コントローラと前記コネクタとを接続する第４の信号線が設けられた領域と、前記揮発性半導体メモリが設けられた領域とが、平面視において、重複しないように構成される請求項４に記載の半導体記憶装置。
前記第４の信号線はＳＡＴＡ信号線である請求項６に記載の半導体記憶装置。
前記コネクタは、前記外部機器と接続するための電極を前記基板の前記裏面に備え、
前記第４の信号線は、前記基板の裏面層を通って前記コネクタの電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える請求項６または請求項７に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第１の不揮発性半導体メモリの複数のボール状電極を経由して前記第１の不揮発性半導体メモリは前記基板と接続され、
前記第２の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第２の不揮発性半導体メモリの前記複数のボール状電極を経由して前記第２の不揮発性半導体メモリは前記基板と接続される請求項１に記載の半導体記憶装置。
前記基板は、平面視において、第１の辺とこれに直角な第２の辺とを備え、
前記コネクタは、前記基板の前記第１の辺に設けられ、
前記第１および第２の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられる請求項１に記載の半導体記憶装置。
温度センサをさらに備える請求項１に記載の半導体記憶装置。
前記第１の信号線は、前記表面層に形成される第１の部分と、前記裏面層に形成される第２の部分と、前記第１の部分と前記第２の部分とを接続するために前記基板の表面とほぼ垂直方向に伸びる第３の部分とを含む請求項１に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリと、前記第２の不揮発性半導体メモリとは前記基板に対して対称に配置される請求項１に記載の半導体記憶装置。
前記基板の層数は８である請求項１に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリは、前記第１の不揮発性半導体メモリのチップイネーブルに基づいて、前記第２の信号線からの信号に対して動作するか否かを判断する請求項１に記載の半導体記憶装置。
前記第１および第２の不揮発性半導体メモリは、前記第１および第２の不揮発性半導体メモリの各々のチップイネーブルがアクティブになっているか否かにより、個別に動作可能なように構成されている請求項１に記載の半導体記憶装置。
前記基板に搭載される電源回路を更に備え、前記電源回路は、外部から前記コネクタを介して供給される電源に基づいて内部電圧を生成し、前記生成された内部電圧を前記第１および第２の不揮発性半導体メモリへ供給するように構成される請求項１に記載の半導体記憶装置。
前記コネクタは、ホストと接続可能であり、前記ホストから入力された電源を前記電源回路に供給する請求項１７に記載の半導体記憶装置。