ES2204675T3 - Bucle enganchado en fase. - Google Patents

Abstract

Un circuito PLL en el que están conectados sucesivamente en bucle un comparador (1) de fases, un filtro (2) de bucle, un oscilador (3) de control de tensión y un divisor (4) de frecuencia, cuyo circuito comprende: medios detectores (5) de interrupción de funcionamiento para detectar que se ha interrumpido el funcionamiento del circuito PLL, efectuándose la detección sobre la base de una señal de salida del divisor de frecuencia, cuyos medios detectores (5) de interrupción de funcionamiento detectan la presencia/ausencia de una señal de salida del divisor de frecuencia; y medios de control para, cuando dichos medios detectores de interrupción de funcionamiento detectan una interrupción de funcionamiento, controlar al oscilador de control de tensión de tal manera que sea baja una frecuencia de oscilación del oscilador de control de tensión, caracterizado por: medios para detectar si una frecuencia de oscilación del oscilador (3) de control de tensión es o no más alta que un valor predeterminado.

Description

Bucle enganchado en fase.

Campo técnico

El presente invento se refiere a un circuito PLL que genera y entrega como salida una señal de frecuencia que tiene una relación predeterminada con una señal de frecuencia de referencia, y en particular, a un circuito PLL que activa contramedidas en los casos en que cese el funcionamiento del PLL.

Tecnología anterior

Como se ha ilustrado en la Figura 7, en un circuito PLL, se comparan las fases de una señal de referencia fr y de una señal de comparación fc en un comparador 101 de fases que está formado por un circuito de "O" excluyente o similar. La señal de los resultados de la comparación se filtra en un filtro 102 de bucle para convertirse en una tensión de control Vc. La frecuencia oscilada por un oscilador de control de (en adelante OTC) 103 se controla mediante esta tensión de control Vc, y la señal de frecuencia fck obtenida en el mismo es la señal de frecuencia de salida. Esta señal fck de frecuencia de salida se introduce como entrada a un divisor 104 de frecuencia, y en él, se hace que la frecuencia se convierta en 1/N, introduciéndose la señal resultante como entrada como la señal de comparación fc al comparador 101 de fase.

En el circuito PLL, la totalidad del circuito se hace funcionar de tal manera que, dado que la frecuencia de la señal de referencia fr es fr, la frecuencia de la señal de comparación es fc, y la frecuencia de la señal de frecuencia de oscilación es fck, en un estado sincronizado, se cumplen las fórmulas que las relacionan

fr \approx fc, fc = fck/N

de tal manera que la señal de comparación fc sigue siempre a la señal de referencia fr.

Cuando se trata digitalmente una señal analógica de imagen, se usa un circuito PLL tal como el descrito anteriormente con el fin de generar un reloj de muestreo. La frecuencia del reloj de muestreo se extiende sobre un intervalo amplio desde 10MHz hasta 100MHz o más, dependiendo del tipo de señal de imagen.

Por tanto, hay casos en los que se pide al oscilador 103 de control de tensión que la relación entre las frecuencias máxima y mínima de oscilación del mismo sea de dos o más, y que la frecuencia de oscilación sea mayor o igual a 200 MHz. Para ello se usa un oscilador de control de tensión de un amplio intervalo de frecuencias que pueda cubrir dichos casos.

Sin embargo, en un circuito PLL que tiene un oscilador de control de tensión de un intervalo de frecuencias tan amplio, cuando la frecuencia de oscilación es mayor de lo necesario, es posible que el circuito de una parte que forma el circuito PLL no sea capaz de seguir, y podría cesar el funcionamiento PLL. Esta clase de situación ocurre, por ejemplo, cuando la señal de referencia fr cambia súbitamente (la señal de entrada se convierte en conexión/desconexión, o un hecho similar) y la frecuencia de oscilación varía grandemente hasta que se llega a un estado estable sincronizado, o bien cuando la frecuencia de la señal de referencia fr aumenta mucho y la frecuencia de oscilación aumenta, y casos similares.

En tales casos, la operación de dividir la frecuencia del circuito 104 divisor de frecuencia no puede seguir, y la señal de salida, es decir, la señal de comparación fc, desaparece. De ese modo, el comparador 101 de fases considera que la frecuencia de oscilación del oscilador 103 de control de tensión ha caído, y funciona de tal manera que se aumenta la frecuencia de oscilación, y amplifica la tensión de control Vc hasta la máxima frecuencia de oscilación. Cuando surge tal estado, aún si este estado es temporal, es imposible que el funcionamiento vuelva a ser normal por sí solo.

Por tanto, desde el punto de vista convencional, con el fin de conseguir que la frecuencia de oscilación fck del oscilador 103 de control de tensión no excediese de las frecuencias límite de operación de los demás circuitos que forman el circuito PLL, se insertó un circuito 105 limitador de tensión tal como el ilustrado en la Figura 8 entre el oscilador 103 de control de tensión y el filtro 102 de bucle, con objeto de proporcionar un límite superior para la tensión de control Vc.

En el circuito limitador 105 de tensión de la Figura 8, el valor máximo de la tensión de control Vc se limita mediante un diodo ZD regulador de tensión, y, como se ha ilustrado en la Figura 9, la frecuencia de oscilación del oscilador 103 de control de tensión queda limitada a fd, que es suficientemente más baja que el valor máximo fmáx. Como resultado, la frecuencia fck, que oscila en el oscilador 103 de control de tensión, está en el intervalo comprendido entre la frecuencia mínima fmín. y la frecuencia del límite superior fd, y se puede evitar el problema anteriormente descrito.

Sin embargo, en un método en el que la tensión de control Vc introducida como entrada al oscilador 103 de control de tensión está limitada directamente por el circuito limitador 105 de tensión de este modo, se plantearon problemas en el sentido de que hubo que corregir de nuevo la dispersión en las características del diodo ZD regulador de tensión que es el elemento limitador del circuito 105 limitador de tensión, y la dispersión en la frecuencia de oscilación fck en el oscilador 103 de control de tensión con respecto a la tensión de control Vc, y además, hubo que limitar la frecuencia de oscilación del circuito con margen suficiente con respecto a la frecuencia de funcionamiento (frecuencia objetivo) del circuito PLL.

Por tanto, un objeto del presente invento es proporcionar un circuito PLL que puede volver fácilmente al funcionamiento normal, aún en el caso de que el oscilador de control de tensión oscile anormalmente y se interrumpa el funcionamiento PLL.

El documento JP-A-11122102 describe un circuito PLL con comparador de fases, filtro de bucle y oscilador de control de tensión.

En el presente invento, se ha provisto un circuito PLL en el que están conectados sucesivamente en bucle un comparador de fase, un filtro de bucle, un oscilador de control de tensión y un divisor de frecuencia, cuyo circuito comprende: medios detectores de interrupción de funcionamiento para detectar que se ha interrumpido el funcionamiento PLL, efectuándose la detección basándose en una señal de salida del divisor de frecuencia; y medios de control para, cuando dichos medios detectores de interrupción de funcionamiento detectan una interrupción de funcionamiento, controlar al oscilador de control de tensión de tal manera que una frecuencia de oscilación del oscilador de control de tensión sea baja, caracterizado porque:

dichos medios detectores de interrupción de funcionamiento son unos medios para detectar la presencia/ausencia de una señal de salida del divisor de frecuencia, o bien medios para detectar si una frecuencia de oscilación del oscilador de control de tensión es o no mayor que un valor predeterminado.

La Figura 1 es un diagrama de bloques de un circuito PLL de una primera realización del presente invento.

La Figura 2 es un diagrama de bloques de un detector de presencia/ausencia de señal de comparación.

La Figura 3 es un cuadro de tiempos del funcionamiento del detector de presencia/ausencia de señal de comparación.

La Figura 4 es un diagrama de bloques de un comparador de fases.

La Figura 5 es un diagrama de características de funcionamiento del retorno forzado de un oscilador de control de tensión en el instante de una oscilación anormal.

La Figura 6 es un diagrama de bloques de un circuito PLL de una segunda realización del presente invento.

La Figura 7 es un diagrama de bloques de un circuito PLL convencional y general.

La Figura 8 es un esquema de circuito de un circuito limitador de tensión.

La Figura 9 es un diagrama de características de frecuencia de oscilación con respecto a la tensión de control del oscilador de control de tensión.

Realización preferida para llevar a la práctica el invento

La Figura 1 es un diagrama de bloques de un circuito PLL de una realización del presente invento. 1 es un comparador de fases que compara las fases de una señal de referencia fr y de una señal de comparación fc y da como salida una señal que corresponde a los resultados de la comparación, 2 es un filtro de bucle que filtra la señal de comparación, 3 es un oscilador de control de tensión que oscila una señal fck de una frecuencia que es proporcional a una tensión de control Vc introducida como entrada, 4 es un divisor de frecuencias que divide la frecuencia de una señal introducida como entrada a 1/N, y 5 es un detector de presencia/ausencia de señal de comparación (medios detectores de interrupción de funcionamiento) que detecta la presencia/ausencia de la señal de comparación fc.

De este modo, en la presente realización, el detector 5 de presencia/ausencia de señal de comparación está conectado al lado de salida del divisor 4 de frecuencias. Cuando allí se detecta que no hay señal de comparación fc, la señal de salida del comparador 1 de fases es una señal que controla la frecuencia fck de oscilación del oscilador 3 de control de tensión a una frecuencia baja.

La Figura 2 es un diagrama de bloques que ilustra la estructura interna del detector 5 de presencia/ausencia de señal de comparación. 51 y 52 son circuitos DFF, y 53 y 54 inversores. Aquí, una señal de alto nivel se introduce como entrada al terminal D del circuito DFF 51, y una señal de prueba ft generada independientemente (y que tiene una frecuencia menor o igual que 1/2 de la señal de comparación fc y una relación de servicio del 50%) se introduce como entrada al terminal CK del circuito DFF 51. La señal de comparación fc se introduce como entrada al terminal R (reposición) del circuito DFF 51 a través del inversor 54. Adicionalmente, en el circuito DFF 52, una señal procedente del terminal Q1 del circuito DFF 51 se introduce como entrada al terminal D del circuito DFF 52, y la señal de prueba ft se invierte en el inversor 53 y se introduce como entrada al terminal CK del circuito DFF 52.

La Figura 3 es un cuadro de tiempos del funcionamiento del detector 5 de presencia/ausencia de señal de comparación. Cada vez que sube la señal de prueba ft, el terminal Q1 del circuito DFF 51 detecta un nivel alto del terminal D y se convierte en un terminal de nivel alto. Cuando sube la señal fc de comparación, el terminal Q1 del circuito DFF 51 se repone y se convierte en un terminal de nivel bajo. El circuito DFF 52 entrega como salida, al terminal Q2, datos del terminal D en el instante en que aumenta el potencial eléctrico del terminal CK.

Por tanto, cuando la señal de comparación fc varía desde H \rightarrow L \rightarrow H \rightarrow, ..... en un período predeterminado, aún cuando el terminal Q1 del circuito DFF 51 alcance un nivel alto al subir la señal de prueba ft, después de eso, el terminal Q1 del circuito DFF 51 se repone en la subida de la señal de comparación fc. Así, después de esto, aunque caiga la señal de prueba ft, el terminal Q2 del circuito DFF 52 no alcanza un nivel alto.

Sin embargo, cuando no hay señal de comparación fc, o dicho de otro modo, cuando la señal de comparación fc no cambia a un nivel alto, el circuito DFF 52 no se repone. Cuando cae la señal de prueba ft, el circuito DFF 52 detecta la señal de alto nivel del terminal Q1 y la entrega como salida como una señal de alto nivel al terminal Q2, y después de eso continúa esta operación. Nótese que, después de esto, cuando la señal de comparación fc comienza de nuevo a cambiar, el terminal Q2 del circuito DFF 52 vuelve a un nivel bajo.

La Figura 4 es un diagrama de bloques que ilustra la estructura interna del comparador 1 de fase que está controlado por la señal detectada en el detector 5 de presencia/ausencia de señal de comparación 11 es una parte de comparación de fases que está constituida por una puerta "O" excluyente o elemento similar, 12 es un separador de tres estados, 13 es una puerta "O", y 14 es un circuito conmutador. El separador 12 de tres estados, la puerta "O" 13 y el circuito conmutador 14 forman unos medios de control. Cuando la fase de la señal de comparación fc está adelantada con respecto a la de la señal de referencia fr, la parte 11 de comparación de fases hace del terminal de salida 11a un nivel bajo. Recíprocamente, cuando la fase de la señal de comparación fc está retrasada con respecto a la de la señal de referencia fr, la parte 11 de comparación de fase hace del terminal de salida 1a un nivel alto. En instantes distintos a los de comparación de fases, el nivel es indefinido. Además, cuando existe una diferencia de fases entre la señal de comparación fc y la señal de referencia fr, un terminal de control 11b de la parte 11 de comparación de fase es un nivel alto, y en otros instantes, es un nivel bajo.

Aquí, la puerta "O" 13 acepta la suma lógica de una señal de control entregada como salida del terminal de control 11b de la parte 11 de comparación de fase, y de una señal de detección Va detectada en el detector 5 de presencia/ausencia de señal de comparación, y envía la suma lógica al terminal de control del separador 12. Adicionalmente, una señal del terminal de salida 11a de la parte 11 de comparación de fase se introduce como entrada al lado de entrada del separador 12 a través del circuito conmutador 14. Además, el circuito conmutador 14 conmuta al lado de tierra (nivel bajo) cuando la señal de detección Va se convierte en un nivel alto.

Por tanto, cuando la señal de detección Va del detector 5 de presencia/ausencia de señal de comparación es una señal del tipo "existe señal", en otras palabras, cuando la señal de detección Va es de bajo nivel, el separador 12 se controla de acuerdo con la señal del terminal de control 11b de la parte 11 de comparación de fases. Es decir, durante el tiempo en el que hay una diferencia de fases entre la señal de comparación fc y la señal de referencia fr, el terminal de control 11b es de alto nivel. Por tanto, el separador 12 está CONECTADO de tal manera que una señal puede pasar entre la entrada y la salida, y la señal del terminal de salida 11a de la parte 11 de comparación de fases se entrega como salida tal como está a través del circuito conmutador 14, y se lleva a cabo un funcionamiento normal. Cuando no hay diferencia de fases (en los instantes de bloqueo de PLL), la señal del terminal de control 11b está en un nivel bajo, y la salida del separador 12 es de alta impedancia. Debido a la señal retenida en el filtro 2 de bucle que está aguas abajo del comparador de fase, después de eso, el oscilador 3 de control de tensión oscila con una señal de frecuencia constante.

Por otra parte, cuando la señal de detección Va del detector 5 de presencia/ausencia de señal de comparación es una señal del tipo "no existe señal", o, en otras palabras, cuando la señal de detección Va es de nivel alto, la salida del circuito conmutador 14 es de nivel bajo, y el separador 12 vuelve a CONECTADO de tal manera que una señal puede pasar entre la entrada y la salida. Por tanto, la señal de bajo nivel entregada como salida del circuito conmutador 14 se entrega tal cual está. De acuerdo con ello, la señal de bajo nivel se introduce como entrada al filtro 2 de bucle, y la tensión de control Vc que se introduce como entrada al oscilador 4 de control de tensión es de bajo nivel, y la frecuencia oscilada en el mismo es baja.

La Figura 5 es un diagrama que ilustra una característica de funcionamiento del oscilador 3 de control de tensión. fo es una frecuencia objetivo de la señal de frecuencia fck, fmáx. es una frecuencia límite superior de oscilación, fmin es una frecuencia límite inferior de oscilación, y flimit es una frecuencia de entrada que constituye un límiteoperativo del divisor 4 de frecuencias. Cuando la frecuencia de oscilación fck es mayor que la frecuencia límite operativa flimit, desaparece la señal de comparación fc. De ese modo, como se ha descrito anteriormente, la señal de salida del comparador 1 de fases se controla en un nivel bajo, y la frecuencia de oscilación del oscilador 3 de control de tensión se controla a una frecuencia baja. De este modo, cuando la frecuencia de oscilación disminuye y llega a ser menor que la frecuencia límite de operación flimit, el divisor 4 de frecuencias empieza a funcionar de nuevo, el circuito PLL vuelve a su funcionamiento original, y la frecuencia de oscilación fck se estabiliza a la frecuencia objetivo fo.

Así, en la presente realización, aunque el oscilador 3 de control de tensión oscile anormalmente y cese el funcionamiento del divisor 4 de frecuencia, esta situación se detecta, y el oscilador 3 de control de tensión se controla en la dirección en que cae su frecuencia de oscilación. Por tanto, el funcionamiento vuelve inmediatamente a la normalidad.

La Figura 6 es un diagrama de bloques que ilustra la estructura de un circuito PLL de otra realización. En este caso, un circuito conmutador 6 está conectado entre el divisor 4 de frecuencia y el comparador 1 de fases. En circunstancias normales, el circuito conmutador 6 está controlado de tal manera que el divisor 4 de frecuencia y el comparador 1 de fases están conectados entre sí por el circuito conmutador 6. Cuando se detecta en el detector 5 de presencia/ausencia de señal de comparación que no hay señal de comparación, el circuito conmutador 6 se controla de tal manera que se introduce como entrada un falso impulso desde un generador 7 de falsos impulsos como la señal de comparación fc que se introduce como entrada al comparador 1 de fases. El circuito conmutador 6 y el generador 7 de falsos impulsos forman los medios de control.

En los momentos de funcionamiento normal, el falso impulso puede ser una señal que tenga una frecuencia más alta que una frecuencia de la señal de frecuencia entregada como salida del divisor 4 de frecuencia. De este modo, también en la presente realización, cuando el oscilador 3 de control de tensión oscila anormalmente y se interrumpe el funcionamiento del divisor 4 de frecuencia, se puede hacer volver el funcionamiento inmediatamente a las condiciones normales.

Nótese que en las realizaciones anteriormente descritas, se hace que la señal de salida del comparador 1 de fases sea obligatoriamente una señal especial (señal de bajo nivel) mediante la señal de detección Va del detector 5 de presencia/ausencia de señal de comparación, o bien se introduce como entrada un falso impulso especial como la señal de comparación al comparador 1 de fases. Sin embargo, las realizaciones anteriormente descritas no tienen carácter limitativo. Por ejemplo, la tensión de control Vc del oscilador 3 de control de tensión se puede controlar directamente mediante la señal de detección Va del detector 5 de presencia/ausencia de señal de comparación, de tal manera que la frecuencia de oscilación del oscilador 3 de control de tensión se controle a una baja frecuencia específica. En este instante no se exige una precisión especial para esta baja frecuencia específica.

Adicionalmente, en la descripción anterior, el estado de interrupción de funcionamiento del circuito PLL se juzga mediante la presencia/ausencia de la señal de salida del divisor 4 de frecuencia. Sin embargo, el estado de interrupción de funcionamiento del circuito PLL se puede juzgar mediante la detección de si la frecuencia de oscilación tiene o no un valor predeterminado o un valor superior. En este caso, se puede convertir la señal de la frecuencia fck en una señal de tensión mediante un convertidor de frecuencia/tensión, y compararse esta señal de tensión con un valor predeterminado mediante un comparador de tensión.

Aplicabilidad industrial

De lo anteriormente descrito se deduce que, de acuerdo con el presente invento, existe la ventaja de que, cuando una frecuencia de oscilación de un oscilador de control de tensión excede de un valor predeterminado y un circuito PLL deja de funcionar, el funcionamiento puede volver a las condiciones normales con una estructura sencilla. El presente invento es adecuado para la generación de un reloj de muestreo de un intervalo amplio que se usa cuando se tratan digitalmente señales analógicas de imagen, y para usos similares.

Claims (3)

1. Un circuito PLL en el que están conectados sucesivamente en bucle un comparador (1) de fases, un filtro (2) de bucle, un oscilador (3) de control de tensión y un divisor (4) de frecuencia, cuyo circuito comprende: medios detectores (5) de interrupción de funcionamiento para detectar que se ha interrumpido el funcionamiento del circuito PLL, efectuándose la detección sobre la base de una señal de salida del divisor de frecuencia, cuyos medios detectores (5) de interrupción de funcionamiento detectan la presencia/ausencia de una señal de salida del divisor de frecuencia; y medios de control para, cuando dichos medios detectores de interrupción de funcionamiento detectan una interrupción de funcionamiento, controlar al oscilador de control de tensión de tal manera que sea baja una frecuencia de oscilación del oscilador de control de tensión, caracterizado por:

medios para detectar si una frecuencia de oscilación del oscilador (3) de control de tensión es o no más alta que un valor predeterminado.

2. Un circuito PLL de acuerdo con la reivindicación 1, en el que dichos medios de control son unos medios para conmutar una salida del comparador (1) de fases a un valor en el que disminuye una frecuencia de oscilación del oscilador (3) de control de tensión.

3. Un circuito PLL de acuerdo con las reivindicaciones 1 ó 2, en el que dichos medios de control son unos medios para conmutar una señal de comparación introducida como entrada al comparador (1) de fases, de tal manera que disminuya una frecuencia de oscilación del oscilador (3) de control de tensión.