JP2002318265A - 半導体集積回路及び半導体集積回路のテスト方法 - Google Patents
半導体集積回路及び半導体集積回路のテスト方法Info
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Abstract
(57)【要約】
【課題】 電圧やパルス幅などを決定する制御情報の設
定を並列的に且つ容易に行うことができ、その手直しも
容易な半導体集積回路を提供する。 【解決手段】 ＣＰＵ（２）とフラッシュメモリ（５）
を有する半導体集積回路の外部の評価装置（１８）から
期待値の電圧（Ｖｒｅｆ）を複数の半導体集積回路に並
列的に与える。そのために、半導体集積回路の内部に
は、この期待値電圧と内部で発生する昇圧電圧とを比較
する比較回路（７０）を内蔵する。ＣＰＵがその比較結
果を参照しながら、昇圧電圧値を変更するデータレジス
タ（６６）の制御データを最適に設定していく。上記の
比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリ
ミングを自己完結で行うため、複数のＬＳＩに対する並
列的なトリミングが容易であり、全体としてのテスト時
間を短縮できる。
定を並列的に且つ容易に行うことができ、その手直しも
容易な半導体集積回路を提供する。 【解決手段】 ＣＰＵ（２）とフラッシュメモリ（５）
を有する半導体集積回路の外部の評価装置（１８）から
期待値の電圧（Ｖｒｅｆ）を複数の半導体集積回路に並
列的に与える。そのために、半導体集積回路の内部に
は、この期待値電圧と内部で発生する昇圧電圧とを比較
する比較回路（７０）を内蔵する。ＣＰＵがその比較結
果を参照しながら、昇圧電圧値を変更するデータレジス
タ（６６）の制御データを最適に設定していく。上記の
比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリ
ミングを自己完結で行うため、複数のＬＳＩに対する並
列的なトリミングが容易であり、全体としてのテスト時
間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）の内部で生成される電圧値やパルス幅等をＬ
ＳＩの特性に応じて微調整するためのトリミング技術に
関し、フラッシュメモリ内蔵マイクロコンピュータなど
の半導体集積回路、そのような半導体集積回路に対して
トリミング調整を行うテスト方法に関する。
（ＬＳＩ）の内部で生成される電圧値やパルス幅等をＬ
ＳＩの特性に応じて微調整するためのトリミング技術に
関し、フラッシュメモリ内蔵マイクロコンピュータなど
の半導体集積回路、そのような半導体集積回路に対して
トリミング調整を行うテスト方法に関する。
【０００２】
【従来の技術】フラッシュメモリなどの不揮発性メモリ
では、書き換え用の特定電圧をＬＳＩ内部で発生するも
のがある。この電圧は、製造ばらつきにより一定値とな
らず、ＬＳＩ毎にトリミングもしくは微調整をする必要
がある。さらに、メモリの書き換え時間の特性もばらつ
くため、書き換え電圧をメモリ特性に合わせて変えるこ
とでメモリの書き換え特性を一定に保つことができる。
では、書き換え用の特定電圧をＬＳＩ内部で発生するも
のがある。この電圧は、製造ばらつきにより一定値とな
らず、ＬＳＩ毎にトリミングもしくは微調整をする必要
がある。さらに、メモリの書き換え時間の特性もばらつ
くため、書き換え電圧をメモリ特性に合わせて変えるこ
とでメモリの書き換え特性を一定に保つことができる。
【０００３】そのような不揮発性メモリの内部で発生す
る書き換え電圧（例えば内部昇圧電圧）の微調整（以
下、電圧トリミングという）を行うには、ＬＳＩ内部で
発生される電圧を外部の評価装置（テスタなど）で測定
する関係から、複数のＬＳＩを並列的にトリミングする
ことができない。例えば、マイクロコンピュータに内蔵
されるフラッシュメモリのテストプログラムを内蔵ＲＡ
Ｍ(ランダム・アクセス・メモリ）に転送し、それぞれ
の内蔵ＣＰＵ（中央処理装置）でこれを並列的に実行す
るという、並列テスト手法を採用することは難しい。こ
のため、１個づつ順番にＬＳＩの内部昇圧電圧などのト
リミングを実施しており、テスト時間を増大させる原因
となっていた。複数個のＬＳＩに対する並列測定機能を
有するテスタは著しく高価であり、電圧等のトリミング
だけにそのような高価なテスタを用いることは現実的で
はない。
る書き換え電圧（例えば内部昇圧電圧）の微調整（以
下、電圧トリミングという）を行うには、ＬＳＩ内部で
発生される電圧を外部の評価装置（テスタなど）で測定
する関係から、複数のＬＳＩを並列的にトリミングする
ことができない。例えば、マイクロコンピュータに内蔵
されるフラッシュメモリのテストプログラムを内蔵ＲＡ
Ｍ(ランダム・アクセス・メモリ）に転送し、それぞれ
の内蔵ＣＰＵ（中央処理装置）でこれを並列的に実行す
るという、並列テスト手法を採用することは難しい。こ
のため、１個づつ順番にＬＳＩの内部昇圧電圧などのト
リミングを実施しており、テスト時間を増大させる原因
となっていた。複数個のＬＳＩに対する並列測定機能を
有するテスタは著しく高価であり、電圧等のトリミング
だけにそのような高価なテスタを用いることは現実的で
はない。
【０００４】また、フラッシュメモリ或はフラッシュメ
モリ内蔵マイクロコンピュータでは電圧トリミングだけ
でなく、書込み電圧の印可時間を規定する書込みパルス
のパルス幅、或はＭＯＳトランジスタの電流値に対して
もトリミング技術を適用することが必要な場合もあり、
そのときにも個々に測定を必要とする関係上、事情は上
記と全く同じである。
モリ内蔵マイクロコンピュータでは電圧トリミングだけ
でなく、書込み電圧の印可時間を規定する書込みパルス
のパルス幅、或はＭＯＳトランジスタの電流値に対して
もトリミング技術を適用することが必要な場合もあり、
そのときにも個々に測定を必要とする関係上、事情は上
記と全く同じである。
【０００５】電圧トリミングについて記載された文献の
例として特開平５−２６５５７９号公報がある。これ
は、基準電圧のトリミング方式に関するもので、カウン
タをインクリメントしながらトリミング値となる数列を
発生させ、基準電圧の出力が目標値と一致したらＰＲＯ
Ｍ回路にこのトリミング値を書き込むものである。カウ
ンタ及びそのインクリメント回路はハードウエアで構成
され、ＰＲＯＭ回路はヒューズ構成となっている。この
文献において、トリミングによって得られる電圧と目標
値電圧とを比較するコンパレータはオンチップにして
も、或はテスタ上のコンパレータを用いてもよい、とさ
れる。
例として特開平５−２６５５７９号公報がある。これ
は、基準電圧のトリミング方式に関するもので、カウン
タをインクリメントしながらトリミング値となる数列を
発生させ、基準電圧の出力が目標値と一致したらＰＲＯ
Ｍ回路にこのトリミング値を書き込むものである。カウ
ンタ及びそのインクリメント回路はハードウエアで構成
され、ＰＲＯＭ回路はヒューズ構成となっている。この
文献において、トリミングによって得られる電圧と目標
値電圧とを比較するコンパレータはオンチップにして
も、或はテスタ上のコンパレータを用いてもよい、とさ
れる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記特
開平５―２６５５７９号公報には、トリミングによって
得られる電圧と目標値電圧とを比較するコンパレータを
オンチップにしても、或はテスタ上のコンパレータを用
いてもよい、と記載されるだけで、双方の相違点につい
ては全く着目されていない。これに対し、本発明者は以
下の点に着眼している。即ち、電圧トリミング等のため
の測定動作を伴うテスト時間の短縮には、評価装置１台
で複数のＬＳＩを同時にトリミングすることが有効であ
るが、この電圧トリミングは外部の評価装置が電圧を測
定する関係から、並列的にトリミング動作を行うことは
できない。リレーで切り替えて順番に電圧測定およびト
リミングレジスタ値の調節を行うのが限度である。内部
の発振器から生成されるクロック周波数を分周して作る
書き込みパルス幅及び消去パルス幅、或はＬＳＩの製造
条件で決まるＭＯＳトランジスタの電流値に対するトリ
ミング等についても事情は同じである。このため、ＬＳ
Ｉを１個づつ順番にトリミングしていたのではテスト時
間が大幅に増大してしまう。
開平５―２６５５７９号公報には、トリミングによって
得られる電圧と目標値電圧とを比較するコンパレータを
オンチップにしても、或はテスタ上のコンパレータを用
いてもよい、と記載されるだけで、双方の相違点につい
ては全く着目されていない。これに対し、本発明者は以
下の点に着眼している。即ち、電圧トリミング等のため
の測定動作を伴うテスト時間の短縮には、評価装置１台
で複数のＬＳＩを同時にトリミングすることが有効であ
るが、この電圧トリミングは外部の評価装置が電圧を測
定する関係から、並列的にトリミング動作を行うことは
できない。リレーで切り替えて順番に電圧測定およびト
リミングレジスタ値の調節を行うのが限度である。内部
の発振器から生成されるクロック周波数を分周して作る
書き込みパルス幅及び消去パルス幅、或はＬＳＩの製造
条件で決まるＭＯＳトランジスタの電流値に対するトリ
ミング等についても事情は同じである。このため、ＬＳ
Ｉを１個づつ順番にトリミングしていたのではテスト時
間が大幅に増大してしまう。
【０００７】また、特開平５―２６５５７９号公報記載
の技術は、ハードウエアで構成されたカウンタとヒュー
ズを用いているため、一旦トリミング値が決定されると
変更することができない。昇圧電圧に応用する場合は、
その電圧値を合わせ込んだ後に、書き込み時間などが目
標を満足しない場合には、さらにトリミング値に補正を
加えることが必要となる。
の技術は、ハードウエアで構成されたカウンタとヒュー
ズを用いているため、一旦トリミング値が決定されると
変更することができない。昇圧電圧に応用する場合は、
その電圧値を合わせ込んだ後に、書き込み時間などが目
標を満足しない場合には、さらにトリミング値に補正を
加えることが必要となる。
【０００８】本発明の目的は、電圧やパルス幅などを決
定する制御情報の設定を自己完結的に行うことができ、
制御情報の手直しも容易な半導体集積回路を提供するこ
とにある。
定する制御情報の設定を自己完結的に行うことができ、
制御情報の手直しも容易な半導体集積回路を提供するこ
とにある。
【０００９】本発明の別の目的は、電圧やパルス幅など
を決定する制御情報の設定を並列的に且つ容易に行うこ
とができ、その手直しも容易な半導体集積回路のテスト
方法を提供することにある。
を決定する制御情報の設定を並列的に且つ容易に行うこ
とができ、その手直しも容易な半導体集積回路のテスト
方法を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】〔１〕本願において開示
される発明のうち代表的なものの概要を簡単に説明すれ
ば下記の通りである。
される発明のうち代表的なものの概要を簡単に説明すれ
ば下記の通りである。
【００１２】例えばＣＰＵとフラッシュメモリを有する
半導体集積回路の外部の評価装置から期待値の電圧を複
数の半導体集積回路に並列的に与える。そのために、半
導体集積回路の内部には、この期待値電圧と内部で発生
する昇圧（降圧）電圧とを比較する判定回路を内蔵す
る。この比較判定結果を記憶するレジスタを持ち、内蔵
ＣＰＵのような制御回路でこの結果を判定できる仕組み
を採用する。例えば、昇圧（降圧）電圧値を変更するデ
ータレジスタ（トリミングレジスタ）を内蔵し、内蔵Ｃ
ＰＵでそのトリミングレジスタを書き換え可能とする。
上記の比較器やレジスタを内蔵ＣＰＵで制御し、トリミ
ングを自己完結で行うため、セルフトリミングプログラ
ムを、複数のＬＳＩのメモリ（ＲＡＭなど）に転送し並
列的に実行することができる。このプログラムでは、ト
リミングレジスタの値を設定し、電圧判定回路が比較結
果を確定するのを待って、判定結果のレジスタの値を判
定する。その結果により再度トリミングレジスタの値を
更新し、ＬＳＩ外部の評価装置から入力した期待値の電
圧と内部で発生する電圧が等しくなるまで、若しくは所
望の状態になるまで、上記処理を繰り返す。等しくなっ
た時点のトリミングレジスタの値をトリミング値として
記憶する。この記憶は、例えばフラッシュメモリのトリ
ミングエリアにその情報を書き込むことで実現される。
半導体集積回路の外部の評価装置から期待値の電圧を複
数の半導体集積回路に並列的に与える。そのために、半
導体集積回路の内部には、この期待値電圧と内部で発生
する昇圧（降圧）電圧とを比較する判定回路を内蔵す
る。この比較判定結果を記憶するレジスタを持ち、内蔵
ＣＰＵのような制御回路でこの結果を判定できる仕組み
を採用する。例えば、昇圧（降圧）電圧値を変更するデ
ータレジスタ（トリミングレジスタ）を内蔵し、内蔵Ｃ
ＰＵでそのトリミングレジスタを書き換え可能とする。
上記の比較器やレジスタを内蔵ＣＰＵで制御し、トリミ
ングを自己完結で行うため、セルフトリミングプログラ
ムを、複数のＬＳＩのメモリ（ＲＡＭなど）に転送し並
列的に実行することができる。このプログラムでは、ト
リミングレジスタの値を設定し、電圧判定回路が比較結
果を確定するのを待って、判定結果のレジスタの値を判
定する。その結果により再度トリミングレジスタの値を
更新し、ＬＳＩ外部の評価装置から入力した期待値の電
圧と内部で発生する電圧が等しくなるまで、若しくは所
望の状態になるまで、上記処理を繰り返す。等しくなっ
た時点のトリミングレジスタの値をトリミング値として
記憶する。この記憶は、例えばフラッシュメモリのトリ
ミングエリアにその情報を書き込むことで実現される。
【００１３】同様に、ＭＯＳトランジスタの電流に対し
ても、例えば外部から基準となる電流を複数のＬＳＩに
対して同時に与え、夫々のＬＳＩで内蔵ＭＯＳトランジ
スタの電流との比較を行い、電流トリミングを実施す
る。ここで、外部から一定電流を複数のＬＳＩに対して
並列的に供給するため、それぞれのＬＳＩの入力端子に
一定抵抗を付加し、これに一定電圧を印加し、一定電流
を生成する方法でもよい。
ても、例えば外部から基準となる電流を複数のＬＳＩに
対して同時に与え、夫々のＬＳＩで内蔵ＭＯＳトランジ
スタの電流との比較を行い、電流トリミングを実施す
る。ここで、外部から一定電流を複数のＬＳＩに対して
並列的に供給するため、それぞれのＬＳＩの入力端子に
一定抵抗を付加し、これに一定電圧を印加し、一定電流
を生成する方法でもよい。
【００１４】また同様に、書き込みパルス幅、消去パル
ス幅を生成する制御クロックに対しても、基準時間と内
部の発振器で発生した時間との比較を行い、制御クロッ
クの周波数のトリミングを実施する。ここで、基準時間
は、テスト時に外部から供給する特定周波数のクロック
を元に内部で生成するか、または外部から基準パルスと
して直接供給してよい。
ス幅を生成する制御クロックに対しても、基準時間と内
部の発振器で発生した時間との比較を行い、制御クロッ
クの周波数のトリミングを実施する。ここで、基準時間
は、テスト時に外部から供給する特定周波数のクロック
を元に内部で生成するか、または外部から基準パルスと
して直接供給してよい。
【００１５】上記より、外部から期待値の電圧、電流を
入力し、トリミングプログラムを内蔵ＣＰＵで実行する
だけで、期待値と一致するトリミング値を得ることがで
きる。書き込み、消去パルスを生成する制御クロックの
周波数トリミングも同様である。外部から与えられる期
待値の電圧、電流、パルスは、複数のＬＳＩに対して共
通に供給できる。また、トリミングプログラムは内蔵Ｃ
ＰＵで実行するため、複数のＬＳＩで並列的に実行でき
る。このため、複数のＬＳＩを並列的にトリミングする
ことが容易になり、全体としてテスト時間を短縮でき
る。また、評価装置にリレーなどの切り替え装置を持た
せる必要がなくなる。
入力し、トリミングプログラムを内蔵ＣＰＵで実行する
だけで、期待値と一致するトリミング値を得ることがで
きる。書き込み、消去パルスを生成する制御クロックの
周波数トリミングも同様である。外部から与えられる期
待値の電圧、電流、パルスは、複数のＬＳＩに対して共
通に供給できる。また、トリミングプログラムは内蔵Ｃ
ＰＵで実行するため、複数のＬＳＩで並列的に実行でき
る。このため、複数のＬＳＩを並列的にトリミングする
ことが容易になり、全体としてテスト時間を短縮でき
る。また、評価装置にリレーなどの切り替え装置を持た
せる必要がなくなる。
【００１６】〔２〕本発明を具体的な態様に分けて更に
詳細に説明する。先ず第１の態様として、ＣＰＵと共に
フラッシュメモリなどをオンチップで有するデータプロ
セッサのような半導体集積回路を想定する。
詳細に説明する。先ず第１の態様として、ＣＰＵと共に
フラッシュメモリなどをオンチップで有するデータプロ
セッサのような半導体集積回路を想定する。
【００１７】《データプロセッサ》半導体集積回路は、
データレジスタにロードされる制御データに基づいて電
圧を生成可能な電圧生成手段と、前記制御データを保有
する不揮発性記憶手段と、前記不揮発性記憶手段に保有
させる前記制御データの生成に利用される処理回路とを
１個の半導体基板に有する。前記処理回路は、半導体基
板の外部から与えられる判定基準電圧と前記電圧生成手
段で生成される電圧との関係を判定する判定回路と、判
定回路の出力を参照しながらデータレジスタ上で制御デ
ータを決定し、前記決定された制御データを前記データ
レジスタから前記不揮発性記憶手段に格納する制御回路
とを有する。制御回路はプログラムにしたがってその動
作が決定される。
データレジスタにロードされる制御データに基づいて電
圧を生成可能な電圧生成手段と、前記制御データを保有
する不揮発性記憶手段と、前記不揮発性記憶手段に保有
させる前記制御データの生成に利用される処理回路とを
１個の半導体基板に有する。前記処理回路は、半導体基
板の外部から与えられる判定基準電圧と前記電圧生成手
段で生成される電圧との関係を判定する判定回路と、判
定回路の出力を参照しながらデータレジスタ上で制御デ
ータを決定し、前記決定された制御データを前記データ
レジスタから前記不揮発性記憶手段に格納する制御回路
とを有する。制御回路はプログラムにしたがってその動
作が決定される。
【００１８】半導体基板の外部から与えられる判定基準
電圧と前記電圧生成手段で生成される電圧との関係を判
定する判定回路は、判定基準電圧と前記電圧生成手段で
生成される電圧とを直接比較する構成、或は、前記電圧
生成手段で生成される電圧によって電流が制御される経
路の電圧を前記判定基準電圧と比較する構成の何れであ
ってもよい。前者は電圧トリミングに、後者は電流トリ
ミングに最適である。
電圧と前記電圧生成手段で生成される電圧との関係を判
定する判定回路は、判定基準電圧と前記電圧生成手段で
生成される電圧とを直接比較する構成、或は、前記電圧
生成手段で生成される電圧によって電流が制御される経
路の電圧を前記判定基準電圧と比較する構成の何れであ
ってもよい。前者は電圧トリミングに、後者は電流トリ
ミングに最適である。
【００１９】半導体集積回路は判定回路を内蔵するから
テスタなどの評価装置に複数個接続して並列的にトリミ
ング処理が可能になる。データレジスタ、判定回路及び
制御回路を有するから、トリミングを自己完結的に行う
ことができ、制御回路のプログラム次第で一旦設定した
制御情報の手直しも容易である。
テスタなどの評価装置に複数個接続して並列的にトリミ
ング処理が可能になる。データレジスタ、判定回路及び
制御回路を有するから、トリミングを自己完結的に行う
ことができ、制御回路のプログラム次第で一旦設定した
制御情報の手直しも容易である。
【００２０】《制御データのイニシャルロード》前記制
御回路は、テストモードのような第１動作モードに応答
して前記判定回路の出力を参照しながらデータレジスタ
上で制御データを決定し、前記決定された制御データを
前記データレジスタから前記不揮発性記憶手段に格納す
る処理を行い、リセット動作若しくはリセット指示解除
のような第２動作モードに応答して前記不揮発性記憶手
段から制御データを前記データレジスタにロードする処
理を行うことが可能である。
御回路は、テストモードのような第１動作モードに応答
して前記判定回路の出力を参照しながらデータレジスタ
上で制御データを決定し、前記決定された制御データを
前記データレジスタから前記不揮発性記憶手段に格納す
る処理を行い、リセット動作若しくはリセット指示解除
のような第２動作モードに応答して前記不揮発性記憶手
段から制御データを前記データレジスタにロードする処
理を行うことが可能である。
【００２１】《ＣＰＵ》前記制御回路は例えば中央処理
装置である。このとき、前記中央処理装置によってアク
セス可能なＲＡＭを有し、前記中央処理装置は、前記第
１動作モードに応答して前記ＲＡＭの所定領域に保持さ
れているプログラムを実行する。
装置である。このとき、前記中央処理装置によってアク
セス可能なＲＡＭを有し、前記中央処理装置は、前記第
１動作モードに応答して前記ＲＡＭの所定領域に保持さ
れているプログラムを実行する。
【００２２】前記第２動作モードに応答して、前記不揮
発性記憶手段から制御データを前記データレジスタにロ
ードする処理を行う。
発性記憶手段から制御データを前記データレジスタにロ
ードする処理を行う。
【００２３】《昇圧》前記電圧生成回路は外部から供給
される電源電圧を昇圧する昇圧回路である。このとき、
前記不揮発性記憶手段はフラッシュメモリであり、前記
電圧生成手段はフラッシュメモリの消去及び書き込みの
ための高電圧を供給可能である。
される電源電圧を昇圧する昇圧回路である。このとき、
前記不揮発性記憶手段はフラッシュメモリであり、前記
電圧生成手段はフラッシュメモリの消去及び書き込みの
ための高電圧を供給可能である。
【００２４】〔３〕本発明の第２の態様として単体フラ
ッシュメモリのような半導体集積回路を想定する。
ッシュメモリのような半導体集積回路を想定する。
【００２５】《フラッシュッメモリ》半導体集積回路
は、電気的に消去及び書き込み可能な複数の不揮発性記
憶素子と、前記複数の不揮発性記憶素子の一部の不揮発
性記憶素子からデータレジスタにロードされる制御デー
タに基づいて前記複数の不揮発性記憶素子に対する消去
及び書き込み用の高電圧を生成可能な電圧生成手段と、
前記一部の不揮発性記憶素子に保持させる前記制御デー
タの生成に利用される処理回路とを１個の半導体基板に
有し、前記処理回路は、半導体基板の外部から与えられ
る判定基準電圧と前記電圧生成手段で生成される電圧と
の関係を判定する判定回路と、前記判定回路の出力を参
照しながら制御データを決定する制御回路とを有する。
前記制御回路はプログラムによってその動作が決定され
る。
は、電気的に消去及び書き込み可能な複数の不揮発性記
憶素子と、前記複数の不揮発性記憶素子の一部の不揮発
性記憶素子からデータレジスタにロードされる制御デー
タに基づいて前記複数の不揮発性記憶素子に対する消去
及び書き込み用の高電圧を生成可能な電圧生成手段と、
前記一部の不揮発性記憶素子に保持させる前記制御デー
タの生成に利用される処理回路とを１個の半導体基板に
有し、前記処理回路は、半導体基板の外部から与えられ
る判定基準電圧と前記電圧生成手段で生成される電圧と
の関係を判定する判定回路と、前記判定回路の出力を参
照しながら制御データを決定する制御回路とを有する。
前記制御回路はプログラムによってその動作が決定され
る。
【００２６】《制御データのイニシャルロード》前記制
御回路は、第１動作モードに応答して前記判定回路の出
力を参照しながら前記データレジスタ上で制御データを
決定し、決定した制御データを前記データレジスタから
前記一部の不揮発性記憶素子に格納する処理を行い、第
２動作モードに応答して前記一部の不揮発性記憶素子か
ら制御データを前記データレジスタにロードする処理を
行う。
御回路は、第１動作モードに応答して前記判定回路の出
力を参照しながら前記データレジスタ上で制御データを
決定し、決定した制御データを前記データレジスタから
前記一部の不揮発性記憶素子に格納する処理を行い、第
２動作モードに応答して前記一部の不揮発性記憶素子か
ら制御データを前記データレジスタにロードする処理を
行う。
【００２７】例えば、前記電圧生成回路は外部から供給
される電源電圧を昇圧する昇圧回路である。このとき、
前記不揮発性記憶素子はフラッシュメモリ素子であり、
前記電圧生成手段はフラッシュメモリ素子の消去及び書
き込みのための高電圧を供給可能である。
される電源電圧を昇圧する昇圧回路である。このとき、
前記不揮発性記憶素子はフラッシュメモリ素子であり、
前記電圧生成手段はフラッシュメモリ素子の消去及び書
き込みのための高電圧を供給可能である。
【００２８】〔４〕本発明の第３の態様としてパルス幅
トリミングを想定する。半導体集積回路は、データレジ
スタにロードされる制御データに応じた信号周期のクロ
ック信号を出力するクロック生成回路と、前記制御デー
タを保有する不揮発性記憶手段と、前記不揮発性記憶手
段に保有させる前記制御データの生成に利用する処理回
路とを１個の半導体基板に有する。前記処理回路は、基
準パルス信号のパルス幅と前記クロック生成回路で生成
されるクロック信号のパルス幅との関係を判定する判定
回路と、前記判定回路の出力を参照しながらデータレジ
スタ上で制御データを決定する制御回路とを有する。前
記制御回路はプログラムによってその動作が決定され
る。例えば、前記クロック生成回路は、発振回路と、前
記発振回路から出力される発振信号をデータレジスタに
ロードされる制御データに基づいて分周する分周回路と
から構成してよい。
トリミングを想定する。半導体集積回路は、データレジ
スタにロードされる制御データに応じた信号周期のクロ
ック信号を出力するクロック生成回路と、前記制御デー
タを保有する不揮発性記憶手段と、前記不揮発性記憶手
段に保有させる前記制御データの生成に利用する処理回
路とを１個の半導体基板に有する。前記処理回路は、基
準パルス信号のパルス幅と前記クロック生成回路で生成
されるクロック信号のパルス幅との関係を判定する判定
回路と、前記判定回路の出力を参照しながらデータレジ
スタ上で制御データを決定する制御回路とを有する。前
記制御回路はプログラムによってその動作が決定され
る。例えば、前記クロック生成回路は、発振回路と、前
記発振回路から出力される発振信号をデータレジスタに
ロードされる制御データに基づいて分周する分周回路と
から構成してよい。
【００２９】前記制御回路は、前記決定した制御データ
を前記不揮発性記憶手段に格納する。このとき、前記制
御回路は、第１動作モードに応答して前記判定回路の出
力を参照しながら制御データを決定し、決定した制御デ
ータを前記不揮発性記憶手段に格納する処理を行い、第
２動作モードに応答して前記不揮発性記憶手段から制御
データを前記データレジスタにロードする処理を行う。
を前記不揮発性記憶手段に格納する。このとき、前記制
御回路は、第１動作モードに応答して前記判定回路の出
力を参照しながら制御データを決定し、決定した制御デ
ータを前記不揮発性記憶手段に格納する処理を行い、第
２動作モードに応答して前記不揮発性記憶手段から制御
データを前記データレジスタにロードする処理を行う。
【００３０】前記制御回路は中央処理装置である。例え
ば、前記中央処理装置によってアクセス可能なＲＡＭを
有し、前記中央処理装置は、前記第１動作モードに応答
して前記ＲＡＭの所定領域に保持されているプログラム
を実行する。前記分周回路の出力信号は書き込み制御ク
ロック信号であり、前記不揮発性記憶手段はフラッシュ
メモリであり、前記書き込み制御クロック信号は前記フ
ラッシュメモリの書き込みのための書き込みパルスのパ
ルス幅を決定する。
ば、前記中央処理装置によってアクセス可能なＲＡＭを
有し、前記中央処理装置は、前記第１動作モードに応答
して前記ＲＡＭの所定領域に保持されているプログラム
を実行する。前記分周回路の出力信号は書き込み制御ク
ロック信号であり、前記不揮発性記憶手段はフラッシュ
メモリであり、前記書き込み制御クロック信号は前記フ
ラッシュメモリの書き込みのための書き込みパルスのパ
ルス幅を決定する。
【００３１】〔５〕本発明に係るテスト方法は複数個の
半導体集積回路に対して並列的にトリミング処理を行
う。
半導体集積回路に対して並列的にトリミング処理を行
う。
【００３２】第１の態様は電圧トリミングである。即
ち、データレジスタにロードされる制御データに基づい
て電圧を生成可能な電圧生成手段と、前記制御データを
保有する不揮発性記憶手段と、前記不揮発性記憶手段に
保有させる前記制御データの生成に利用される処理回路
とを１個の半導体基板に有する半導体集積回路を複数個
並列的にテストする方法は、前記複数個の半導体集積回
路に外部から判定基準電圧を並列的に入力する第１処理
と、夫々の半導体集積回路の処理回路にテスト動作を実
行させ、前記データレジスタに設定された制御データに
基づいて前記電圧生成手段で生成される電圧と前記判定
基準電圧との関係を判定し、判定結果が目的状態に達す
るまで制御データを更新し、判定結果が目的状態に達し
たときの制御データを前記不揮発性記憶手段に格納する
第２処理と、を含む。これにより、電圧やパルス幅など
を決定する制御情報の設定を複数個の半導体集積回路に
対して並列的に且つ容易に行うことができる。
ち、データレジスタにロードされる制御データに基づい
て電圧を生成可能な電圧生成手段と、前記制御データを
保有する不揮発性記憶手段と、前記不揮発性記憶手段に
保有させる前記制御データの生成に利用される処理回路
とを１個の半導体基板に有する半導体集積回路を複数個
並列的にテストする方法は、前記複数個の半導体集積回
路に外部から判定基準電圧を並列的に入力する第１処理
と、夫々の半導体集積回路の処理回路にテスト動作を実
行させ、前記データレジスタに設定された制御データに
基づいて前記電圧生成手段で生成される電圧と前記判定
基準電圧との関係を判定し、判定結果が目的状態に達す
るまで制御データを更新し、判定結果が目的状態に達し
たときの制御データを前記不揮発性記憶手段に格納する
第２処理と、を含む。これにより、電圧やパルス幅など
を決定する制御情報の設定を複数個の半導体集積回路に
対して並列的に且つ容易に行うことができる。
【００３３】前記夫々の半導体集積回路にテストプログ
ラムをロードする第３処理を更に含み、前記第２処理
は、前記判定を前記処理回路の判定回路を用いて行う処
理と、前記制御データの更新及び不揮発性記憶手段への
格納を前記処理回路の中央処理装置に前記テストプログ
ラムを実行させて行う処理とを含む。
ラムをロードする第３処理を更に含み、前記第２処理
は、前記判定を前記処理回路の判定回路を用いて行う処
理と、前記制御データの更新及び不揮発性記憶手段への
格納を前記処理回路の中央処理装置に前記テストプログ
ラムを実行させて行う処理とを含む。
【００３４】前記電圧生成回路は外部から供給される電
源電圧を昇圧する昇圧回路である。前記不揮発性記憶手
段はフラッシュメモリであり、前記電圧生成手段はフラ
ッシュメモリの消去及び書き込みのための高電圧を供給
可能である。
源電圧を昇圧する昇圧回路である。前記不揮発性記憶手
段はフラッシュメモリであり、前記電圧生成手段はフラ
ッシュメモリの消去及び書き込みのための高電圧を供給
可能である。
【００３５】第２の態様はパルス幅トリミングである。
発振回路と、前記発振回路から出力される発振信号の分
周比をデータレジスタにロードされる制御データに基づ
いて制御する分周回路と、前記制御データを保有する不
揮発性記憶手段と、前記不揮発性記憶手段に保有させる
前記制御データの生成に利用する処理回路とを１個の半
導体基板に有する半導体集積回路を複数個並列的にテス
トする方法は、前記夫々の半導体集積回路にテスト動作
を指示する第１処理と、夫々の半導体集積回路の処理回
路にテスト動作を実行させ、前記データレジスタに設定
された制御データに基づいて前記分周回路で生成される
周期信号のパルス幅と前記基準パルス信号のパルス幅と
の関係を判定させ、判定結果が目的状態に達するまで制
御データを更新させ、判定結果が目的状態に達したとき
の制御データを前記不揮発性記憶手段に格納する第２処
理と、を含む。例えば、前記夫々の半導体集積回路にテ
ストプログラムをロードする第３処理を更に含み、前記
第２処理は、前記判定を前記処理回路の判定回路を用い
て行う処理と、前記制御データの更新及び不揮発性記憶
手段への格納を前記処理回路の中央処理装置に前記テス
トプログラムを実行させて行う処理とを含む。
発振回路と、前記発振回路から出力される発振信号の分
周比をデータレジスタにロードされる制御データに基づ
いて制御する分周回路と、前記制御データを保有する不
揮発性記憶手段と、前記不揮発性記憶手段に保有させる
前記制御データの生成に利用する処理回路とを１個の半
導体基板に有する半導体集積回路を複数個並列的にテス
トする方法は、前記夫々の半導体集積回路にテスト動作
を指示する第１処理と、夫々の半導体集積回路の処理回
路にテスト動作を実行させ、前記データレジスタに設定
された制御データに基づいて前記分周回路で生成される
周期信号のパルス幅と前記基準パルス信号のパルス幅と
の関係を判定させ、判定結果が目的状態に達するまで制
御データを更新させ、判定結果が目的状態に達したとき
の制御データを前記不揮発性記憶手段に格納する第２処
理と、を含む。例えば、前記夫々の半導体集積回路にテ
ストプログラムをロードする第３処理を更に含み、前記
第２処理は、前記判定を前記処理回路の判定回路を用い
て行う処理と、前記制御データの更新及び不揮発性記憶
手段への格納を前記処理回路の中央処理装置に前記テス
トプログラムを実行させて行う処理とを含む。
【００３６】
【発明の実施の形態】《マイクロコンピュータ》図１に
は本発明の半導体集積回路の一例であるデータプロセッ
サとしてのマイクロコンピュータが例示される。同図に
示されるマイクロコンピュータ１は、単結晶シリコンの
ような１個の半導体基板（半導体チップ）に例えば公知
のＣＭＯＳ集積回路製造技術によって形成される。同図
に従えば、マイクロコンピュータ１は、演算制御回路若
しくは制御回路としてのＣＰＵ２、システムコントロー
ラ３、揮発性メモリとしてのＲＡＭ４、不揮発性メモリ
としてのフラッシュメモリ５、昇圧回路６、電圧トリミ
ング回路７、分周回路８、分周比トリミング回路９、発
振器１０、フラッシュメモリコントローラ１１、バスコ
ントローラ１２、入出力ポート１３、及びタイマなどの
其の他の周辺回路１４を有し、それら回路モジュールは
バス１５に接続される。バス１５はアドレスバス、デー
タバス、コントロールバスを含んでいる。特に図示はし
ないが、バス１５はそれに接続される回路モジュールの
動作速度や処理能力等に応じて複数種類に階層化されて
構成されてよい。
は本発明の半導体集積回路の一例であるデータプロセッ
サとしてのマイクロコンピュータが例示される。同図に
示されるマイクロコンピュータ１は、単結晶シリコンの
ような１個の半導体基板（半導体チップ）に例えば公知
のＣＭＯＳ集積回路製造技術によって形成される。同図
に従えば、マイクロコンピュータ１は、演算制御回路若
しくは制御回路としてのＣＰＵ２、システムコントロー
ラ３、揮発性メモリとしてのＲＡＭ４、不揮発性メモリ
としてのフラッシュメモリ５、昇圧回路６、電圧トリミ
ング回路７、分周回路８、分周比トリミング回路９、発
振器１０、フラッシュメモリコントローラ１１、バスコ
ントローラ１２、入出力ポート１３、及びタイマなどの
其の他の周辺回路１４を有し、それら回路モジュールは
バス１５に接続される。バス１５はアドレスバス、デー
タバス、コントロールバスを含んでいる。特に図示はし
ないが、バス１５はそれに接続される回路モジュールの
動作速度や処理能力等に応じて複数種類に階層化されて
構成されてよい。
【００３７】前記システムコントローラ３には外部から
複数ビットのモード信号１７及びリセット信号１６など
が入力される。マイクロコンピュータ１のパワーオンリ
セット或はハードウェアリセットによりリセット信号１
６がローレベルにされると、そのローレベル期間におい
てマイクロコンピュータ１の内部でリセット動作が行わ
れる。リセット信号１６によるリセットの解除後、複数
ビットのモード信号１７の状態に応じて、マイクロコン
ピュータ１の動作モードが決定される。ＣＰＵ２は、そ
の動作モードに応じたプログラム領域の先頭ベクタをリ
ードし、そのアドレスの命令をフェッチし、フェッチし
た命令を解読して、命令実行を開始する。ＲＡＭ４はＣ
ＰＵ２のワーク領域若しくはデータ又はプログラムの一
時記憶領域としても利用される。
複数ビットのモード信号１７及びリセット信号１６など
が入力される。マイクロコンピュータ１のパワーオンリ
セット或はハードウェアリセットによりリセット信号１
６がローレベルにされると、そのローレベル期間におい
てマイクロコンピュータ１の内部でリセット動作が行わ
れる。リセット信号１６によるリセットの解除後、複数
ビットのモード信号１７の状態に応じて、マイクロコン
ピュータ１の動作モードが決定される。ＣＰＵ２は、そ
の動作モードに応じたプログラム領域の先頭ベクタをリ
ードし、そのアドレスの命令をフェッチし、フェッチし
た命令を解読して、命令実行を開始する。ＲＡＭ４はＣ
ＰＵ２のワーク領域若しくはデータ又はプログラムの一
時記憶領域としても利用される。
【００３８】前記フラッシュメモリ５はＣＰＵ２のプロ
グラムやデータの記憶領域とされ、電気的に書換え可能
にされる。フラッシュメモリコントローラ１１は、ＣＰ
Ｕ２の初期設定にしたがってフラッシュメモリ５に対す
る消去及び書込み動作手順を制御する。フラッシュメモ
リ５に対する消去及び書込みのための高電圧Ｖｐｐは、
電源電圧を昇圧する昇圧回路６で生成する。ここで、高
電圧Ｖｐｐとは正の高電圧及び負の高電圧を意味する。
電圧トリミング回路７は昇圧回路６による書圧電圧を微
調整する回路である。分周回路８は発振回路１０で生成
される発振信号φを分周して消去・書込み制御クロック
信号φ／ｎを生成し、フラッシュメモリ５に与える。消
去・書込み制御クロック信号φ／ｎは、フラッシュメモ
リ５に対する消去電圧印可時間を規定する消去パルス信
号、そしてフラッシュメモリ５に対する書込み電圧印可
時間を規定する書込みパルス信号を生成するための基準
とされる。
グラムやデータの記憶領域とされ、電気的に書換え可能
にされる。フラッシュメモリコントローラ１１は、ＣＰ
Ｕ２の初期設定にしたがってフラッシュメモリ５に対す
る消去及び書込み動作手順を制御する。フラッシュメモ
リ５に対する消去及び書込みのための高電圧Ｖｐｐは、
電源電圧を昇圧する昇圧回路６で生成する。ここで、高
電圧Ｖｐｐとは正の高電圧及び負の高電圧を意味する。
電圧トリミング回路７は昇圧回路６による書圧電圧を微
調整する回路である。分周回路８は発振回路１０で生成
される発振信号φを分周して消去・書込み制御クロック
信号φ／ｎを生成し、フラッシュメモリ５に与える。消
去・書込み制御クロック信号φ／ｎは、フラッシュメモ
リ５に対する消去電圧印可時間を規定する消去パルス信
号、そしてフラッシュメモリ５に対する書込み電圧印可
時間を規定する書込みパルス信号を生成するための基準
とされる。
【００３９】入出力ポート１３は外部アドレスバス及び
外部データバスへの接続、周辺回路１４の外部インタフ
ェース等に用いられる。
外部データバスへの接続、周辺回路１４の外部インタフ
ェース等に用いられる。
【００４０】ＣＰＵ２は、特に図示はしないが、算術論
理演算器ＡＬＵ等の演算器や汎用レジスタ及びプログラ
ムカウンタ等のレジスタ類を有する演算部と、プログラ
ムカウンタで示される命令アドレスの命令を解読して命
令実行手順を制御する命令制御部とを有する。
理演算器ＡＬＵ等の演算器や汎用レジスタ及びプログラ
ムカウンタ等のレジスタ類を有する演算部と、プログラ
ムカウンタで示される命令アドレスの命令を解読して命
令実行手順を制御する命令制御部とを有する。
【００４１】図２にはフラッシュメモリ５のブロック図
が示される。フラッシュメモリ５は、メモリセルアレイ
２０、データラッチアレイ（ＤＬＡ）２１、センスアン
プアレイ（ＳＡＡ）２２、ワード線デコーダ（ＷＤＥ
Ｃ）２３、ウェルデコーダ（ＳＤＥＣ）２４、ビット線
デコーダ（ＣＤＥＣ）２５、カラムスイッチアレイ（Ｃ
ＳＷ）２６、データバッファ（ＤＢＵＦ）２７、アドレ
スバッファ（ＡＢＵＦ）２８、及びタイミングコントロ
ーラ（ＴＣＮＴ）２９を有する。メモリセルアレイ２０
はマトリクス配置された不揮発性記憶素子としてのフラ
ッシュッメモリセル（図示せず）を有する。フラッシュ
メモリセルは、特に制限されないが、半導体基板若しく
はウェル領域にソース、ドレインを有し、チャネルの上
方に夫々絶縁膜を介してフローティングゲート及びコン
トロールゲートが形成されたスタック構造を有し、ソー
スをソース線に、ドレインをビット線に、コントロール
ゲートをワード線に接続して構成される。
が示される。フラッシュメモリ５は、メモリセルアレイ
２０、データラッチアレイ（ＤＬＡ）２１、センスアン
プアレイ（ＳＡＡ）２２、ワード線デコーダ（ＷＤＥ
Ｃ）２３、ウェルデコーダ（ＳＤＥＣ）２４、ビット線
デコーダ（ＣＤＥＣ）２５、カラムスイッチアレイ（Ｃ
ＳＷ）２６、データバッファ（ＤＢＵＦ）２７、アドレ
スバッファ（ＡＢＵＦ）２８、及びタイミングコントロ
ーラ（ＴＣＮＴ）２９を有する。メモリセルアレイ２０
はマトリクス配置された不揮発性記憶素子としてのフラ
ッシュッメモリセル（図示せず）を有する。フラッシュ
メモリセルは、特に制限されないが、半導体基板若しく
はウェル領域にソース、ドレインを有し、チャネルの上
方に夫々絶縁膜を介してフローティングゲート及びコン
トロールゲートが形成されたスタック構造を有し、ソー
スをソース線に、ドレインをビット線に、コントロール
ゲートをワード線に接続して構成される。
【００４２】フラッシュメモリセルはその閾値電圧がプ
ログラム可能にされ、プログラムされた閾値電圧に応じ
て情報を保持する。例えば、１個のフラッシュメモリセ
ルが１ビットの情報を保持する場合に、相対的に高い閾
値電圧状態を書き込み状態、相対的に低い閾値電圧状態
を消去状態と称する。書き込み状態を得る為の書き込み
動作は、特に制限されないが、コントロールゲートに１
０Ｖ、ドレインに例えば５Ｖ、ソース及び基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに−１０Ｖ、基板
に例えば＋１０Ｖを印加し、さらにソースとドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。
ログラム可能にされ、プログラムされた閾値電圧に応じ
て情報を保持する。例えば、１個のフラッシュメモリセ
ルが１ビットの情報を保持する場合に、相対的に高い閾
値電圧状態を書き込み状態、相対的に低い閾値電圧状態
を消去状態と称する。書き込み状態を得る為の書き込み
動作は、特に制限されないが、コントロールゲートに１
０Ｖ、ドレインに例えば５Ｖ、ソース及び基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに−１０Ｖ、基板
に例えば＋１０Ｖを印加し、さらにソースとドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。
【００４３】前記ＴＣＮＴ２９は、前記バス１５に含ま
れるコントロールバス１５Ｃからメモリアクセスなどに
関するバスコマンドが入力され、また、フラッシュメモ
リコントローラ１１から書き込み及び消去動作の制御情
報１１Ｃが供給される。更に消去及び書き込み用の前記
高電圧Ｖｐｐ及び制御クロック信号φ／ｎが供給され
る。ＴＣＮＴ２９は、制御情報１１Ｃ及びバスコマンド
によりフラッシュメモリ５に指示される読み出し、消
去、又は書き込み動作に応じて、必要な動作電圧と動作
タイミングを生成して各部に供給する。
れるコントロールバス１５Ｃからメモリアクセスなどに
関するバスコマンドが入力され、また、フラッシュメモ
リコントローラ１１から書き込み及び消去動作の制御情
報１１Ｃが供給される。更に消去及び書き込み用の前記
高電圧Ｖｐｐ及び制御クロック信号φ／ｎが供給され
る。ＴＣＮＴ２９は、制御情報１１Ｃ及びバスコマンド
によりフラッシュメモリ５に指示される読み出し、消
去、又は書き込み動作に応じて、必要な動作電圧と動作
タイミングを生成して各部に供給する。
【００４４】アドレスバッファ２８は前記バス１５に含
まれるアドレスバス１５Ａからアドレス信号を入力す
る。アドレスバッファ２８に入力されたアドレス信号は
ＷＤＥＣ２３、ＣＤＥＣ２５に入力されて夫々デコード
される。ＷＤＥＣ２３はそのデコード結果に従ってワー
ド線を選択する。ＣＤＥＣ２５はそのデコード結果に従
ってＣＳＷ２６を介してビット線を選択する。ワード線
選択及びビット線選択によってフラッシュメモリセルが
選択される。読み出し動作では、前記選択されたフラッ
シュメモリセルの読み出しデータは、ＳＡＡ２２にて検
出され、データバッファ２７を経て前記バス１５に含ま
れるデータバス１５Ｄに出力される。書き込み動作で
は、前記データバス１５Ｄからデータバッファ２７に与
えられる書き込みデータがデータラッチアレイ２１にラ
ッチされ、ワード線選択されたメモリセルに対し、ラッ
チデータに従って書き込み・書き込み阻止が制御され
る。消去はウェル単位で行われ、制御情報１１Ｃに含ま
れる消去ブロック情報がＴＣＮＴ２９経由でＷＥＤＥＣ
２４に与えられ、ＷＥＤＥＣ２４で選択されたウェル内
のメモリセルブロックが消去対象とされる。
まれるアドレスバス１５Ａからアドレス信号を入力す
る。アドレスバッファ２８に入力されたアドレス信号は
ＷＤＥＣ２３、ＣＤＥＣ２５に入力されて夫々デコード
される。ＷＤＥＣ２３はそのデコード結果に従ってワー
ド線を選択する。ＣＤＥＣ２５はそのデコード結果に従
ってＣＳＷ２６を介してビット線を選択する。ワード線
選択及びビット線選択によってフラッシュメモリセルが
選択される。読み出し動作では、前記選択されたフラッ
シュメモリセルの読み出しデータは、ＳＡＡ２２にて検
出され、データバッファ２７を経て前記バス１５に含ま
れるデータバス１５Ｄに出力される。書き込み動作で
は、前記データバス１５Ｄからデータバッファ２７に与
えられる書き込みデータがデータラッチアレイ２１にラ
ッチされ、ワード線選択されたメモリセルに対し、ラッ
チデータに従って書き込み・書き込み阻止が制御され
る。消去はウェル単位で行われ、制御情報１１Ｃに含ま
れる消去ブロック情報がＴＣＮＴ２９経由でＷＥＤＥＣ
２４に与えられ、ＷＥＤＥＣ２４で選択されたウェル内
のメモリセルブロックが消去対象とされる。
【００４５】図３にはフラッシュメモリのメモリマット
が例示される。フラッシュメモリ５のメモリセルアレイ
２０は、第１記憶領域としてのブートマットＴｍａｔ
と、第２記憶領域としてのユーザマットＭｍａｔと、第
３記憶領域としてのリペア及びトリミングマットＲｍａ
ｔとを有する。前記ブートマットＴｍａｔ及びユーザマ
ットＭｍａｔは夫々ＣＰＵ２のアドレス空間における先
頭アドレスである０番地（Ｈ’０００００００）をスタ
ートアドレスとしてメモリ空間が割り当てられる。要す
るに、前記ブートマットＴｍａｔ及びユーザマットＭｍ
ａｔはアドレス空間がオーバラップされ、前記アドレス
デコーダＷＤＥＣ２３、ＣＤＥＣ２５はどのマットを利
用するかの指示に応答してアドレスデコード論理が選択
されることになる。どのマットを利用するかは前記モー
ド信号１７で指示されるマイクロコンピュータの動作モ
ードなどによって決まる。前記ブートマットＴｍａｔに
は、フラッシュッメモリ１５の消去及び書込み処理プロ
グラムやテスト用のプログラム等が格納されている。リ
ペア及びトリミングマットＲｍａｔはメモリセルアレイ
における欠陥救済アドレスや回路の特性に応じた合わせ
込みのためのトリミング回路、例えば前記電圧トリミン
グ回路７及び分周比トリミング回路９に設定すべき制御
データが格納される。個々に格納された制御データは、
リセット解除後に所定のシーケンスで読み出されて、夫
々前記電圧トリミング回路７及び分周比トリミング回路
９のトリミングレジスタにイニシャルロードされる。こ
れにより、それ以降、前記電圧トリミング回路７及び分
周比トリミング回路９は、イニシャルロードされた制御
データにより、予め回路特性に合わせ込みされた、高電
圧Ｖｐｐ及び制御クロック信号φ／ｎを電圧トリミング
回路７及び分周比トリミング回路９から発生させ、これ
がフラッシュメモリ５に供給される。
が例示される。フラッシュメモリ５のメモリセルアレイ
２０は、第１記憶領域としてのブートマットＴｍａｔ
と、第２記憶領域としてのユーザマットＭｍａｔと、第
３記憶領域としてのリペア及びトリミングマットＲｍａ
ｔとを有する。前記ブートマットＴｍａｔ及びユーザマ
ットＭｍａｔは夫々ＣＰＵ２のアドレス空間における先
頭アドレスである０番地（Ｈ’０００００００）をスタ
ートアドレスとしてメモリ空間が割り当てられる。要す
るに、前記ブートマットＴｍａｔ及びユーザマットＭｍ
ａｔはアドレス空間がオーバラップされ、前記アドレス
デコーダＷＤＥＣ２３、ＣＤＥＣ２５はどのマットを利
用するかの指示に応答してアドレスデコード論理が選択
されることになる。どのマットを利用するかは前記モー
ド信号１７で指示されるマイクロコンピュータの動作モ
ードなどによって決まる。前記ブートマットＴｍａｔに
は、フラッシュッメモリ１５の消去及び書込み処理プロ
グラムやテスト用のプログラム等が格納されている。リ
ペア及びトリミングマットＲｍａｔはメモリセルアレイ
における欠陥救済アドレスや回路の特性に応じた合わせ
込みのためのトリミング回路、例えば前記電圧トリミン
グ回路７及び分周比トリミング回路９に設定すべき制御
データが格納される。個々に格納された制御データは、
リセット解除後に所定のシーケンスで読み出されて、夫
々前記電圧トリミング回路７及び分周比トリミング回路
９のトリミングレジスタにイニシャルロードされる。こ
れにより、それ以降、前記電圧トリミング回路７及び分
周比トリミング回路９は、イニシャルロードされた制御
データにより、予め回路特性に合わせ込みされた、高電
圧Ｖｐｐ及び制御クロック信号φ／ｎを電圧トリミング
回路７及び分周比トリミング回路９から発生させ、これ
がフラッシュメモリ５に供給される。
【００４６】《電圧トリミング》次に前記リペア及びト
リミングマットＲｍａｔに格納すべき電圧トリミング回
路のための制御データの生成について説明する。
リミングマットＲｍａｔに格納すべき電圧トリミング回
路のための制御データの生成について説明する。
【００４７】図４には電圧トリミングのための回路構成
が例示される。昇圧６回路は６０〜６６で示される回路
要素により構成される。即ち、昇圧回路６はチャージポ
ンプ回路などを用いた昇圧部６０を有する。昇圧部６０
は電圧発生制御レジスタ６１に動作開始の指示データを
セットすることによりチャージポンプ動作が可能にな
る。昇圧部６０から出力される昇圧電圧Ｖｐｐは分圧回
路６２で分圧され、分圧された複数の分圧電圧の一つが
セレクタ６３で選択される。選択された分圧電圧と基準
電圧との差電圧が差動アンプ６４で形成されて昇圧部６
０に帰還され、この負帰還制御により、昇圧電圧Ｖｐｐ
のレベルが決定される。セレクタ６３はデコーダ６５の
出力で選択され、デコーダ６５にはトリミングレジスタ
６６の設定値が供給される。トリミングレジスタ６６に
設定される制御データの値に応じて帰還量が変化され
る。制御データを適当に選ぶことによって、高電圧Ｖｐ
ｐの値を微調整（トリミング調整）することができる。
が例示される。昇圧６回路は６０〜６６で示される回路
要素により構成される。即ち、昇圧回路６はチャージポ
ンプ回路などを用いた昇圧部６０を有する。昇圧部６０
は電圧発生制御レジスタ６１に動作開始の指示データを
セットすることによりチャージポンプ動作が可能にな
る。昇圧部６０から出力される昇圧電圧Ｖｐｐは分圧回
路６２で分圧され、分圧された複数の分圧電圧の一つが
セレクタ６３で選択される。選択された分圧電圧と基準
電圧との差電圧が差動アンプ６４で形成されて昇圧部６
０に帰還され、この負帰還制御により、昇圧電圧Ｖｐｐ
のレベルが決定される。セレクタ６３はデコーダ６５の
出力で選択され、デコーダ６５にはトリミングレジスタ
６６の設定値が供給される。トリミングレジスタ６６に
設定される制御データの値に応じて帰還量が変化され
る。制御データを適当に選ぶことによって、高電圧Ｖｐ
ｐの値を微調整（トリミング調整）することができる。
【００４８】上記微調整により高電圧Ｖｐｐに目標値を
得るために、外部の評価装置１８から与えたれる比較用
電圧としての期待電圧Ｖｒｅｆと前記昇圧部６０で生成
される電圧Ｖｐｐとを比較する判定回路としての比較回
路７０と、比較回路７０による比較結果が保持される判
定レジスタ７１とが設けられる。判定レジスタ７１は、
トリミングレジスタ６６、電圧発生制御レジスタ６１と
同様に、バス１５に接続され、ＣＰＵ２によってアクセ
ス可能にされる。トリミング調整処理にとって前記ＣＰ
Ｕ２は、判定レジスタ７１の値を参照しながらトリミン
グレジスタ６６上で制御データを決定し、前記決定され
た制御データを前記トリミングレジスタ６６から前記フ
ラッシュメモリ５のリペア及びトリミングマットＲｍａ
ｔに格納する制御回路としての機能を実現する。
得るために、外部の評価装置１８から与えたれる比較用
電圧としての期待電圧Ｖｒｅｆと前記昇圧部６０で生成
される電圧Ｖｐｐとを比較する判定回路としての比較回
路７０と、比較回路７０による比較結果が保持される判
定レジスタ７１とが設けられる。判定レジスタ７１は、
トリミングレジスタ６６、電圧発生制御レジスタ６１と
同様に、バス１５に接続され、ＣＰＵ２によってアクセ
ス可能にされる。トリミング調整処理にとって前記ＣＰ
Ｕ２は、判定レジスタ７１の値を参照しながらトリミン
グレジスタ６６上で制御データを決定し、前記決定され
た制御データを前記トリミングレジスタ６６から前記フ
ラッシュメモリ５のリペア及びトリミングマットＲｍａ
ｔに格納する制御回路としての機能を実現する。
【００４９】特に制限されないが、ＣＰＵ２によるトリ
ミング調整処理の動作は、モード信号１７でシステムコ
ントローラ３にテストモードが指示されることに応答し
て可能にされる。
ミング調整処理の動作は、モード信号１７でシステムコ
ントローラ３にテストモードが指示されることに応答し
て可能にされる。
【００５０】図５にはトリミング調整用の制御データを
取得する処理の全体的なフローチャートが例示される。
評価装置１８はマイクロコンピュータ１にテストモード
を設定し、トリミング調整処理のためのプログラム(ト
リミングプログラム)をＲＡＭ４の所定エリアにダウン
ロードする（Ｓ１）。次いで、評価装置１８は期待電圧
Ｖｒｅｆをボンディングパッドのような電極パッドＰａ
ｄを介して比較回路７０に供給し（Ｓ２）、ＣＰＵ２に
トリミングプログラムの実行を指示する（Ｓ３）。
取得する処理の全体的なフローチャートが例示される。
評価装置１８はマイクロコンピュータ１にテストモード
を設定し、トリミング調整処理のためのプログラム(ト
リミングプログラム)をＲＡＭ４の所定エリアにダウン
ロードする（Ｓ１）。次いで、評価装置１８は期待電圧
Ｖｒｅｆをボンディングパッドのような電極パッドＰａ
ｄを介して比較回路７０に供給し（Ｓ２）、ＣＰＵ２に
トリミングプログラムの実行を指示する（Ｓ３）。
【００５１】ＣＰＵ２はトリミングプログラムを実行
し、先ず、電圧発生制御レジスタ６１に動作開始データ
をセットし（Ｓ４）、トリミングレジスタ６６に最小電
圧を指定する制御データをセットする（Ｓ５）。ＣＰＵ
２は所定時間ＮＯＰ（ノンオペレーション）命令を実行
して昇圧部６０による昇圧動作の安定を待つ（Ｓ６）。
この間、比較回路７０は生成される昇圧電圧Ｖｐｐと期
待電圧Ｖｒｅｆを比較し、Ｖｒｅｆ＞Ｖｐｐであれば判
定レジスタ７１に“０”がセットされ、Ｖｒｅｆ≦Ｖｐ
ｐであれば判定レジスタ７１に“１”がセットされる。
ＣＰＵ２は、所定時間ＮＯＰ命令を実行した後、判定レ
ジスタ７１の値を判定し（Ｓ７）、“０”ならトリミン
グレジスタ６６の制御データを更新して昇圧電圧Ｖｐｐ
に次に高い電圧を指定し、所定時間ＮＯＰ（ノンオペレ
ーション）命令を実行して昇圧部６０による昇圧動作の
安定を待ち（Ｓ８）、上記判定動作（Ｓ７）を繰り返
す。判定動作（Ｓ７）により“１”を判別すると、判定
処理のループを抜け、トリミング調整用の制御データを
取得する処理を終了する。
し、先ず、電圧発生制御レジスタ６１に動作開始データ
をセットし（Ｓ４）、トリミングレジスタ６６に最小電
圧を指定する制御データをセットする（Ｓ５）。ＣＰＵ
２は所定時間ＮＯＰ（ノンオペレーション）命令を実行
して昇圧部６０による昇圧動作の安定を待つ（Ｓ６）。
この間、比較回路７０は生成される昇圧電圧Ｖｐｐと期
待電圧Ｖｒｅｆを比較し、Ｖｒｅｆ＞Ｖｐｐであれば判
定レジスタ７１に“０”がセットされ、Ｖｒｅｆ≦Ｖｐ
ｐであれば判定レジスタ７１に“１”がセットされる。
ＣＰＵ２は、所定時間ＮＯＰ命令を実行した後、判定レ
ジスタ７１の値を判定し（Ｓ７）、“０”ならトリミン
グレジスタ６６の制御データを更新して昇圧電圧Ｖｐｐ
に次に高い電圧を指定し、所定時間ＮＯＰ（ノンオペレ
ーション）命令を実行して昇圧部６０による昇圧動作の
安定を待ち（Ｓ８）、上記判定動作（Ｓ７）を繰り返
す。判定動作（Ｓ７）により“１”を判別すると、判定
処理のループを抜け、トリミング調整用の制御データを
取得する処理を終了する。
【００５２】上述のようにマイクロコンピュータ１は、
トリミングレジスタ６６、比較回路７０及びＣＰＵ２を
有するから、トリミング調整用の制御データの取得処理
を自己完結的に行うことができる。従って、図６に例示
されるように評価装置１８に複数個のマイクロコンピュ
ータを接続して、それらを並列動作させて能率的にトリ
ミング調整処理を行うことができる。
トリミングレジスタ６６、比較回路７０及びＣＰＵ２を
有するから、トリミング調整用の制御データの取得処理
を自己完結的に行うことができる。従って、図６に例示
されるように評価装置１８に複数個のマイクロコンピュ
ータを接続して、それらを並列動作させて能率的にトリ
ミング調整処理を行うことができる。
【００５３】各マイクロコンピュータ１がトリミング調
整用の制御データを取得した後、夫々のマイクロコンピ
ュータ１にトリミングレジスタ６６の制御データをフラ
ッシュメモリのリペア及びトリミングマットＲｍａｔの
所定エリアに書込みをする指示を与える。その指示を受
けると、ＣＰＵ２は前記トリミング処理プログラムの対
応する処理ルーチンを実行し、トリミングレジスタ６６
の制御データをフラッシュメモリ５のデータラッチ回路
２１にラッチさせ、データラッチ回路２１の前記データ
をリペア及びトリミングマットＲｍａｔの所定エリアに
書込みをする。
整用の制御データを取得した後、夫々のマイクロコンピ
ュータ１にトリミングレジスタ６６の制御データをフラ
ッシュメモリのリペア及びトリミングマットＲｍａｔの
所定エリアに書込みをする指示を与える。その指示を受
けると、ＣＰＵ２は前記トリミング処理プログラムの対
応する処理ルーチンを実行し、トリミングレジスタ６６
の制御データをフラッシュメモリ５のデータラッチ回路
２１にラッチさせ、データラッチ回路２１の前記データ
をリペア及びトリミングマットＲｍａｔの所定エリアに
書込みをする。
【００５４】一旦制御データをリペア及びトリミングマ
ットＲｍａｔに書込んだ後も、マイクロコンピュータ１
がパッケージングされる前であれば、電極パッドＰａｄ
が露出している限り、制御データの書換えも可能であ
る。制御データの取得及び書込み処理は評価装置１８か
らダウンロードされるプログラム次第で任意に行うこと
が可能だからである。
ットＲｍａｔに書込んだ後も、マイクロコンピュータ１
がパッケージングされる前であれば、電極パッドＰａｄ
が露出している限り、制御データの書換えも可能であ
る。制御データの取得及び書込み処理は評価装置１８か
らダウンロードされるプログラム次第で任意に行うこと
が可能だからである。
【００５５】比較例として、従来は図７に例示されるよ
うに測定端子から昇圧電圧を評価装置に与え、図８に例
示されるように評価装置に判定させて、その結果にした
がってトリミングレジスタの値を更新させなければなら
ない。それ故に、図９に例示されるように、評価装置は
マイクロコンピュータを１個ずつ順番にトリミング調整
していかなければならない。
うに測定端子から昇圧電圧を評価装置に与え、図８に例
示されるように評価装置に判定させて、その結果にした
がってトリミングレジスタの値を更新させなければなら
ない。それ故に、図９に例示されるように、評価装置は
マイクロコンピュータを１個ずつ順番にトリミング調整
していかなければならない。
【００５６】図１０には図４の構成の変形例に係るマイ
クロコンピュータ１Ａが示される。図４との相違点は、
比較回路７０の入力電圧を分圧回路６２による一つの分
圧電圧としたことである。例えば昇圧電圧Ｖｐｐが１０
Ｖのような高電圧であっても、比較回路７０の耐圧を低
くすることが可能になり、評価装置１８も電圧レベルの
低い期待電圧Ｖｒｅｆを出力すれば済むようになる。
クロコンピュータ１Ａが示される。図４との相違点は、
比較回路７０の入力電圧を分圧回路６２による一つの分
圧電圧としたことである。例えば昇圧電圧Ｖｐｐが１０
Ｖのような高電圧であっても、比較回路７０の耐圧を低
くすることが可能になり、評価装置１８も電圧レベルの
低い期待電圧Ｖｒｅｆを出力すれば済むようになる。
【００５７】図１１には図４の構成の別の変形例に係る
マイクロコンピュータ１Ｂが示される。図４との相違点
は複数の昇圧部６０，６０に対応する構成とされる。即
ち、期待電圧Ｖｒｅｆを入力する電極パッドＰａｄを複
数個の比較回路７０，７０に共通化し、選択スイッチ７
２で選択された一つの比較回路７０に期待電圧Ｖｒｅｆ
を供給可能にされる。選択スイッチ７２はＣＰＵ２のア
ドレス空間に配置された選択レジスタ７３の設定値に従
って選択される。図１１の例では判定レジスタ７１は複
数個の比較回路７０，７０に共有される。図１１の例で
は、選択スイッチ７２はＶｒｅｆ入力を切り換えている
が、分圧回路６２の出力を切り換えて、比較回路７０を
１個にすることも可能である。図１１の構成により、ト
リミング処理のみに利用される電極パッドＰａｄの数を
減らすことができる。
マイクロコンピュータ１Ｂが示される。図４との相違点
は複数の昇圧部６０，６０に対応する構成とされる。即
ち、期待電圧Ｖｒｅｆを入力する電極パッドＰａｄを複
数個の比較回路７０，７０に共通化し、選択スイッチ７
２で選択された一つの比較回路７０に期待電圧Ｖｒｅｆ
を供給可能にされる。選択スイッチ７２はＣＰＵ２のア
ドレス空間に配置された選択レジスタ７３の設定値に従
って選択される。図１１の例では判定レジスタ７１は複
数個の比較回路７０，７０に共有される。図１１の例で
は、選択スイッチ７２はＶｒｅｆ入力を切り換えている
が、分圧回路６２の出力を切り換えて、比較回路７０を
１個にすることも可能である。図１１の構成により、ト
リミング処理のみに利用される電極パッドＰａｄの数を
減らすことができる。
【００５８】図１２には図４の構成の更に別の変形例に
係るマイクロコンピュータ１Ｃが示される。同図に示さ
れる例は電流トリミングに適用されるものである。例え
ば周辺回路１４に含まれる回路の電流源ＭＯＳトランジ
スタ１４０の電流値が回路特性に大きな影響を与える場
合に、そのバイアス電圧発生部６０Ｃのバイアス電圧Ｖ
ｂａｓを微調整可能にする。そのために、前記電流源Ｍ
ＯＳトランジスタ１４０と同一プロセスで形成されるダ
ミーＭＯＳトランジスタ７４を用意し、バイアス電圧発
生部６０Ｃのバイアス電圧ＶｂａｓをダミーＭＯＳトラ
ンジスタ７４のゲート電極に印可する。ダミーＭＯＳト
ランジスタ７４のドレイン電極は電極パッドＰａｄに接
続される。電極パッドＰａｄには評価装置１８より抵抗
素子を介して定電流が供給される。比較回路７０はダミ
ーＭＯＳトランジスタ７４に流れる電流に応じて形成さ
れる電圧を期待電圧Ｖｒｅｆと比較する。この構成にお
いて、期待電圧ＶｒｅｆはダミーＭＯＳトランジスタ７
４とＶｂａｓを共用するＭＯＳトランジスタ１４０の電
流値を規定するものである。
係るマイクロコンピュータ１Ｃが示される。同図に示さ
れる例は電流トリミングに適用されるものである。例え
ば周辺回路１４に含まれる回路の電流源ＭＯＳトランジ
スタ１４０の電流値が回路特性に大きな影響を与える場
合に、そのバイアス電圧発生部６０Ｃのバイアス電圧Ｖ
ｂａｓを微調整可能にする。そのために、前記電流源Ｍ
ＯＳトランジスタ１４０と同一プロセスで形成されるダ
ミーＭＯＳトランジスタ７４を用意し、バイアス電圧発
生部６０Ｃのバイアス電圧ＶｂａｓをダミーＭＯＳトラ
ンジスタ７４のゲート電極に印可する。ダミーＭＯＳト
ランジスタ７４のドレイン電極は電極パッドＰａｄに接
続される。電極パッドＰａｄには評価装置１８より抵抗
素子を介して定電流が供給される。比較回路７０はダミ
ーＭＯＳトランジスタ７４に流れる電流に応じて形成さ
れる電圧を期待電圧Ｖｒｅｆと比較する。この構成にお
いて、期待電圧ＶｒｅｆはダミーＭＯＳトランジスタ７
４とＶｂａｓを共用するＭＯＳトランジスタ１４０の電
流値を規定するものである。
【００５９】この構成において、比較回路７０の比較結
果に応じてバイアス電圧Ｖｂａｓを更新することによ
り、ＭＯＳトランジスタ１４０の電流を規定の電流値と
するバイアス電圧Ｖｂａｓを生成する制御データをトリ
ミングレジスタ６６に得ることができる。トリミング手
順は図４の場合と同じであり、それと同様の効果を得る
ことができる。
果に応じてバイアス電圧Ｖｂａｓを更新することによ
り、ＭＯＳトランジスタ１４０の電流を規定の電流値と
するバイアス電圧Ｖｂａｓを生成する制御データをトリ
ミングレジスタ６６に得ることができる。トリミング手
順は図４の場合と同じであり、それと同様の効果を得る
ことができる。
【００６０】図１３には図４の構成の別の変形例に係る
マイクロコンピュータ１Ｄが示される。図４との相違点
は電圧トリミングの構成を負電圧昇圧にも適用した点で
ある。負電圧昇圧のために、負電圧昇圧部６０Ｄと負電
圧に対応する分圧回路６２Ｄが用意されている。負電圧
昇圧を用いる場合にも、トリミング手順は図４の場合と
同じであり、それと同様の効果を得ることができる。
マイクロコンピュータ１Ｄが示される。図４との相違点
は電圧トリミングの構成を負電圧昇圧にも適用した点で
ある。負電圧昇圧のために、負電圧昇圧部６０Ｄと負電
圧に対応する分圧回路６２Ｄが用意されている。負電圧
昇圧を用いる場合にも、トリミング手順は図４の場合と
同じであり、それと同様の効果を得ることができる。
【００６１】図１４には図４の構成の別の変形例に係る
マイクロコンピュータ１Ｅが示される。図４と図１３を
組み合わせた構成を有する。判定レジスタ７１は正電圧
昇圧のトリミングと負電圧昇圧のトリミングに共用され
る。
マイクロコンピュータ１Ｅが示される。図４と図１３を
組み合わせた構成を有する。判定レジスタ７１は正電圧
昇圧のトリミングと負電圧昇圧のトリミングに共用され
る。
【００６２】《分周比トリミング》次に分周比トリミン
グ回路９のための制御データの生成について説明する。
グ回路９のための制御データの生成について説明する。
【００６３】図１５には分周比トリミングのための回路
構成が例示される。発振回路１０は例えばリングオシレ
ータにより構成され、クロック信号φを出力する。分周
回路８は分周部８０と分周比トリミングレジスタ８１に
よって構成される。発振回路１０の発振周波数は図１６
に例示されるように、それを構成するＭＯＳトランジス
タのゲート長寸法（Ｌｇ）のばらつきにより変動する。
分周部８０は前記クロック信号φを分周して、書込み制
御クロック信号φ／ｎと、比較パルスφ／ｍを生成す
る。ｎ≦ｍであり、比較パルスφ／ｍは制御クロック信
号φ／ｎに対して更にｎ／ｍ分周された関係にある。書
込み制御クロック信号φ／ｎはフラッシュメモリ５にお
いて、図１７に例示されるように書込みパルス信号のパ
ルス幅を規定するクロック信号として利用される。制御
クロック信号φ／ｎが比較的遅いクロックの場合、パル
ス幅の頻度を十分とることができない。このため、さら
に分周比を上げたφ／ｎを比較パルスとして使用する。
構成が例示される。発振回路１０は例えばリングオシレ
ータにより構成され、クロック信号φを出力する。分周
回路８は分周部８０と分周比トリミングレジスタ８１に
よって構成される。発振回路１０の発振周波数は図１６
に例示されるように、それを構成するＭＯＳトランジス
タのゲート長寸法（Ｌｇ）のばらつきにより変動する。
分周部８０は前記クロック信号φを分周して、書込み制
御クロック信号φ／ｎと、比較パルスφ／ｍを生成す
る。ｎ≦ｍであり、比較パルスφ／ｍは制御クロック信
号φ／ｎに対して更にｎ／ｍ分周された関係にある。書
込み制御クロック信号φ／ｎはフラッシュメモリ５にお
いて、図１７に例示されるように書込みパルス信号のパ
ルス幅を規定するクロック信号として利用される。制御
クロック信号φ／ｎが比較的遅いクロックの場合、パル
ス幅の頻度を十分とることができない。このため、さら
に分周比を上げたφ／ｎを比較パルスとして使用する。
【００６４】パルス幅を微調整するためにパルス幅比較
回路７８と判定レジスタ７７が設けられる。パルス幅比
較回路７８は電極パッドＰａｄ３を介して評価装置１８
から供給される基準パルスＰＬＳと前記比較パルスφ／
ｍとのパルス幅（例えば正極性パルス幅）を比較し、比
較結果を判定レジスタ７７に返す。例えば分周比トリミ
ングレジスタ８１にパルス幅最大の制御データから設定
していく場合には、比較パルスφ／ｍの正極性パルス幅
が基準パルスＰＬＳの正極性パルス幅よりも小さくなっ
たか否かを判定し、大きいときは“０”、小さいときは
“１”を設定する。ＣＰＵ２は、判定レジスタ７７から
判定結果を参照しながら分周比トリミングレジスタ８１
上で制御データを決定する演算処理を行う。例えば、判
定結果が“０”なら、比較パルス幅を小さくするように
制御データを更新し、比較結果が“０”から“１”に変
化したときの制御データをフラッシュメモリ５の前記リ
ペア及びトリミングマットＲｍａｔに格納する制御を行
う。
回路７８と判定レジスタ７７が設けられる。パルス幅比
較回路７８は電極パッドＰａｄ３を介して評価装置１８
から供給される基準パルスＰＬＳと前記比較パルスφ／
ｍとのパルス幅（例えば正極性パルス幅）を比較し、比
較結果を判定レジスタ７７に返す。例えば分周比トリミ
ングレジスタ８１にパルス幅最大の制御データから設定
していく場合には、比較パルスφ／ｍの正極性パルス幅
が基準パルスＰＬＳの正極性パルス幅よりも小さくなっ
たか否かを判定し、大きいときは“０”、小さいときは
“１”を設定する。ＣＰＵ２は、判定レジスタ７７から
判定結果を参照しながら分周比トリミングレジスタ８１
上で制御データを決定する演算処理を行う。例えば、判
定結果が“０”なら、比較パルス幅を小さくするように
制御データを更新し、比較結果が“０”から“１”に変
化したときの制御データをフラッシュメモリ５の前記リ
ペア及びトリミングマットＲｍａｔに格納する制御を行
う。
【００６５】分周比トリミング調整用の制御データを取
得するとき、評価装置１８は、分周比トリミング調整処
理のためのプログラムをＲＡＭ４の所定エリアにダウン
ロードする。ＣＰＵ２に分周比トリミングプログラムの
実行を指示する。ＣＰＵ２はトリミングプログラムを実
行し、先ず、分周比トリミングレジスタ８１に例えば最
大パルス幅を指定する制御データをセットする。次い
で、評価装置１８は基準パルスＰＬＳをボンディングパ
ッドのような電極パッドＰａｄ３を介してパルス幅比較
回路７８に供給し、この間、パルス幅比較回路７８は生
成された比較パルスφ／ｍの正極性パルス幅が基準パル
スＰＬＳの正極性パルス幅よりも小さくなったか否かを
判定する。大きければ判定レジスタ７７に“０”をセッ
トし、小さくければ判定レジスタ７７に“１”をセット
する。ＣＰＵ２は、判定レジスタ７７の値を検査し、
“０”なら分周比トリミングレジスタ８１の制御データ
を更新して、比較パルスφ／ｍのパルス幅を１段階狭
め、再度上記判定動作を繰り返す。判定動作により
“１”を判別すると、判定処理のループを抜け、分周比
トリミング調整用の制御データを取得する処理を終了す
る。
得するとき、評価装置１８は、分周比トリミング調整処
理のためのプログラムをＲＡＭ４の所定エリアにダウン
ロードする。ＣＰＵ２に分周比トリミングプログラムの
実行を指示する。ＣＰＵ２はトリミングプログラムを実
行し、先ず、分周比トリミングレジスタ８１に例えば最
大パルス幅を指定する制御データをセットする。次い
で、評価装置１８は基準パルスＰＬＳをボンディングパ
ッドのような電極パッドＰａｄ３を介してパルス幅比較
回路７８に供給し、この間、パルス幅比較回路７８は生
成された比較パルスφ／ｍの正極性パルス幅が基準パル
スＰＬＳの正極性パルス幅よりも小さくなったか否かを
判定する。大きければ判定レジスタ７７に“０”をセッ
トし、小さくければ判定レジスタ７７に“１”をセット
する。ＣＰＵ２は、判定レジスタ７７の値を検査し、
“０”なら分周比トリミングレジスタ８１の制御データ
を更新して、比較パルスφ／ｍのパルス幅を１段階狭
め、再度上記判定動作を繰り返す。判定動作により
“１”を判別すると、判定処理のループを抜け、分周比
トリミング調整用の制御データを取得する処理を終了す
る。
【００６６】上述のようにマイクロコンピュータ１は、
分周比トリミングレジスタ８１、パルス幅比較回路７８
及びＣＰＵ２を有するから、分周比トリミング調整用の
制御データの取得処理を自己完結的に行うことができ
る。従って、評価装置１８に複数個のマイクロコンピュ
ータ１を接続して、それらを並列動作させて能率的に分
周比トリミング調整処理を行うことができる。
分周比トリミングレジスタ８１、パルス幅比較回路７８
及びＣＰＵ２を有するから、分周比トリミング調整用の
制御データの取得処理を自己完結的に行うことができ
る。従って、評価装置１８に複数個のマイクロコンピュ
ータ１を接続して、それらを並列動作させて能率的に分
周比トリミング調整処理を行うことができる。
【００６７】各マイクロコンピュータ１が分周比トリミ
ング調整用の制御データを取得した後、夫々のマイクロ
コンピュータ１に分周比トリミングレジスタ８１の制御
データをフラッシュメモリ５のリペア及びトリミングマ
ットＲｍａｔの所定エリアに書込みする指示を与える。
その指示を受けると、ＣＰＵ２は前記トリミング処理プ
ログラムの対応する処理ルーチンを実行し、分周比トリ
ミングレジスタ８１の制御データをフラッシュメモリ５
のデータラッチ回路２１にラッチさせ、データラッチ回
路２１の前記データをリペア及びトリミングマットＲｍ
ａｔの所定エリアに書込みする。
ング調整用の制御データを取得した後、夫々のマイクロ
コンピュータ１に分周比トリミングレジスタ８１の制御
データをフラッシュメモリ５のリペア及びトリミングマ
ットＲｍａｔの所定エリアに書込みする指示を与える。
その指示を受けると、ＣＰＵ２は前記トリミング処理プ
ログラムの対応する処理ルーチンを実行し、分周比トリ
ミングレジスタ８１の制御データをフラッシュメモリ５
のデータラッチ回路２１にラッチさせ、データラッチ回
路２１の前記データをリペア及びトリミングマットＲｍ
ａｔの所定エリアに書込みする。
【００６８】一旦制御データをリペア及びトリミングマ
ットＲｍａｔに書込んだ後も、マイクロコンピュータ１
がパッケージングされる前に前であれば、電極パッドＰ
ａｄ３が露出している限り、制御データの書換えも可能
である。制御データの取得及び書込み処理は評価装置１
８からダウンロードされるプログラムの内容にしたがっ
て任意に行うことが可能だからである。
ットＲｍａｔに書込んだ後も、マイクロコンピュータ１
がパッケージングされる前に前であれば、電極パッドＰ
ａｄ３が露出している限り、制御データの書換えも可能
である。制御データの取得及び書込み処理は評価装置１
８からダウンロードされるプログラムの内容にしたがっ
て任意に行うことが可能だからである。
【００６９】図１８には分周比トリミングのための別の
回路構成が例示される。図１５との相違点は基準パルス
を生成する基準時間生成レジスタ７９をマイクロコンピ
ュータ１に内蔵したことである。この基準時間生成レジ
スタ７９の１ビットは基準時間生成ビットとされ、その
ビットが基準パルスＰＬＳ１としてパルス幅比較回路７
８に供給される。基準時間生成ビットはバス１５を介し
てＣＰＵ２により設定される。ＣＰＵ２が基準時間生成
ビットに“１”をセットしてから、所定のサイクル数だ
けＣＰＵ２にＮＯＰ命令を実行させ、其の後、基準時間
生成ビットを“０”にクリアすれば、前記ＮＯＰ命令の
連続実行時間に呼応する正極性パルス状の基準パルスＰ
ＬＳ１を生成することができる。これを外部からの基準
パルスＰＬＳに代えて利用する。その他の構成は図１５
と同じであり同一機能を有する回路要素には同一符号を
付してその詳細な説明を省略する。
回路構成が例示される。図１５との相違点は基準パルス
を生成する基準時間生成レジスタ７９をマイクロコンピ
ュータ１に内蔵したことである。この基準時間生成レジ
スタ７９の１ビットは基準時間生成ビットとされ、その
ビットが基準パルスＰＬＳ１としてパルス幅比較回路７
８に供給される。基準時間生成ビットはバス１５を介し
てＣＰＵ２により設定される。ＣＰＵ２が基準時間生成
ビットに“１”をセットしてから、所定のサイクル数だ
けＣＰＵ２にＮＯＰ命令を実行させ、其の後、基準時間
生成ビットを“０”にクリアすれば、前記ＮＯＰ命令の
連続実行時間に呼応する正極性パルス状の基準パルスＰ
ＬＳ１を生成することができる。これを外部からの基準
パルスＰＬＳに代えて利用する。その他の構成は図１５
と同じであり同一機能を有する回路要素には同一符号を
付してその詳細な説明を省略する。
【００７０】図１９には図１８において分周比トリミン
グ調整用の制御データを取得する処理の全体的なフロー
チャートが例示される。
グ調整用の制御データを取得する処理の全体的なフロー
チャートが例示される。
【００７１】分周比トリミング調整用の制御データを取
得するとき、評価装置１８は、分周比トリミング調整処
理のためのプログラムをＲＡＭ４の所定エリアにダウン
ロードする（Ｓ１１）。そして、ＣＰＵ２に分周比トリ
ミングプログラムの実行を指示する（Ｓ１２）。ＣＰＵ
２はトリミングプログラムを実行し、先ず、分周比トリ
ミングレジスタ８１に例えば最大パルス幅を指定する制
御データをセットする（Ｓ１３）。そしてＣＰＵ２は基
準時間生成ビットに“１”をセットし（Ｓ１４）、分周
部８０に分周動作を開始させると共に所定のサイクル数
だけＮＯＰ命令を実行し（Ｓ１５）、其の後、基準時間
生成ビットを“０”にクリアする（Ｓ１６）。これによ
り、前記ＮＯＰ命令の連続実行時間に呼応する正極性パ
ルス状の基準パルスＰＬＳ１を生成することができる。
パルス幅比較回路７８では、分周部８０で生成される比
較パルスφ／ｍの正極性パルス幅(分周回路出力幅)が基
準パルスＰＬＳ１の正極性パルス幅（基準時間）よりも
小さいか否かを判定する（Ｓ１７）。大きければ判定レ
ジスタ７７に“０”をセットし（Ｓ１８）、小さくけれ
ば判定レジスタ７７に“１”をセットする（Ｓ１９）。
ＣＰＵ２は、判定レジスタ７７の値を判定し（Ｓ２
０）、“０”なら分周比トリミングレジスタ８１の制御
データを更新して、比較パルスφ／ｍのパルス幅を１段
階狭め（Ｓ２１）、上記判定動作を繰り返す。判定動作
により“１”を判別すると、判定処理のループを抜け、
分周比トリミング調整用の制御データを取得する処理を
終了する。
得するとき、評価装置１８は、分周比トリミング調整処
理のためのプログラムをＲＡＭ４の所定エリアにダウン
ロードする（Ｓ１１）。そして、ＣＰＵ２に分周比トリ
ミングプログラムの実行を指示する（Ｓ１２）。ＣＰＵ
２はトリミングプログラムを実行し、先ず、分周比トリ
ミングレジスタ８１に例えば最大パルス幅を指定する制
御データをセットする（Ｓ１３）。そしてＣＰＵ２は基
準時間生成ビットに“１”をセットし（Ｓ１４）、分周
部８０に分周動作を開始させると共に所定のサイクル数
だけＮＯＰ命令を実行し（Ｓ１５）、其の後、基準時間
生成ビットを“０”にクリアする（Ｓ１６）。これによ
り、前記ＮＯＰ命令の連続実行時間に呼応する正極性パ
ルス状の基準パルスＰＬＳ１を生成することができる。
パルス幅比較回路７８では、分周部８０で生成される比
較パルスφ／ｍの正極性パルス幅(分周回路出力幅)が基
準パルスＰＬＳ１の正極性パルス幅（基準時間）よりも
小さいか否かを判定する（Ｓ１７）。大きければ判定レ
ジスタ７７に“０”をセットし（Ｓ１８）、小さくけれ
ば判定レジスタ７７に“１”をセットする（Ｓ１９）。
ＣＰＵ２は、判定レジスタ７７の値を判定し（Ｓ２
０）、“０”なら分周比トリミングレジスタ８１の制御
データを更新して、比較パルスφ／ｍのパルス幅を１段
階狭め（Ｓ２１）、上記判定動作を繰り返す。判定動作
により“１”を判別すると、判定処理のループを抜け、
分周比トリミング調整用の制御データを取得する処理を
終了する。
【００７２】マイクロコンピュータ１が分周比トリミン
グ調整用の制御データを取得した後、マイクロコンピュ
ータ１に分周比トリミングレジスタ８１の制御データを
フラッシュメモリ５のリペア及びトリミングマットＲｍ
ａｔの所定エリアに書込みをする指示を与える。その指
示を受けると、ＣＰＵ２は前記トリミング処理プログラ
ムの対応する処理ルーチンを実行し、分周比トリミング
レジスタ８１の制御データをフラッシュメモリ５のデー
タラッチ回路２１にラッチさせ、データラッチ回路２１
の前記データをリペア及びトリミングマットＲｍａｔの
所定エリアに書込みする。
グ調整用の制御データを取得した後、マイクロコンピュ
ータ１に分周比トリミングレジスタ８１の制御データを
フラッシュメモリ５のリペア及びトリミングマットＲｍ
ａｔの所定エリアに書込みをする指示を与える。その指
示を受けると、ＣＰＵ２は前記トリミング処理プログラ
ムの対応する処理ルーチンを実行し、分周比トリミング
レジスタ８１の制御データをフラッシュメモリ５のデー
タラッチ回路２１にラッチさせ、データラッチ回路２１
の前記データをリペア及びトリミングマットＲｍａｔの
所定エリアに書込みする。
【００７３】図２０には前記分周比トリミングレジスタ
８１の設定値とそれによって得られる分周比都の関係が
例示される。図２０に従えば、分周比トリミングレジス
タ８１は３ビットであり、其の設定値に応じて分周比は
１／６４〜１／３６に変化される。したがってトリミン
グ後の書込み制御クロックφ／ｎとして周波数１．０Ｍ
Ｈｚを目標値とする場合を想定するとき、図２０には、
リングオシレータ発振周波数と分周比との関係が例示列
挙されている。
８１の設定値とそれによって得られる分周比都の関係が
例示される。図２０に従えば、分周比トリミングレジス
タ８１は３ビットであり、其の設定値に応じて分周比は
１／６４〜１／３６に変化される。したがってトリミン
グ後の書込み制御クロックφ／ｎとして周波数１．０Ｍ
Ｈｚを目標値とする場合を想定するとき、図２０には、
リングオシレータ発振周波数と分周比との関係が例示列
挙されている。
【００７４】図２１には基準時間生成ビットで規定され
る基準パルスＰＬＳ１と、比較パルスφ／ｍのパルス幅
の関係が例示される。トリミング処理の最初は（Ａ）の
ように、分周比トリミングレジスタ８１の設定値は
（０，０，０）にされ、比較パルスφ／ｍのパルス幅は
最大にされる。（Ｂ）にはトリミングレジスタの設定値
を順次更新して、比較パルスφ／ｍのパルス幅が基準パ
ルスＰＬＳ１のパルス幅よりも小さくなった直後の状態
が例示される。
る基準パルスＰＬＳ１と、比較パルスφ／ｍのパルス幅
の関係が例示される。トリミング処理の最初は（Ａ）の
ように、分周比トリミングレジスタ８１の設定値は
（０，０，０）にされ、比較パルスφ／ｍのパルス幅は
最大にされる。（Ｂ）にはトリミングレジスタの設定値
を順次更新して、比較パルスφ／ｍのパルス幅が基準パ
ルスＰＬＳ１のパルス幅よりも小さくなった直後の状態
が例示される。
【００７５】図２２には前記分周部８０の詳細が例示さ
れる。図２３には図２２の回路の動作タイミングチャー
トが例示される。分周部８０は、カウンタ８２を主体に
構成され、分周比（パルス幅）を調整するためのデコー
ダ８３及び一致判定回路８４を有する。カウンタ８２は
クロック信号φの２相クロックφ１、φ２をカウントす
るφ／２〜φ／１２８の７段のカウンタ段を有する。こ
こでは、例えばφ／６４をφ／ｎ＝φ／ｍと考える。デ
コーダ８３は分周比トリミングレジスタ８１の制御デー
タをデコードし、その制御データに応ずる一つの信号を
活性化して出力する。一致判定回路８４はデコーダ８３
から出力される活性化信号の位置が、クロック信号φの
第１サイクルから第１６サイクルまでのどのサイクルの
位置に一致するかを判定する。判定結果は、φ２同期で
ラッチされ、φ／２、φ／４、φ／８のカウンタ段に計
数値のリセット信号として与えられる。図２３の例で
は、クロック信号φの第１３サイクルがリセットタイミ
ングとされ、そこで、φ／２、φ／４、φ／８のカウン
タ段の計数値がリセットされ、その状態が上位カウンタ
段に伝達される。この結果、φ／１６のクロック信号の
１サイクルが更新され、φ／３２のクロック信号の半サ
イクルが更新され、φ／６４は更新されたφ／３２のサ
イクルに依存し、φ／１２８は更新されたφ／６４のサ
イクルに依存して、φ／ｎ、φ／ｍのパルス幅が微調整
される。要するに、φ／ｎ、φ／ｍの分周比が微調整さ
れる。
れる。図２３には図２２の回路の動作タイミングチャー
トが例示される。分周部８０は、カウンタ８２を主体に
構成され、分周比（パルス幅）を調整するためのデコー
ダ８３及び一致判定回路８４を有する。カウンタ８２は
クロック信号φの２相クロックφ１、φ２をカウントす
るφ／２〜φ／１２８の７段のカウンタ段を有する。こ
こでは、例えばφ／６４をφ／ｎ＝φ／ｍと考える。デ
コーダ８３は分周比トリミングレジスタ８１の制御デー
タをデコードし、その制御データに応ずる一つの信号を
活性化して出力する。一致判定回路８４はデコーダ８３
から出力される活性化信号の位置が、クロック信号φの
第１サイクルから第１６サイクルまでのどのサイクルの
位置に一致するかを判定する。判定結果は、φ２同期で
ラッチされ、φ／２、φ／４、φ／８のカウンタ段に計
数値のリセット信号として与えられる。図２３の例で
は、クロック信号φの第１３サイクルがリセットタイミ
ングとされ、そこで、φ／２、φ／４、φ／８のカウン
タ段の計数値がリセットされ、その状態が上位カウンタ
段に伝達される。この結果、φ／１６のクロック信号の
１サイクルが更新され、φ／３２のクロック信号の半サ
イクルが更新され、φ／６４は更新されたφ／３２のサ
イクルに依存し、φ／１２８は更新されたφ／６４のサ
イクルに依存して、φ／ｎ、φ／ｍのパルス幅が微調整
される。要するに、φ／ｎ、φ／ｍの分周比が微調整さ
れる。
【００７６】図２４には図１８の構成の別の変形例に係
るマイクロコンピュータ１Ｆが示される。図１８との相
違点は、発振周波数に対するトリミング機能付きの発振
回路１０Ａを採用し、制御データを周波数トリミングレ
ジスタ１００に設定するようにした点である。周波数を
トリミング可能にするには、リングオシレータの発振ル
ープに挿入する容量素子などの遅延素子の数もしくは遅
延量を、トリミングレジスタ１００内の制御データの値
に応じて変更可能にすればよい。
るマイクロコンピュータ１Ｆが示される。図１８との相
違点は、発振周波数に対するトリミング機能付きの発振
回路１０Ａを採用し、制御データを周波数トリミングレ
ジスタ１００に設定するようにした点である。周波数を
トリミング可能にするには、リングオシレータの発振ル
ープに挿入する容量素子などの遅延素子の数もしくは遅
延量を、トリミングレジスタ１００内の制御データの値
に応じて変更可能にすればよい。
【００７７】《フラッシュッメモリチップ》図２５には
本発明の半導体集積回路の一例であるフラッシュメモリ
チップが例示される。同図に示されるフラッシュッメモ
リチップ５Ａは単体のフラッシュッメモリを構成する。
フラッシュッメモリチップ５Ａは基本的な構成として図
２と同様の、メモリセルアレイ２０、ＤＬＡ２１、ＳＡ
Ａ２２、ＷＤＥＣ２３、ＷＥＤＥＣ２４，ＣＤＥＣ２
５、ＣＳＷ２６、ＤＢＵＦ２７、ＡＢＵＦ２８を有す
る。ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバス、
ＣＢＵＳはコントロールバスを意味する。
本発明の半導体集積回路の一例であるフラッシュメモリ
チップが例示される。同図に示されるフラッシュッメモ
リチップ５Ａは単体のフラッシュッメモリを構成する。
フラッシュッメモリチップ５Ａは基本的な構成として図
２と同様の、メモリセルアレイ２０、ＤＬＡ２１、ＳＡ
Ａ２２、ＷＤＥＣ２３、ＷＥＤＥＣ２４，ＣＤＥＣ２
５、ＣＳＷ２６、ＤＢＵＦ２７、ＡＢＵＦ２８を有す
る。ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバス、
ＣＢＵＳはコントロールバスを意味する。
【００７８】フラッシュッメモリチップ５Ａは昇圧回路
６Ａ及びトリミング回路７Ａを有する。昇圧回路６Ａは
消去及び書込みに必要な高電圧Ｖｐｐを生成してタイミ
ングコントローラ５０に与える。トリミング回路７Ａは
その高電圧Ｖｐｐを微調整するための回路である。トリ
ミング回路７Ａによるトリミング調整に利用される期待
電圧Ｖｒｅｆを入力するテスト用ボンディングパッドの
ような電極パッドＰａｄ１が設けられ、また、テストモ
ードを指示するテスト用ボンディングパッドのような電
極パッドＰａｄ２が設けられている。
６Ａ及びトリミング回路７Ａを有する。昇圧回路６Ａは
消去及び書込みに必要な高電圧Ｖｐｐを生成してタイミ
ングコントローラ５０に与える。トリミング回路７Ａは
その高電圧Ｖｐｐを微調整するための回路である。トリ
ミング回路７Ａによるトリミング調整に利用される期待
電圧Ｖｒｅｆを入力するテスト用ボンディングパッドの
ような電極パッドＰａｄ１が設けられ、また、テストモ
ードを指示するテスト用ボンディングパッドのような電
極パッドＰａｄ２が設けられている。
【００７９】タイミングコントローラ（ＴＣＮＴ）５０
はコントロールバスバッファ（ＣＢＵＦ）５１を介して
データバスＤＢＵＳから消去及び書込み動作の制御情報
が設定され、コントロールバスＣＢＵＳからバスコマン
ド等が供給される。要するに、タイミングコントローラ
５０は、それに与えられる制御情報及びバスコマンドに
応答して、リード動作、消去動作、及び書込み動作等を
行うための制御手順にしたがって内部タイミング信号及
び書込み電圧や消去電圧などの動作電圧を生成して各部
に供給する。前記書込み電圧や消去電圧などの動作電圧
は昇圧回路６Ａで生成された高電圧Ｖｐｐを利用して生
成される。
はコントロールバスバッファ（ＣＢＵＦ）５１を介して
データバスＤＢＵＳから消去及び書込み動作の制御情報
が設定され、コントロールバスＣＢＵＳからバスコマン
ド等が供給される。要するに、タイミングコントローラ
５０は、それに与えられる制御情報及びバスコマンドに
応答して、リード動作、消去動作、及び書込み動作等を
行うための制御手順にしたがって内部タイミング信号及
び書込み電圧や消去電圧などの動作電圧を生成して各部
に供給する。前記書込み電圧や消去電圧などの動作電圧
は昇圧回路６Ａで生成された高電圧Ｖｐｐを利用して生
成される。
【００８０】図２６には電圧トリミングのための回路構
成が例示される。トリミング回路７Ａ及び昇圧回路６Ａ
の基本的な構成は図４と同じであり、それと同一機能を
有する回路要素には同一符号を付して其の詳細な説明を
省略する。相違点は、図４のＣＰＵ２に代えて専用シー
ケンサ７６とフラッシュヒューズ回路５２を搭載した点
である。この専用シーケンサ７６は、判定レジスタ７１
の値を参照しながらトリミングレジスタ６６上で制御デ
ータを決定し、前記決定された制御データを前記トリミ
ングレジスタ６６からフラッシュヒューズ回路５２に格
納する制御回路としての機能を実現する処理に特化し
た、例えばハードワイヤードロジックにより構成され
る。前記専用シーケンサ７６及びフラッシュヒューズ回
路７７はタイミングコントローラ５０に内蔵されてい
る。前記専用シーケンサ７６による処理は電極パッドＰ
ａｄ２から与えられるテストモードの指示などに応答し
て開始される。前記フラッシュヒューズ回路５２はフラ
ッシュメモリセルのような電気的に書込み可能な不揮発
性記憶素子によって構成される。コントロールバスＣＢ
ＵＳなどを介してリセット信号が入力され、或は電源が
投入されると、フラッシュヒューズ回路５２に記憶され
た制御データがトリミングレジスタにイニシャルロード
されるようになっている。これにより、それ以降、前記
電圧トリミング回路７Ａは、イニシャルロードされた制
御データにより、予め回路特性に合わせ込みされた高電
圧Ｖｐｐをタイミングコントローラ５０に供給可能にな
る。
成が例示される。トリミング回路７Ａ及び昇圧回路６Ａ
の基本的な構成は図４と同じであり、それと同一機能を
有する回路要素には同一符号を付して其の詳細な説明を
省略する。相違点は、図４のＣＰＵ２に代えて専用シー
ケンサ７６とフラッシュヒューズ回路５２を搭載した点
である。この専用シーケンサ７６は、判定レジスタ７１
の値を参照しながらトリミングレジスタ６６上で制御デ
ータを決定し、前記決定された制御データを前記トリミ
ングレジスタ６６からフラッシュヒューズ回路５２に格
納する制御回路としての機能を実現する処理に特化し
た、例えばハードワイヤードロジックにより構成され
る。前記専用シーケンサ７６及びフラッシュヒューズ回
路７７はタイミングコントローラ５０に内蔵されてい
る。前記専用シーケンサ７６による処理は電極パッドＰ
ａｄ２から与えられるテストモードの指示などに応答し
て開始される。前記フラッシュヒューズ回路５２はフラ
ッシュメモリセルのような電気的に書込み可能な不揮発
性記憶素子によって構成される。コントロールバスＣＢ
ＵＳなどを介してリセット信号が入力され、或は電源が
投入されると、フラッシュヒューズ回路５２に記憶され
た制御データがトリミングレジスタにイニシャルロード
されるようになっている。これにより、それ以降、前記
電圧トリミング回路７Ａは、イニシャルロードされた制
御データにより、予め回路特性に合わせ込みされた高電
圧Ｖｐｐをタイミングコントローラ５０に供給可能にな
る。
【００８１】図２７にはトリミング調整用の制御データ
を取得する処理の全体的なフローチャートが例示され
る。評価装置１８は、期待電圧Ｖｒｅｆをボンディング
パッドのような電極パッドＰａｄを介して比較回路７０
に供給し（Ｓ２１）、専用シーケンサ７６にトリミング
調整処理のための処理の開始を指示する。専用シーケン
サ７６は、先ず、電圧発生制御レジスタ６１に動作開始
データをセットし（Ｓ２２）、トリミングレジスタ６６
に最小電圧を指定する制御データをセットする（Ｓ２
３）。専用シーケンサ７６は昇圧部６０による昇圧動作
の安定を待つ（Ｓ２４）。この間、比較回路７０は生成
される昇圧電圧Ｖｐｐと期待電圧Ｖｒｅｆを比較し、Ｖ
ｒｅｆ＞Ｖｐｐであれば判定レジスタ７１に“０”がセ
ットされ、Ｖｒｅｆ≦Ｖｐｐであれば判定レジスタ７１
に“１”がセットされる。専用シーケンサ７６は、判定
レジスタ７１の値を判定し（Ｓ２５）、“０”ならトリ
ミングレジスタ６６の制御データを更新して昇圧電圧Ｖ
ｐｐに次に高い電圧を指定し、昇圧部６０による昇圧動
作の安定を待ち（Ｓ２６）、上記判定動作（Ｓ２５）を
繰り返す。判定動作（Ｓ２５）により“１”を判別する
と、判定処理のループを抜け、トリミング調整用の制御
データを取得する処理を終了する。調整用の制御データ
を取得した後、専用シーケンサ７６はトリミングレジス
タ６６の制御データをフラッシュヒューズ回路５２に書
込みする。
を取得する処理の全体的なフローチャートが例示され
る。評価装置１８は、期待電圧Ｖｒｅｆをボンディング
パッドのような電極パッドＰａｄを介して比較回路７０
に供給し（Ｓ２１）、専用シーケンサ７６にトリミング
調整処理のための処理の開始を指示する。専用シーケン
サ７６は、先ず、電圧発生制御レジスタ６１に動作開始
データをセットし（Ｓ２２）、トリミングレジスタ６６
に最小電圧を指定する制御データをセットする（Ｓ２
３）。専用シーケンサ７６は昇圧部６０による昇圧動作
の安定を待つ（Ｓ２４）。この間、比較回路７０は生成
される昇圧電圧Ｖｐｐと期待電圧Ｖｒｅｆを比較し、Ｖ
ｒｅｆ＞Ｖｐｐであれば判定レジスタ７１に“０”がセ
ットされ、Ｖｒｅｆ≦Ｖｐｐであれば判定レジスタ７１
に“１”がセットされる。専用シーケンサ７６は、判定
レジスタ７１の値を判定し（Ｓ２５）、“０”ならトリ
ミングレジスタ６６の制御データを更新して昇圧電圧Ｖ
ｐｐに次に高い電圧を指定し、昇圧部６０による昇圧動
作の安定を待ち（Ｓ２６）、上記判定動作（Ｓ２５）を
繰り返す。判定動作（Ｓ２５）により“１”を判別する
と、判定処理のループを抜け、トリミング調整用の制御
データを取得する処理を終了する。調整用の制御データ
を取得した後、専用シーケンサ７６はトリミングレジス
タ６６の制御データをフラッシュヒューズ回路５２に書
込みする。
【００８２】フラッシュッメモリチップ１は、トリミン
グレジスタ６６、比較回路７０及び専用シーケンサ７６
を有するから、トリミング調整用の制御データの取得処
理を自己完結的に行うことができる。従って、評価装置
１８に複数個のフラッシュッメモリチップを接続して、
それらを並列動作させて能率的にトリミング調整処理を
行うことができる。
グレジスタ６６、比較回路７０及び専用シーケンサ７６
を有するから、トリミング調整用の制御データの取得処
理を自己完結的に行うことができる。従って、評価装置
１８に複数個のフラッシュッメモリチップを接続して、
それらを並列動作させて能率的にトリミング調整処理を
行うことができる。
【００８３】図２８には図２６の構成の別の変形例に係
るフラッシュメモリチップ５Ｂが示される。図２６との
相違点は専用シーケンサ７６が設けられていない点であ
る。前記電圧発生制御レジスタ６１、トリミングレジス
タ６６、判定レジスタ７１、及びフラッシュヒューズ回
路５２は内部バス５１を介して評価装置１８に接続され
る。前記専用シーケンサ７６の機能は評価装置１８が担
うことになる。この時のトリミング調整用の制御データ
を取得する処理の全体的なフローチャートは図２９のよ
うになる。
るフラッシュメモリチップ５Ｂが示される。図２６との
相違点は専用シーケンサ７６が設けられていない点であ
る。前記電圧発生制御レジスタ６１、トリミングレジス
タ６６、判定レジスタ７１、及びフラッシュヒューズ回
路５２は内部バス５１を介して評価装置１８に接続され
る。前記専用シーケンサ７６の機能は評価装置１８が担
うことになる。この時のトリミング調整用の制御データ
を取得する処理の全体的なフローチャートは図２９のよ
うになる。
【００８４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８５】例えば、昇圧電圧トリミング用の制御デー
タを格納する不揮発性メモリはプログラムとデータを格
納する不揮発性メモリとは異なる別の不揮発性記憶手段
であってよい。例えば電気的にプログラム可能な電気ヒ
ューズもしくは電気的に絶縁破壊可能なアンチヒューズ
であってもよい。不揮発性記手段は所謂フラッシュメモ
リに限定されず、強誘電体メモリ等の別の記憶形式のメ
モリであってもよい。また、トリミング対象とされる回
路は昇圧回路や分周回路に限定されずバイアス回路等で
あってもよい。また、不揮発性記憶素子もしくは不揮発
性記憶手段は２値の情報記憶を行うものに限定されず、
４値以上の情報記憶を行うものであってもよい。
タを格納する不揮発性メモリはプログラムとデータを格
納する不揮発性メモリとは異なる別の不揮発性記憶手段
であってよい。例えば電気的にプログラム可能な電気ヒ
ューズもしくは電気的に絶縁破壊可能なアンチヒューズ
であってもよい。不揮発性記手段は所謂フラッシュメモ
リに限定されず、強誘電体メモリ等の別の記憶形式のメ
モリであってもよい。また、トリミング対象とされる回
路は昇圧回路や分周回路に限定されずバイアス回路等で
あってもよい。また、不揮発性記憶素子もしくは不揮発
性記憶手段は２値の情報記憶を行うものに限定されず、
４値以上の情報記憶を行うものであってもよい。
【００８６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８７】すなわち、外部から期待値の電圧、電流等
を入力し、所定のプログラムを内蔵ＣＰＵ等で実行する
だけで、期待値と一致するトリミングの値を得ることが
できる。書き込み、消去パルスを生成する制御クロック
の周波数トリミングも同様である。外部から与える期待
値の電圧、電流、パルスは、複数のＬＳＩに対して共通
に供給できる。また、トリミングプログラムは内蔵ＣＰ
Ｕ等の制御回路で実行するため、複数のＬＳＩで並列的
に実行できる。このため、複数のＬＳＩの並列トリミン
グが容易であり、全体としてのテスト時間を短縮でき
る。また、評価装置にリレーなどの切り替え装置を持た
せる必要もない。
を入力し、所定のプログラムを内蔵ＣＰＵ等で実行する
だけで、期待値と一致するトリミングの値を得ることが
できる。書き込み、消去パルスを生成する制御クロック
の周波数トリミングも同様である。外部から与える期待
値の電圧、電流、パルスは、複数のＬＳＩに対して共通
に供給できる。また、トリミングプログラムは内蔵ＣＰ
Ｕ等の制御回路で実行するため、複数のＬＳＩで並列的
に実行できる。このため、複数のＬＳＩの並列トリミン
グが容易であり、全体としてのテスト時間を短縮でき
る。また、評価装置にリレーなどの切り替え装置を持た
せる必要もない。
【００８８】したがって、電圧やパルス幅などを決定す
る制御情報の設定を自己完結的に行うことができ、電圧
やパルス幅などを決定する制御情報の設定を並列的に且
つ容易に行うことができ、制御情報の手直しも容易であ
る。
る制御情報の設定を自己完結的に行うことができ、電圧
やパルス幅などを決定する制御情報の設定を並列的に且
つ容易に行うことができ、制御情報の手直しも容易であ
る。
【図１】本発明の半導体集積回路の一例であるマイクロ
コンピュータを例示するブロック図である。
コンピュータを例示するブロック図である。
【図２】フラッシュメモリのブロック図である。
【図３】フラッシュメモリのメモリマットを例示する説
明図である。
明図である。
【図４】図１のマイクロコンピュータにおいて電圧トリ
ミングのための回路構成を例示するブロック図である。
ミングのための回路構成を例示するブロック図である。
【図５】トリミング調整用の制御データを取得する処理
を全体的に示すフローチャートである。
を全体的に示すフローチャートである。
【図６】評価装置に複数個のマイクロコンピュータを接
続してそれらを並列動作させるときの接続状態を示す説
明図である。
続してそれらを並列動作させるときの接続状態を示す説
明図である。
【図７】測定端子から昇圧電圧を評価装置に与える従来
構造を示す説明図である。
構造を示す説明図である。
【図８】評価装置に判定させてその結果にしたがってト
リミングレジスタの値を更新させる従来のトリミング方
式を示す説明図である。
リミングレジスタの値を更新させる従来のトリミング方
式を示す説明図である。
【図９】評価装置でマイクロコンピュータを１個ずつ順
番にトリミング調整していく場合の従来の接続形態を示
す説明図である。
番にトリミング調整していく場合の従来の接続形態を示
す説明図である。
【図１０】図４の構成の変形例に係るマイクロコンピュ
ータの概略を例示するブロック図である。
ータの概略を例示するブロック図である。
【図１１】図４の構成の別の変形例に係るマイクロコン
ピュータの概略を例示するブロック図である。
ピュータの概略を例示するブロック図である。
【図１２】図４の構成の更に別の変形例に係るマイクロ
コンピュータの概略を例示するブロック図である。
コンピュータの概略を例示するブロック図である。
【図１３】図４の構成の別の変形例に係るマイクロコン
ピュータの概略を例示するブロック図である。
ピュータの概略を例示するブロック図である。
【図１４】図４の構成の別の変形例に係るマイクロコン
ピュータの概略を例示するブロック図である。
ピュータの概略を例示するブロック図である。
【図１５】マイクロコンピュータにおいて分周比トリミ
ングのための回路構成を例示するブロック図である。
ングのための回路構成を例示するブロック図である。
【図１６】発振回路の発振周波数のばらつきを例示する
説明図である。
説明図である。
【図１７】書込み制御クロック信号がフラッシュメモリ
において書込みパルス信号のパルス幅を規定するクロッ
ク信号であることを例示する説明図である。
において書込みパルス信号のパルス幅を規定するクロッ
ク信号であることを例示する説明図である。
【図１８】分周比トリミングのための別の回路構成を例
示するブロック図である。
示するブロック図である。
【図１９】図１８において分周比トリミング調整用の制
御データを取得する処理を全体的に例示するフローチャ
ートである。
御データを取得する処理を全体的に例示するフローチャ
ートである。
【図２０】分周比トリミングレジスタの設定値とそれに
よって得られる分周比との関係を例示する説明図であ
る。
よって得られる分周比との関係を例示する説明図であ
る。
【図２１】基準時間生成ビットで規定される基準パルス
と比較パルスφ／ｍのパルス幅の関係を例示するタイミ
ング図である。
と比較パルスφ／ｍのパルス幅の関係を例示するタイミ
ング図である。
【図２２】分周部の詳細を例示する論理回路図である。
【図２３】図２２の回路の動作タイミングチャートであ
る。
る。
【図２４】図１８の構成の別の変形例に係るマイクロコ
ンピュータを例示するブロック図である。
ンピュータを例示するブロック図である。
【図２５】本発明の半導体集積回路の一例であるフラッ
シュメモリチップを例示するブロック図である。
シュメモリチップを例示するブロック図である。
【図２６】電圧トリミングのための回路構成を例示する
ブロック図である。
ブロック図である。
【図２７】トリミング調整用の制御データを取得する処
理を全体的に示すフローチャートである。
理を全体的に示すフローチャートである。
【図２８】図２６の構成の別の変形例に係るフラッシュ
メモリチップを例示するブロック図である。
メモリチップを例示するブロック図である。
【図２９】トリミング調整用の制御データを取得する処
理を全体的に示すフローチャートである。
理を全体的に示すフローチャートである。
１ マクロコンピュータ ２ ＣＰＵ ３ システムコントローラ ４ ＲＡＭ ５ フラッシュッメモリ ６ 昇圧回路 Ｖｐｐ 高電圧 ７ 電圧トリミング回路 ８ 分周回路 φ／ｎ 書込み制御クロック φ／ｍ 比較パルス ９ 分周比トリミング回路 １０ 発振回路 １０Ａ 発振周波数トリミング機能付き発振回路 １１ フラッシュッメモリコントローラ １６ リセット信号 １７ モード信号 １８ 評価装置 ２０ メモリセルアレイ Ｒｍａｔ リペア及びトリミングマット Ｔｍａｔ ブートマット ２９ タイミングコントローラ ５０ タイミングコントローラ ５２ フラッシュヒューズ回路 ６０ 昇圧部 ６６ トリミングレジスタ ７０ 比較回路 ７１ 判定レジスタ Ｖｒｅｆ 期待電圧 Ｐａｄ 電極パッド ７４ ダミーＭＯＳトランジスタ ７７ 判定レジスタ ７８ パルス幅比較回路 ７９ 基準時間生成レジスタ ８０ 分周部 ８１ 分周比トリミングレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 Ｈ０１Ｌ 21/66 Ｆ ５Ｆ０３８ 29/00 ６７３ Ｇ０１Ｒ 31/28 Ｖ ５Ｌ１０６ Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 27/04 Ｖ 21/822 Ｂ 27/04 Ｇ０１Ｒ 31/28 Ｂ Ｇ１１Ｃ 17/00 ６０１Ｚ Ｈ０１Ｌ 27/04 Ｔ (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 木村 昌彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中村 功 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2G132 AA08 AB01 AC03 AG01 AK09 AL09 AL25 4M106 AA01 AA08 AC01 AC07 CA26 5B003 AA03 AD02 AD09 AE04 5B025 AA03 AB01 AC01 AD09 AD10 AD15 AE09 5B062 DD10 JJ05 JJ10 5F038 AV02 AV10 BG08 DF04 DF05 EZ20 5L106 AA10 DD00 GG03 GG07
Claims (23)
- 【請求項１】 データレジスタにロードされる制御デー
タに基づいて電圧を生成可能な電圧生成手段と、前記制
御データを保有する不揮発性記憶手段と、前記不揮発性
記憶手段に保有させる前記制御データの生成に利用され
る処理回路とを１個の半導体基板に有し、 前記処理回路は、半導体基板の外部から与えられる判定
基準電圧と前記電圧生成手段で生成される電圧との関係
を判定する判定回路と、判定回路の出力を参照しながら
データレジスタ上で制御データを決定し、前記決定され
た制御データを前記データレジスタから前記不揮発性記
憶手段に格納する制御回路とを有し、前記制御回路はプ
ログラムによってその動作が決定されるものであること
を特徴とする半導体集積回路。 - 【請求項２】 前記制御回路は、第１動作モードに応答
して前記判定回路の出力を参照しながらデータレジスタ
上で制御データを決定し、前記決定された制御データを
前記データレジスタから前記不揮発性記憶手段に格納す
る処理を行い、第２動作モードに応答して前記不揮発性
記憶手段から制御データを前記データレジスタにロード
する処理を行うことが可能なことを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 前記制御回路は中央処理装置であること
を特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記中央処理装置によってアクセス可能
なＲＡＭを有し、前記中央処理装置は、前記第１動作モ
ードに応答して前記ＲＡＭの所定領域に保持されている
プログラムを実行することを特徴とする請求項３記載の
半導体集積回路。 - 【請求項５】 前記電圧生成回路は外部から供給される
電源電圧を昇圧する昇圧回路であることをと特徴とする
請求項１乃至４の何れか１項記載の半導体集積回路。 - 【請求項６】 前記不揮発性記憶手段はフラッシュメモ
リであり、前記電圧生成手段はフラッシュメモリの消去
及び書き込みのための高電圧を供給可能であることを特
徴とする請求項５記載の半導体集積回路。 - 【請求項７】 電気的に消去及び書き込み可能な複数の
不揮発性記憶素子と、前記複数の不揮発性憶素子の一部
の不揮発性記憶素子からデータレジスタにロードされる
制御データに基づいて前記複数の不揮発性記憶素子に対
する消去及び書き込み用の高電圧を生成可能な電圧生成
手段と、前記一部の不揮発性記憶素子に保持させる前記
制御データの生成に利用される処理回路とを１個の半導
体基板に有し、 前記処理回路は、半導体基板の外部から与えられる判定
基準電圧と前記電圧生成手段で生成される電圧との関係
を判定する判定回路と、前記判定回路の出力を参照しな
がら制御データを決定する制御回路とを有し、前記制御
回路はプログラムによってその動作が決定されるもので
あることを特徴とする半導体集積回路。 - 【請求項８】 前記制御回路は、第１動作モードに応答
して前記判定回路の出力を参照しながら前記データレジ
スタ上で制御データを決定し、決定した制御データを前
記データレジスタから前記一部の不揮発性記憶素子に格
納する処理を行い、第２動作モードに応答して前記一部
の不揮発性記憶素子から制御データを前記データレジス
タにロードする処理を行うことが可能なことを特徴とす
る請求項７記載の半導体集積回路。 - 【請求項９】 前記電圧生成回路は外部から供給される
電源電圧を昇圧する昇圧回路であることをと特徴とする
請求項７又は８記載の半導体集積回路。 - 【請求項１０】 前記不揮発性記憶素子はフラッシュメ
モリ素子であり、前記電圧生成手段はフラッシュメモリ
素子の消去及び書き込みのための高電圧を供給可能であ
ることを特徴とする請求項９記載の半導体集積回路。 - 【請求項１１】 データレジスタにロードされる制御デ
ータに応じた信号周期のクロック信号を出力するクロッ
ク生成回路と、前記制御データを保有する不揮発性記憶
手段と、前記不揮発性記憶手段に保有させる前記制御デ
ータの生成に利用する処理回路とを１個の半導体基板に
有し、 前記処理回路は、基準パルス信号のパルス幅と前記クロ
ック生成回路で生成されるクロック信号のパルス幅との
関係を判定する判定回路と、前記判定回路の出力を参照
しながらデータレジスタ上で制御データを決定する制御
回路とを有し、前記制御回路はプログラムによってその
動作が決定されるものであることを特徴とする半導体集
積回路。 - 【請求項１２】 前記クロック生成回路は、発振回路
と、前記発振回路から出力される発振信号をデータレジ
スタにロードされる制御データに基づいて分周する分周
回路とから成るものであることを特徴とする請求項１１
記載の半導体集積回路。 - 【請求項１３】 前記制御回路は、前記決定した制御デ
ータを前記不揮発性記憶手段に格納することを特徴とす
る請求項１２記載の半導体集積回路。 - 【請求項１４】 前記制御回路は、第１動作モードに応
答して前記判定回路の出力を参照しながら制御データを
決定し、決定した制御データを前記不揮発性記憶手段に
格納する処理を行い、第２動作モードに応答して前記不
揮発性記憶手段から制御データを前記データレジスタに
ロードする処理を行うことが可能なことを特徴とする請
求項１３記載の半導体集積回路。 - 【請求項１５】 前記制御回路は中央処理装置であるこ
とを特徴とする請求項１４記載の半導体集積回路。 - 【請求項１６】 前記中央処理装置によってアクセス可
能なＲＡＭを有し、前記中央処理装置は、前記第１動作
モードに応答して前記ＲＡＭの所定領域に保持されてい
るプログラムを実行することを特徴とする請求項１５記
載の半導体集積回路。 - 【請求項１７】 前記クロック生成回路から出力される
クロック信号は書き込み制御クロック信号であり、前記
不揮発性記憶手段はフラッシュメモリであり、前記書き
込み制御クロック信号は前記フラッシュメモリの書き込
みのための書き込みパルスのパルス幅を決定することを
特徴とする請求項１６記載の半導体集積回路。 - 【請求項１８】 データレジスタにロードされる制御デ
ータに基づいて電圧を生成可能な電圧生成手段と、前記
制御データを保有する不揮発性記憶手段と、前記不揮発
性記憶手段に保有させる前記制御データの生成に利用さ
れる処理回路とを１個の半導体基板に有する半導体集積
回路を複数個並列的にテストする方法であって、 前記複数個の半導体集積回路に外部から判定基準電圧を
並列的に入力する第１処理と、 夫々の半導体集積回路の処理回路にテスト動作を実行さ
せ、前記データレジスタに設定された制御データに基づ
いて前記電圧生成手段で生成される電圧と前記判定基準
電圧との関係を判定し、判定結果が目的状態に達するま
で制御データを更新し、判定結果が目的状態に達したと
きの制御データを前記不揮発性記憶手段に格納する第２
処理と、を含むことを特徴とする半導体集積回路のテス
ト方法。 - 【請求項１９】 前記夫々の半導体集積回路にテストプ
ログラムをロードする処理第３処理を更に含み、 前記第２処理は、前記判定を前記処理回路の判定回路を
用いて行う処理と、前記制御データの更新及び不揮発性
記憶手段への格納を前記処理回路の中央処理装置に前記
テストプログラムを実行させて行う処理とを含むことを
特徴とする請求項１８記載の半導体集積回路のテスト方
法。 - 【請求項２０】 前記電圧生成回路は外部から供給され
る電源電圧を昇圧する昇圧回路であることをと特徴とす
る請求項１８又は１９記載の半導体集積回路のテスト方
法。 - 【請求項２１】 前記不揮発性記憶手段はフラッシュメ
モリであり、前記電圧生成手段はフラッシュメモリの消
去及び書き込みのための高電圧を供給可能であることを
特徴とする請求項２０記載の半導体集積回路のテスト方
法。 - 【請求項２２】 発振回路と、前記発振回路から出力さ
れる発振信号の分周比をデータレジスタにロードされる
制御データに基づいて制御する分周回路と、前記制御デ
ータを保有する不揮発性記憶手段と、前記不揮発性記憶
手段に保有させる前記制御データの生成に利用する処理
回路とを１個の半導体基板に有する半導体集積回路を複
数個並列的にテストする方法であって、 前記夫々の半導体集積回路にテスト動作を指示する処理
第１処理と、 夫々の半導体集積回路の処理回路にテスト動作を実行さ
せ、前記データレジスタに設定された制御データに基づ
いて前記分周回路で生成される周期信号のパルス幅と基
準パルス信号のパルス幅との関係を判定させ、判定結果
が目的状態に達するまで制御データを更新させ、判定結
果が目的状態に達したときの制御データを前記不揮発性
記憶手段に格納する第２処理と、を含むことを特徴とす
る半導体集積回路のテスト方法。 - 【請求項２３】 前記夫々の半導体集積回路にテストプ
ログラムをロードする処理第３処理を更に含み、 前記第２処理は、前記判定を前記処理回路の判定回路を
用いて行う処理と、前記制御データの更新及び不揮発性
記憶手段への格納を前記処理回路の中央処理装置に前記
テストプログラムを実行させて行う処理とを含むことを
特徴とする請求項２２記載の半導体集積回路のテスト方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125275A JP2002318265A (ja) | 2001-04-24 | 2001-04-24 | 半導体集積回路及び半導体集積回路のテスト方法 |
| US10/083,399 US7000160B2 (en) | 2001-04-24 | 2002-02-27 | Semiconductor integrated circuit and a method of testing the same |
| US11/329,229 US7467339B2 (en) | 2001-04-24 | 2006-01-11 | Semiconductor integrated circuit and a method of testing the same |
| US11/785,537 US7447959B2 (en) | 2001-04-24 | 2007-04-18 | Semiconductor integrated circuit and a method of testing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125275A JP2002318265A (ja) | 2001-04-24 | 2001-04-24 | 半導体集積回路及び半導体集積回路のテスト方法 |
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|---|---|---|---|
| JP2007207721A Division JP4480745B2 (ja) | 2007-08-09 | 2007-08-09 | 半導体集積回路のテスト方法 |
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|---|---|
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042838A (ja) * | 2005-08-03 | 2007-02-15 | Nec Electronics Corp | 電源電位制御回路、半導体集積回路装置、及び電源電位の調整方法 |
| JP2007207418A (ja) | 2006-02-03 | 2007-08-16 | Samsung Electronics Co Ltd | プログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法 |
| JPWO2006011213A1 (ja) * | 2004-07-29 | 2008-07-31 | スパンション エルエルシー | 不揮発性記憶装置の初期化制御方法、および不揮発性記憶装置 |
| JP2011198466A (ja) * | 2011-06-10 | 2011-10-06 | Panasonic Corp | 半導体記憶装置 |
| JP2011238346A (ja) * | 2011-06-16 | 2011-11-24 | Sandisk Il Ltd | フラッシュメモリ内のエラーから復旧するための方法 |
| JP2017527940A (ja) * | 2014-07-22 | 2017-09-21 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高速フラッシュメモリシステム用のビット線レギュレータ |
| JP2018097904A (ja) * | 2016-12-13 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置およびその動作設定方法 |
| JP2018097900A (ja) * | 2016-12-08 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその調整方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10246741B4 (de) * | 2002-10-07 | 2007-04-19 | Infineon Technologies Ag | Verfahren und Halbleitereinrichtung zum Abgleich von Schnittstelleneinrichtungen |
| KR100484185B1 (ko) * | 2002-12-27 | 2005-04-20 | 삼성전자주식회사 | 디지털 펄스 발생 장치 및 방법 |
| US20050041902A1 (en) | 2003-08-20 | 2005-02-24 | Frigo Nicholas J. | Method, apparatus and system for minimally intrusive fiber identification |
| JP2005293659A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | メモリ装置とリファレンス電流設定方法 |
| KR100634439B1 (ko) * | 2004-10-26 | 2006-10-16 | 삼성전자주식회사 | 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법 |
| JP4516110B2 (ja) * | 2005-01-27 | 2010-08-04 | パナソニック株式会社 | システムｌｓｉ |
| US7683596B1 (en) * | 2005-06-24 | 2010-03-23 | Summit Microelectronics, Inc. | Method for regulating an output voltage of a DC/DC converter using an active DC output control circuit |
| JP4490366B2 (ja) * | 2005-12-13 | 2010-06-23 | 富士通株式会社 | リソース割当て方法及び，これを用いた演算回路の診断システム |
| EP1873787B1 (en) * | 2006-06-30 | 2010-02-17 | STMicroelectronics S.r.l. | Automatic regulation method for the reference sources in a non volatile memory device and corresponding memory device |
| US7423445B2 (en) * | 2006-07-17 | 2008-09-09 | Qimonda North America Corp. | Method and system for trimming voltage or current references |
| US7852099B1 (en) | 2007-01-31 | 2010-12-14 | Ixys Ch Gmbh | Frequency trimming for internal oscillator for test-time reduction |
| JP5168927B2 (ja) * | 2007-02-14 | 2013-03-27 | 株式会社リコー | 半導体装置およびそのトリミング方法 |
| KR100897274B1 (ko) * | 2007-06-28 | 2009-05-14 | 주식회사 하이닉스반도체 | 테스트 제어 회로 및 이를 포함하는 기준 전압 생성 회로 |
| KR20100048609A (ko) * | 2008-10-31 | 2010-05-11 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 메모리 테스트 시스템 |
| US8694845B2 (en) * | 2010-04-25 | 2014-04-08 | Ssu-Pin Ma | Methods and systems for testing electronic circuits |
| KR101103071B1 (ko) * | 2010-05-31 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| US9081063B2 (en) * | 2010-11-22 | 2015-07-14 | Texas Instruments Incorporated | On-chip IR drop detectors for functional and test mode scenarios, circuits, processes and systems |
| JP5722150B2 (ja) * | 2011-07-21 | 2015-05-20 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
| JP6014357B2 (ja) * | 2012-04-26 | 2016-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| IT201600101502A1 (it) * | 2016-10-10 | 2018-04-10 | Sk Hynix Inc | Circuito di trimming di un regolatore di tensione e relativo metodo di funzionamento |
| US10162373B1 (en) * | 2017-02-28 | 2018-12-25 | Ampere Computing Llc | Variation immune on-die voltage droop detector |
| KR102630096B1 (ko) * | 2019-08-23 | 2024-01-29 | 에스케이하이닉스 주식회사 | 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3590227A (en) * | 1968-01-30 | 1971-06-29 | Upjohn Co | Method and apparatus for digital measurment and control of a material blending operation |
| DE3733082A1 (de) * | 1986-09-30 | 1988-03-31 | Pioneer Electronic Corp | Fm-multiplex-rundfunkempfaenger |
| US5261082A (en) * | 1987-11-20 | 1993-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit having a plurality of oscillation circuits |
| US5475366A (en) * | 1988-12-05 | 1995-12-12 | Prince Corporation | Electrical control system for vehicle options |
| JP2884275B2 (ja) | 1992-03-23 | 1999-04-19 | 三菱電機株式会社 | 電圧降下回路 |
| KR0146037B1 (ko) * | 1993-01-28 | 1998-08-17 | 김광호 | 위성방송수신장치의 전원제어장치 |
| US5835676A (en) * | 1994-04-06 | 1998-11-10 | Brother Kogyo Kabushiki Kaisha | Motor driving apparatus |
| JP3233559B2 (ja) * | 1995-08-14 | 2001-11-26 | シャープ株式会社 | 半導体集積回路のテスト方法および装置 |
| US7023729B2 (en) * | 1997-01-31 | 2006-04-04 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| US5991221A (en) * | 1998-01-30 | 1999-11-23 | Hitachi, Ltd. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| US6845046B1 (en) * | 1997-01-31 | 2005-01-18 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| US5886657A (en) * | 1997-08-21 | 1999-03-23 | C-Cube Microsystems | Selectable reference voltage circuit for a digital-to-analog converter |
| US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
| JP2000114939A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | クロック信号生成装置 |
| US6437833B1 (en) * | 1998-11-18 | 2002-08-20 | Kabushiki Kaisha Toshiba | Automatic white balance adjusting circuit in color image display |
| JP3849368B2 (ja) * | 1999-09-21 | 2006-11-22 | 株式会社富士通ゼネラル | Ｐｌｌ回路 |
| JP4413406B2 (ja) * | 2000-10-03 | 2010-02-10 | 株式会社東芝 | 不揮発性半導体メモリ及びそのテスト方法 |
| JP3943352B2 (ja) * | 2001-07-27 | 2007-07-11 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置および情報処理装置 |
| JP3649404B2 (ja) * | 2003-02-28 | 2005-05-18 | ソニー株式会社 | 測距・測位システム及び測距・測位方法、並びに無線通信装置 |
| JP2005109720A (ja) * | 2003-09-29 | 2005-04-21 | Sony Corp | 通信システム、情報処理装置および方法、記録媒体、並びにプログラム |
-
2001
- 2001-04-24 JP JP2001125275A patent/JP2002318265A/ja active Pending
-
2002
- 2002-02-27 US US10/083,399 patent/US7000160B2/en not_active Expired - Lifetime
-
2006
- 2006-01-11 US US11/329,229 patent/US7467339B2/en not_active Expired - Lifetime
-
2007
- 2007-04-18 US US11/785,537 patent/US7447959B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006011213A1 (ja) * | 2004-07-29 | 2008-07-31 | スパンション エルエルシー | 不揮発性記憶装置の初期化制御方法、および不揮発性記憶装置 |
| JP4499103B2 (ja) * | 2004-07-29 | 2010-07-07 | スパンション エルエルシー | 不揮発性記憶装置の初期化制御方法 |
| JP2007042838A (ja) * | 2005-08-03 | 2007-02-15 | Nec Electronics Corp | 電源電位制御回路、半導体集積回路装置、及び電源電位の調整方法 |
| US7579903B2 (en) | 2005-08-03 | 2009-08-25 | Nec Electronics Corporation | Power-source potential control circuit and method of trimming power-source potential |
| JP2007207418A (ja) | 2006-02-03 | 2007-08-16 | Samsung Electronics Co Ltd | プログラムセルの数によってプログラム電圧を調節する半導体メモリ装置及びそのプログラム方法 |
| JP2011198466A (ja) * | 2011-06-10 | 2011-10-06 | Panasonic Corp | 半導体記憶装置 |
| JP2011238346A (ja) * | 2011-06-16 | 2011-11-24 | Sandisk Il Ltd | フラッシュメモリ内のエラーから復旧するための方法 |
| JP2017527940A (ja) * | 2014-07-22 | 2017-09-21 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高速フラッシュメモリシステム用のビット線レギュレータ |
| JP2018097900A (ja) * | 2016-12-08 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその調整方法 |
| JP2018097904A (ja) * | 2016-12-13 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置およびその動作設定方法 |
| KR20180068319A (ko) * | 2016-12-13 | 2018-06-21 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 이의 동작 설정 방법 |
| KR102019567B1 (ko) * | 2016-12-13 | 2019-09-06 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 이의 동작 설정 방법 |
| US10817189B2 (en) | 2016-12-13 | 2020-10-27 | Winbond Electronics Corp. | Semiconductor memory device and operation setting method thereof |
Also Published As
| Publication number | Publication date |
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