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CN109379076A - 一种模数结合的低频锁相环 - Google Patents

一种模数结合的低频锁相环 Download PDF

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CN109379076A
CN109379076A CN201811254662.6A CN201811254662A CN109379076A CN 109379076 A CN109379076 A CN 109379076A CN 201811254662 A CN201811254662 A CN 201811254662A CN 109379076 A CN109379076 A CN 109379076A
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CN
China
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low
frequency
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digital
frequency divider
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CN201811254662.6A
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Inventor
卓严亮
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Foshan Xiusheng Electronic Technology Co Ltd
Original Assignee
Foshan Xiusheng Electronic Technology Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉锁相环技术领域，尤其是一种新型模数混合结合的低频锁相环，包括数字处理模块和模拟电路模块；所述数字处理模块包括数字鉴相器和分频器；所述模拟电路模块包括依次电性连接的三态总线缓冲器、低通滤波器和低频压控振荡器，所述数字鉴相器的输入端分别连接分频器的输出端和外部参考时钟信号，所述低频压控振荡器与分频器的输入端电性连接形成频率反馈回路。本发明通过数字技术鉴相并结合模拟电路进行锁相，提高锁相环稳定性和反应效率的同时，相对数字锁相环来说，降低了技术难度和整体的成本。

Description

一种模数结合的低频锁相环
技术领域
本发明涉锁相环技术领域，尤其是一种模数结合的低频锁相环。
背景技术
锁相环是一种反馈电路(PLL)，其工作原理是检测输入信号和输出信号的相位差，将检测出的相位差信号通过鉴相器转换成电压信号输出，经低通滤波器滤波后形成压控振荡器的控制电压，对振荡器输出信号的频率实施控制，再通过反馈通路把振荡器输出信号的频率、相位反馈到鉴相器。锁相环在工作过程中，当输出信号的频率成比例地反映输入信号的频率时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。
目前市面上的低频锁相环的种类主要分为两种：1、采用FPGA等现场可编程逻辑芯片实现的纯数字锁相环；2、采用模拟电路实现的纯模拟锁相环。这两种结构虽然都能实现锁相环的功能，但是各自的劣势也很明显；其中，纯数字锁相环实现的技术难度复杂，整体成本高，模拟锁相环稳定性差，性能差，锁相时间长等不足。
发明内容
为了现有数字锁相环成本高、技术复杂以及模拟锁相环稳定性差、锁相时间长的不足，提供一种模数结合的新型锁相环。
本发明的技术方案是：一种模数结合低频锁相环，包括数字处理模块和模拟电路模块，所述数字处理模块包括数字鉴相器和分频器，所述数字鉴相器的输入端分别连接分频器的输出端和外部参考时钟信号；所述模拟电路模块包括低通滤波器、低频压控振荡器以及将脉冲信号转换为电压信号的三态总线缓冲器，所述三态总线缓冲器的输入端和使能端分别与数字鉴相器的两个输出端连接，所述低通滤波器的输入端与三态总线缓冲器的输出端连接，低通滤波器的输出端与低频压控振荡器的输入端连接；所述低频压控振荡器与分频器的输入端电性连接形成频率反馈回路。
优选的，所述数字鉴相器和分频器集成于FPGA或CPLD内，数字鉴相器和分频器封装在一起。
进一步的，所述数字鉴相器为四D数字鉴频鉴相器。
进一步的，所述分频器为可变分频器。
优选的，所述低通滤波器为二阶低通滤波器，由两个RC滤波器串联而成。
本发明的有益效果是：通过数字技术鉴相并结合模拟电路进行锁相，提高锁相环稳定性和反应效率的同时，相对数字锁相环来说，降低了技术难度和整体的成本。
附图说明
图1为本发明原理图。
图2为本发明数字鉴相器原理图。
图3为本发明模拟电路模块原理图。
图中：1、数字鉴相器；2、分频器；3、三态总线缓冲器；4、低通滤波器；5、低频压控振荡器。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清晰，下面将结合附图和实施例，对本发明作进一步的描述。
实施例一：本实施例提供一种模数结合的低频锁相环，如图1-3所示，包括数字处理模块和模拟电路模块，所述数字处理模块包括数字鉴相器1和分频器2，所述数字鉴相器1的输入端分别连接分频器2的输出端和外部参考时钟信号；所述模拟电路模块包括低通滤波器4、低频压控振荡器5以及将脉冲信号转换为电压信号的三态总线缓冲器3，所述三态总线缓冲器3的输入端和使能端分别与数字鉴相器1的两个输出端连接，所述低通滤波器4的输入端与三态总线缓冲器3的输出端连接，低通滤波器4的输出端与低频压控振荡器5的输入端连接；所述低频压控振荡器5与分频器2的输入端电性连接形成频率反馈回路。
实施例二：在实施例一的基础上，将数字鉴相器1和分频器2集成于FPGA或CPLD内，数字鉴相器1和分频器2封装在一起；采用四D数字鉴频鉴相器作为所述数字鉴相器1，分频器2为可变分频器。集成数字鉴相器1和分频器2可节省空间，实时编辑FPGA或CPLD可对信号进行多种处理。
实施例三：在实施例一的基础上，低通滤波器4为二阶低通滤波器，由两个RC滤波器串联而成，二阶滤波后得到的模拟信号更为平滑。
本发明具有便于实施的优点，采用数字逻辑芯片加上模拟电路即可实现；数字信号处理部分采用低成本的FPGA或CPLD实现分频器2和数字鉴相器1功能，数字鉴相器1的输入端分别接分频器2和参考时钟信号，数字鉴相器1内部逻辑类似于四D鉴相器，对两路输入信号进行比相，并输出两种相位和频率各有差异的输出脉冲信号，输入脉冲信号的频率差、相位差与输出脉冲信号的占空比成正相关。三态总线缓冲器3会根据输出脉冲信号的占空比大小输出幅值大小不一样的连续的电压信号，电压信号再经过二阶的低通滤波器4，把波动幅值较大的电压信号过滤为连续且稳定的电压信号，并输出到压控振荡器5；压控振荡器5会根据输出电压值的大小，在一定的范围内输出一个线性的频率信号，这个信号一部分输出到外部设备，另一部分反馈输入到可编程逻辑芯片。压控振荡器5的部分输出信号进入可编程逻辑芯片，并经过内部的N分频器，得到一个频率与输入参考信号频率相近，但相位不确定的信号Fn，该信号与参考时钟信号同时进入数字鉴相器1。
以上过程会一直循环进行，直到分频器2处理后的信号与参考时钟信号的相位和频率完全一致，此时数字鉴相器1输出的脉冲信号的占空比的变化会很小，三态总线缓冲器3也会输出一个相对稳定的电压值，最终压控振荡器5输出一个频率波动很小的频率信号，此时可认为该系统实现了同步。
以上所述仅为本发明的优选实施例，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种模数结合的低频锁相环，包括数字处理模块和模拟电路模块，其特征在于：
所述数字处理模块包括数字鉴相器(1)和分频器(2)，所述数字鉴相器(1)的输入端分别连接分频器(2)的输出端和外部参考时钟信号；
所述模拟电路模块包括低通滤波器(4)、低频压控振荡器(5)以及将脉冲信号转换为电压信号的三态总线缓冲器(3)，所述三态总线缓冲器(3)的输入端和使能端分别与数字鉴相器(1)的两个输出端连接，所述低通滤波器(4)的输入端与三态总线缓冲器(3)的输出端连接，低通滤波器(4)的输出端与低频压控振荡器(5)的输入端连接；所述低频压控振荡器(5)与分频器(2)的输入端电性连接形成频率反馈回路。
2.根据权利要求1所述的一种模数结合的低频锁相环，其特征在于：所述数字鉴相器(1)和分频器(2)集成于FPGA或CPLD内，数字鉴相器(1)和分频器(2)封装在一起。
3.根据权利要求2所述的一种模数结合的低频锁相环，其特征在于：所述数字鉴相器(1)为四D数字鉴频鉴相器。
4.根据权利要求2所述的一种模数结合的低频锁相环，其特征在于：所述分频器(2)为可变分频器。
5.根据权利要求1所述的一种模数结合的低频锁相环，其特征在于：所述低通滤波器(4)为二阶低通滤波器，由两个RC滤波器串联而成。
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