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CN118573182A - 锁相环电路 - Google Patents

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CN118573182A
CN118573182A CN202410186526.7A CN202410186526A CN118573182A CN 118573182 A CN118573182 A CN 118573182A CN 202410186526 A CN202410186526 A CN 202410186526A CN 118573182 A CN118573182 A CN 118573182A
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永山淳
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Lanbishi Technology Co ltd
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Lanbishi Technology Co ltd
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Abstract

本发明提供一种锁相环电路，即使在无意中进行超过可工作频率的分频比的设定而成为死锁状态的情况下，只要成为可工作频率的设定，则能够自动地回归到正常的工作状态。死锁检测电路(20)在控制电压(104)超过预先设定的上限值的情况下，判定为死锁状态，并将切换信号(106)设为H电平，在控制电压(104)低于预先设定的下限值的情况下，将切换信号(106)设为L电平。当切换信号(106)成为H电平时，复用器(12)、复用器(13)进行如下切换：代替基准时钟信号(101)而将L电平的信号输入至相位频率检测器(14)，且代替反馈时钟信号(107)而将基准时钟信号(101)输入至相位频率检测器(14)。

Description

锁相环电路
技术领域
本发明涉及一种锁相环电路。
背景技术
为了基于某一基准频率生成各种频率的输出信号而广泛使用锁相环电路(PhaseLocked Loop，PLL)电路(例如参照专利文献1)。
此种PLL电路包括构成为根据控制电压使振荡频率变化的电压控制振荡器(Voltage Controlled Oscillator：VCO)，且构成为通过使所述控制电压变化而获得希望的频率的输出信号。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2004-7433号公报
发明内容
[发明所要解决的问题]
并且，近年来，在此种PLL电路中，所要求的输出频率变高，生成宽频带的频率的输出信号。因此，对于VCO的频率特性，出现包含周边电路不工作的工作条件及设定的情况。
因此，在PLL电路中，若设定超过工作范围那样的频率，则成为死锁状态，除非自外部重置PLL电路，否则有时无法回归到正常工作状态。
本发明的目的在于提供一种PLL电路，所述PLL电路即使在无意中进行超过可工作频率的设定而成为死锁状态的情况下，只要成为可工作频率的设定，则能够自动地回归到正常的工作状态。
[解决问题的技术手段]
为了解决所述课题，本发明的PLL电路包括：
电压控制振荡器，生成与所输入的控制电压相应的振荡频率的输出信号；
分频电路，利用所设定的分频比，对由所述电压控制振荡器生成的输出信号的频率进行分频；
相位比较器，对由所述分频电路分频的输出信号与预先设定的频率的基准信号的相位差进行检测，根据所检测出的相位差输出上升指示信号或下降指示信号；
电荷泵电路，基于所述上升指示信号或所述下降指示信号，使输出电压上升或下降；
滤波电路，使来自所述电荷泵电路的输出电压平滑化，作为所述控制电压输出至所述电压控制振荡器；
死锁检测电路，在所述控制电压超过预先设定的上限值的情况下，将切换信号设为激活，在所述控制电压低于预先设定的下限值的情况下，将所述切换信号设为未激活；及
切换电路，进行如下切换：在所述切换信号为未激活的情况下，将由所述分频电路分频的输出信号与所述基准信号输入至所述相位比较器，以检测相位差及频率差；当所述切换信号成为激活时，代替所述基准信号而输入低电平的信号，代替由所述分频电路分频的输出信号而输入所述基准信号。
另外，本发明的PLL电路也可为所述死锁检测电路包括：
第一生成电路，在所述控制电压成为预先设定的上限电压以上的情况下生成第一信号；
第二生成电路，在所述控制电压成为预先设定的下限电压以下的情况下生成第二信号；及
触发器电路，将所述第一信号设为时钟输入，将所述第二信号设为重置输入，在输入处连接高电平的信号，并将输出设为所述切换信号。
进而，本发明的PLL电路也可为所述第一生成电路具有当所述控制电压成为预先设定的上限电压以上时关断的第一晶体管，通过所述第一晶体管关断而将所述第一信号设为高电平；
所述第二生成电路具有当所述控制电压成为预先设定的下限电压以下时关断的第二晶体管，通过所述第二晶体管关断而将所述第二信号设为高电平。
[发明的效果]
通过本发明，可提供一种PLL电路，所述PLL电路即使在无意中进行超过可工作频率的设定而成为死锁状态的情况下，只要成为可工作频率的设定，则能够自动地回归到正常的工作状态。
附图说明
图1是表示本发明的一实施方式的PLL电路10的结构的框图。
图2是用于说明相位频率检测器14的动作的图。
图3是表示死锁检测电路20的具体的电路结构的电路图。
图4是用于说明相位频率检测器14的输入切换动作的图。
图5是用于说明本发明的一实施方式的PLL电路10的动作的流程图。
图6是用于说明本发明的一实施方式的PLL电路10的动作的时序图。
[符号的说明]
10：PLL电路
11：1/R分频器
12、13：复用器
14：相位频率检测器(PFD)
15：电荷泵电路
16：环路滤波器(LPF)
17：VCO(电压控制振荡器)
18：1/N分频器
20：死锁检测电路
21：触发器电路
22：P沟道型FET
23：N沟道型FET
24～26：反相器电路
27、28：电流源
101：基准时钟信号
102：上升脉冲信号
103：下降脉冲信号
104：控制电压
105：输出时钟信号
106：切换信号
107：反馈时钟信号
108：上限检测信号
109：下限检测信号
具体实施方式
以下，参照附图详细地对本发明的实施方式进行说明。
图1是表示本发明的一实施方式的PLL电路10的结构的框图。
如图1所示，本实施方式的PLL电路10包括：1/R分频器11、复用器12、复用器13、相位频率检测器(PFD(Phase Frequency Detector))14、电荷泵电路15、环路滤波器(LoopPass Filter，LPF)16、VCO(电压控制振荡器)17、1/N分频器18及死锁检测电路20。
1/R分频器11通过利用预先设定的分频比对输入时钟信号进行分频，生成基准时钟信号101并输出。
死锁检测电路20是用于对用以控制VCO 17的振荡频率的控制电压(控制(control)电压)104进行监视，在控制电压104偏离预先设定的电压范围的情况下检测为死锁状态的电路。具体而言，死锁检测电路20在控制电压104超过预先设定的上限值的情况下，判定为死锁状态，将切换信号106设为激活的高电平(以后简略为H电平)，在控制电压104低于预先设定的下限值的情况下，将切换信号106设为未激活的低电平(以后简略为L电平)。
并且，复用器12、复用器13在切换信号106为L电平的情况下，作为如下切换电路发挥功能：将由1/N分频器18分频的输出信号即反馈时钟信号107与来自1/R分频器11的基准时钟信号101输入至相位频率检测器14以检测相位差及频率差。另外，复用器12、复用器13当切换信号106为H电平时，进行如下切换：代替基准时钟信号101而将L电平的信号输入至相位频率检测器14，且代替由1/N分频器18分频的反馈时钟信号107而将基准时钟信号101输入至相位频率检测器14。
具体而言，复用器12在切换信号106为L电平的情况下，将基准时钟信号101输出至相位频率检测器14的输入A，在切换信号106为H电平的情况下，将L电平的信号输出至相位频率检测器14的输入A。另外，复用器13在切换信号106为L电平的情况下，将来自1/N分频器18的反馈时钟信号107输出至相位频率检测器14的输入B，在切换信号106为H电平的情况下，将基准时钟信号101输出至相位频率检测器14的输入B。
接着，参照图2对相位频率检测器14的动作进行说明。如图2所示，相位频率检测器14在输入A的频率比输入B的频率高的情况下，将作为上升指示信号的上升脉冲信号102输出至电荷泵电路15。并且，如图2所示，相位频率检测器14在输入B的频率比输入A的频率高的情况下，将作为下降指示信号的下降脉冲信号103输出至电荷泵电路15。
电荷泵电路15基于上升脉冲信号102或下降脉冲信号103使输出电压上升或下降。具体而言，电荷泵电路15若输入上升脉冲信号102，则施加电流以使输出电压上升，若输入下降脉冲信号103，则减去电流以使输出电压下降。
环路滤波器(LPF)16是使来自电荷泵电路15的输出电压平滑化，作为控制电压104输出至VCO 17的滤波电路。
通过成为所述那样的电路结构，若自相位频率检测器14输出上升脉冲信号102，则控制电压104上升，若自相位频率检测器14输出下降脉冲信号103，则控制电压104下降。
VCO(电压控制振荡器)17生成与自环路滤波器16输入的控制电压104相应的振荡频率的输出时钟信号105。
1/N分频器18为如下分频电路：利用所设定的分频比N对由VCO 17生成的输出时钟信号105的频率进行分频并作为反馈时钟信号107输出。
并且，在PLL电路10为未成为死锁状态的正常工作时，基准时钟信号101作为相位频率检测器14的输入A被输入，来自1/N分频器18的反馈时钟信号107作为输入B被输入。因此，相位频率检测器14作为如下相位比较器发挥功能：对由1/N分频器18分频而得的反馈时钟信号107与作为预先设定的频率的基准信号的基准时钟信号101的相位差进行检测，并根据所检测出的相位差输出上升脉冲信号102或下降脉冲信号103的任一者。
通过进行如上所述的动作，在本实施方式的PLL电路10中，利用对1/N分频器18进行的分频设定，输出时钟信号105的频率得到控制。例如，在将对1/N分频器18设定的分频比N设为10的情况下，输出时钟信号105的频率成为基准时钟信号101的频率的10倍。
接着，将图1所示的死锁检测电路20的具体的电路结构示于图3的电路图中。
如图3所示，死锁检测电路20包括：触发器电路(FF(Flip Flop)电路)21、P沟道型场效应晶体管(Field Effect Transistor，FET)22、N沟道型FET 23、反相器电路24～反相器电路26、以及电流源27、电流源28。
由P沟道型FET 22、电流源27以及反相器电路24构成第一生成电路，所述第一生成电路在控制电压104成为预先设定的上限电压以上的情况下生成作为第一信号的上限检测信号108。
并且，由N沟道型FET 23、电流源28、以及反相器电路25、反相器电路26构成第二生成电路，所述第二生成电路在控制电压104成为预先设定的下限电压以下的情况下生成作为第二信号的下限检测信号109。
并且，触发器电路21以如下方式连接：将来自反相器电路24的上限检测信号108设为时钟输入，将来自反相器电路26的下限检测信号109设为重置输入(RST)，作为H电平的信号VDD连接于D输入，将Q输出设为切换信号106。
关于P沟道型FET 22，栅极连接于控制电压104，源极连接于电源电压VDD，漏极经由电流源27而连接于接地。另外，关于N沟道型FET 23，栅极连接于控制电压104，源极连接于接地，漏极经由电流源28而连接于电源电压VDD。然后，反相器电路24将P沟道型FET 22的漏极的电压的逻辑反转并作为上限检测信号108输出至触发器电路21的时钟输入。另外，反相器电路25将N沟道型FET 23的漏极的电压的逻辑反转，反相器电路26将所述逻辑进一步反转并作为下限检测信号109输出至触发器电路21的重置输入。
即，第一生成电路具有当控制电压104成为预先设定的上限电压以上时关断的第一晶体管的P沟道型FET 22，通过P沟道型FET 22关断而将上限检测信号108设为H电平。
此外，死锁检测电路20对控制电压104的电压范围进行监视时的上限电压设定为自电源电压减去P沟道型FET 22的阈值电压的电压。另外，下限电压成为N沟道型FET 23的阈值电压。
进而，在成为死锁状态的情况下，控制电压104为VCO 17生成高频率的输出时钟信号105那样的电压、即贴近电源电压侧。因此，通过使上限电压尽可能接近电源电压，在通常工作中可利用的控制电压104的电压范围扩大。具体而言，通过在P沟道型FET 22的栅极与控制电压104之间追加一个N沟道型FET进行电平移位，能够电平移位相当于N沟道型FET的阈值电压。并且，通过控制电压104的电压范围扩大，也能够扩大所生成的输出时钟信号105的频率范围。
并且，当时钟输入的上限检测信号108成为H电平时，触发器电路21将D输入的H电平的信号输出至Q输出。其结果，切换信号106成为H电平。
另外，第二生成电路具有当控制电压104成为预先设定的下限电压以下时关断的作为第二晶体管的N沟道型FET 23，通过N沟道型FET 23关断而将下限检测信号109设为H电平。
并且，当重置输入的下限检测信号109成为H电平时，触发器电路21将作为H电平的Q输出设为L电平。其结果，切换信号106成为L电平。
死锁检测电路20通过成为如上所述的电路结构，以如下方式工作：当控制电压104成为上限电压以上时将切换信号106设为H电平，当控制电压104成为下限电压以下时将已成为H电平的切换信号106设为L电平。
并且，通过来自死锁检测电路20的切换信号106的逻辑变化，相位频率检测器14的输入如图4所示那样切换。
具体而言，在切换信号106为L电平的情况下，对相位频率检测器14的输入A输入基准时钟信号101，对相位频率检测器14的输入B输入反馈时钟信号107。因此，在PLL电路10中，进行通常的工作而生成基于在1/N分频器18中设定的分频比的输出时钟信号105。
并且，当控制电压104成为上限电压以上，而死锁检测电路20检测到成为死锁状态时，切换信号106成为H电平。于是，进行如下切换：相位频率检测器14的输入A成为L电平固定，对相位频率检测器14的输入B输入基准时钟信号101。即，维持输入B的频率始终比输入A的频率高的状态。其结果，相位频率检测器14持续输出下降脉冲信号103，电荷泵电路15使输出电压下降，控制电压104也持续下降。
并且，当控制电压104成为下限电压以下时，死锁检测电路20使切换信号106返回至L电平，因此对相位频率检测器14的输入A输入基准时钟信号101，对相位频率检测器14的输入B输入反馈时钟信号107，从而自动地回归到正常时的工作。其后，控制电压104上升，直至输出时钟信号105成为基于在1/N分频器18中设定的分频比N的频率为止，当基准时钟信号101的频率与反馈时钟信号107的频率一致时成为锁定状态。
将上文所述的本实施方式的PLL电路10中的动作示于图5的流程图中。
在PLL电路10中，进行正常时的通常工作(步骤S101)，直至在死锁检测电路20中检测到死锁状态为止(在步骤S102中判定为是(yes)为止)。
然后，当在死锁检测电路20中检测到死锁状态时(在步骤S102中为是)，切换信号106成为H电平而进行复用器12、复用器13的切换(步骤S103)。
其结果，相位频率检测器14持续输出下降脉冲信号103，由此控制电压104持续下降(步骤S104)。然后，当控制电压104达到下限电压时(在步骤S105中为是)，死锁检测电路20将切换信号106设为L电平。
因此，再次进行复用器12、复用器13的切换(步骤S106)，PLL电路10回归到正常时的通常工作。
最后，将上文所述的本实施方式的PLL电路10中的动作示于图6的时序图中。
在图6中示出了对1/N分频器18进行工作频率范围外的分频比的设定，控制电压104上升而超过了上限电压的情况。
在死锁检测电路20检测到死锁状态之前，对相位频率检测器14的输入A输入基准时钟信号101，对输入B输入反馈时钟信号107。
然后，当在时刻T1控制电压104超过上限电压时，在死锁检测电路20中，P沟道型FET 22关断而上限检测信号108成为H电平。其结果，死锁检测电路20将切换信号106自L电平设为H电平。
于是，自相位频率检测器14持续输出下降脉冲信号103，因此控制电压104下降。此外，当控制电压104下降而成为上限电压以下时，P沟道型FET 22导通而上限检测信号108返回至L电平。但是，即使为此种状态，切换信号106也维持为H电平。
然后，当控制电压104持续下降而在时刻T2低于下限电压时，在死锁检测电路20中，N沟道型FET 23关断而下限检测信号109成为H电平。其结果，死锁检测电路20将切换信号106自H电平设为L电平。于是，相位频率检测器14回归到通常工作，控制电压104上升，以使输出时钟信号105成为基于所设定的分频比的频率。此外，当控制电压104上升而成为下限电压以上时，N沟道型FET 23导通而下限检测信号109返回至L电平。
在本实施方式的PLL电路10中，通过进行如上所述的动作，即使在无意中进行超过可工作频率的分频比的设定而成为死锁状态的情况下，只要成为可工作频率的设定，则能够在不需要自外部进行重置动作等的情况下，自动地回归到正常的工作状态。
另外，在本实施方式的PLL电路10中，具有如下特征：通过仅使用如图3所示的简单的电路结构的死锁检测电路20与复用器12、复用器13，可自死锁状态自动地回归到正常的工作状态。

Claims (3)

1.一种锁相环电路，包括：
电压控制振荡器，生成与所输入的控制电压相应的振荡频率的输出信号；
分频电路，利用所设定的分频比，对由所述电压控制振荡器生成的输出信号的频率进行分频；
相位比较器，对由所述分频电路分频的输出信号与预先设定的频率的基准信号的相位差进行检测，根据所检测出的相位差输出上升指示信号或下降指示信号；
电荷泵电路，基于所述上升指示信号或所述下降指示信号，使输出电压上升或下降；
滤波电路，使来自所述电荷泵电路的输出电压平滑化，作为所述控制电压输出至所述电压控制振荡器；
死锁检测电路，在所述控制电压超过预先设定的上限值的情况下，将切换信号设为激活，在所述控制电压低于预先设定的下限值的情况下，将所述切换信号设为未激活；及
切换电路，进行如下切换：在所述切换信号为未激活的情况下，将由所述分频电路分频的输出信号与所述基准信号输入至所述相位比较器，以检测相位差及频率差；当所述切换信号成为激活时，代替所述基准信号而输入低电平的信号，代替由所述分频电路分频的输出信号而输入所述基准信号。
2.根据权利要求1所述的锁相环电路，其中，
所述死锁检测电路包括：
第一生成电路，在所述控制电压成为预先设定的上限电压以上的情况下生成第一信号；
第二生成电路，在所述控制电压成为预先设定的下限电压以下的情况下生成第二信号；及
触发器电路，将所述第一信号设为时钟输入，将所述第二信号设为重置输入，在输入处连接高电平的信号，并将输出设为所述切换信号。
3.根据权利要求2所述的锁相环电路，其中，
所述第一生成电路具有当所述控制电压成为预先设定的上限电压以上时关断的第一晶体管，通过所述第一晶体管关断而将所述第一信号设为高电平；
所述第二生成电路具有当所述控制电压成为预先设定的下限电压以下时关断的第二晶体管，通过所述第二晶体管关断而将所述第二信号设为高电平。
CN202410186526.7A 2023-02-28 2024-02-20 锁相环电路 Pending CN118573182A (zh)

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