DE69601342T2

DE69601342T2 - Eingangsschaltung zum Setzen des Modus

Info

Publication number: DE69601342T2
Application number: DE69601342T
Authority: DE
Inventors: Kiyoshi Fukushima
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1995-10-25
Filing date: 1996-10-18
Publication date: 1999-08-26
Anticipated expiration: 2016-10-19
Also published as: JP3415347B2; DE69601342D1; EP0771072B1; KR970024606A; KR100210557B1; US5764075A; JPH09120324A; EP0771072A1

Description

Eingangsschaltung zum Setzen des Modus

Die Erfindung betrifft eine Eingangsschaltung zum Setzen des Modus, und insbesondere eine Eingangsschaltung zum Setzen des Modus mit niedrigem Leistungsverlust, die beispielsweise für das Setzen des Betriebsmodus eines Mikrocomputerchips verwendet wird.
In den letzten Jahren sind die Integrationstechnologien für Halbleitervorrichtungen erheblich entwickelt worden, wodurch es möglich wurde, multifunktionale Mikrocomputerchips ohne Schwierigkeiten herzustellen.
Als ein Beispiel ist ein bifunktionaler Mikrocomputerchip realisiert worden, der mit zusätzlichen Strukturen für die in der Schaltung eingebaute Emulation ausgestattet ist, um Zeit und Kosten für die Programmentwicklung zu sparen, wobei die zusätzlichen Strukturen zu Inaktivieren sind, wenn der Mikrocomputerchip für seinen ursprünglichen Zweck verwendet wird.
Zu diesem Zweck ist an diesem Mikrocomputerchip ein Kontaktierungsstreifen vorgesehen, der an eine Eingangsschaltung angeschlossen ist, um einen Betriebsmodus des Mikrocomputers zu wählen, und der in einem Herstellvorgang an Masse GND oder eine Spannungsversorgung VDD angeschlossen wird, um den Betriebsmodus gemäß der tatsächlichen Verwendung zu bestimmen.
Da es unpraktisch ist, rechts und links von dem Kontaktierungsstreifen für die Moduswahl Kontaktierungsstreifen für die Masse GND und die Spannungsversorgung VDD herzustellen, ist die Eingangsschaltung im allgemeinen so gestaltet, daß sie den Betriebsmodus abhängig davon steuert, ob der zugehörige Kontaktierungsstreifen beispielsweise an Masse GND angeschlossen ist, oder unverbunden ist.
- Wenn jedoch der Kontaktierungsstreifen lediglich offengelassen ist, fließt ein Durchgangsstrom von der Spannungsversorgung VDD zur Masse GND durch einen n-MOS-Transistor und einen p-MOS-Transistor, die in der Eingangsstufe der Eingangsschaltung enthalten sind, deren Gates an den Kontaktierungsstreifen mit hoher Impedanz angeschlossen sind, wodurch Strom verbraucht wird. So sind gewisse Gegenmaßnahmen getroffen worden, um den Durchgangsstrom zu verhindern, indem beispielsweise in der Eingangsstufe ein Pull-up-Widerstand vorgesehen wurde.
Fig. 5 zeigt ein Beispiel einer derartigen Eingangsschaltung, wobei ein Modus-Wählsignal MODE von dem Kontaktierungsstreifen I1, der über einen Pull-up-Widerstand R1 an eine Spannungsversorgung VDD gekoppelt ist, an einen Eingangsanschluß eines Inverters 501 angeschlossen ist, der eine Hysteresecharakteristik zum Ausgeben des Steuersignals MODE-OUT hat, das den inneren Schaltungen des Mikrocomputerchips zugeführt wird.
Bei der herkömmlichen Eingangsschaltung gemäß Fig. 5, wird, wenn der Kontaktierungsstreifen I1 an Masse GND angeschlossen ist, die Netzversorgungsspannung durch den Pull-up-Widerstand R1 geteilt, und der Verdrahtungswiderstand des Kontaktierungsstreifens I1 wird dem Inverter 501 aufgeprägt. Da der Verdrahtungswiderstand im Verhältnis zum Widerstand des Pull-up-Widerstandes R1 ausreichend klein ist, gibt der Inverter 501 das Steuersignal MODE-OUT mit dem HIGH-Pegel aus.
Wenn der Kontaktierungsstreifen I1 bei hoher Impedanz offengelassen bleibt, wird der Eingangspegel des Inverters 501 durch den Pull-up-Widerstand R1 auf die Netzversorgungsspannung hochgezogen, und der Inverter 501 gibt das Steuersignal MODE-OUT auf dem LOW-Pegel aus.
Somit kann der Durchgangsstrom im Inverter 501 bei der herkömmlichen Eingangsschaltung gemäß Fig. 5 verhindert werden. Es fließt jedoch ein weiterer Strom durch den Pull-up- Widerstand R1, wenn der Kontaktierungsstreifen I1 an Masse GND angeschlossen ist. Der Strom, welcher durch den Pull- up-Widerstand R1 fließt, kann durch Erhöhen des Widerstandes des Pull-up-Widerstandes R1 gesenkt werden, aber wenn er hoch wird, wird der Eingangspegel des Inverters 501 für den Fall, daß der Kontaktierungsstreifen I1 offengelassen ist, gegenüber Rauschen empfindlich.
Ein Vorschlag zum Schaffen einer Unempfindlichkeit gegenüber Rauschen sowie auch zum Senken des Stromes, welcher durch den Pull-up-Widerstand fließt, ist in der japanischen Patentanmeldung, die unter Nummer 203409/91 vorläufig veröffentlicht ist, offenbart.
Fig. 6 ist ein Schaltbild, das die Eingangsschaltung gemäß diesem Vorschlag illustriert. Bei dem Stand der Technik gemäß Fig. 6 ist ein Moduswählsignal MODE von dem Kontaktierungsstreifen I1 über einen Eingangswiderstand R2 an einen Eingangsanschluß eines Inverters 501 angeschlossen, um ein Steuersignal MODE-OUT auszugeben, das den inneren Schaltungen des Mikrocomputerchips zugeführt werden soll, und der Eingangsanschluß des Inverters 501 ist über eine Parallelschaltung eines Pull-up-Widerstandes R1 und eines p-MOS- Transistors P2, der durch das Ausgangssignal MODE-OUT des Inverters 501 gegatet ist, an die Spannungsversorgung VDD gekoppelt.
Für den Fall, daß der Kontaktierungsstreifen I1 an Masse GND angeschlossen ist, wird die Netzversorgungsspannung durch den Eingangswiderstand R2 und den Pull-up-Widerstand R1 geteilt, um an den Eingang des Inverters 501 eingegeben zu werden. Daher wird der Eingangspegel des Inverters 501 ausreichend niedrig, wenn der Widerstand des Eingangswiderstandes R2 ausreichend kleiner als der des Pull-up-Widerstandes R1 ist, und der Inverter 501 gibt das Steuersignal MODE-OUT auf dem HIGH-Pegel aus, der den p-MOS-Transistor P2 auf dem AUS-Zustand hält.
Für den Fall, daß der Kontaktierungsstreifen I1 bei hoher Impedanz offengelassen wird, wird der Eingangspegel des Inverters 501 mittels der Netzversorgungsspannung durch den Pull-up-Widerstand R1 auf den HIGH-Pegel hochgezogen, und das Steuersignal MODE-OUT, das am Inverter 501 ausgegeben wird, wird LOW, wodurch der p-MOS-Transistor P2 EIN-geschaltet wird. Somit wird der Eingangspegel des Inverters 501 selbst dann stabil auf dem HIGH-Pegel gehalten, wenn ein Pull-up-Widerstand R1 mit hohem Widerstand zum Senken des dort fließenden Stromes angewendet wird. Und durch Wählen eines geeigneten Wertes für den Widerstand des Eingangswiderstandes R2 und den EIN-Widerstand des p-MOS-Transistors P2 kann eine Hysterese-Charakteristik in der Eingangsschaltung realisiert werden, selbst wenn der Inverter 501 keine Hysterese-Charakteristik hat.
Fig. 7 zeigt ein weiteres Beispiel für Gegenmaßnahmen zum Verhindern von Stromverlust bei der Eingangsschaltung, wobei zusätzlich zu der Eingangsschaltung gemäß Fig. 5 ein p- MOS-Transistor P3 zwischen dem Pull-up-Widerstand R1 und der Spannungsversorgung VDD vorgesehen ist. Für den Fall, daß der Kontaktierungsstreifen I1 an Masse GND angeschlos sen ist, um das Steuersignal MODE-OUT auf dem HIGH-Pegel auszugeben, wird ein Stromsparsignal PS mit HIGH-Pegel einem weiteren Kontaktierungsstreifen I2 aufgeprägt, der an das Gate des p-MOS-Transistors p3 angeschlossen ist, während das Stromsparsignal PS für den Fall, daß der Kontaktierungsstreifen I1 offengelassen ist, auf LOW geschaltet wird, um das Steuersignal MODE-OUT auf dem LOW-Pegel auszugeben.
Daher wird in der Eingangsschaltung gemäß Fig. 7 der Stromverlust bedingt durch den Pull-up-Widerstand R1 mittels des p-MOS-Transistors P3 verhindert, selbst wenn der Widerstand des Pull-up-Widerstandes R1 niedrig gesetzt ist, um den Eingangspegel des Inverters 501 zu stabilisieren, während der Kontaktierungsstreifen I1 bei hoher Impedanz offengelassen ist.
Wie vorstehend beschrieben kann eine stabile Eingangsschaltung bei dem Stand der Technik gemäß Fig. 6 geschaffen werden. Es bleiben jedoch einige Ströme übrig, die immer noch durch den Eingangswiderstand R2 und den Pull-up-Widerstand R1 fließen, und weiterhin gilt, daß je höher der Widerstand ist, umso größer ist der Layout-Raum auf dem Halbleiterchip, und umso höher werden die Produktionskosten. Dies ist ein Problem.
In der Eingangsschaltung gemäß Fig. 7 kann der größte Teil des Durchgangsstroms verhindert werden, aber es muß auf dem Halbleiterchip oder außerhalb eine Steuerschaltung zum Herstellen des Stromsparsignals PS vorgesehen sein, und es muß auf dem Chip ein weiterer Kontaktierungsstreifen I2 vorgesehen sein, um das Stromsparsignal PS zuzuführen, was letztendlich einen zusätzlichen Layoutraum und beträchtliche Kosten erfordert.
Die US-PS-4985641 zeigt eine integrierte Halbleiterschaltungsvorrichtung zum Setzen der Betriebsfunktionen gemäß dem Oberbegriff der Patentansprüche 1 und 3.
Es ist primär die Aufgabe der vorliegenden Erfindung, eine Eingangsschaltung zu schaffen, die das Setzen des Modus mit einer einfachen Konfiguration und ausreichend stabil durchführen kann, wobei unnötiger Stromverbrauch verhindert wird. Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 3 gelöst.
Vorteilhafte Ausführungsformen sind in den Unteransprüchen gezeigt.
Daher kann eine Eingangsschaltung zum Ausgeben eines stabilen Steuersignals zum Setzen des Modus gemäß der Erfindung ohne irgendein Widerstandselement geschaffen werden, wobei ein unnötiges Fließen von Strom durch den Modussetzanschluß verhindert werden kann.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung, den anhängenden Patentansprüchen und den begleitenden Figuren hervor, in welchen gleiche Bezugsziffern gleiche oder entsprechende Teile bezeichnen. In den Figuren zeigt:
Fig. 1 ein Schaltbild zur Erläuterung einer Ausführungsform der Eingangsschaltung zum Setzen des Modus gemäß der Erfindung;
Fig. 2 ein Schaltbild zur Erläuterung einer weiteren Ausführungsform der Erfindung;
Fig. 3 ein Zeitplan zur Erläuterung des Betriebes der Ausführungsformen für den Fall, daß der erste Kontaktierungsstreifen I1 an Masse GND angeschlossen ist;
Fig. 4 einen Zeitplan zur Erläuterung des Betriebes der Ausführungsformen für den Fall, daß der erste Kontaktierungsstreifen I1 offengelassen ist;
Fig. 5 ein Beispiel einer herkömmlichen Eingangsschaltung zum Setzen des Modus;
Fig. 6 ein Schaltbild zur Erläuterung der Eingangsschaltung gemäß dem Stand der Technik; und
Fig. 7 ein weiteres Beispiel für eine herkömmliche Eingangsschaltung zum Setzen des Modus.
Es werden nun Ausführungsformen der vorliegenden Erfindung anhand der Figuren beschrieben.
Fig. 1 ist ein Schaltbild, das eine Ausführungsform der Eingangsschaltung zum Setzen des Modus gemäß der Erfindung zeigt, mit:
einem NOR-Gate 101 mit einem ersten und zweiten Eingangsanschluß und einem Ausgangsanschluß zum Zuführen eines Steuersignals MODE-OUT an innenliegende Schaltungen,
einem p-MOS-Transistor P1, der zwischen einen ersten Kontaktierungsstreifen I1 und eine Spannungsversorgung VDD geschaltet ist, dessen Gate durch den Ausgang des NOR-Gates 101 gesteuert wird,
einem ersten n-MOS-Transistor N1, der zwischen den ersten Kontaktierungsstreifen I1 und den ersten Eingangsanschluß des NOR-Gates 101 geschaltet ist,
einem ersten Inverter 102, dessen Eingangsanschluß an den Ausgangsanschluß des NOR-Gates 101 angeschlossen ist,
einem zweiten n-MOS-Transistor N2, der zwischen den Ausgangsanschluß des ersten Inverters 102 und den ersten Eingangsanschluß des NOR-Gates 101 geschaltet ist,
einer Verzögerungsschaltung 103, deren Eingangsanschluß an einen zweiten Kontaktierungsstreifen I2 angeschlossen ist, und deren Ausgangsanschluß an das Gate des ersten n-MOS- Transistors N1 angeschlossen ist, wobei der zweite Kontak tierungsstreifen I2 ebenfalls an den zweiten Eingangsanschluß des NOR-Gates 101 angeschlossen ist, und einem zweiten Inverter 104, dessen Eingangsanschluß an den Ausgangsanschluß der Verzögerungsschaltung 103 angeschlossen ist und dessen Ausgangsanschluß an das Gate des zweiten n-MOS-Transistors N2 angeschlossen ist.
Hierbei ist anzumerken, daß eine statische Halteschaltung 100 aus dem ersten n-MOS-Transistor N1, dem NOR-Gate 101, dem ersten Inverter 102 und dem zweiten n-MOS-Transistor N2 zusammen mit der Verzögerungsschaltung 103 und dem zweiten Inverter 104, zusammengesetzt ist.
Nun wird die Funktionsweise der Ausführungsform gemäß Fig. 1 für den Fall, daß der erste Kontaktierungsstreifen I1 an Masse GND angeschlossen ist, bezugnehmend auf einen Zeitplan gemäß Fig. 3 beschrieben, der die Signale in der Ausführungsform gemäß Fig. 1 darstellt.
Wenn ein dem zweiten Kontaktierungsstreifen I2 zugeführtes Rücksetzsignal RES vom LOW-Pegel auf den HIGH-Pegel umschaltet, wird das Steuersignal MODE-OUT, das am NOR-Gate 101 ausgegeben wird, LOW, der zweite Eingangsanschluß des NOR-Gates 101 wird HIGH. Dann wird der p-MOS-Transistor P1 durch das Steuersignal MODE-OUT, das auf LOW umgeschaltet hat, auf EIN gegatet, und ein Potential A am Verbindungspunkt des p-MOS-Transistors P1 und des ersten Kontaktierungsstreifens I1 wird wie folgt repräsentiert:
A = Vdd · r2/(r1 + r2) ............................ (1)
mit Vdd, r1 und r2 gleich dem Potential der Spannungsversorgung Vdd, dem EIN-Widerstand des p-MOS-Transistors P1 bzw. der Masseimpedanz des Kontaktierungsstreifens I1. Wenn die Masseimpedanz r2 ausreichend kleiner als der EIN-Widerstand r1 ist, dann ist das Potential A ungefähr wie folgt:
A Vdd · r2/r1 0 ........................... (2).
Somit wird das Potential A am Verbindungspunkt nahezu gleich dem Potential der Masse GND.
Dann wird durch den ersten n-MOS-Transistor N1, der durch das verzögerte Rücksetzsignal RESD, das an der Verzögerungsschaltung 103 ausgegeben und dem Rücksetzsignal RES folgend, auf HIGH geschaltet wird, EIN-gegatet wird, der LOW-Pegel des Potentials A an den ersten Eingangsanschluß des NOR-Gates 101 geliefert. Wenn zu diesem Zeitpunkt das Rücksetzsignal RES auf dem HIGH-Pegel bleibt, wird das Steuersignal MODE-OUT auf dem LOW-Pegel an dem NOR-Gate 101 ausgegeben, und der HIGH-Pegel des Ausgangssignals des ersten Inverters 102 wird von dem ersten Eingangsanschluß des NOR-Gates 101 durch den zweiten n-MOS-Transistor N2 abgeschnitten, der mit der invertierten Logik des HIGH-Pegels des verzögerten Rücksetzsignals RESD in den AUS-Zustand gegatet ist.
Wenn das Rücksetzsignal RES auf LOW umschaltet und sowohl der erste als auch der zweite Eingangsanschluß des NOR-Gates 101 LOW wird, schaltet das Steuersignal MODE-OUT auf HIGH, wodurch der p-MOS-Transistor P1 in den Zustand AUS-geschaltet wird, das Potential A auf dem Potential des ersten Kontaktierungsstreifens E1 gehalten wird, d. h. auf dem LOW-Pegel.
Dann schaltet das verzögerte Rücksetzsignal RESD dem Rücksetzsignal RES folgend, auf LOW, der erste n-MOS-Transistor N1 wird AUS-geschaltet und der zweite n-MOS-Transistor N2 wird in der Folge EIN-geschaltet, und so wird der erste Eingangsanschluß des NOR-Gates 101 LOW, gesteuert durch die invertierte Logik des Steuersignals MODE-OUT, das bereits auf den HIGH-Pegel geschaltet ist.
Somit wird der LOW-Pegel des Potentials A an dem ersten Kontaktierungsstreifen I1 durch den statischen Haltekreis 100 mit einem Impuls mit HIGH-Pegel vom Rücksetzsignal RES gehalten, und das Steuersignal MODE-OUT, das am NOR-Gate 101 ausgegeben wird, wird stabil solange auf dem HIGH-Pegel gehalten, als das Rücksetzsignal RES LOW bleibt.
Fig. 4 ist ein Zeitplan, der den Betrieb der Ausführungsform gemäß Fig. 1 für den Fall, daß der erste Kontaktierungsstreifen I1 offengelassen ist, zeigt.
Wenn das Rücksetzsignal RES, das am zweiten Eingangsanschluß des NOR-Gates 101 eingegeben wird, auf HIGH schaltet, wird das Steuersignal MODE-OUT, das am NOR-Gate 101 ausgegeben wird, LOW, was dem p-MOS-Transistor P1 in den EIN-Zustand bringt. Da in diesem Fall der erste Kontaktierungsstreifen I1 offengelassen ist, wird das Potential A am Verbindungspunkt HIGH hochgezogen auf die Netzversorgungsspannung Vdd. Wenn das verzögerte Rücksetzsignal RESD dem Rücksetzsignal RES folgend, auf HIGH schaltet, schaltet der erste n-MOS-Transistor N1 den HIGH-Pegel des Potentials A an den ersten Eingangsanschluß des NOR-Gates 101, das Steuersignal MODE-OUT bleibt auf dem LOW-Pegel. Zu diesem Zeitpunkt ist der zweite n-MOS-Transistor N2 in den AUS-Zustand gegatet, mit invertierter Logik des verzögerten Rücksetzsignals RESD, ähnlich wie im Fall gemäß Fig. 3, wenn der erste Kontaktierungsstreifen mit Masse GND verbunden ist.
Wenn das Rücksetzsignal RES, das dem zweiten Eingangsanschluß des NOR-Gates 101 zugeführt wird, auf LOW zurückkehrt, bleibt das Steuersignal MODE-OUT auf dem LOW-Pegel, der erste Eingangsanschluß des NOR-Gates 101 wird mit dem Potential A auf dem Pegel HIGH beliefert. Dann kehrt das verzögerte Rücksetzsignal RESD auf LOW zurück, der erste n- MOS-Transistor N1 wird AUS, und der zweite n-MOS-Transistor N2 wird EIN, und der erste Eingangsanschluß des NOR-Gates 101 wird mit dem HIGH-Pegel des Ausgangs des ersten Inverters 102 gesteuert, d. h. das Steuersignal MODE-OUT logisch invertiert.
Somit wird der HIGH-Pegel des Potentials A bei einem HIGH- Pegel des Rücksetzsignals RES gehalten, und das NOR-Gate 101 gibt das Steuersignal MODE-OUT selbst nachdem das Rücksetzsignal RES auf den LOW-Pegel zurückgekehrt ist, stabil auf dem LOW-Pegel aus.
Daher wird sowohl in dem Fall, daß der erste Kontaktierungsstreifen I1 an Masse GND angeschlossen ist, und für den Fall, daß er offengelassen ist, der Zustand des Kontaktierungsstreifens I1 bei der Ausführungsform stabil gehalten, und das NOR-Gate 101 kann das Steuersignal MODE-OUT auf dem HIGH-Pegel oder dem LOW-Pegel gemäß dem Zustand des Kontaktierungsstreifens I1, nachdem das verzögerte Rücksetzsignal RESD auf den LOW-Pegel zurückgekehrt ist, ohne irgendeinen unnötigen Durchgangsstrom halten, weil der Pull-up-Transistor P1 auf AUS gesteuert wird, wenn das Steuersignal auf dem HIGH-Pegel ist, wie dies vorstehend beschrieben ist.
Und die Eingangsschaltung gemäß der Ausführungsform benötigt weder einen zusätzlichen Kontaktierungsstreifen noch eine Steuerschaltung, da sie mit dem Rücksetzsignal RES gesteuert wird, das dem zweiten Kontaktierungsstreifen I2 zugeführt wird, die beide allgemein für Mikrocomputerchips vorgesehen sind, um dessen innere Schaltungen zu initialisieren, wenn sie aktiv gemacht sind.
Und weiterhin kann die Eingangsschaltung gemäß der Ausführungsform ohne irgendein Widerstandselement auf einem kleineren Halbleiterchip konfiguriert werden als die Eingangsschaltungen gemäß dem Stand der Technik, wie in den Fig. 5 bis 7 dargestellt, die Widerstandselemente mit hohem Wi derstand aufweisen, welche auf den Halbleiterchips einen großen Layoutraum benötigen.
Somit kann eine Eingangsschaltung zum Setzen des Modus ausreichend stabil und ohne unnötigen Stromverbrauch durch die Ausführungsform mit einer einfachen Konfiguration geschaffen werden.
Fig. 2 ist ein Schaltbild, das eine weitere Ausführungsform der Erfindung darstellt, mit einer ähnlichen Konfiguration wie die Ausführungsform gemäß Fig. 1, mit Ausnahme, daß der erste Kontaktierungsstreifen I1 anstatt des p-MOS-Transistors P1 über einen dritten n-MOS-Transistor N3 an Masse GND gekoppelt ist, der mit dem am ersten Inverter 102 ausgegebenen logisch invertierten Steuersignal MODE-OUT gegated ist, und das weiterhin ein dritter Inverter 105 zwischen der Source des ersten n-MOS-Transistors N1 und dem Verbindungspunkt des dritten n-MOS-Transistors N3 und dem ersten Kontaktierungsstreifen I1 vorgesehen ist.
Bei der Ausführungsform gemäß Fig. 2 ist eine statische Halteschaltung 200 aus dem ersten n-MOS-Transistor N1, dem NOR-Gate 101, dem ersten Inverter 102 und dem zweiten n- MOS-Transistor N2 zusammen mit der Verzögerungsschaltung 103 und den zweiten und dritten Invertern 104 und 105 zusammengesetzt.
Bei der Ausführungsform gemäß Fig. 2 ist der Pegel des Steuersignals MODE-OUT durch Verbinden des ersten Kontaktierungsstreifens I1 mit der Spannungsversorgung VDD oder durch unverbunden lassen desselben, bestimmt.
Wiederum Bezug nehmend auf Fig. 3 wird der Betrieb der Ausführungsform gemäß Fig. 2 für den Fall, daß der erste Kontaktierungsstreifen I1 an die Spannungsversorgung VDD angeschlossen ist, beschrieben.
Wenn das Rücksetzsignal RES, welches am zweiten Kontaktierungsstreifen I2 geliefert wird, von dem LOW-Pegel auf den HIGH-Pegel schaltet, wird der Steuersignal-MODE-OUT-Ausgang am NOR-Gate 101 LOW, der zweite Eingangsanschluß des NOR- Gates 101 wird HIGH. Dann wird der dritte n-MOS-Transistor N3 durch das auf LOW logisch invertierte Steuersignal MODE- QUT EIN-gegatet, und das Potential B des Verbindungspunktes von drittem n-MOS-Transistor N3 und erstem Kontaktierungsstreifen I1 ist wie folgt repräsentiert:
B = Vdd · r3 / (r3 + r2) ....................... (3)
Mit Vdd, r3 und r2 gleich dem Potential von Spannungsversorgung VDD, EIN-Widerstand des dritten n-MOS-Transistors N3 bzw. der Masseimpedanz des Kontaktierungsstreifens I1.
Wenn die Masseimpedanz r2 ausreichend kleiner als der EIN- Widerstand r3 ist, ist das Potential B ungefähr wie folgt:
B Vdd · r3/r3 = Vdd ............................. (4)
Somit wird das Potential B am Verbindungspunkt nahezu gleich dem Potential der Spannungsversorgung VDD.
Dann wird dadurch, daß der erste n-MOS-Transistor N1 durch das verzögerte Rücksetzsignal RESD, das an der Verzögerungsschaltung 103 ausgegeben wird, und das den Rücksetzsignal RES folgend in HIGH umschaltet, EIN-gegated, so daß der logisch invertierte LOW-Pegel des HIGH-Pegels des Potentials B den ersten Eingangsanschluß des NOR-Gates 101 zugeführt wird. Zu diesem Zeitpunkt wird, wenn das Rücksetzsignal RES auf dem HIGH-Pegel bleibt, das Steuersignal MODE-OUT auf dem LOW-Pegel am NOR-Gate 101 ausgegeben, und der HIGH-Pegel des Ausgangs des ersten Inverters 102 wird von dem ersten Eingangsanschluß des NOR-Gates 101 durch den zweiten n-MOS-Transistor N2 abgeschnitten, der mit dem lo gisch invertierten HIGH-Pegel des verzögerten Rücksetzsignals RESD in den AUS-Zustand gegated ist.
Wenn das Rücksetzsignal RES auf LOW schaltet, und sowohl der erste als auch der zweite Eingangsanschluß des NOR-Gates 101 LOW wird, schaltet das Steuersignal MODE-OUT auf HIGH, was bewirkt, daß der dritte n-MOS-Transistor N3 durch den ersten Inverter 102 in den AUS-Zustand gebracht wird, das Potential B auf dem Potential des ersten Kontaktierungsstreifens I1 gehalten wird, das heißt, auf dem HIGH- Pegel.
Dann schaltet das verzögerte Rücksetzsignal RESD dem Rücksetzsignal RES folgend auf LOW, der erste n-MOS-Transistor N1 wird AUS, und der zweite n-MOS-Transistor N2 wird in der Folge EIN, und somit wird der erste Eingangsanschluß des NOR-Gates 101 mit dem logisch invertierten Steuersignal MODE-OUT gesteuert, das bereits auf den HIGH-Pegel geschaltet ist.
Somit wird der HIGH-Pegel des Potentials B an dem ersten Kontaktierungsstreifen I1 durch den statischen Haltekreis 200 mit einem Impuls mit HIGH-Pegel des Rücksetzsignals RES gehalten, und das Steuersignal MODE-OUT, das am NOR-Gate 101 ausgegeben wird, wird solange stabil auf dem HIGH-Pegel gehalten, als das Rücksetzsignal RES LOW bleibt.
Die Funktionsweise der Ausführungsform gemäß Fig. 2 wird für den Fall, daß der erste Kontaktierungsstreifen I1 offengelassen bleibt, ebenfalls durch den Zeitplan gemäß Fig. 4 illustriert.
Wenn das Rücksetzsignal RES, das am zweiten Eingangsanschluß des NOR-Gates 101 eingegeben wird, auf HIGH schaltet, wird das Steuersignal MODE-OUT, das am NOR-Gate 101 ausgegeben wird, LOW, wodurch der dritte n-MOS-Transistor N3 in den EIN-Zustand gebracht wird. Da der erste Kontaktierungsstreifen I1 im vorliegenden Fall offengelassen ist, wird das Potential B am Verbindungspunkt auf das Potential der Masse GND heruntergezogen, LOW. Wenn das verzögerte Rücksetzsignal RESD dem Rücksetzsignal RES folgend auf HIGH schaltet, verbindet der erste n-MOS-Transistor M1 den logisch invertierten HIGH-Pegel des LOW-Pegel des Potentials B mit dem ersten Eingangsanschluß des NOR-Gates 101, das Steuersignal MODE-OUT bleibt auf dem LOW-Pegel. Zu diesem Zeitpunkt wird der zweite n-MOS-Transistor N2 mit dem logisch invertierten verzögerten Rücksetzsignal RESD ähnlich wie im Fall gemäß Fig. 3, wo der erste Kontaktierungsstreifen an die Spannungsversorgung VDD angeschlossen ist, in den AUS-Zustand gegated.
Wenn das Rücksetzsignal RES, das dem zweiten Eingangsanschluß des NOR-Gates 101 zugeführt wird, auf LOW zurückkehrt, bleibt das Steuersignal MODE-OUT auf dem LOW-Pegel, der erste Eingangsanschluß des NOR-Gates 101 wird mit dem logisch invertierten HIGH-Pegel des Potentials B vom LOW- Pegel beliefert. Dann wird, wenn das verzögerte Rücksetzsignal RESD auf LOW zurückkehrt, der erste n-MOS-Transistor N1 AUS, und der zweite n-MOS-Transistor N2 wird EIN, und somit wird der erste Eingangsanschluß des NOR-Gates 101 mit dem HIGH-Pegel des Ausgangs des ersten Inverters 102 gesteuert, das heißt mit dem logisch invertierten Steuersignal MODE-OUT.
Somit ist der LOW-Pegel des Potentials B bei einem HIGH-Pegel des Rücksetzsignals RES gehalten, und das NOR-Gate 101 gibt das Steuersignal MODE-OUT stabil mit einem LOW-Pegel aus, sogar nachdem das Rücksetzsignal RES auf den LOW-Pegel zurückgekehrt ist.
Daher kann sowohl für, den Fall, daß der erste Kontaktierungsstreifen I1 an die Spannungsversorgung VDD angeschlos sen ist, als auch im Fall, daß er offengelassen ist, der Zustand des Kontaktierungsstreifens I1 bei der Ausführungsform stabil gehalten werden, und das NOR-Gate 101 kann das Steuersignal MODE-OUT auf dem HIGH-Pegel oder dem LOW-Pegel halten, in Übereinstimmung mit dem Zustand des Kontaktierungsstreifens I1 nachdem das verzögerte Rücksetzsignal RESD auf den LOW-Pegel zurückgekehrt ist, ohne daß irgendein unnötiger Durchgangsstrom vom Kontaktierungsstreifen I2 zur Masse GND fließt, weil der Pull-Down-Transistor N3 AUS- gesteuert wird, wenn das Steuersignal auf dem HIGH-Pegel ist, wie dies vorstehend beschrieben ist.
Und die Eingangsschaltung gemäß Fig. 2 kann, da sie weder einen zusätzlichen Kontaktierungsstreifen noch eine Steuerschaltung benötigt, auf einem kleineren Halbleiterchip konfiguriert werden als die Eingangsschaltungen gemäß dem Stand der Technik, wie in den Fig. 5 bis 7 dargestellt, ähnlich wie die Ausführungsform gemäß Fig. 1.
Somit kann eine Eingangsschaltung für das Setzen des Modus ausreichend stabil ohne unnötigen Stromverbrauch mit einer einfachen Konfiguration bei der vorliegenden Erfindung selbst dann geschaffen werden, wenn es praktischer ist, einen Kontaktierungsstreifen für das Setzen des Modus neben einen Kontaktierungsstreifen für eine Spannungsversorgung herzustellen.

Claims

1. Eingangsschaltung zum Ausgeben eines Steuersignals (MODE OUT) mit logischem HIGH wenn sein Modussetzanschluß (I1) auf logischem LOW steht und zum Ausgeben eines Steuersignals (MODE OUT) mit logischem LOW, wenn der Modussetzanschluß (I1) offengelassen ist; mit:

einer Haltevorrichtung (100), die zurückgesetzt wird, um das Steuersignal (MODE OUT) mit logischem LOW auszugeben und die Logik des Modussetzanschlusses (I1) zu halten mit der fallenden Kante eines verzögerten Signals (RESD) des Rücksetzsignals (RES), um eine zur Logik des gehaltenen Modussetzanschlusses (I1) inverse Logik weiterhin auszugeben; und

einer Pull-up-Vorrichtung (P1), die EIN-geschaltet wird zum Hochziehen des Modussetzanschlusses (I1) auf ein logisches HIGH wenn der Modussetzanschluß (I1) offengelassen ist, gegatet durch ein logisches LOW des Steuersignals (MODE OUT), und AUS-geschaltet wird zum Abschneiden des Stromflusses durch den Modussetzanschluß (I1), gegated durch ein logisches HIGH des Steuersignals (MODE OUT),

gekennzeichnet durch:

ein Rücksetzen der Haltevorrichtung durch die ansteigende Kante des Rücksetzsignals (RES),

ein NOR-Gate (101) mit einem ersten und einem zweiten Eingangsanschluß, welches das Steuersignal (MODE OUT) ausgibt und eine NOR-Logik entsprechend der an den ersten und zweiten Eingangsanschluß gelieferten Logik hat, wobei der zweite Eingangsanschluß mit dem Rücksetzsignal (RES) versorgt wird;

einen ersten n-MOS-Transistor (N1), der zwischen dem Moduseinschaltanschluß (I1) und dem ersten Eingangsanschluß des NOR-Gates (101) geschaltet ist;

einen ersten Inverter (102) zum Ausgeben einer inversen Logik des Steuersignals (MODE OUT);

einen zweiten n-MOS-Transistor (N2) zum Verbinden des Ausgangs des ersten Inverters (102) mit dem ersten Eingangsanschluß des NOR-Gates (101);

eine Verzögerungsschaltung zum Ausgeben des verzögerten Signals (RESD) des Rücksetzsignals (RES), wobei das verzögerte Signal (RESD) den ersten n-MOS-Transistor (N1) gatet; und

einen zweiten Inverter (104) zum Ausgeben einer invertierten Logik des verzögerten Signals (RESD), um den zweiten n- MOS-Transistor (N2) zu gaten.

2. Eingangsschaltung nach Anspruch 1, wobei die Pull-up-Vorrichtung (P1) einen p-MOS-Transistor (P1) aufweist, der durch das Steuersignal (MODE OUT) gegatet wird, um den Modussetzanschluß (I1) mit einer Spannungsversorgung (VDD) zu verbinden.

3. Eingangsschaltung zum Ausgeben eines Steuersignals (MODE OUT) mit logischem HIGH wenn sein Modussetzanschluß (I1) auf logischem LOW steht und zum Ausgeben eines Steuersignals (MODE OUT) mit logischem LOW, wenn der Modussetzanschluß (I1) offengelassen ist; mit:

einer Haltevorrichtung (200), die zurückgesetzt wird, um das Steuersignal (MODE OUT) mit logischem LOW auszugeben und die Logik des Modussetzanschlusses (I1) zu halten mit der fallenden Kante eines verzögerten Signals (RESD) des Rücksetzsignals (RES), um eine zur Logik des gehaltenen Modussetzanschlusses (I1) inverse Logik weiterhin auszugeben; und

einer Pull-Down-Vorrichtung (N3), die EIN-geschaltet wird zum Herunterziehen des Modussetzanschlusses (I1) auf ein logisches LOW wenn der Modussetzanschluß (I1) offengelassen ist, gegatet durch ein logisches LOW des Steuersignals (MODE OUT), und EIN-geschaltet wird zum Abschneiden des Stromflusses durch den Modussetzanschluß (I1), gegatet durch ein logisches HIGH des Steuersignals (MODE OUT),

gekennzeichnet durch

ein Rücksetzen der Haltevorrichtung (200) mit der ansteigenden Kante eines Rücksetzsignals (RES);

ein NOR-Gate (101) mit einem ersten und zweiten Eingangsanschluß zum Ausgeben des Steuersignals (MODE OUT) mit einer NOR-Logik entsprechend der Logik, die zum ersten und zweiten Eingangsanschluß zugeführt wird,

wobei der zweite Eingangsanschluß versorgt wird mit dem Rücksetzsignal (RES);

einen ersten n-MOS-Transistor (N1) zum Verbinden der invertierten Logik des Modussetzanschlusses (I1) mit dem ersten Eingangsanschluß des NOR-Gates (101);

eine Verzögerungsschaltung (103) zum Ausgeben des verzögerten Signals (RESD) des Rücksetzsignals (RES), wobei das verzögerte Signal (RESD) den ersten n-MOS-Transistor (N1) gatet; und

einen zweiten Inverter (104) zum Ausgeben einer invertierten Logik des verzögerten Signals (RESD), um den zweiten n- MOS-Transistor (N2) zu gaten; und einem dritten Inverter (105) zum Ausgeben der invertierten Logik des Modussetzanschlusses (I1).

4. Eingangsschaltung nach Anspruch 3, wobei die Pull-Down-Vorrichtung (N3) einen dritten n-MOS- Transistor (N3) aufweist, der gegatet wird durch die inver tierte Logik des Steuersignals (MODE OUT), um den Modussetzanschluß mit Masse zu verbinden.