DE3855431T2

DE3855431T2 - Zwei moden treiberschaltung

Info

Publication number: DE3855431T2
Application number: DE3855431T
Authority: DE
Inventors: Steven Chan; Anthony Wong; Daniel Wong
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1987-10-14
Filing date: 1988-10-11
Publication date: 1996-11-21
Anticipated expiration: 2008-10-12
Also published as: DE3855431D1; EP0340282A4; EP0340282A1; JPH02501972A; WO1989003614A1; EP0340282B1; JP2796103B2

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf Treiberschaltungen zur Erzeugung von Ausgangssignalen einer integrierten Schaltung und insbesondere auf eine CMOS Treiberschaltung für integrierte Schaltungen, die in zwei Betriebsarten arbeiten kann.

HINTERGRUND DER ERFINDUNG

Die heutigen integrierten Schaltungen erfordern eine zunehmende Zahl von Leitungsverbindungen, mit denen die integrierte Schaltung mit der Außenwelt kommuniziert. Die integrierte Schaltung weist eine Anzahl von metallischen Anschlußflächen um die integrierten Schaltungschips herum auf; die Anschlußflächen sind mit der übrigen integrierten Schaltung verbunden. Bei der Verwendung ist der integrierte Schaltungschip durch ein Gehäuse geschützt, das eine Anzahl metallischer Verbindungen, üblicherweise Stifte, enthält, die die integrierte Schaltung mit der Außenwelt verbinden. Die Verbindungen oder Stifte sind mit den Anschlußflächen durch metallische Drähte verbunden.
Viele diese Verbindungen übertragen die in den integrierten Schaltungen erzeugten Signale zur Außenwelt. Diese Ausgabeverbindungen erfordern Treiber- oder Fufferschaltungen in der integrierten Schaltung. Diese Treiberschaltungen erzeugen die erforderlichen Spannungen und Ströme für diese Signale, damit diese sich richtig in der Außenwelt ausbreiten können.
Aus dem Dokument US-A-4 622 482 ist eine Treiberschaltung für eine Verbindung zwischen ersten und zweiten Referenzspannungsversorgungen bekannt, die erste und zweite MOS- Inverter zur Ansteuerung von ersten beziehungsweise zweiten Ausgangstransistoren umfaßt. Diodenverbundene MOS-Transistoren sind jeweils zwischen einem Versorgungsanschluß des ersten Inverters und der ersten Referenzspannung und zwischen einem Versorgungsanschluß des zweiten MOS-Inverters und der zweiten Referenzspannung angeordnet.
Im Herstellungsverfahren von integrierten Schaltungen tritt üblicherweise ein Schritt auf, in dem die einzelnen integrierten Schaltungen, die auf einem einzelnen halbleitenden Substrat, Wafer genannt, hergestellt wurden, getestet werden, um zu bestimmen, ob jede der integrierten Schaltungen korrekt funktioniert oder nicht, bevor die integrierten Schaltungen ihr Gehäuse erhalten. In diesem Schritt, der Wafersortierung, wird jede integrierte Schaltung durch eine Anzahl Meßfühler geprüft, die jeweils die Eingabe-/Ausgabeanschlußflächen der integrierten Schaltung kontaktieren. Die anderen Enden der Meßfühler sind mit einem Computer verbunden, der unter der Steuerung eines Prüfprogramms Prüfmustersignale an die inte grierte Schaltung sendet und die Antworten für eine Auswertung sammelt. Die korrekten Signalantworten legen fest, daß die integrierte Schaltung funktioniert.
Durch die große Zahl von Ausgabeverbindungen tritt jedoch ein Problem auf. Diese Treiberschaltungen erzeugen notwendigerweise große Mengen Stoßströme, da die Treiberschaltungen schnell zwischen einem logischen Zustand und einem anderen logischen Zustand hin und her schalten (von logisch 1 nach logisch 0 und umgekehrt). Das Problem bei der Wafersortierung besteht darin, daß die langen Verbindungsleitungen der Meßfühler zum Computer elektrische Signalreflektionen und andere Störungen erzeugen. Diese verfälschten Signale werden durch die großen durch die Treiberschaltungen erzeugten Stoßströme verstärkt, was bewirkt, daß der Prüfcomputer Werte falsch aufnimmt und die integrierte Schaltung während der überprüfung nicht korrekt analysiert.
Die vorliegende Erfindung ist auf eine Lösung oder wesentliche Milderung dieser Probleme gerichtet, indem sie eine Treiberschaltung angibt, die in zwei Betriebsarten arbeiten kann. In der ersten Betriebsart arbeitet die Treiberschaltung der vorliegenden Erfindung normal, das heißt, mit großen anfänglichen Stoßströmen und schnell wechselnden Spannungspegeln, um den Hochgeschwindigkeitsbetrieb der integrierten Schaltung aufrecht zu erhalten. In der zweiten Betriebsart verhält sich die Treibeschaltung wie ein schwacher Treiber, so daß während der Wafersortierung die Probleme, die durch große Stoßströme üblicher Treiberschaltungen verursacht wurden, wesentlich reduziert werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegenden Erfindung liefert eine Treiberschaltung, die ein Paar Ausgangstransistoren besitzt, die zwischen zwei Referenzspannungsversorgungen geschaltet sind. Die zwei MOS-Ausgangstransistoren sind seriell mit dem Ausgangsanschluß der Treiberschaltung zwischen die zwei Ausgangstransistoren geschaltet. Die zwei MOS-Ausgangstransistoren arbeiten in komplementärer Weise, so daß wenn ein Transistor ausgeschaltet ist, der andere Transistor eingeschaltet ist, so daß sich der Ausgangsanschluß des Treibers in dem einen oder dem anderen logischen Zustand befindet. Um die Ausgangstransistoren zu steuern, ist jeder Gate-Anschluß des MOS-Ausgangstransistors mit dem Ausgangsanschluß einer Inverterschaltung verbunden.
Die Ansteuerfähigkeit dieser Ausgangstransistoren wird durch die Größe der Spannung an den Gates der Ausgangstransistoren gesteuert. Der Eingangsanschluß jeder der Inverterschaltungen, die zwischen die beiden Referenzspannungsversorgungen geschaltet sind, ist mit dem Eingangsanschluß der Treiberschaltung verbunden. Jeder der Inverterschaltungen hat ein Paar Transistoren, die zwischen ihr und einer der Referenzspannungsversorgungen geschaltet sind. Der Gate-Anschluß eines der Transistoren ist in einer Diodenkonfiguration verbunden und der Gate-Anschluß des anderen Transistors ist mit einem Steueranschluß verbunden.
Wenn ein Signal am Steueranschluß den zweiten Transistor anschaltet, so weist die Inverterschaltung, mit der das Transistorpaar verbunden ist, einen vollen Strompfad zwischen den Referenzspannungsversorgungen auf. Folglich arbeitet der Inverter mit optimaler Ansteuerfähigkeit. Wenn das Signal am Steueranschluß den zweiten Transistor abschaltet, so führt der einzige Strompfad der Inverterschaltung zwischen ihr selbst und der Referenzspannungsversorgung durch den diodenverbundenen Transistor. Dies beeinflußt die Ausgangsspannung des Inverters und die Spannung am Gate-Anschluß des verbundenen Ausgangstransistors. Die Änderung der Gate-Anschlußspannung vermindert den Ausgangsstrom und die Ansteuerfähigkeit des Ausgangstransistors.
Die vorliegende Erfindung bietet auch eine Treiberschaltung, die in zwei Betriebsarten arbeiten kann, wie das vorstehend beschrieben wurde, und die auch in einen dritten Zustand übergehen kann, einen Zustand hoher Impedanz neben den Zuständen von logisch 1 und logisch 0.
Die vorliegende Erfindung liefert auch eine Treiberschaltung, die zur Steuerung der Anstiegsgeschwindigkeit automatisch verlangsamt wird. Dies wird erreicht, indem der Ausgangsanschluß der Treiberschaltung mit dem Steueranschluß einer automatischen Rückkoppelungssteuerung der Schaltgeschwindigkeit der Treiberschaltung verbunden wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A zeigt eine typische funktionelle Darstellung einer Treiberschaltung mit ihren Eingangs- und Ausgangsanschlüssen;
Fig. 1B zeigt eine funktionelle Darstellung der vorliegenden Erfindung mit einem zusätzlichen Steueranschluß;
Fig. 2 zeigt die Details der Treiberschaltung der vorliegenden Erfindung;
Fig. 3A zeigt eine der in den Treiberschaltungen verwendeten CMOS Inverterschaltungen;
Fig. 3B zeigt eine andere der CMOS Inverterschaltungen der Fig. 2;
Fig. 4 ist eine detaillierte Darstellung einer anderen Ausführungsform der vorliegenden Erfindung mit einer Treiberschaltung, die es gestattet, daß der Ausgangsanschluß in einen Zustand hoher Impedanz geht;
Fig. 5A zeigt die Details einer Ausführungsform der vorliegenden Erfindung mit einer Rückkoppelung für die Anstiegsgeschwindigkeitssteuerung der Treiberschaltung;
Fig. 5B zeigt den Betrieb der in Fig. 5A gezeigten Schaltung.
Es sei angemerkt, daß dieselben Bezugszahlen für dieselben Elemente in den verschiedenen Zeichnungen verwendet werden.

GENAUE BESCHREIBUNG DER ERFINDUNG

Fig. 1A zeigt funktionell eine Treiberschaltung 10, die einen Eingangsanschluß 12 und einen Ausgangsanschluß 13 hat. Die Treiberschaltung 10 puffert das Signal vom Eingangsanschluß 12 zum Ausgangsanschluß 13.
Fig. 1B zeigt funktionell die vorliegende Erfindung, eine Treiberschaltung 11, die die vorstehend beschriebenen Eingangs- und Ausgangsanschlüsse 12 und 13 aufweist. Zusätzlich besitzt die vorliegende Erfindung einen Steueranschluß 14, durch welchen die Betriebsart der Treiberschaltung 11 gesteuert wird. Die Treiberschaltung 11 kann entweder in einer hohen Treiberbetriebsart oder einer niedrigen Treiberbetriebsart betrieben werden. Wie vorher erklärt wurde, ist die niedrige Treiberbetriebsart nützlich für eine Verminderung des Betrags von Stoßströmen, um unerwünschte Anomalien zu verhindem, wenn es sich bei der betriebenen Schaltung um eine überwachte Schaltung handelt, wie bei einem überprüfen der integrierten Schaltung während eines Wafersortierens.
Fig. 2 zeigt die Details der vorliegenden Erfindung. Die Treiberschaltung hat zwei Ausgangstransistoren 31, 32, die seriell zwischen die beiden Referenzspannungsversorgungen bei VDD, üblicherweise +5 Volt, beziehungsweise Erde geschaltet sind. Der Transistor 31 ist ein MOS-Transistor mit einem P- Kanal, das heißt, ein PMCS-Transistor. Eines der beiden Source/Drain Gebiete des Transistors 31 ist mit der Referenzspannungsversorgung bei VDD verbunden. Das zweite Source/Drain Gebiet des Transistors 31 ist mit dem Ausgangsanschluß 13 der Treiberschaltung verbunden.
Der Transistor 32 ist andererseits ein MOS Transistor mit einem N-Kanal, das heißt, ein NMOS-Transistor. Eine seiner beiden Source/Drain Gebiete ist mit der Referenzspannung am Erdpotential verbunden, während das andere Gebiet mit dem Ausgangsanschluß 13 und dem zweiten Source/Drain Gebiet des Transistors 31 verbunden ist.
Die Gate-Anschlüsse der Transistoren 31, 32 sind jeweils mit den Inverterschaltungen 22, 25 verbunden. Die Eingangsanschlüsse der Inverterschaltungen 22, 25 sind mit dem Eingangsanschluß 12 verbunden. Im Betrieb erzeugt ein hohes Signal am Eingangsanschluß 12 durch die Inverterschaltung 22 ein niedriges Signal am Gate-Anschluß des PMOS-Transistors 31. In ähnlicher Weise plaziert der Inverter 25 ein niedriges Signal am Gate-Anschluß des NMOS-Transitors 32. Somit wird der PMOS-Transistor 31 angeschaltet und der NMOS-Transistor 32 abgeschaltet, so daß die Spannung am Ausgangsanschluß 13 hoch ist. Andererseits schaltet ein niedriges Signal am Eingangsanschluß 12 den PMOS-Transistor 31 ab und den NMOS-Transistor 32 an. Das Signal am Ausgangsanschluß 13 ist somit niedrig.
Jede der Inverterschaltungen 22, 25 besitzt mindestens ein Paar von Transistoren, die parallel zwischen ihnen selbst und einer der beiden Referenzspannungsversorgungen geschaltet sind. Das Paar von Transistoren veranschaulicht die vorliegende Erfindung, obgleich mehr als zwei Transistoren in der Treiberschaltung wirksamer arbeiten können, wie das untenstehend erläutert wird. Bei der Inverterschaltung 22 ist das parallele Transistorpaar 34, 35 zwischen den Inverter 22 und Erde geschaltet. Bei der Inverterschaltung 25 ist das Transistorpaar 36, 37 zwischen den Inverter und die Referenzspannungsversorgung bei VDD geschaltet.
Jedes Transistorpaar hat einen Transistor 34 (oder 36), dessen Gate-Anschluß mit dem Steueranschluß 14 verbunden ist und einen Transistor 35 (oder 37), der sich in einer diodenverbundenen Konfiguration befindet. Der Gate-Anschluß des PMOS-Transistors 36 ist mit dem Steueranschluß 14 durch einen Inverter 23 verbunden; der Gate-Anschluß des NMOS-Transistors 34 ist mit dem Steueranschluß 14 durch den Inverter 23 und einen zweiten Inverter 24 verbunden. Die Inverter 23, 24 invertieren oder halten den logischen Pegel des Steuersignais am Steueranschluß 14. Wenn das Signal am Steueranschluß 14 hoch ist, wird der NMOS-Transistor 34 angeschaltet; in ähnlicher Weise wird auch der PMOS-Transistor 36 durch den Inverter 23 angeschaltet. Dies gestattet es, daß der Strom durch die Inverterschaltungen 22, 25 unbehindert zwischen dem Ausgangsanschluß des Inverters 22 oder 25 und den VDD- oder Erd- Referenzspannungsversorgungen fließt. Der Inverter 22 ist effektiv mit Erde verbunden und der Inverter 25 ist ebenso effektiv mit VDD verbunden. Die Ausgangsspannung der beiden Inverter 22, 25 kann voll zwischen Erdpotential und VDD schwanken, abhängig vom Signalpegel am Eingangsanschluß 12. Wenn jedoch das Signal am Eingangsanschluß 14 niedrig ist, werden die Transistoren 34, 36 abgeschaltet und der Strom durch die Inverterschaltungen 22, 25 wird gezwungen, durch die diodenverbundenen Transistoren 35, 37 zu fließen. Die Transistoren 35, 37 sind viel kleiner als die Transistoren 34, 36. Insbesondere sind die Kanaibreiten der Transistoren 35, 37 viel kleiner als die Kanaibreiten der Transistoren 34, 36. Folglich wird die Ausgangsspannung der Inverter 22, beschränkt. Die Ausgangsspannung des Inverters 22 kann nur auf eine Spannung fallen, die ungefähr der Spannung VT einer Diode gegenüber Erde entspricht. In ähnlicher Weise kann die Ausgangsspannung der Inverterschaltung 25 nur auf eine Spannung VT unterhalb VDD ansteigen. VT hängt von den spezifischen Parametern des diodenverbundenen Transistors ab und bewegt sich üblicherweise zwischen 1,0 und 1,5 Volt. Es werden auch die Ströme durch die diodenverbundenen Transistoren 35, 37 vermindert.
Dadurch daß die Schwankung der Ausgangsspannungen der Inverter 22, 25, wie oben beschrieben, vermindert wurde, werden die Spannungen der Gate-Anschlüsse der Ausgangstransistoren 31, 32 auch vermindert. Durch die geringere Spannung an den Steueranschlüssen, um die Ausgangstransistoren 31, 32 anzuschalten, wird der Betrag des Ausgangsstroms durch den Ausgangsanschluß 13 vermindert, und die Ansteuerfähigkeit der Treiberschaltung vermindert.
Bei einer integrierten Schaltung kann der Steueranschluß 14 der in Fig. 2 gezeigten Treiberschaltungen mit einer einzigen Eingangsanschlußfläche verbunden sein. Auf diese Art kann ein Meßfühler auf dieser Anschlußfläche ein niedriges Signal an alle Steueranschlüsse 14 der Treiberschaltung geben, um diese Treiberschaltungen in eine niedrige Treiberbetriebsart zu bringen. Dies gestattet es, daß die überprüfung der integrierten Schaltung leichter vorgenommen werden kann, wie das vorstehend beschrieben wurde.
Die Figuren 3A und 3B zeigen jeweils im Detail die Inverter 22, 25 mit ihren Transistorpaaren 34, 35 und 36, 37. Fig. 3A zeigt den CMOS-Inverter 22, der durch eine gestrichelte Linie eingeschlossen ist und ein typisches Transistorpaar aufweist, einen PMOS-Transistor 60 und einen NMOS-Transistor 61. Die Gate-Anschlüsse beider Transistoren 60, 61 sind mit dem Eingangsanschluß 12 verbunden. Der Ausgangsanschluß des Inverters ist mit dem Drain-Gebiet des PMOS-Tran sistors 60 und dem Drain-Gebiet des NMOS-Transistors 61 verbunden. Dieser Ausgangsanschluß ist mit dem Gate-Anschluß des Ausgangstransistors 31 verbunden. Da der Inverter 22 den PMOS-Transistor 31 anschalten können muß, besitzt der Inverter 22 einen zusätzlichen NMOS-Transistor 61A, der parallel zum NMOS-Transistor 61 geschaltet ist. Diese parallele Kombination der Transistoren 61, 61A optimiert die Verzögerungscharakteristika durch den Inverter 22. Wenn die NMOS-Transistoren 61, 61A eingeschaltet werden, kann eine größere Menge von Strom durch den Ausgangsanschluß des Inverters 22 hindurchgezogen werden, um ein schnelleres Schalten zu erzielen. Die parallele Kombination gewährleistet es auch, daß, wenn der Ausgangsanschluß des Inverters 22 nach unten gegen Erdpotential gezogen wird, der Spannungsabfall zwischen dem Inverterausgangsanschluß und der Erdreferenzversorgung so klein wie möglich ist.
Ebenso hat neben dem Transistorpaar 34, 35 der Transistor 34 einen zweiten Transistor 34A. Dieser parallel geschaltete Transistor 34A funktioniert in der gleichen Art, wie der Transistor 61A im Inverter 22. Das heißt, die parallele Kombination der Transistoren 34, 34A optimiert die Verzögerungscharakteristika des Inverters 22. Wenn die Transistoren 34, 34A angeschaltet werden, kann ein größerer Strombetrag vom Inverter 22 hin zu Erde gezogen werden als mit einem einzelnen Transistor 34. Der Transistor 34A arbeitet auch mit dem Transistor 34 zusammen, um den kleinstmöglichen Spannungsabfall zwischen dem Inverter 22 und der Erdreferenzspannung zu gewährleisten. Somit optimiert der Transistor 34A den Betrieb und die Funktion des Transistors 34.
Die Fig. 3B zeigt detailliert den Inverter 25 und eine vorstehend beschriebene Änderung des Transistorpaars 36, 37. Der durch eine gestrichelte Linie eingeschlossene Inverter 25 besitzt das typische komplementäre Transistorpaar, einen NMOS-Transistor 70 und einen PMOS-Transistor 71. Die Gate-Anschlüsse der Transistoren 70, 71 sind mit dem Eingangsanschluß 12 verbunden. Die Drain-Gebiete des NMCS-Transistors 70 und des PMOS-Transistors 71 sind mit dem Ausgangsanschluß des Inverters 23 verbunden, der mit dem Gate-Anschluß des Ausgangstransistors 32 verbunden ist. Um zu gewährleisten, daß die Verzögerung durch den Inverter optimiert wird, besitzt der Inverter 25 einen zweiten PMOS-Transistor 71A, der parallel zum Transistor 71 geschaltet ist. Der parallele Transistor 71A hilft einen größeren Strombetrag von der VDD Referenzspannungsversorgung zum Ausgangsanschluß des Inverters 25 zu liefern, wenn die Transistoren 71, 71A eingeschaltet werden. Der Transistor 71A gewährleistet auch, daß der Ausgangsanschluß des Inverters 25 sich so dicht wie möglich an der VDD Referenzspannung befindet.
Weiterhin hat das oben beschriebene Transistorpaar 36, 37 einen dritten Transistor 36A, der parallel zum PMOS-Transistor 36 geschaltet ist. Der zusätzliche Transistor 36A gewährleistet es, daß der Schaltverzug durch den Inverter 25 in der gleichen Art, wie das für den Transistor 71A beschrieben wurde, optimiert wird.
Fig. 4 zeigt eine andere Ausführungsform der vorliegenden Erfindung, die es gestattet, daß die Treiberschaltung in einer hohen und einer niedrigen Treiberbetriebsart arbeitet, wie das vorstehend erwähnt wurde. Die Schaltung in Fig. 4 gestattet es auch, daß der Ausgangsanschluß 13 in einen dritten Zustand, einen Zustand hoher Impedanz, neben den logisch hohen und den logisch niedrigen Zuständen geht. Die Schaltung in Fig. 4 besitzt parallele Schalttransistoren 43, 45 zwischen dem Gate-Anschluß des PMOS-Ausgangstransistors 31 und dem Ausgangsanschluß der Inverterschaltung 22. Der Gate-Anschluß des Ausgangstransistors 31 ist auch mit einem PMOS- Klemmtransistor 41 verbunden, dessen eines Source/Drain Gebiet mit der Gate-Elektrode des Transistors 31 und dessen anderes Source/Drain Gebiet mit der Referenzspannungsversorgung bei VDD verbunden ist. Die Gate-Elektrode des Klemmtransistors 41 ist mit einem Ausgangsanschluß eines NOR-Gatters 27 mit zwei Eingangsanschlüssen 15, 16 verbunden.
In ähnlicher Weise sind Schalttransistoren 44, 46 parallel zwischen der Gate-Elektrode des NMOS-Ausgangstransistors 32 und dem Ausgangsanschluß der Inverterschaltung 25 geschaltet. Der Gate-Anschluß des Ausgangstransistors 32 ist auch mit einem NMCS-Klemmtransistor 42 verbunden, dessen eines Source/Drain Gebiet mit der Gate-Elektrode des Transistors 32 und dessen anderes Source/Drain Gebiet mit Erde verbunden ist. Die Gate-Elektrode des Klemmtransistors 42 ist mit dem Ausgangsanschluß des NOR-Gatters 27 durch eine Inverterschaltung 26 verbunden.
Wenn das Signal am Ausgangsanschluß des NOR-Gatters 27 niedrig ist, werden die NMOS-Schalttransistoren 45, 46 abgeschaltet. Die PMOS-Schalttransistoren 43, 44 werden auch durch den Inverter 26 abgeschaltet. Wenn die NMOS-Transistoren 45, 46 und die PMOS-Transistoren 43, 44 abgeschaltet sind, so sind die Gate-Anschlüsse der Ausgangstransistoren 31, 32 jeweils von den Ausgangsanschlüssen der Inverterschaltungen 22, 25 getrennt. Weiterhin schaltet das niedrige Signal am Ausgangsanschluß des NOR-Gatters 27 den Klemmtransistor 41 an. Der Gate-Anschluß des PMOS-Ausgangstransistors 31 wird effektiv auf eine hohe Spannung nahe VDD festgeklemmt und der Transistor 31 wird abgeschaltet. Das niedrige Signal wird durch den Inverter 26 auch auf ein hohes Signal invertiert, um den Klemmtransistor 42 einzuschalten. Somit wird der Gate-Anschluß des NMOS-Ausgangstransistor 32 anf die niedrige Spannung nahe Erdpotential festgeklemmt, um den Transistor 32 wirksam abzuschalten. Der Ausgangsanschluß 13 ist nun abgeschnitten; er befindet sich in einem Zustand hoher Impedanz.
Andererseits schaltet ein hohes Signal am Ausgangsanschluß des NOR-Gatters 27 die NMOS-Schalttransistoren 45, 46 an und es werden auch die PMOS-Schalttransistoren 43, 44 durch den Inverter 26 angeschaltet. Die zwei Klemmtransistoren 41, 42 werden zur gleichen Zeit abgeschaltet. Der Gate- Anschluß des PMOS-Ausgangstransistors 31 wird dann mit dem Ausgangsanschluß der Inverterschaltung 22 verbunden und der Gate-Anschluß des NMOS-Ausgangstransistors 32 wird mit dem Ausgangsanschluß der Inverterschaltung 25 verbunden. Die Treiberschaltung arbeitet nun wie vorstehend beschrieben.
Das NOR-Gatter 27 hat zwei Steueranschlüsse 15, 16, um den Zustand hoher Impedanz der Treiberschaltung herbeizuführen. Einer der Steueranschlüsse, beispielsweise Anschluß 15, kann verwendet werden, um den Impedanzzustand jeder Treiberschaltung einzeln zu steuern, während der andere Anschluß 16 mit einer Eingangsanschlußfläche auf der integrierten Schaltung verbunden sein kann. Diese Eingangsanschlußfläche ist mit ähnlichen Steueranschlüssen 16 der anderen Treiberschaltungen auf der integrierten Schaltung verbunden. Beim Wafersortieren gehen, wenn der Meßfühler dieser Eingangsanschlußfläche einen hohen Signalpegel aufweist, alle Treiberschaltungen, die mit der Anschlußfläche verbunden sind, in einen Zustand hoher Impedanz. Dies ist auch nützlich für das überprüfen der integrierten Schaltung, insbesondere der parametrischen Gleichstromprüfung der integrierten Schaltung.
In Fig. 5A liefert die vorliegende Erfindung eine Treiberschaltung, die eine Ausgangsanstiegsgeschwindigkeitsregelung aufweist. Statt des Transistorpaares 34, 36, das auf das Signal des Steueranschluß, wie in Fig. 2 gezeigt, anspricht, sind die Gate-Anschlüsse der Transistoren 34, 36 mit dem Ausgangsanschluß 13 durch zwei Inverter 28, 29 verbunden. Durch diese Rückkopplungsverbindung wird die Treiberschaltung immer verlangsamt. Wenn beispielsweise das Signal am Eingangsanschluß 12 auf ein hohes Signal ansteigt, bleibt das Signal am Gate-Anschluß des NMOS-Transistors niedrig. Der Transistor 34 bleibt ausgeschaltet. Der Strom durch die Inverterschaltung 22 ist durch die kleine Kanalbreite des diodenverbundenen Transistors 35 beschränkt.
Wenn die Spannung des Ausgangsanschlusses 13 die Schwellwertspannung des Inverters 29 erreicht, so ist die Spannung am Gate-Anschluß des Transistors 34 durch die Inverterschaltungen 28, 29 genügend hoch, um den Transistor 34 einzuschalten. Der volle Strom durch den Transistor 34 gestattet es, daß die Inverterschaltung 22 mit einer vollen Spannungsschwankung zwischen VDD und Erde arbeitet. Der Ausgangstransistor 31 wird schnell und vollständig eingeschaltet.
In ähnlicher Weise hält, wenn die Treiberschaltung von einem hohen logischen Pegel auf einen niedrigen logischen Pegel schaltet, die anfänglich hohe Spannung am Gate-Anschluß des PMOS-Transistors 36, die durch die beiden Inverterschaltungen 28, 29 übertragen wird, den Transistor 36 ausgeschal tet. Durch den niedrigen Stromfluß durch den diodenverbundenen Transistor 37 schaltet der Inverter 25 langsam, um den NMOS-Ausgangstransistor 32 anzuschalten. Wenn der Ausgangsanschluß 13 die Schwellwertspannung des Inverters 29 erreicht, wird der Transistor 36 eingeschaltet und der Inverter 25 arbeitet mit einer vollen Spannungsschwankung. Der Transistor 32 wird schnell und vollständig angeschaltet und das Signal am Ausgangsanschluß 13 ist niedrig.
Dieser Betrieb ist in Fig. 5B gezeigt, die Spannungsund Stromsignale über einer horizontalen Zeitachse zeigt. VIN ist das Eingangsspannungssignal am Eingangsanschluß 12; VOUT ist das Ausgangsspannungssignal am Ausgangsanschluß 13. IOUT ist der Strom durch den Ausgangsanschluß 13. Wie in Fig. 5B angegeben, kann der Strom IOUT positiv aus dem Anschluß 13 fließen und der Strom IOUT kann negativ in den Anschluß 13 fließen. Aus dem VOUT Signal kann man erkennen, wie jede ansteigende und abfallende Flanke der Spannung ein "Knie" aufweist, das den zunächst langsamen und dann schnellen Betrieb der Treiberschaltung zeigt.
Diese Rückkoppelungsverbindung verlangsamt die Schaltgeschwindigkeit der Treiberschaltung etwas. Diese Treiberschaltung mit einer verminderten Geschwindigkeit ist nützlich für das Vermeiden von hohen Stoßströmen durch die Ausgangstransistoren 31, 32, verursacht durch die Treiberschaltung, die mit voller Geschwindigkeit arbeitet. Diese Verminderung der Stoßströme vermeidet unerwünschtes Rauschen in den Schaltungen. Der Rückkopplungsaufbau der vorliegenden Erfindung vermindert jedoch nicht die Ansteuerfähigkeit der Treiberschaltung, da jeder der Ausgangstransistoren 31, 32 passend nach der Verzögerung beim Schalten vollständig angeschaltet wird.

Claims

1. Treiberschaltung mit einem Eingangsanschluß (12), einem Ausgangsanschluß (13) und ersten und zweiten Leistungsanschlüssen für die Verbindung mit ersten beziehungsweise zweiten Referenzspannungsversorgungen, wobei die Treiberschaltung folgendes umfaßt:

einen ersten MOS-Inverter (22), der einen Eingangs- und einen Ausgangsanschluß aufweist; und

erste (31) und zweite (32) MCS-Ausgangstransistoren, wobei jeder MCS-Ausgangstransistor (31, 32) ein Source-Gebiet, ein Drain-Gebiet und ein Gate aufweist;

erste (34) und zweite (35) MCS-Transistoren, die parallel zwischen einem der ersten und zweiten Leistungsanschlüsse und einem der ersten und zweiten Referenzspannungsversorgungen geschaltet sind, wobei die ersten (34) und zweiten (35) MCS-Transistoren jeweils vorbestimmte Kanalbreiten, ein Drain-Gebiet, ein Source-Gebiet und ein Gate aufweisen, wobei das Gate des ersten MCS-Transistors (34) mit einem dritten Anschluß (14) der Treiberschaltung verbunden ist und das Gate des zweiten MCS-Transistors (35) entweder mit seinem Source- Gebiet oder seinem Drain-Gebiet verbunden ist, so daß der zweite MOS-Transistor (35) für einen Diodenbetrieb ausgelegt ist, wobei die vorbestimmte Kanaibreite des zweiten MOS-Tran sistors (35) kleiner ist als die vorbestimmte Kanalbreite des ersten MCS-Transistors (34);

einen zweiten MOS-Inverter (25) mit einem Eingangs- und einem Ausgangsanschluß; und

dritte (36) und vierte (37) MCS-Transistoren, die parallel zwischen einem der ersten und zweiten Leistungsanschlüsse und einem der ersten und zweiten Referenzspannungsversorgungen geschaltet sind, wobei die dritten (36) und vierten (37) MCS-Transistoren jeder eine vorbestimmte Kanalbreite, ein Drain-Gebiet, ein Source-Gebiet und ein Gate aufweisen, wobei das Gate des dritten MCS-Transistors (36) mit dem dritten Anschluß (14) und das Gate des vierten MCS-Transistors (37) entweder mit dessen Source-Gebiet oder dessen Drain-Gebiet verbunden ist, so daß der vierte MOS-Transistor (37) für einen Diodenbetrieb ausgelegt ist, wobei die vorbestimmte Kanalbreite des vierten MCS-Transistors (37) kleiner ist als die vorbestimmte Kanalbreite des dritten MCS-Transistors (36);

wobei die Eingangsanschlüsse des ersten (22) und zweiten (25) MCS-Inverters mit dem Treiberschaltungseingangsanschluß (12) verbunden sind, der Ausgangsanschluß des ersten MCS-Inverters (22) mit dem Gate des ersten MCS-Ausgangstransistors (31) verbunden ist, der Ausgangsanschluß des zweiten MCS-Inverters (25) mit dem Gate des zweiten MCS-Ausgangstransistors (32) verbunden ist;

wobei der Treiberschaltungsbetrieb verlangsamt wird, wenn ein Signal am dritten Anschluß (14) die ersten (34) und dritten (36) MCS-Transistoren abschaltet.

2. Treiberschaltung nach Anspruch 1, wobei der erste MCS- Inverter (22) eine CMCS-Inverterschaltung ist.

3. Treiberschaltung nach Anspruch 2, wobei sich die erste Referenzspannungsversorgung auf einer höheren Spannung befindet als die zweite Referenzspannungsversorgung und die ersten (34) und zweiten (35) MCS-Transistoren zwischen der ersten Referenzspannungsversorgung und dem zweiten Leistungsanschluß geschaltet sind.

4. Treiberschaltung nach Anspruch 3, wobei die ersten (34) und zweiten (35) MCS-Transistoren PMCS-Transistoren sind.

5. Treiberschaltung nach Anspruch 2, wobei sich die erste Referenzspannungsversorgung auf einer höheren Spannung befindet als die zweite Referenzspannungsversorgung und die ersten (34) und zweiten (35) MCS-Transistoren zwischen der zweiten Referenzspannungsversorgung und dem zweiten Leistungsanschluß geschaltet sind.

6. Treiberschaltung nach Anspruch 5, wobei die ersten (34) und zweiten (35) MCS-Transistoren NMCS-Transistoren sind.

7. Treiberschaltung nach Anspruch 1, weiterhin einen fünften MCS-Transistor (34A) enthaltend, der parallel zum ersten MCS-Transistor (34) geschaltet ist.

8. Treiberschaltung nach Anspruch 1, wobei entweder das Source-Gebiet oder das Drain-Gebiet des ersten MCS-Ausgangstransistors (31) mit dem ersten Leistungsanschluß verbunden ist, das andere der Source- oder Drain-Gebiete des ersten MCS-Ausgangstransistors (31) mit dem Treiberschaltungsaus gangsanschluß (13) und mit dem Source-Gebiet oder dem Drain- Gebiet des zweiten MCS-Ausgangstransistors (32) verbunden ist, wobei das andere der Source- oder Drain-Gebiete des zweiten MCS-Ausgangstransistors (32) mit dem zweiten Leistungsanschluß verbunden ist.

9. Eine Vielzahl von auf einer integrierten Schaltung angebrachten Treiberschaltungen wie in Anspruch 8, wobei die dritten Anschlüsse (14) der Treiberschaltungen mit einer Eingangsanschlußfläche verbunden sind, wobei der Betrieb aller dieser Treiberschaltungen durch ein Signal auf dieser Eingangsanschlußfläche verlangsamt wird.

10. Treiberschaltung nach Anspruch 8, wobei sich die erste Referenzspannungsversorgung auf einer höheren Spannung befindet als die zweite Referenzspannungsversorgung;

wobei die ersten (34) und zweiten (35) MCS-Transistoren des ersten MCS-Inverters (22) parallel zwischen der ersten Referenzspannungsversorgung und dem ersten Leistungsanschluß geschaltet sind; die Kanalgebiete der ersten (34) und zweiten (35) MCS-Transistoren von einem ersten Polaritätstyp sind; und

wobei die dritten (36) und vierten (37) MCS-Transistoren des zweiten MCS-Inverters (25) parallel zwischen der zweiten Referenzspannungsversorgung und dem Leistungsanschluß geschaltet sind; die Kanalgebiete der dritten (36) und vierten (37) MCS-Transistoren von einem zweiten Polaritätstyp sind.

11. Treiberschaltung nach Anspruch 8, weiterhin enthaltend einen fünften MCS-Transistor (36A), der parallel zum dritten MCS-Transistor (36) geschaltet ist.

12. Treiberschaltung nach Anspruch 8, weiterhin enthaltend einen fünften MCS-Transistor (34A), der parallel zum ersten MCS-Transistor (34) geschaltet ist; und

einen sechsten MCS-Transistor (36A), der parallel zum dritten MCS-Transistor (36) geschaltet ist.

13. Treiberschaltung nach Anspruch 8, wobei die ersten (34) und zweiten (35) MCS-Transistoren des ersten MCS-Inverters (22) NMCS-Transistoren und die dritten (36) und vierten (37) MCS-Transistoren des zweiten MCS-Inverters (25) PMCS-Transistoren sind.

14. Treiberschaltung nach Anspruch 8, wobei der dritte Anschluß (14) mit dem Ausgangsanschluß (13) verbunden ist;

wobei die Treiberschaltung teilweise durch einen Feedbackvorgang vom Ausgangsanschluß (13) zum ersten MCS-Transistor (34) verlangsamt wird.

15. Treiberschaltung nach Anspruch 8, weiterhin enthaltend: einen vierten Eingangsanschluß;

eine erste Schaltvorrichtung mit einem Steueranschluß, die mit dem vierten Eingangsanschluß verbunden ist, wobei die erste Schaltvorrichtung jeweils zwischen jeden der Ausgangsanschlüsse der MCS-Inverter (22, 25) und dem Gate des MCS- Ausgangstransistors (31, 32) geschaltet ist, für das Abtrennen der Ausgangsanschlüsse des MCS-Inverters (22, 25) vom Gate nachdem ein Signal an den ersten Schaltvorrichtungssteueranschluß gelegt wurde;

eine zweite Schaltvorrichtung mit einem Steueranschluß zur Verbindung jedes der Gates der MCS-Ausgangstransistoren (31, 32) mit jeweils einer der Referenzspannungsversorgungen, nachdem ein Signal an den zweiten Schaltvorrichtungssteueranschluß gelegt wurde, wobei der zweite Schaltvorrichtungssteueranschluß mit dem vierten Eingangsanschluß verbunden ist;

wobei die Treiberschaltung in einen Zustand hoher Impedanz versetzt wird, nachdem ein Signal auf dem vierten Eingangsanschluß empfangen wurde.

16. Integrierte Schaltung mit mindestens einer Eingangsanschlußfläche und einer Vielzahl von Treibeschaltungen wie in Anspruch 15, wobei jeder vierte Eingangsanschluß der Treiberschaltungen mit den Eingangsanschlußflächen verbunden ist;

wobei ein Signal an diesem Eingangsanschluß alle diese Treiberschaltungen in einen Zustand hoher Impedanz versetzt.

17. Treiberschaltung nach Anspruch 15, wobei die erste Schaltvorrichtung ein Paar MCS-Transistoren (43, 45) entgegengesetzter Polarität umfaßt, wobei jeder MCS-Transistor (43, 45) ein Source-Gebiet und ein Drain-Gebiet aufweist, wobei entweder das Source-Gebiet oder das Drain-Gebiet mit dem Ausgangsanschluß des MCS-Inverters (22) verbunden ist und das andere der Source- und Drain-Gebiete mit dem Gate des MCS- Ausgangstransistors (31) verbunden ist, und ein Gate mit dem vierten Eingangsanschluß verbunden ist.

18. Treiberschaltung nach Anspruch 15, wobei die zweite Schaltvorrichtung einen MCS-Transistor (41) umfaßt, der ein Source-Gebiet und ein Drain-Gebiet aufweist, wobei eines der Source- oder Drain-Gebiete mit der Referenzspannungsversorgung und das andere der Source- oder Drain-Gebiete mit dem Gate des MCS-Ausgangstransistors (31) verbunden ist, und ein Gate mit dem vierten Eingangsanschluß verbunden ist.

19. Treiberschaltung nach Anspruch 15, weiterhin enthaltend ein logisches Gatter (27), das mindestens zwei Eingangsanschlüsse (15, 16) und einen Ausgangsanschluß, der mit dem vierten Eingangsanschluß verbunden ist, aufweist.

20. Integrierte Schaltung mit mindestens einer Eingangsanschlußfläche und einer Vielzahl von Treiberschaltungen, wie in Anspruch 17, wobei einer der zwei Eingangsanschlüsse mit der Eingangsanschlußfläche verbunden ist;

wobei ein Signal an dieser Eingangsanschlußfläche alle diese Treiberschaltungen in einen Zustand hoher Impedanz versetzt.