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Die Erfindung betrifft eine
Spannungspegel-Verschiebungsschaltung und insbesondere eine hohe
Spannungspegel-Verschiebungsschaltung, die zur Steuerung der Schreiboperation
von Daten auf eine nichtflüchtige Speichervorrichtung mit
einer Hochvoltspannung mittels eines Logiksignals mit niedriger
Amplitude notwendig ist.
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Wie in Fig. 14A der beigefügten Zeichnungen gezeigt,
weist eine nichtflüchtige Speichervorrichtung normalerweise
auf: eine Speicherzellenmatrix 81, einen Zeilendecodierer (X-
Decodierer) 82 und einen Spaltendecodierer (Y-Decodierer) 83
zum Wählen einer spezifischen Speicherzelle in der
Speicherzellenmatrix 81 entsprechend einer von außen zugeführten
Adresse, einen Leseverstärker 84 zum Auslesen von Daten, die
in der gewählten Speicherzelle gespeichert sind, und eine
Schreibschaltung 85 zum Schreiben von Daten in die gewählte
Speicherzelle. Eine Stromquellenspannung VDD (z. B. 5 V) und
eine hohe Spannung Vpp (z. B. 12 V), die zum Schreiben der
Daten notwendig sind, werden an den X-Decodierer 82, den Y-
Decodierer 83 und die Schreibschaltung 85 angelegt.
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Fig. 14B stellt ein Schaltbild einer Speicherzelle der
Speicherzellenmatrix 81 in Fig. 14A dar. VG = Vpp und VD = Vpp
werden angelegt, wenn sie ausgewählt ist, um "1" in der
gewählten Speicherzelle zu speichern, und VG = Vpp und VD = 0 V
werden angelegt, wenn sie ausgewählt ist, um "0" zu speichern.
Wenn dagegen eine Zelle nicht zum Speichern von Daten
ausgewählt ist, wird VG = 0 V an die nicht ausgewählte
Speicherzelle angelegt.
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Zum Schreiben der Daten in die nichtflüchtige
Speichervorrichtung muß also die hohe Spannung, die an die
Speicherzellen der Vorrichtung angelegt wird, durch Adressen und zu
schreibende Daten gesteuert werden, die eine Amplitude haben,
die zwischen VDD und GND (Massepotential) verschiebbar ist.
Eine Pegelverschiebungsschaltung wird verwendet, um die hohe
Spannung mittels eines Signals mit einer Amplitude zu steuern,
die zwischen VDD und GND verschiebbar ist.
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Die offengelegte japanische Patentschrift Heisei
4-277 920 offenbart eine Hochspannungs(Hohe Spannungs)pegel-
Verschiebungsschaltung, wie in Fig. 8A gezeigt, mit einer
Reihenschaltung, die dadurch entsteht, daß ein niederohmiger
Widerstand R31, der als Lastbauelement L31 arbeitet, und ein N-
Kanal-MOS-Transistor N31 mit einem Gate, an das ein
Eingangssignal IN3 angelegt wird, zwischen einem Hochspannungs-
Versorgungsanschluß Vpp (nachstehend einfach als Vpp
bezeichnet) und einem Masseanschluß GND (nachstehend einfach als GND
bezeichnet) in Reihe geschaltet sind, und einer weiteren
Reihenschaltung, die dadurch entsteht, daß ein P-Kanal-MOS-
Transistor P32, dessen Gate mit einer Verbindungsstelle K
zwischen einem Widerstand R31 und einem N-Kanal-MOS-Transistor
N32 verbunden ist, und ein N-Kanal-MOS-Transistor mit einem
Gate, an das ein Inversionssignal angelegt wird, das durch
Invertierung des Eingangssignals IN3 mittels eines Inverters
I31 gewonnen wird, auch zwischen Vpp und GND in Reihe
geschaltet sind. Somit wird ein Ausgangssignal OUT31 von einer
Verbindungsstelle zwischen dem P-Kanal-MOS-Transistor P32 und dem
N-Kanal-MOS-Transistor N32 abgegeben.
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Die oben zitierte, bekannte
Hochspannungspegel-Verschiebungsschaltung arbeitet so, wie nachstehend mit Bezug auf
Fig. 8B beschrieben. Wenn das Eingangsignal IN3 auf "L" (oder
Massepotentialpegel, nachstehend einfach als "L" bezeichnet)
ist, ist der N-Kanal-MOS-Transistor N31 ausgeschaltet, und das
Potential der Verbindungsstelle K ist auf "HH" (oder Vpp-
Potentialpegel, nachstehend einfach als "HH" bezeichnet)
angehoben. Da das Gate-Potential auf "HH" ist, ist der P-Kanal-
MOS-Transistor P32 ausgeschaltet, und das invertierte
Eingangssignal ist auf "H" (oder VDD-Potentialpegel,
nachstehend einfach als "H" bezeichnet), der N-Kanal-MOS-Transistor
N32 wird eingeschaltet, um das Ausgangssignal OUT31 auf "L" zu
bringen.
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Wenn dagegen das Eingangssignal IN3 auf "H" ist, wird
der N-Kanal-MOS-Transistor N31 eingeschaltet, und wenn der
Durchlaßwiderstand des N-Kanal-MOS-Transistors N31 viel
kleiner ist als der Ohmsche Widerstand des Widerstands R31, geht
deshalb die Verbindungsstelle K auf "L". Da das Gate-Potential
auf "L" ist, wird außerdem der P-Kanal-MOS-Transistor P32
eingeschaltet, und da das Eingangsinversionssignal auf "L"
ist, wird der N-Kanal-MOS-Transistor N 32 ausgeschaltet,
während das Ausgangssignal OUT31 auf "HH" geht.
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Wie oben beschrieben, kann mit einer bekannten
Hochspannungspegel-Verschiebungsschaltung, wie in Fig. 8A
dargestellt, ein Ausgangssignal OUT31 entweder mit "L" oder mit
"HH" erzeugt werden, indem die hohe Spannung mit einem
Eingangssignal IN3 mit einer Amplitude gesteuert wird, die
zwischen VDD und GND verschiebbar ist.
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Da der Ohmsche Widerstand des Widerstands R31
hinreichend höher ist als der Durchlaßwiderstand des N-Kanal-MOS-
Transistors N31, wie oben beschrieben, hat außerdem die
Verbindungsstelle K einen hohen Ausgangswiderstand. Wenn kein
hoher Ausgangswiderstand erforderlich ist, können
Ausgangssignale von der Verbindungsstelle K abgegeben werden, so daß der P-
Kanal-MOS-Transistor P32, der N-Kanal-MOS-Transistor N32 und
der Inverter I31 weggelassen werden können.
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Die hohe Spannung Vpp wird jedoch an den N-Kanal-MOS-
Transistor N31 angelegt, wenn die Verbindungsstelle K auf "HH"
ist, und an den Widerstand R31 angelegt, wenn die
Verbindungsstelle K auf "L" ist. Dagegen wird die hohe Spannung Vpp an
den P-Kanal-MOS-Transistor P32 angelegt, wenn das
Ausgangssignal OUT31 auf "L" ist, und an den N-Kanal-MOS-Transistor N32
angelegt, wenn das Ausgangssignal OUT31 auf "HH" ist. Der
Widerstand R31, die N-Kanal-MOS-Transistoren N31 und N32 und
der P-Kanal-MOS-Transistor P32 müssen so ausgelegt sein, daß
sie einer Spannung in der Höhe von Vpp standhalten, und
erfordern normalerweise eine Anzahl von zusätzlichen
Herstellungsschritten, die bewirken, daß sie einer solchen
hohen Spannung standhalten können, was den
Gesamtherstellungsprozeß ziemlich kompliziert und somit
kostenaufwendig macht.
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Die japanische offengelegte Patentschrift Heisei 4-
277 920 offenbart eine weitere
Hochspannungspegel-Verschiebungsschaltung, wie in Fig. 9A gezeigt, die aufweist: eine
Reihenschaltung, die dadurch entsteht, daß ein P-Kanal-MOS-
Transistor P41 und ein N-Kanal-MOS-Transistor N41 mit einem
Gate, an das ein Eingangssignal angelegt wird, zwischen
Vpp und GND in Reihe geschaltet sind, eine weitere
Reihenschaltung, die dadurch entsteht, daß ein P-Kanal-MOS-
Transistor P42 und ein N-Kanal-MOS-Transistor N41 mit einem
Gate, an das ein Inversionssignal IN4, das durch Invertieren
des Eingangssignals IN4 mittels eines Inverters I41 gewönnen
wird, auch zwischen Vpp und GND angelegt wird, in Reihe
geschaltet sind, und eine Reihenschaltung, die dadurch entsteht,
daß ein P-Kanal-MOS-Transistor P34 und ein N-Kanal-MOS-
Transistor mit einem Gate, an das ein Eingangssignal IN4
angelegt wird, zwischen Vpp und GND in Reihe geschaltet sind.
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In dieser Anordnung sind das Gate des P-Kanal-MOS-
Transistors P41 und das des P-Kanal-MOS-Transistors P43 mit
einer Verbindungsstelle M zwischen dem P-Kanal-MOS-Transistor
42 und dem N-Kanal-MOS-Transistor N42 verbunden, während das
Gate des P-Kanal-MOS-Transistors P42 mit einer
Verbindungsstelle L zwischen dem P-Kanal-MOS-Transistor P41 und dem N-
Kanal-MOS-Transistor N41 verbunden ist. Daher wird ein
Ausgangsinversionssignal von einer Verbindungsstelle
zwischen dem P-Kanal-MOS-Transistor P43 und dem N-Kanal-MOS-
Transistor N43 abgegeben.
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Als nächstes wird eine Betriebsablauf der oben
zitierten, bekannten Spannungspegel-Verschiebungsschaltung mit Bezug
auf Fig. 9B beschrieben. Wenn das Eingangssignal IN4 auf "L"
ist, sind die N-Kanal-MOS-Transistoren N41 und N43
ausgeschaltet, und das Potential des Eingangsinversionssignals geht
auf "H", so daß der N-Kanal-MOS-Transistor N42 eingeschaltet
wird, um die Verbindungsstelle M auf "L" herunterzuziehen,
während die P-Kanal-MOS-Transistoren P41 und P43 eingeschaltet
werden, um die Verbindungsstelle "L" auf "HH" hochzuziehen, so
daß der P-Kanal-MOS-Transistor P42 ausgeschaltet wird und das
Ausgangsinversionssignal auf "HH" geht.
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Wenn dagegen das Eingangssignal IN4 auf "H" ist, werden
die N-Kanal-MOS-Transistoren N41 und N43 eingeschaltet, und
das Potential des Eingangsinversionssignal geht auf "L",
so daß der N-Kanal-MOS-Transistor N42 ausgeschaltet wird, um
die Verbindungsstelle L herunterzuziehen und das
Ausgangssignal OUT41 auf "L" zu setzen, während der P-Kanal-MOS-
Transistor P42 eingeschaltet wird, um die Verbindungsstelle M
auf "HH" hochzuziehen, so daß die P-Kanal-MOS-Transistoren P41
und P43 ausgeschaltet werden.
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Wie oben beschrieben, kann mit einer bekannten Ho
chspannungspegel-Verschiebungsschaltung, wie in Fig. 9A
dargestellt, ein Ausgangsinversionssignal entweder mit "L"
oder mit "HH" erzeugt werden, indem die hohe Spannung mittels
eines Eingangssignals IN4 mit einer Amplitude gesteuert wird,
die zwischen Vpp und GND verschiebbar ist. Da der P-Kanal-MCS-
Transistor P41 und der N-Kanal-MOS-Transistor N41, der P-
Kanal-MOS-Transistor P42 und der N-Kanal-MOS-Transistor N42
und der P-Kanal-MOS-Transistor P43 und der N-Kanal-MCS-
Transistor N43 komplementär ein- und ausgeschaltet werden,
fließt außerdem kein Strom durch die Schaltung, und die
Schaltung arbeitet mit einer niedrigen Leistungsaufnahmerate.
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Da das Potential der Verbindungsstellen L und M, das
von den P-Kanal-MOS-Transistoren P41 und P42 hochgezogen wird,
von den N-Kanal-MOS-Transistoren N41 und N42 heruntergezogen
werden muß, muß dazu außerdem der Durchlaßwiderstand des P-
Kanal-MOS-Transistors P41 auf einen Pege l gesetzt werden, der
viel größer ist als der Durchlaßwiderstand des N-Kanal-MOS-
Transistors N41, und der Durchlaßwiderstand des P-Kanal-MOS-
Transistors P42 muß auf einen Pegel gesetzt werden, der viel
größer ist als der Durchlaßwiderstand des N-Kanal-MOS-
Transistors N42. Folglich sind die Ausgangswiderstände der
Verbindungsstellen L und M hoch, aber wenn eine niedrige
Ausgangsimpedanz nicht erforderlich ist, können Ausgangssignale
von den Verbindungsstellen L und M abgegeben werden, so daß
der P-Kanal-MOS-Transistor P43 und der N-Kanal-MOS-Transistor
N43 weggelassen werden können.
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Bei dieser Anordnung wiederum wird jedoch die hohe
Spannung Vpp zwischen den Drain und die Source des N-Kanal-
MOS-Transistors N41 und auch des N-Kanal-MOS-Transistors N42
angelegt, wenn die Verbindungsstellen L und M auf "HH" sind,
oder aber zwischen den Drain und die Source des P-Kanal-MOS-
Transistors P41 und auch des P-Kanal-MOS-Transistors P42, wenn
die Verbindungsstellen L und M auf "L" sind. Dagegen wird die
hohe Spannung Vpp zwischen den Drain und die Source des N-
Kanal-MOS-Transistors P43 angelegt, wenn das
Ausgangsinversionssignal auf "HH" ist, und zwischen den Drain und die
Source des P-Kanal-MOS-Transistors P43, wenn das
Ausgangssignal OUT31 auf "L" ist. Die P-Kanal-MOS-Transistoren P41, P42
und P43 und die N-Kanal-MOS-Transistoren N41, N42 und N43
müssen also so ausgelegt sein, daß sie einer Spannung in der Höhe
von Vpp standhalten, und erfordern normalerweise eine Anzahl
von zusätzlichen Herstellungsschritten, damit sie einer solch
hohen Spannung standhalten können, was den
Gesamtherstellungsprozeß ziemlich kompliziert und somit teuer macht.
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Um mit diesem Problem fertig zu werden, schlägt die
offengelegte japanische Patentschrift Showa 62-149 218 eine
Spannungspegel-Verschiebungsschaltung ohne MOS-Transistor vor,
der einer hohen Spannung des in Betracht kommenden Pegels
standhalten kann. Fig. 10A zeigt ein Schaltbild der
vorgeschlagenen Spannungspegel-Verschiebungsschaltung. Sie weist
auf: eine Reihenschaltung, die dadurch entsteht, daß ein P-
Kanal-MOS-Transistor P51 mit einem Gate, an das ein
Eingangssignal I5 angelegt wird, ein P-Kanal-MOS-Transistor P52 und
ein N-Kanal-MOS-Transistor N52 mit entsprechenden Gates, an
die die Spannungen Vpp und VMN angelegt werden, die Vpp/2
nahekommen, und ein N-Kanal-MOS-Transistor N51 mit einem Gate,
an das ein Eingangssignal IN5 angelegt wird, in Reihe
geschaltet sind, wobei die Substratelektrode des. P-Kanal-MOS-
Transistors P52 mit Vpp und die Substratelektrode des N-Kanal-
MOS-Transistors N52 mit GND verbunden ist, so daß ein
Ausgangsinversionssignal von der Verbindungsstelle zwischen
dem P-Kanal-MOS-Transistor P52 und dem N-Kanal-MOS-Transistor
N52 abgegeben wird.
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Der Betriebsablauf der Schaltung wird nachstehend mit
Bezug auf Fig. 10B beschrieben. Wenn das Eingangssignal IN5
auf "L" ist, wird der P-Kanal-MOS-Transistor P51 zunächst eingeschaltet,
um die Verbindungsstelle N zwischen den P-Kanal-
MOS-Transistoren P51 und P52 auf "HH" anzuheben, und
gleichzeitig wird der N-Kanal-MOS-Transistor N51 ausgeschaltet.
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Da die Verbindungsstelle N auf "HH" ist, wird der P-
Kanal-MOS-Transistor P52 auch eingeschaltet um das
Ausgangsinversionssignal auf "HH" anzuheben, wenn (Vpp) >
(VMN + VTP ), so daß die Verbindungsstelle 0 zwischen den N-
Kanal-MOS-Transistoren N51 und N52 durch den N-Kanal-MOS-
Transistor N52 auf (VMN-VTN) hochgezogen wird, um sie in einen
stabilen Zustand zu versetzen.
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VTP bezeichnet die Schwellspannung des P-Kanal-MOS-
Transistors P52, es bezeichnet jedoch nachstehend auch
allgemein die Schwellspannung eines P-Kanal-MOS-Transistors. Ebenso
bezeichnet VTN die Schwellspannung eines N-Kanal-MOS-
Transistors N52 und bezeichnet nachstehend auch allgemein die
Schwellspannung eines N-Kanal-MOS-Transistors.
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Wenn dagegen das Eingangssignal IN5 auf "HH" ist, wird
N-Kanal-MOS-Transistor N51 eingeschaltet, um die
Verbindungsstelle 0 auf "L" zu bringen, und gleichzeitig wird der P-
Kanal-MOS-Transistor P51 ausgeschaltet. Da die
Verbindungsstelle 0 auf "L" ist, wird der N-Kanal-MOS-Transistor N52 auch
eingeschaltet, so daß das Ausgangsinversionssignal auf
"L" herabgesetzt wird und die Verbindungsstelle N durch den P-
Kanal-MOS-Transistor P52 auf (VMP + VT P) heruntergezogen wird,
um sie in einen stabilen Zustand zu versetzen.
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Auch wenn das Eingangssignal IN5 auf "H" ist, wie durch
eine gestrichelte Linie angezeigt, würde es scheinen, daß die
Schaltung genauso arbeitet, als wenn das Eingangssignal IN auf
"HH" wäre, solange der Durchlaßwiderstand des P-Kanal-MOS-
Transistors P51 viel größer ist als der Durchlaßwiderstand des
N-Kanal-MOS-Transistors N51 + der Durchlaßwiderstand des N-
Kanal-MOS-Transistors N52, außer wenn der P-Kanal-MOS-
Transistor P51 konstant eingeschaltet bleibt.
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Wenn das Ausgangsinversionssignal auf "HH" ist,
dann muß, da eine Spannung gleich (Vpp - VMN + VTN) zwischen den
Drain und die Source des N-Kanal-MOS-Transistors N52 angelegt
wird, während eine Spannung gleich (VMN - VTN) zwischen den
Drain und die Source des N-Kanal-MOS-Transistors angelegt
wird, keine hohe Spannung angelegt werden, wenn VMN auf einen
Wert nahe Vpp/2 gesetzt ist, so daß die N-Kanal-MOS-
Transistoren N51 und N52 nicht so ausgelegt sein müssen, daß
sie einer hohen Spannung standhalten, solange der N-Kanal-MOS-
Transistor N52 mindestens der Vpp zwischen dem Drain und dem
Substrat standhalten kann.
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Wenn das Ausgangsinversionssignal auf "L" ist,
dann muß, da eine Spannung gleich (VMP + VTP ) und eine
Spannung gleich (Vpp - VMP - VTM ) zwischen den Drain und die Source
des P-Kanal-MOS-Transistors P52 bzw. zwischen den Drain und
die Source des P-Kanal-MOS-Transistors P51 angelegt wird,
keine hohe Spannung angelegt werden, wenn VMP auf einen Wert nahe
Vpp/2 gesetzt ist, so daß die P-Kanal-MOS-Transistoren P51 und
P52 nicht so ausgelegt sein müssen, daß sie einer hohen
Spannung standhalten, solange der Drain des P-Kanal-MOS-
Transistors P52 zumindest der Vpp standhalten kann.
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Fig. 13 zeigt eine Schaltung zur Erzeugung von VMP und
VMN, die die Widerstände R71 und R72 aufweist, die zwischen
Vpp und GND in Reihe geschaltet sind, so daß VMP und VMN von
einer Verbindungsstelle zwischen den Widerständen R71 und R72
abgegeben werden kann. Der Wert von VMP und VMN kann
folgendermaßen gegeben sein.
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VMP = VMN = R71/(R71 + R72) (1)
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Obwohl in der oben genannten Schaltung VMP = VMN gilt,
ist erkennbar, daß eine ähnliche Wirkung erreicht werden kann,
wenn VMP ≠ VMN, solange diese Werte nahe Vpp/2 sind.
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Wie oben beschrieben, kann bei der
Hochvoltspannungsschaltung in Fig. 1CA die hohe Spannung des in Betracht
kommenden Pegels mittels eines Eingangssignals IN5 mit einer
Amplitude gesteuert werden, die zwischen VDD und GDN
verschiebbar ist, ohne MOS-Transistoren zu verwenden, die der
Hochspannung standhalten können, um eine
Spannungspegel-Verschiebungsschaltung zu realisieren, die ein
Ausgangsinversionssignal mit "L" und "HH" realisieren kann.
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Die offengelegte japanische Patentschrift Showa 62-
149 218 schlägt eine weitere
Spannungspegel-Verschiebungsschaltung ohne MOS-Transistoren vor, die einer hohen Spannung
standhalten können. Fig. 11A zeigt ein Schaltbild der vorgeschlagenen
Spannungspegel-Verschiebungsschaltung. Sie weist
auf: eine Reihenschaltung, die dadurch entsteht, daß ein P-
Kanal-MOS-Transistor P61, ein P-Kanal-MOS-Transistor P62 und
ein N-Kanal-MOS-Transistor N62 mit entsprechenden Gates, an
die die Spannungen VPM und VMN angelegt werden, die nahe Vpp/2
sind, und ein N-Kanal-MOS-Transistor N61 mit einem Gate, an
das Eingangssignal IN6 angelegt wird, zwischen Vpp und GND in
Reihe geschaltet sind; und eine Reihenschaltung, die dadurch
entsteht, daß ein P-Kanal-MOS-Transistor P63, ein P-Kanal-MCS-
Transistor P64 und N-Kanal-MOS-Transistor N64 mit
entsprecnenden Gates, an die die Spannungen VMP und VMN angelegt werden,
die nahe Vpp/2 sind, und ein N-Kanal-MOS-Transistor N63 mit
einem Gate, an das ein Inversionssignal angelegt wird, das
durch Invertieren des Eingangssignal IN6 mittels eines
Inverters I61 gewonnen wird, zwischen Vpp und GND in Reihe
geschaltet sind.
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In dieser Schaltung ist das Gate des P-Kanal-MOS-
Transistors P61 mit der Verbindungsstelle zwischen dem P-
Kanal-MOS-Transistor P64 und dem N-Kanal-MOS-Transistor N64
verbunden, während das Gate des P-Kanal-MOS-Transistors P63
mit der Verbindungsstelle zwischen dem P-Kanal-MOS-Transistor
P62 und dem N-Kanal-MOS-Transistor N62 verbunden ist, wogegen
die Substratelektroden der P-Kanal-MOS-Transistoren P61 und
P64 mit Vpp und die der N-Kanal-MOS-Transistoren N62 und. N64
mit GND verbunden sind, so daß jeweils ein Paar komplementäre
Ausgangssignale OUT61 von der Verbindungsstelle zwischen dem
P-Kanal-MOS-Transistor P62 und dem N-Kanal-MOS-Transistor N62
bzw. von der Verbindungsstelle zwischen dem P-Kanal-MOS-
Transistor P64 und dem N-Kanal-MOS-Transistor N64 abgegeben
werden.
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Die oben beschriebene Schaltung arbeitet so, wie
nachstehend mit Bezug auf Fig. 11B beschrieben. Wenn das
Eingangssignal IN6 auf "L" ist, wird der N-Kanal-MOS-Transistor N61
ausgeschaltet, um das invertierte Eingangsinversionssignal IN6
auf "H" zu bringen, so daß der N-Kanal-MOS-Transistor N63
eingeschaltet wird, um die Verbindungsstelle S zwischen den N-
Kanal-MOS-Transistoren N63 und N64 auf "L" herunterzuziehen.
Wenn unter dieser Bedingung (VMN) > (VTN), wird der N-Kanal-
MOS-Transistor N64 auch eingeschaltet, um das Ausgangssignal
OUT61 auf "L" zu bringen, und die Verbindungsstelle R zwischen
den P-Kanal-MOS-Transistoren P63 und P54 wird durch den P-
Kanal-MOS-Transistor P64 auf (VMP + 11VTP ) heruntergezogen.
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Da das Ausgangssignal OUT61 auf "L" ist, wird der P-
Kanal-MOS-Transistor P61 eingeschaltet, um die
Verbindungsstelle P zwischen den P-Kanal-MOS-Transistoren P61 und P62 auf
"HH" hochzuziehen, und wenn (Vpp - VMP) > VTP , wird der P-
Kanal-MOS-Transistor P62 eingeschaltet, um das Ausgangssignal
OUT61 auf "HH" hochzusetzen, und die Verbindungsstelle Q
zwischen den N-Kanal-MOS-Transistoren N61 und N62 wird durch den
N-Kanal-MOS-Transistor N62 auf (VMN - VTN) hochgezogen, um sie
in einen stabilen Zustand zu versetzen.
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Wenn dagegen das Eingangssignal IN6 auf "H" ist, wird
der N-Kanal-MOS-Transistor N61 eingeschaltet, um die
Verbindungsstelle Q auf "L" herunterzuziehen, so daß, wenn VMN >
VTN, der N-Kanal-MOS-Transistor N62 auch eingeschaltet wird,
um das Ausgangsinversionssignal auf "L" zu bringen.
Außerdem wird die Verbindungsstelle P durch den P-Kanal-MOS-
Transistor P62 auf VMP + VTP ) heruntergezogen.
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Da das Eingangsinversionssignal auf "L" geht, wird
außerdem noch der N-Kanal-MOS-Transistor N63 ausgeschaltet, um
das Ausgangssignal OUT61 auf "L" zu bringen und den P-Kanal-
MOS-Transistor P63 einzuschalten, so daß die Verbindungsstelle
R auf "HH" hochgezogen wird, und, wenn (Vpp - VMP) > VTP , wird
der P-Kanal-MOS-Transistor P64 eingeschaltet, um das
Ausgangssignal OUT61 auf "HH" zu bringen, und der P-Kanal-MOS-
Transistor P61 wird ausgeschaltet. Gleichzeitig wird die
Verbindungsstelle S durch den N-Kanal-MOS-Transistor N64 auf
(VMN - VTN) hochgezogen, um sie in einen stabilen Zustand zu
versetzen.
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Da eine Spannung gleich (Vpp - VMN + VTN) zwischen den
Drain und die Source des P-Kanal-MOS-Transistors N62 und auch
des N-Kanal-MOS-Transistors N64 angelegt wird, während eine
Spannung gleich (VMN-VTN) zwischen den Drain und die Source
des N-Kanal-MOS-Transistors N61 und auch des N-Kanal-MOS-
Transistors N63 angelegt wird, muß keine hohe Spannung
verwendet werden, wenn ein Wert nahe Vpp/2 für VMN gewählt wird, so
daß die N-Kanal-MOS-Transistoren NGl, N62, N63 und N64 einer
hohen Spannung des in Betracht kommenden Pegels nicht
standhalten müssen, wenn die Drains der N-Kanal-MOS-Transistoren
N62 und N64 zumindest der Vpp standhalten können.
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Ebenso wird eine Spannung gleich (VMP + VTP ) zwischen
den Drain und die Source des P-Kanal-MOS-Transistors 62 und
des P-Kanal-MOS-Transistors P64 angelegt, während eine
Spannung gleich (Vpp - VMP - VTP ) zwischen den Drain und die Source
des P-Kanal-MOS-Transistors P 61 und des P-Kanal-MOS-
Transistors P 63 angelegt wird, und es muß keine hohe Spannung
verwendet werden, wenn ein Wert nahe Vpp/2 für VMN gewählt
wird, so daß die P-Kanal-MOS-Transistoren P61, P62, P63 und
P64 einer hohen Spannung des in Betracht kommenden Pegels
nicht standhalten müssen, wenn die Drains der P-Kanal-MOS-
Transistoren P62 und P64 zumindest der Vpp standhalten.
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Wie oben beschrieben, kann mit einer
Hochspannungspegel-Verschiebungsschaltung, wie in Fig. 11A dargestellt, die
hohe Spannung des in Betracht kommenden Pegels mittels eines
Eingangssignals IN6 mit einer Amplitude gesteuert werden, die
zwischen VDD und GND verschiebbar ist, ohne MOS-Transistoren
zu verwenden, die der hohen Spannung standhalten können, um
ein Paar komplementäre Ausgangssignale OUT61 zu erzeugen, die
auf "L" bzw. "HH" sind. Da der P-Kanal-MOS-Transistor P61 und
der N-Kanal-MOS-Transistor N61 und der P-Kanal-MOS-Transistor
P63 und der N-Kanal-MOS-Transistor N63 komplementär ein- und
ausgeschaltet werden, fließt kein Durchgangsstrom durch die
Schaltung, und die Schaltung arbeitet mit einer niedrigen
Leistungsaufnahmerate.
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Das US-Patent 5 243 236 offenbart eine
Hochspannungspegel-Verschiebungsschaltung, wie in Fig. 12 gezeigt. Da sich
diese Schaltung von derjenigen in der oben beschriebenen in
Fig. 11A nur darin unterscheidet, daß die Substratelektroden
der P-Kanal-MOS-Transistoren P62 und P64 mit den
entsprechenden Sources in der ersteren verbunden sind, werden ihre
Komponenten mit Bezugszeichen bezeichnet, die die gleichen sind,
wie die in Fig. 11A, und werden hier nicht weiter beschrieben.
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Da die Substratelektroden der P-Kanal-MOS-Transistoren
P62 und P64 mit den entsprechenden Sources in der Schaltung
von Fig. 12 verbunden sind, entspricht die Spannung, die
zwischen den Drain und die Source angelegt wird der Spannung, die
zwischen den Drain und das Substrat angelegt wird, so daß die
Schaltung vorteilhafterweise einwandfrei arbeitet, wenn keiner
der P-Kanal-MOS-Transistoren P62 und P64 der Vpp zwischen dem
Drain und dem Substrat standhält.
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Ansonsten ist die Schaltung in Fig. 12 im wesentlichen
mit der in Fig. 11A äquivalent, und deshalb werden ihre
Komponenten mit Bezugszeichen bezeichnet, die die gleichen sind wie
die in Fig. 11A, und werden hier nicht weiter beschrieben.
Während die Substratelektroden der N-Kanal-MOS-Transistoren
N62 und N64 der Schaltung in Fig. 12 mit GND verbunden sind
und daher die Drains der N-Kanal-MOS-Transistoren N62 und N64
einer Spannung standhalten müssen, die größer oder gleich der
Vpp ist, wäre es verständlich, daß die Schaltung einwandfrei
arbeitet, wenn sie einer Spannung standhält, die gleich oder
größer als (Vpp - VMN - VTN) ist, wenn die Substratelektroden der
N-Kanal-MOS-Transistoren N62 und N64 mit den entsprechenden
Sources verbunden sind.
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Wenn das Eingangssignal IN5 in der Hochspannungspegel-
Verschiebungsschaltung in Fig. 10A auf "L" oder auf dem Pegel
von GND ist, wird der P-Kanal-MOS-Transistor P51
eingeschaltet, um sowohl den Drain als auch die Source auf "HH" oder auf
den Pegel von Vpp zu bringen, so daß die Hochspannung Vpp an
den Gate-Oxidfilm des P-Kanal-MOS-Transistors P51 angelegt
wird.
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Da jedoch MOS-Transistoren in den letzten Jahren stark
verkleinert worden sind, sind ihre Gate-Oxidfilme so dünn
ausgeführt, daß sie sich schnell verschlechtern können und
schließlich zerstört werden, so daß die gesamte Schaltung
vollkommen funktionsuntüchtig wird, wenn sie einem
elektrischen Feld mit einer Stärke von 10 MV/cm ausgesetzt wird.
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Bei der bekannten
Hochspannungspegel-Verschiebungsschaltung in Fig. 11A geht sowohl der Drain als auch die
Source des P-Kanal-MOS-Transistors P61 auf Vpp, so daß Vpp an
den Gate-Oxidfilm angelegt wird, wenn das Ausgangssignal OUT61
auf "L" ist, wogegen sowohl der Drain als auch die Source des
P-Kanal-MOS-Transistors P63 auf Vpp geht, so daß Vpp an das
Gate-Oxid angelegt wird, wenn das Ausgangssignal OUT61 auf "L"
ist. Folglich verschlechtern sich die Gate-Oxidfilme schnell
und werden schließlich zerstört, so daß die gesamte Schaltung
funktionsuntüchtig wird.
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Bei der bekannten
Hochspannungspegel-Verschiebungsschaltung in Fig. 12 wird Vpp an die Gate-Oxidfilme der P-
Kanal-MOS-Transistoren P61 und P63 angelegt, so daß sie sich
schnell verschlechtern und zerstört werden, wie im Falle der
Schaltung in Fig. 11A, so daß die gesamte Schaltung
schließlich funktionsuntüchtig wird.
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Es ist erkennbar, daß Vpp an den Gate-Oxidfilm des P-
Kanal-MOS-Transistors P32 der bekannten Hochspannungspegel-
Verschiebungsschaltung in Fig. 8(a) und auch an die Gate-
Oxidfilme der P-Kanal-MOS-Transistoren P41, P42 und P43 der
bekannten Hochvoltspannungspegel-Verschiebungsschaltung in
Fig. 9(a) angelegt wird, und dadurch tritt ein ähnliches
Problem in diesen Schaltungen auf.
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Aus US-4 689 504 ist ein Hochspannungs-Decodierer
bekannt. Ein Hochspannungs-CMOS-Decodierer und Pegelumsetzer zur
Verwendung in Verbindung mit EPROMs und EEPROMs verwendet
zusätzliche in Reihe geschaltete Feldeffekttransistoren, die in
einem Durchgangszustand gehalten werden, um zu verhindern, daß
die Spannung über den Pull-up- und Pull-down-
Feldeffekttransistoren deren Durchschlagsspannungen
überschreitet. Beispielsweise sind zusätzlich zu einem Pull-up-P-
Kanal-Feldeffekttransistor und einem Pull-down-N-Kanal-
Feldeffekttransistor in der Ausgangsinverterschaltung
zusätzliche P-Kanal- und N-Kanal-Feldeffekttransistoren zwischen die
Pull-up- und Pull-down-Transistoren in Reihe geschaltet, um
die Spannung über den Pull-up- und Pull-down-Transistoren so
zu halten, daß sie die Durchschlagsspannungen nicht
überschreiten.
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EP-A1-0 575 188 betrifft eine Hochspannungs-
Direktzugriffsspeicherzelle mit Pegelverschiebungsschaltung.
Eine pegelverschiebende statische Direktzugriffsspeicherzelle
weist eine erste Stufe mit einem ersten P-Kanal-MOS-Transistor
auf, dessen Source mit einer Hochvolt-Versorgungsschiene und
dessen Drain mit dem Drain eines ersten N-Kanal-MOS-
Transistors verbunden ist. Die Source des ersten N-Kanal-MOS-
Transistors ist mit dem Drain eines zweiten N-Kanal-MOS-
Transistors verbunden. Die Source des zweiten N-Kanal-MOS-
Transistors ist mit einer VSS-Stromversorgungsschiene
verbunden. Eine zweite Stufe weist einen zweiten P-Kanal-MOS-
Transistor auf, dessen Source mit der Hochvolt-
Versorgungsschiene VHS und dessen Drain mit dem Drain eines
dritten N-Kanal-MOS-Transistors verbunden ist. Die Source des
dritten N-Kanal-MOS-Transistors ist mit, dem Drain eines
vierten N-Kanal-MOS-Transistors verbunden. Die Source des vierten
N-Kanal-MOS-Transistors ist mit VSS verbunden. Die Gates des
ersten und zweiten P-Kanal-MOS-Transistors sind über Kreuz
gekoppelt, und die Gates des zweiten und vierten N-Kanal-MOS-
Transistors sind über Kreuz gekoppelt. Die Gates des ersten
und dritten N-Kanal-MOS-Transistors sind gemeinsam mit der
Stromversorgungsschiene VDD, normalerweise 5 V, verbunden. Der
erste und zweite P-Kanal-MOS-Transistor sind in einer N-Wanne
ausgebildet, die mit einer Stromversorgungsspannung VHS
vorgespannt ist. Eine Bit-Leitung ist mit dem Drain des zweiten N-
Kanal-MOS-Transistors über einen fünften N-Kanal-MOS-
Transistor gekoppelt ist, dessen Gate mit einer Wort-Leitung
verbunden ist.
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US-4 667 303 offenbart eine digitale integrierte CMOS-
Schaltung, in der zwei über Kreuz gekoppelte
P-MOS-Transistoren durch zwei Trenntransistoren (NMOS) mit zwei
komplementären NMOS-Schalttransistorlogikschaltungen verbunden sind.
Die Gate-Elektroden des Trenntransistors sind mit der
Referenzspannungsquelle verbunden. Die Schaltgeschwindigkeit der
CMOS-Schaltung wird insofern erhöht, als (a) die
Spannungsablenkung in den Logikschaltungen reduziert wird; (b) jeder
PMOS-Transistor, der durch einen Trenntransistor mit einer zu
ladenden Verbindungsstelle der Logikschaltung verbunden ist,
geringfügig leitend und somit "bereit" ist, die
Verbindungsstelle zu laden; und (c) der Trenntransistor zwischen dem voll
leitendem PMOS-Transistor und der zu ladenden Sperrschicht in
der zweiten Logikschaltung einen hohen Widerstand bildet, der
verhindert, daß der leitende PMOS-Transistor die
Verbindungsstelle lädt.
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US-5 243 236 offenbart einen CMOS-Schalter, der ein
Paar kaskadierende P-Kanal-MOSFET-Lasten aufweist, ein
weiteres Paar über Kreuz gekoppelte kaskadierende P-Kanal-MOSFET-
Lasten, zwei Paar kaskadierende N-Kanal-MOSFET-Treiber und
einen Inverter zur Eingabe. Ein Bauelement in jedem, Paar der
MOSFETs wird als Schutz gegen einen durch das Gate geförderten
Durchschlag verwendet. Die P-Kanal-MOSFETs haben unabhängige
N-Wannen, so daß die N-Wannen der Schutzbauelemente unabhängig
vorgespannt werden, ohne von den N-Wannen der Lastbauelemente
gezogen zu werden. Ein Inverter wird verwendet, um die
komplementären Eingangssignale des Schalters bereitzustellen. Durch
das Vorhandensein unabhängiger N-Wannen wird die
Durchschlagspannung des Schalters über die P+
/N-Wannen-Durchschlagsspannung in Sperrichtung angehoben.
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Es ist eine Aufgabe der Erfindung, eine
hochzuverlässige Spannungspegel-Verschiebungsschaltung bereitzustellen, die
ohne Verwendung eines MOS-Transistors realisiert wird, der
einer hohen Spannung standhalten kann, und somit niemals
funktionsuntüchtig wird, da sich die Gate-Oxidfilme der MCS-
Transistoren weder verschlechtern noch zerstört werden.
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Die Aufgabe wird durch die Merkmale der Ansprüche
gelöst.
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Gemäß einem Aspekt der Erfindung wird bereitgestellt:
eine Spannungspegel-Verschiebungsschaltung zur Erzeugung, als
Antwort auf ein logisches Eingangssignal, eines logischen
Ausgangssignals mit einem gegebenen Amplitudenpegel Vpp, der
größer ist als der des logischen Eingangssignals, mit einem
ersten in einer Richtung leitenden MOS-Transistor, einem zweiten
in einer Richtung leitenden MOS-Transistor mit einem Gate, an
das eine Spannung im wesentlichen gleich Vpp/2 angelegt wird,
einem dritten in Sperrichtung leitenden MOS-Transistor mit
einem Gate, an das eine Spannung im wesentlichen gleich Vpp/2
angelegt wird, und einem vierten in Sperrichtung leitenden
MOS-Transistor mit einem Gate, an das das logische
Eingangssignal angelegt wird, welche in der Reihenfolge ihrer Aufzählung
zwischen die Versorgungsspannung Vpp und Masse in Reihe
geschaltet sind, und einem fünften in einer Richtung leitenden
MOS-Transistor, einem sechsten in einer Richtung leitenden
MOS-Transistor mit einem Gate, an das eine Spannung im
wesentlichen gleich Vpp/2 angelegt wird, einem siebenten in
Sperrrichtung leitenden MOS-Transistor mit einem Gate, an das eine
Spannung im wesentlichen gleich Vpp/2 angelegt wird, und einem
achten in Sperrichtung leitenden MOS-Transistor mit einem
Gate, an das ein invertiertes Signal des logischen
Eingangssignals angelegt wird, welche in der Reihenfolge ihrer
Aufzählung zwischen die Versorgungsspannung Vpp und Masse in Reihe
geschaltet sind, wobei das Gate des ersten MOS-Transistors mit
der Verbindungsstelle zwischen dem fünften und sechsten MOS-
Transistor und das Gate des fünften MOS-Transistors mit der
Verbindungsstelle zwischen dem ersten und zweiten MOS-
Transistor verbunden ist, so daß ein Paar komplementäre
logische Ausgangssignale von der Verbindungsstelle zwischen dem
zweiten und dritten MOS-Transistor und der des sechsten und
siebenten MOS-Transistors abgegeben werden.
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Erfindungsgemäß sind ein in einer Richtung leitender
MOS-Transistor mit einem Gate, an das eine Spannung im
wesentlichen gleich einer gegebenen Hochspannung angelegt wird, ein
in Sperrichtung leitender MOS-Transistor mit einem Gate, an
das eine Spannung im wesentlichen gleich der Hochspannung
angelegt wird, und ein in Sperrichtung leitender MOS-Transistor
mit einem Gate, an das ein logisches Eingangssignal mit einem
niedrigen Amplitudenpegel angelegt wird, in der Reihenfolge
ihrer Aufzählung zwischen die Hochspannung und GND geschaltet,
so daß eine niedrige Spannung an den Gate-Oxidfilm jedes der
MOS-Transistoren angelegt werden kann.
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Weitere Aufgaben und Merkmale gehen aus der
nachstehenden Beschreibung mit Bezug auf die beigefügten Zeichnungen
hervor.
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Fig. 1A und 1B sind ein Schaltbild einer ersten
Ausführungsform und ein Zeitdiagramm zur Erläuterung ihres Betriebs;
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Fig. 2A und 2B sind ein Schaltbild einer zweiten
Ausführungsform und ein Zeitdiagramm zur Erläuterung ihres
Betriebs;
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Fig. 3A und 3B sind ein Schaltbild einer dritten
Ausführungsform und ein Zeitdiagramm zur Erläuterung ihres
Betriebs;
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Fig. 4A und 4B sind ein Schaltbild einer vierten
Ausführungsform und ein Zeitdiagramm zur Erläuterung ihres
Betriebs;
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Fig. 5A und 5B sind ein Schaltbild einer ersten
erfindungsgemäßen Ausführungsform und ein Zeitdiagramm zur
Erläuterung ihres Betriebs;
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Fig. 6A und 6B sind ein Schaltbild einer zweiten
erfindungsgemäßen Ausführungsform und ein Zeitdiagramm zur
Erläuterung ihres Betriebs;
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Fig. 7 ist ein Schaltbild einer dritten
erfindungsgemäßen Ausführungsform;
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Fig. 8A und 8B sind ein erstes herkömmliches Schaltbild
einer Spannungspegel-Verschiebungsschaltung und ein
Zeitdiagramm zur Erläuterung ihres Betriebs;
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Fig. 9A und 9B sind ein zweites herkömmliches
Schaltbild einer Spannungspegel-Verschiebungsschaltung und ein
Zeitdiagramm zur Erläuterung ihres Betriebs;
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Fig. 10A und 10B sind ein drittes herkömmliches
Schaltbild einer Spannungspegel-Verschiebungsschaltung und ein
Zeitdiagramm zur Erläuterung ihres Betriebs;
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Fig. 11A und 11B sind ein viertes herkömmliches
Schaltbild einer Spannungspegel-Verschiebungsschaltung und ein
Zeitdiagramm zur Erläuterung ihres Betriebs;
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Fig. 12 ist ein fünftes herkömmliches Schaltbild einer
Spannungspegel-Verschiebungsschaltung;
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Fig. 13 stellt eine Schaltung zur Erzeugung von VMP und
VMN dar; und
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Fig. 14A und 14B sind ein Schaltbild eines
nichtflüchtigen Speichers und einer Speicherzelle.
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Fig. 1A ist ein Schaltbild einer ersten
Ausführungsform. Sie weist zwischen der Stromversorgungsspannung Vpp und
GND auf: einen Widerstand R11, der als Lastbauelement L11
wirkt, einen P-Kanal-MOS-Transistor P12 mit einem Gate, an das
eine Spannung VMP im wesentlichen gleich Vpp/2 angelegt wird,
einen N-Kanal-MOS-Transistor N12 mit einem Gate, an das eine
Spannung VMN im wesentlichen gleich Vpp/2 angelegt wird, und
einen N-Kanal-MOS-Transistor N11 mit einem Gate, an dem ein
Eingangssignal IN1 angelegt wird, welche in Reihe geschaltet
sind, um eine Reihenschaltung zu bilden.
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Die Substratelektrode des P-Kanal-MOS-Transistors P12
und die des N-Kanal-MOS-Transistors N12 sind mit Vpp bzw. GND
verbunden und ein Ausgangsinversionssignal wird von der
Verbindungsstelle zwischen dem P-Kanal-MOS-Transistor P12 und
dem N-Kanal-MOS-Transistor N12 abgenommen.
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Die oben beschriebene Schaltung arbeitet so, wie
nachstehend mit Bezug auf Fig. 1B beschrieben. Wenn das
Eingangssignal IN1 auf "L" ist, wird zunächst der N-Kanal-MOS-
Transistor N11 ausgeschaltet, um den Stromweg für den
elektrischen Strom zu sperren, so daß das elektrische Potential der
Verbindungsstelle 11 zwischen dem Widerstand R11 und dem P-
Kanal-MOS-Transistor durch den Widerstand R11 auf "HH"
hochgezogen wird, und wenn (Vpp - VMP) > VTP , wird der P-Kanal-MOS-
Transistor P12 eingeschaltet, um das Ausgangssignal OUT11 auf
"HH" hochzusetzen. Infolge dessen wird das elektrische
Potential der Verbindungsstelle B zwischen den N-Kanal-MOS-
Transistoren N11 und N12 auf (VMN-VTN) durch den N-Kanal-MOS-
Transistor N12 hochgesetzt, um es in einen stabilen Zustand zu
bringen.
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Wenn dagegen das Eingangssignal IN1 auf "H" ist, wird
der N-Kanal-MOS-Transistor N11 eingeschaltet, um die
Verbindungsstelle B des N-Kanal-MOS-Transistors auf "L" zu bringen,
und wenn VMN > VTN, wird der N-Kanal-MOS-Transistor N12 auch
eingeschaltet, um das Ausgangsinversionssignal auf "L"
zu bringen. Infolge dessen wird das elektrische Potential der
Verbindungsstelle A durch den P-Kanal-MOS-Transistor P12 auf
(VMP + VTP ) heruntergezogen, um es in einen stabilen Zustand
zu versetzen.
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Wie oben beschrieben, wird bei der ersten
Ausführungsform in Fig. 1A die hohe Spannung von einem Eingangssignal
IN11 mit einer Amplitude gesteuert, die zwischen VDD und GND
verschiebbar ist, um ein Ausgangsinversionssignal mit
"L" oder "HH" zu erzeugen.
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Eine maximale Spannung (Vpp - VMP - VTP ) wird)an den
Widerstand R11 und eine maximale Spannung (VMP + VTP ) wird
zwischen den Drain und die Source des P-Kanal-MOS-Transistors P12
angelegt, maximale Spannungen (VMN - VTN) und (Vpp - VMN - VTN)
werden jeweils zwischen den Drain und die Source des N-Kanal-MOS-
Transistors N11 und des N-Kanal-MOS-Transistors N12 angelegt,
so daß, wenn die Werte von VMP und VMN so eingestellt werden,
daß sie Vpp/2 nahe sind, keine Spannung in der Höhe von Vpp
zwischen den Drain und die Source eines der MOS-Transistoren
angelegt wird, und daher müssen der Widerstand R11, der P-
Kanal-MOS-Transistor P12 und die N-Kanal-MOS-Transistoren N11
und N12 nicht so ausgelegt werden, daß sie einer
Hochvoltspannung standhalten. Folglich kann das Problem eines
komplizierten Herstellungsprozesses und hoher Herstellungskosten gelöst
werden.
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Da die Gate-Oxidfilme des P-Kanal-MOS-Transistors P12,
des N-Kanal-MOS-Transistors N11 und N1 jeweils maximalen
Spannungen von (Vpp - VMP), VDD und VMN ausgesetzt sind, sind
sie nun nicht mehr einem starken elektrischen Feld ausgesetzt,
wenn für VMP und VMN ein Wert nahe Vpp/2 gewählt wird, so daß
das Problem der Verschlechterung und etwaigen Zerstörung der
Gate-Oxidfilme und eine Funktionsstörung der Schaltung
effektiv vermieden werden können.
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Fig. 13 zeigt eine Schaltung zur Erzeugung von VMP und
VMN, wird hier jedoch nicht weiter beschrieben, da eine solche
Schaltung bereits beschrieben worden ist. Während in der oben
beschriebenen Ausführungsform VMP = VMN, ist erkennbar, daß
die Beziehung VMP ≠ VMN auch möglich ist, solange beide nahe
Vpp/2 sind.
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Fig. 2A ist ein Schaltbild einer zweiten
Ausführungsform, die der ersten Ausführungsform in Fig. 1A gleicht,
obwohl sie sich darin voneinander unterscheiden, daß die
Substratelektroden des P-Kanal-MOS-Transistors P12 und des N-
Kanal-MOS-Transistors N12 der ersten Ausführungsform mit den
entsprechenden Sources der Transistoren in dieser
Ausführungsform verbunden sind. Außerdem ist der N-Kanal-MOS-Transistor
N11 in Fig. 1A ersetzt durch einen N-Kanal-MOS-Transistor N11A
mit einem Gate, an das ein Eingangssignal IN1A angelegt wird,
einen weiteren N-Kanal-MOS-Transistor N11B mit einem Gate, an
das ein Eingangssignal IN1B angelegt wird, wobei die
Transistoren N11A und N11B in Reihe geschaltet sind, und noch einen
weiteren N-Kanal-MOS-Transistor N11C mit einem Gate, an den
ein Eingangssignal IN1C angelegt wird, wobei der Transistor
N11C mit den Transistoren N11A und N11B parallelgeschaltet
ist, um eine Logikschaltung zu bilden.
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Die verbleibenden Komponenten dieser Ausführungsform
sind die gleichen wie die in der ersten Ausführungsform, und
daher werden sie jeweils mit den gleichen Bezugszeichen
bezeichnet und hier nicht weiter beschrieben.
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Die oben beschriebene Schaltung der zweiten
Ausführungsform arbeitet so, wie nachstehend mit Bezug auf Fig. 2B
beschrieben, wird. Wenn eines oder beide der Gates der N-
Kanal-MOS-Transistoren N11A und N11B, die in Reihe geschaltet
sind, auf "L" gebracht und ausgeschaltet werden und das Gate
des N-Kanal-MOS-Transistors N11C auf "L" gebracht und
ausgeschaltet wird, um den Stromweg für den elektrischen Strom zu
unterbrechen, dann geht, wie in der ersten Ausführungsform der
Erfindung, das Ausgangsinversionssignal auf "HH", um
"HH" an die Gates der N-Kanal-MOS-Transistoren N11A und N11B
anzulegen, um sie einzuschalten, oder um "HH" an das Gate des
N-Kanal-MOS-Transistors N11C anzulegen, um ihn einzuschalten,
um einen Stromweg für den elektrischen Strom herzustellen und
das Ausgangsinversionssignal auf "L" zu bringen.
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Ansonsten arbeitet die Schaltung genauso wie die in der
ersten Ausführungsform, und daher wird hier auf eine
ausführliche Beschreibung des Betriebs der Schaltung verzichtet.
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Wie aus der bisherigen Beschreibung hervorgeht, hat die
zweite Ausführungsform, die in Fig. 2A gezeigt ist, zusätzlich
zu den Vorteilen der ersten Ausführungsform den Vorteil, daß
die Schaltung auch dann einwandfrei arbeitet, wenn die
Stehspannung zwischen den Drain und der Source niedriger ist als
Vpp, da die Substratelektroden des P-Kanal-MOS-Transistors P12
und des N-Kanal-MOS-Transistors N12 mit den entsprechenden
Sources verbunden sind, so daß jeweils maximale Spannungen von
nur (VMP + VTP ) und (Vpp - VMN + VTN) zwischen den Drain und die
Source des Transistors P12 bzw. des Transistors N12 angelegt
werden und sie keine hohe Spannung Vpp zwischen den Drain und
der Source aufweisen. Zusätzlich hat diese Ausführungsform den
weiteren Vorteil, daß das Ausgangsinversionssignal
erzeugt
werden kann durch Steuerung det Hochvoltspannung mittels
der Eingangssignale IN1A, IN1B und IN1C mit einer Amplitude,
die zwischen VDD und GND verschiebbar ist, und gemäß einer
Logik, die durch die Negation von (INIA·IN1B + IN1C) dargestellt
wird. Es versteht sich, daß die Logikschaltung der oben
beschriebenen Ausführungsform entsprechend modifiziert werden
kann, ohne die Steuerungswirkung der hohen Spannung zu
verlieren.
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Fig. 3A ist ein Schaltbild einer dritten
Ausführungsform. Diese Ausführungsform unterscheidet sich von der ersten
Ausführungsform in Fig. 1A dadurch, daß das Lastbauelement L11
hier ein P-Kanal-MOS-Transistor P11 mit einem Gate ist, an das
VMP angelegt wird, und sie zusätzlich aufweist: einen P-Kanal-
MOS-Transistor P13 mit einem Gate, das mit der
Verbindungsstelle zwischen den P-Kanal-MOS-Transistoren P11 und P12
verbunden ist, einen weiteren P-Kanal-MOS-Transistor P14 mit
einem Gate, an das eine Spannung VMP nahe dem Pegel Vpp/2
angelegt wird, einen N-Kanal-MOS-Transistor N14 mit einem Gate, an
das eine Spannung VMN nahe dem Pegel Vpp/2 angelegt wird, und
einen weiteren N-Kanal-MOS-Transistor N13 mit einem Gate, an
das ein Eingangsinversionssignal angelegt wird, das durch
Invertierung eines Eingangssignals IN1 mittels eines Inverters
I11 erzeugt wird. Die MOS-Transistoren P13, P14, N14 und N13
sind in Reihe geschaltet, um eine Reihenschaltung zu bilden.
Außerdem ist die Substratelektrode des P-Kanal-MOS-Transistors
P14 mit einem Hochspannungsversorgungsanschluß Vpp verbunden,
und die des N-Kanal-MOS-Transistors N14 ist mit dem
Masseanschluß GND verbunden, so daß an der Verbindungsstelle zwischen
dem P-Kanal-MOS-Transistor P14 und dem N-Kanal-MOS-Transistor
N14 ein Ausgangssignal OUT13 abgenommen werden kann.
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Die oben beschriebene Schaltung der dritten
Ausführungsform arbeitet so, wie nachstehend mit Bezug auf Fig. 3B
beschrieben. Man beachte, daß der P-Kanal-MOS-Transistor P11
wie ein Widerstand als Lastbauelement wirkt, da der P-Kanal-
MOS-Transistor eingeschaltet wird, wenn eine Spannung VMP nahe
Vpp/2 an sein Gate angelegt wird, so daß die erste
Reihenschaltung, die aus den P-Kanal-MOS-Transistoren P11 und P12
und den N-Kanal-MOS-Transistoren N11 und N12 besteht, genauso
arbeitet wie ihr Gegenstück in der ersten Ausführungsform.
Daher werden hier nur Änderungen der elektrischen Potentiale der
Verbindungsstellen A und B in Fig. 3B dargestellt, und der
Betrieb der ersten Reihenschaltung wird hier nicht weiter
beschrieben.
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Wenn das Eingangssignal IN1 auf "L" ist, ist das
invertierte Eingangssignal auf "H", um den N-Kanal-MOS-
Transistor N13 einzuschalten, um die Verbindungsstelle D
zwischen den N-Kanal-MOS-Transistoren N13 und N14 auf "L"
herunterzuziehen. Wenn VMN > VTN, wird ferner auch der N-Kanal-NOS-
Transistor N14 eingeschaltet, um das Ausgangssignal OUT13 auf
"L" zu bringen und das elektrische Potential der
Verbindungsstelle A auf "HH" anzuheben, so daß der P-Kanal-MOS-Transistor
P13 ausgeschaltet wird und das elektrische Potential der
Verbindungsstelle C der P-Kanal-MOS-Transistoren P13 und P14
durch den P-Kanal-MOS-Transistor P14 auf (VMP+ VTP )
heruntergesetzt wird, um es in einen stabilen Zustand zu versetzen.
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Wenn dagegen das Eingangssignal IN1 auf "H" ist, wird
das elektrische Potential der Verbindungsstelle A gleich
(VMP - VTP ). Wenn (Vpp - VMP - VTP ) > VTP , wird daher der P-Kanal-
MOS-Transistor P13 eingeschaltet, um die Verbindungsstelle C
auf "HH" hochzuziehen, und wenn (Vpp - VMP) > VTP , wird auch der
P-Kanal-MOS-Transistor P14 eingeschaltet, um das
Ausgangsinversionssignal auf "HH" hochzusetzen, und gleichzeitig
geht das invertierte Eingangssignal des Eingangssignals
IN1 auf "L", um den N-Kanal-MOS-Transistor N13 auszuschalten,
so daß die Verbindungsstelle D zwischen den N-Kanal-MOS-
Transistoren N13 und N14 durch den N-Kanal-MOS-Transistor N14
auf (VMN - VTN) hochgezogen wird, um sie in einen stabilen
Zustand zu versetzen.
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Da, wie oben beschrieben, eine maximale Spannung (Vpp -
VMP - VTP ) zwischen den Drain und die Source des P-Kanal-MOS-
Transistors P11 und des P-Kanal-MOS-Transistors P13 angelegt
wird und eine maximale Spannung von (VMP + VTP ) zwischen den
Drain und die Source des P-Kanal-MOS-Transistors P12 und des
P-Kanal-MOS-Transistors P14 angelegt wird, während eine
maximale Spannung (VMN - VTN) zwischen den Drain und die Source des
N-Kanal-MOS-Transistors N11 und des N-Kanal-MOS-Transistors
N13 angelegt wird und eine maximale Spannung (Vpp - VMN + VTN)
zwischen den Drain und die Source des N-Kanal-MOS-Transistors
N12 und des N-Kanal-MOS-Transistors N14 angelegt wird, wird
keine Spannung in der Höhe von Vpp zwischen den Drain und die
Source eines der MOS-Transistoren angelegt, und daher müssen
die P-Kanal-MOS-Transistoren P11, P12, P13 und P14 und die N-
Kanal-MOS-Transistoren N11, N12, N13 und N14 nicht so
ausgeführt sein, daß sie einer hohen Spannung standhalten.
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Daher kann das Problem eines komplizierten
Herstellungsprozesses und hoher Herstellungskosten gelöst werden, und
die Gate-Oxidfilme der P-Kanal-MOS-Transistoren P11, P12 und
P14 sind nur einer maximalen Spannung (Vpp - VMP) ausgesetzt,
und der Gate-Oxidfilm des P-Kanal-MOS-Transistors P13 ist
einer maximalen Spannung (Vpp - VMP - VTP ) ausgesetzt, während die
Gate-Oxidfilme der N-Kanal-MOS-Transistoren N11 und N13 einer
maximalen Spannung VDD und die der N-Kanal-MOS-Transistoren
N12 und N14 einer maximalen Spannung VMN ausgesetzt sind.
Somit sind die MOS-Transistoren keinem starken elektrischen Feld
mehr ausgesetzt, wenn der Wert nahe Vpp/2 für VMP und VMN
gewählt wird, so daß das Problem der Verschlechterung und der
etwaigen Zerstörung der Gate-Oxidfilme und der
Funktionsuntüchtigkeit der Schaltung effektiv vermieden werden kann.
Außerdem nimmt die Schaltung keine Leistung mit einer erhöhten
Rate auf, wenn für die Schaltung eine hohe
Ansteuerungskapazität geplant ist, um den P-Kanal-MOS-Transistor P13 und den N-
Kanal-MOS-Transistor N13 der oben beschriebenen
Ausführungsform komplementär ein- und auszuschalten. Dadurch hat die
Ausführungsform einen weiteren Vorteil, nämlich daß sie mit einer
hohen Geschwindigkeit eine hohe kapazitive Last ansteuern
kann, ohne elektrische Leistung mit einer erhöhten Rate
aufzunehmen.
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Fig. 4A ist ein Schaltbild einer vierten
Ausführungsform. Diese Ausführungsform wird dadurch realisiert, daß der
Schaltung der zweiten Ausführungsform eine zweite
Reihenschaltung, die gleiche wie die der dritten Ausführungsform, mit P-
Kanal-MOS-Transistoren P13 und P14 und N-Kanal-MOS-
Transistoren N13 und N15 hinzugefügt werden. Die
Substratelektroden der P-Kanal-MOS-Transistoren P12 und P14 sind jeweils
mit den Sources der P-Kanal-MOS-Transistoren P12 und P14
verbunden, während die Substratelektroden der N-Kanal-MOS-
Transistoren N12 und N14 jeweils mit den Sources der N-Kanal-
MOS-Transistoren N12 und N14 verbunden sind, wogegen das Gate
des N-Kanal-MOS-Transistors N13 mit der Verbindungsstelle B
einer Logikschaltung verbunden ist, die aus den N-Kanal-MOS-
Transistoren N12, N11A, N11B und N11C besteht, und ein
Ausgangssignal OUT14 von der Verbindungsstelle zwischen dem P-
Kanal-MOS-Transistor P14 und dem N-Kanal-MOS-Transistor N14
abgenommen wird. Ansonsten sind die verbleibenden Komponenten
der Ausführungsform die gleichen wie die der zweiten und
dritten Ausführungsform, so daß sie mit den gleichen Bezugszeichen
bezeichnet sind und hier nicht weiter beschrieben werden.
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Der Betrieb dieser Ausführungsform läuft wie folgt ab:
Da ein Signal in einer Reihenschaltung invertiert wird, die
aus den P-Kanal-MOS-Transistoren P13 und P14 und den N-Kanal-
MOS-Transistoren N13 und N14 besteht, wird das das
Ausgangssignal OUT14 erzeugt, indem das Ausgangsinversionssignal
in Fig. 2B invertiert wird oder indem "HH" durch "L" und "L"
durch "HH" in Fig. 2B ersetzt wird. Ansonsten arbeitet die
Schaltung genau wie die zweite und dritte Ausführungsform, und
deshalb wird sie hier nicht weiter beschrieben.
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Es wird also keine Spannung in der Höhe von Vpp
zwischen den Drain und die Source eines der MOS-Transistoren der
Ausführungsform in Fig. 4A angelegt, und daher müssen die MOS-
Transistoren nicht so ausgelegt sein, daß sie einer hohen
Spannung standhalten. Folglich kann das Problem eines
komplizierten Herstellungsprozesses und hoher Herstellungskosten
gelöst werden, und das Problem der Verschlechterung und etwaigen
Zerstörung der Gate-Oxidfilme und der Funktionsuntüchtigkeit
der Schaltung kann auch effektiv vermieden werden. Außerdem
kann die hohe Spannung durch ein Eingangssignal mit einer
Amplitude gesteuert werden, die zwischen VDD und GND
verschiebbar ist, so daß die Ausführungsform von einem zusätzlichen
Vorteil begleitet wird, nämlich daß sie mit hoher
Geschwindigkeit eine hohe kapazitive Last ansteuern kann, ohne eine
elektrische Leistung mit einer erhöhten Rate aufzunehmen.
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Da die Substratelektroden der P-Kanal-MOS-Transistoren
P12 und P14 und die der N-Kanal-MOS-Transistoren N12 und N14
mit den entsprechenden Sources verbunden sind, arbeitet die
Schaltung außerdem einwandfrei, wenn die MOS-Transistoren so
ausgelegt sind, daß sie nur einer Spannung standhalten, die
kleiner ist als Vpp zwischen den Drain und die Source. Da das
Gate des N-Kanal-MOS-Transistors N13 zwischen die N-Kanal-MOS-
Transistoren N12 und die Logikschaltung geschaltet ist, die
aus den N-Kanal-MOS-Transistoren N11A, N11B und N11C besteht,
weist die Ausführungsform schließlich noch einen weiteren
Vorteil auf, nämlich daß keine Schaltung zum Invertieren der
Eingangssignale IN1A, IN1B und IN1C, damit eine Logik Gültigkeit
bekommt, erforderlich ist.
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Fig. 5A ist ein Schaltbild einer ersten Ausführungsform
der Erfindung mit einer Reihenschaltung, die dadurch entsteht,
daß ein P-Kanal-MOS-Transistor P21, ein P-Kanal-MOS-Transistor
mit einem Gate, an das eine Spannung VMP nahe Vpp/2 angelegt
wird, ein N-Kanal-MOS-Transistor N22 mit einem Gate, an das
eine Spannung VMN nahe Vpp/2 angelegt wird, und ein N-Kanal-
MOS-Transistor N21 mit einem Gate, an das ein Eingangssignal
IN2 angelegt wird, zwischen Vpp und GND in Reihe geschaltet
sind.
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Die Schaltung weist ferner eine weitere Reihenschaltung
auf, die dadurch entsteht, daß ein P-Kanal-MOS-Transistor P23,
ein P-Kanal-MOS-Transistor P24 mit einem Gate, an das eine
Spannung VMP nahe Vpp/2 angelegt wird, ein N-Kanal-MOS-
Transistor N24 mit einem Gate, an das eine Spannung VMN nahe
Vpp/2 angelegt wird, und ein N-Kanal-MOS-Transistor N23 mit
einem Gate, an das ein Eingangsinversionssignal angelegt
wird, das durch Invertierung eines Eingangssignals IN2 mittels
eines Inverters I21 gewonnen wird, zwischen Vpp und GND in
Reihe geschaltet sind.
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Das Gate des P-Kanal-MOS-Transistors P21 ist mit der
Verbindungsstelle G zwischen den P-Kanal-MOS-Transistoren P23
und P24 verbunden, und das Gate des P-Kanal-MOS-Transistors
P23 ist mit der Verbindungsstelle E zwischen den P-Kanal-MOS-
Transistoren P21 und P24 verbunden, während die
Substratelektroden der P-Kanal-MOS-Transistoren P22 und P24 mit Vpp verbunden
sind und die der N-Kanal-MOS-Transistoren N22 und N24
mit GND verbunden sind, so daß ein Paar komplementäre
Ausgangssignale OUT21 von der Verbindungsstelle zwischen dein P-
Kanal-MOS-Transistor P22 und dem N-Kanal-MOS-Transistor N22
und der Verbindungsstelle zwischen dem P-Kanal-MOS-Transistor
P24 und dem N-Kanal-MOS-Transistor N24 abgenommen werden.
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Die oben beschriebene Ausführungsform arbeitet auf die
gleiche Weise, wie nachstehend mit Bezug auf Fig. 5B
beschrieben. Wenn das Eingangssignal IN2 auf "L" ist, wird der N-
Kanal-MOS-Transistor N21 ausgeschaltet, und gleichzeitig wird
das invertierte Eingangsinversionssignal auf "H"
hochgesetzt, um den N-Kanal-MOS-Transistor N23 einzuschalten und die
Verbindungsstelle H zwischen den N-Kanal-MOS-Transistoren N23
und N24 auf "L" hochzuziehen. Wenn ferner VMN > VTN, wird der
N-Kanal-MOS-Transistor N24 auch eingeschaltet, um das
Ausgangssignal OUT21 auf "L" herunterzusetzen, so daß das
elektrische Potential der Verbindungsstelle durch den P-Kanal-MOS-
Transistor P24 auf (VMP + VTP ) heruntergezogen wird, um es in
einen stabilen Zustand zu versetzen.
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Wenn (Vpp - VMP - VTP ) > VTP wird der P-Kanal-MOS-
Transistor P21 eingeschaltet, um die Verbindungsstelle F auf
"HH" hochzuziehen und den P-Kanal-MOS-Transistor P23
auszuschalten, und wenn (Vpp - VMP) > VTP , wird der P-Kanal-MOS-
Transistor P22 auch eingeschaltet, um das
Ausgangsinversionssignal auf "HH" hochzusetzen, so daß die
Verbindungsstelle F zwischen den N-Kanal-MOS-Transistoren N21 und N22
durch den N-Kanal-MOS-Transistor N22 auf (VMN-VTN) hochgezogen
wird, um sie in einen stabilen Zustand zu versetzen.
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Wenn dagegen das Eingangssignal IN1 auf "H" ist, wird
der N-Kanal-MOS-Transistor N21 eingeschaltet, um die
Verbindungsstelle F auf "L" herunterzuziehen. Wenn ferner VMN > VTN,
wird der N-Kanal-MOS-Transistor N22 auch eingeschaltet, um das
Ausgangsinversionssignal auf "L" herunterzusetzen, so
daß das elektrische Potential der Verbindungsstelle E durch
den P-Kanal-MOS-Transistor P22 auf (VMP + VTP ) heruntergezogen
wird, um es in einen stabilen Zustand zu versetzen, und
gleichzeitig geht das invertierte Eingangsinversionssignal
auf "L", um den N-Kanal-MOS-Transistor N23 auszuschalten.
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Wenn (Vpp - VMP - VTP ) > VTP , wird der P-Kanal-MOS-
Transistor P23 eingeschaltet, um die Verbindungsstelle G auf
"HH" hochzuziehen und den P-Kanal-MOS-Transistor P21
auszuschalten, und wenn (Vpp - VMP) > VTP , wird der P-Kanal-MOS-
Transistor P24 auch eingeschaltet, um das Ausgangssignal OUT21
auf "HH" hochzusetzen, so daß die Verbindungsstelle H durch
den N-Kanal-MOS-Transistor N24 auf (VMN - VTN) hochgezogen wird,
um sie in einen stabilen Zustand zu versetzen.
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Wie oben beschrieben, wird in der ersten
erfindungsgemäßen Ausführungsform in Fig. 5A die hohe Spannung durch ein
Eingangssignal IN2 mit einer Amplitude gesteuert, die zwischen
VDD und GND verschiebbar ist, um ein Paar komplementäre
Ausgangssignale OUT21 zu erzeugen. Daher wird eine maximale
Spannung (Vpp - VMP - VTP ) zwischen den Drain und die Source des P-
Kanal-MOS-Transistors P21 und des P-Kanal-MOS-Transistors P23
angelegt, und eine maximale Spannung (VMP- VTP ) wird zwischen
den Drain und die Source des P-Kanal-MOS-Transistors P22 und
des P-Kanal-MOS-Transistors P24 angelegt, während eine
maximale Spannung (VMN - VTN) zwischen den Drain und die Source des N-
Kanal-MOS-Transistors N21 und des N-Kanal-MOS-Transistors N23
angelegt wird und eine maximale Spannung (Vpp - VMN + VTN)
zwischen den Drain und die Source des N-Kanal-MOS-Transistors N22
und des N-Kanal-MOS-Transistors N24 angelegt wird.
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Es wird also keine Spannung in der Höhe von Vpp
zwischen den Drain und die Source eines der MOS-Transistoren
angelegt, wenn jeweils Werte nahe Vpp/2 für VMP und VMN gewählt
werden, und daher müssen die MOS-Transistoren nicht so
ausgelegt sein, daß sie einer hohen Spannung zwischen den Drain und
der Source standhalten können. Daher kann das Problem eines
komplizierten Herstellungsprozesses und hoher
Herstellungskosten gelöst werden.
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Zusätzlich werden die Gate-Oxidfilme der P-Kanal-MOS-
Transistoren P21 und P23 einer maximalen Spannung (Vpp-VMP-
VTP ) ausgesetzt, und die Gate-Oxidfilme der P-Kanal-MOS-
Transistoren P22 und P24 werden einer maximalen Spannung (Vpp-
VMP) ausgesetzt, während die Gate-Oxidfilme der N-Kanal-MOS-
Transistoren N21 und N23 einer maximalen Spannung VDD ausgesetzt
werden und diejenigen der N-Kanal-MOS-Transistoren N22
und N24 einer maximalen Spannung VMN ausgesetzt werden.
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Die MOS-Transistoren werden also keinem starken
elektrischen Feld mehr ausgesetzt, wenn ein Wert nahe Vpp/2 für
VMP und VMN gewählt wird, so daß das Problem der
Verschlechterung und der etwaigen Zerstörung der Gate-Oxidfilme und der
Funktionsuntüchtigkeit der Schaltung effektiv vermieden werden
kann. Da der P-Kanal-MOS-Transistor P21 und der N-Kanal-MOS-
Transistor N21 und der P-Kanal-MOS-Transistor P23 und der N-
Kanal-MOS-Transistor N23 komplementär ein- und ausgeschaltet
werden, nimmt die Schaltung außerdem keine Leistung mit einer
erhöhten Rate auf.
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Fig. 6A ist ein Schaltbild einer zweiten
Ausführungsform gemäß der Erfindung, die sich von der oben beschriebenen
ersten Ausführungsform dadurch unterscheidet, daß sie
zusätzlich eine Reihenschaltung aufweist, die dadurch entsteht, daß
ein P-Kanal-MOS-Transistor P25 mit einem Gate, das mit der
Verbindungsstelle G verbunden ist, ein P-Kanal-MOS-Transistor
P26 mit einem Gate, an das eine Spannung von VMP eines Pegels
nahe Vpp/2 angelegt wird, ein N-Kanal-MOS-Transistor N26
ebenfalls mit einem Gate, an das eine Spannung von VMN eines
Pegels nahe Vpp/2 angelegt wird, und ein N-Kanal-MOS-Transistor
N25 mit einem Gate, an das ein Eingangssignal IN2 angelegt
wird, zwischen Vpp und GND in Reihe geschaltet sind.
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Die Substratelektroden der P-Kanal-MOS-Transistoren
P22, P24 und P26 werden jeweils mit den Sources der P-Kanal-
MOS-Transistoren P22, P24 und P25 verbunden, und ein
Ausgangsinversionssignal wird von der Verbindungsstelle zwischen
dem P-Kanal-MOS-Transistor P26 und dem N-Kanal-MOS-Transistor
N26 abgenommen. Ansonsten ist die sechste Ausführungsform
identisch mit der ersten Ausführungsform, und daher sind die
verbleibenden Komponenten mit den gleichen Bezugszeichen
bezeichnet und werden hier nicht weiter beschrieben.
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Die oben beschriebene erfindungsgemäße Ausführungsform
arbeitet so, wie nachstehend mit Bezug auf Fig. 6B
beschrieben. Da das Verhalten der Verbindungsstellen E, F, G und H
dieser Ausführungsform in bezug auf das elektrische Potential
dasselbe ist wie das ihrer Gegenstücke in der fünften Ausführungsform,
sind diese in Fig. 6B gezeigt und werden hier nicht
weiter beschrieben.
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Wenn das Eingangssignal IN1 auf "L" ist, wird der N-
Kanal-MOS-Transistor N25 zunächst ausgeschaltet, und
gleichzeitig wird die Verbindungsstelle I zwischen den P-Kanal-MOS-
Transistoren P25 und P26 auf "HH" hochgezogen, wenn (Vpp-VMP-
VTP ) > VTP , da die Verbindungsstelle G ein elektrisches
Potential von (VMP + VTP ) hat. Wenn (Vpp - VMP) > VTP , wird der
P-Kanal-MOS-Transistor P26 auch eingeschaltet, um das
Ausgangsinversionssignal auf "HH" hochzusetzen, so daß das
elektrische Potential der Verbindungsstelle J zwischen d n N-
Kanal-MOS-Transistoren N25 und N26 durch den N-Kanal-MOS-
Transistor N26 auf (VMN - VTN) heruntergezogen wird, um es in
einen stabilen Zustand zu versetzen.
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Wenn dagegen das Eingangssignal IN2 auf "H" ist, wird
der N-Kanal-MOS-Transistor N25 eingeschaltet, um die
Verbindungsstelle J auf "L" herunterzuziehen. Wenn ferner VMN > VTN,
dann wird auch der N-Kanal-MOS-Transistor N26 eingeschaltet,
um das Ausgangsinversionssignal auf "L" herabzusetzen,
so daß das elektrische Potential der Verbindungsstelle I durch
den P-Kanal-MOS-Transistor P26 auf (VMP + VTP ) heruntergezogen
wird, um es in einen stabilen Zustand zu versetzen, da die
Verbindungsstelle G auf "HH" ist und der P-Kanal-MOS-
Transistor P25 ausgeschaltet ist.
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Wie oben beschrieben, wird in der zweiten
erfindungsgemäßen Ausführungsform in Fig. 6A die hohe Spannung mit einem
Eingangssignal IN2 mit einer Amplitude gesteuert, die zwischen
VDD und GND verschiebbar ist, um ein Ausgangsinversionssignal
zu erzeugen, das in bezug auf "L" und "HH" invertiert
ist. Eine maximale Spannung (Vpp - VMP - VTP ) wird also zwischen
den Drain und die Source des P-Kanal-MOS-Transistors P25
angelegt, und eine maximale Spannung von (VMP + VTP ) wird zwischen
den Drain und die Source des P-Kanal-MOS-Transistors P26
angelegt, während eine maximale Spannung (VMN + VTN) zwischen den
Drain und die Source des N-Kanal-MOS-Transistors N25 angelegt
wird und eine maximale Spannung von (Vpp - VMN + VTN) zwischen den
Drain und die Source des N-Kanal-MOS-Transistors N26 angelegt
wird.
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Es wird also keine Spannung in der Höhe von Vpp
zwischen den Drain und die Source eines der MOS-Transistoren
angelegt, wenn jeweils die Werte nahe Vpp/2 für VMP und VMN
gewählt werden, und deshalb müssen die MOS-Transistoren nicht so
ausgelegt sein, daß sie einer hohen Spannung zwischen dem
Drain und der Source standhalten. Dadurch kann das Problem
eines komplizierten Herstellungsprozesses und hoher
Herstellungskosten gelöst werden.
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Außerdem wird der Gate-Oxidfilm des P-Kanal-MOS-
Transistors P25 nur einer maximalen Spannung (Vpp - VMP - VTP )
ausgesetzt, und der Gate-Oxidfilm des P-Kanal-MOS-Transi tors
P26 wird einer maximalen Spannung (Vpp - VMP) ausgesetzt,
während die Gate-Oxidfilme der N-Kanal-MOS-Transistoren N25 und
N26 einer entsprechenden maximalen Spannung VDD und VMN
ausgesetzt werden.
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Die MOS-Transistoren werden also keinem starken
elektrischen Feld mehr ausgesetzt, wenn ein Wert nahe Vpp/2 für
VMP und VMN gewählt wird, so daß das Problem der
Verschlechterung und der etwaigen Zerstörung der Gate-Oxidfilme und der
Funktionsuntüchtigkeit der Schaltung effektiv vermieden werden
kann.
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Da die Substratelektroden der P-Kanal-MOS-Transistoren
P22 und P24 mit den entsprechenden Sources verbunden sind,
wird außerdem die maximale Spannung, die zwischen den Drain
und die Source des P-Kanal-MOS-Transistors P22 und des P-
Kanal-MOS-Transistors P24 anzulegen ist, auf (VMP + VTP )
herabgesetzt, und die Schaltung arbeitet einwandfrei, wenn die P-
Kanal-MOS-Transistoren P22 und P24 nur einer Spannung kleiner
als Vpp zwischen den Drain und dem Substrat standhalten kann.
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Da der P-Kanal-MOS-Transistor P25 und der N-Kanal-MOS-
Transistor N23 komplementär ein- und ausgeschaltet werden,
verbraucht die Schaltung schließlich keine Leistung mit einer
erhöhten Rate, wenn sie für eine große Ansteuerungskraft
ausgelegt ist.
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Fig. 7 ist ein Schaltbild einer dritten Ausführungsform
gemäß der Erfindung, die dadurch entsteht, daß die
Substratelektroden der N-Kanal-MOS-Transistoren N22, N24 und N26 der
zweiten erfindungsgemäßen Ausführungsform jeweils mit den
Sources der N-Kanal-MOS-Transistoren N22, N24 und N26
verbunden sind und der N-Kanal-MOS-Transistor N21 der zweiten
erfindungsgemäßen Ausführungsform durch eine Logikschaltung ersetzt
ist, die dadurch entsteht, daß ein N-Kanal-MOS-Transistor N21A
mit einem Gate, an das ein Eingangssignal IN2A angelegt wird,
und ein N-Kanal-MOS-Transistor N21B mit einem Gate, an das ein
Eingangssignal IN2B angelegt wird, in Reihe geschaltet sind
und außerdem ein N-Kanal-MOS-Transistor N21C mit einem Gate,
an das ein Eingangssignal IN2C angelegt wird, zu diesen
parallelgeschaltet ist.
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Der N-Kanal-MOS-Transistor N23 der zweiten
erfindungsgemäßen Ausführungsform wird außerdem durch eine
Logikschaltung ersetzt, die der oben beschriebenen Logikschaltung mit
den N-Kanal-MOS-Transistoren N21A, N21B und N21C entspricht
und die dadurch entsteht, daß ein N-Kanal-MOS-Transistor N23A
mit einem Gate, an das ein Eingangsinversionssignal
angelegt wird, das durch Invertierung des Eingangssignals IN2A
erzeugt wird, und ein weiterer N-Kanal-MOS-Transistor N23B mit
einem Gate, an das ein Eingangsinversionssignal angelegt
wird, das durch Invertierung des Eingangssignals IN2B erzeugt
wird, parallel geschaltet sind und außerdem ein N-Kanal-MOS-
Transistor N23C mit einem Gate, an das ein
Eingangsinversionssignal angelegt wird, das durch Invertierung des
Eingangssignals IN2C erzeugt wird, in Reihe geschaltet ist.
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Ansonsten gleicht die oben beschriebene Ausführungsform
der zweiten erfindungsgemäßen Ausführungsform in Fig. 6A, und
daher werden die verbleibenden Komponenten der oben
beschriebenen Ausführungsform hier nicht weiter beschrieben. Da das
Verhalten der Verbindungsstellen E bis J dieser
Ausführungsform in bezug auf das elektrische Potential dasselbe ist wie
das der Gegenstücke der zweiten erfindungsgemäßen
Ausführungsform, die in Fig. 6B gezeigt sind, und das
Ausgangsinversionssignal OUT23 das gleiche ist wie das Ausgangsinversionssignal
der zweiten Ausführungsform, die in Fig. 2B gezeigt ist,
wird sie hier nicht weiter beschrieben.
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Die oben beschriebene dritte erfindungsgemäße
Ausführungsform hat zusätzlich zu den Vorteilen der zweiten
erfindungsgemäßen Ausführungsform einen Vorteil, nämlich daß die
maximale Spannung, die an die N-Kanal-MOS-Transistoren N22,
N24 und N26 zwischen Drain und Source angelegt wird, auf (Vpp -
VMN + VTN) herabgesetzt wird, da die Substratelektroden der N-
Kanal-MOS-Transistoren N22, N24 und N26 mit ihren jeweiligen
Sources verbunden sind, so daß die Schaltung einwandfrei
arbeitet, wenn die N-Kanal-MOS-Transistoren N22, N24 und N26
einer Spannung kleiner als Vpp zwischen dem Drain und der Source
standhalten.
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Sie hat ferner einen zusätzlichen Vorteil, nämlich daß
die hohe Spannung durch die Eingangssignale IN2A, IN2B und
IN2C, die zwischen VDD und GND verschiebbar sind, entspre hend
einer Logik gesteuert werden kann, die durch Inversion von
(IN1A·IN1B + IN1C) ausgedrückt wird.
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Es versteht sich, daß die Logikschaltung der oben
beschriebenen Ausführungsform entsprechend modifiziert werden
kann, ohne die Wirkung der Steuerung der hohen Spannung zu
verlieren.
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Wie ausführlich oben beschrieben, kann erfindungsgemäß
eine hochzuverlässige
Hochspannungspegel-Verschiebungsschaltung realisiert werden, die keine Verschlechterung
und etwaige Zerstörung der Gate-Oxidfilme seiner MOS-
Transistoren bewirkt, ohne daß die MOS-Transistoren gegen eine
Hochvoltspannung widerstandsfähig ausgeführt sein müssen, da
die Gate-Oxidfilme der MOS-Transistoren keinem starken
elektrischen Feld ausgesetzt sind.
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Änderungen im Aufbau sind für den Fachmann erkennbar,
und verschiedene scheinbar unterschiedliche Modifikationen und
Ausführungsformen sind möglich, ohne den Schutzbereich der
Erfindung zu verlassen. Der Erfindungsgegenstand, der in der
vorstehenden Beschreibung beschrieben ist, und die beigefügten
Zeichnungen dienen lediglich der Darstellung. Die vorstehende
Beschreibung hat also darstellenden und keinen einschränkenden
Charakter.