JP2993462B2 - 出力バッファ回路 - Google Patents
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- 230000000903 blocking effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に出力バッファ回路に関する。
関し、特に出力バッファ回路に関する。
【０００２】
【従来の技術】図４は、従来の出力バッファ回路の構成
の一例を示す図である。図４を参照すると、従来の出力
バッファ回路は、制御信号ＥＮを入力とするインバータ
ゲート６と、入力信号ＤＡＴＡと制御信号ＥＮを入力と
するＮＡＮＤゲート７と、インバータゲート６の出力と
入力信号ＤＡＴＡとを入力とするＮＯＲゲート８からな
る制御回路１と、入力信号ＤＡＴＡの電圧レベルを低電
圧から高電圧へ変換するレベルシフト回路４３、４４
と、ソースを高電源電圧に接続しゲートをレベルシフト
回路４３の出力に接続したＰチャネルエンハンスメント
型トランジスタ（以下「Ｐｃｈトランジスタ」ともい
う）４６と、ソースをＧＮＤに接続しゲートをレベルシ
フト回路４４の出力に接続しドレインをＰｃｈトランジ
スタ４６のドレインと共通接続して出力端子５に接続し
たＮチャネルエンハンスメント型トランジスタ（以下
「Ｎｃｈトランジスタ」ともいう）４７から成る出力回
路４５を備えて構成されている。
の一例を示す図である。図４を参照すると、従来の出力
バッファ回路は、制御信号ＥＮを入力とするインバータ
ゲート６と、入力信号ＤＡＴＡと制御信号ＥＮを入力と
するＮＡＮＤゲート７と、インバータゲート６の出力と
入力信号ＤＡＴＡとを入力とするＮＯＲゲート８からな
る制御回路１と、入力信号ＤＡＴＡの電圧レベルを低電
圧から高電圧へ変換するレベルシフト回路４３、４４
と、ソースを高電源電圧に接続しゲートをレベルシフト
回路４３の出力に接続したＰチャネルエンハンスメント
型トランジスタ（以下「Ｐｃｈトランジスタ」ともい
う）４６と、ソースをＧＮＤに接続しゲートをレベルシ
フト回路４４の出力に接続しドレインをＰｃｈトランジ
スタ４６のドレインと共通接続して出力端子５に接続し
たＮチャネルエンハンスメント型トランジスタ（以下
「Ｎｃｈトランジスタ」ともいう）４７から成る出力回
路４５を備えて構成されている。
【０００３】ＬＳＩ内部の動作電圧以上の電圧レベル
を、出力端子５からＬＳＩ外部へ出力する場合には、ト
ランジスタのゲート酸化膜を厚くしてゲート耐圧を上げ
るために、上述のレベルシフト回路４３、４４および出
力回路４５は、内部プロセスとは別に、高耐圧プロセス
を用いて、ＬＳＩを製造していた。
を、出力端子５からＬＳＩ外部へ出力する場合には、ト
ランジスタのゲート酸化膜を厚くしてゲート耐圧を上げ
るために、上述のレベルシフト回路４３、４４および出
力回路４５は、内部プロセスとは別に、高耐圧プロセス
を用いて、ＬＳＩを製造していた。
【０００４】例えば、ＬＳＩ内部動作電圧が３Ｖで、外
部に５Ｖの電圧を出力する場合は、出力回路４５の高電
圧電源ＶＤＤＨを５Ｖに設定し、制御回路１の制御信号
ＥＮには出力バッファを活性状態にするために、３Ｖ
（“Ｈ”レベル）が入力され、入力信号ＤＡＴＡには３
Ｖ（“Ｈ”レベル）が入力される。
部に５Ｖの電圧を出力する場合は、出力回路４５の高電
圧電源ＶＤＤＨを５Ｖに設定し、制御回路１の制御信号
ＥＮには出力バッファを活性状態にするために、３Ｖ
（“Ｈ”レベル）が入力され、入力信号ＤＡＴＡには３
Ｖ（“Ｈ”レベル）が入力される。
【０００５】入力信号ＤＡＴＡ、制御信号ＥＮがともに
“Ｈ”レベルであるためＮＡＮＤゲート７の出力は０Ｖ
（“Ｌ”レベル）、ＮＯＲゲート８の出力は０Ｖ
（“Ｌ”レベル）となり、これらの出力電圧レベルは、
レベルシフト回路４３、４４によりレベル変換され、
“Ｈ”レベルは、３Ｖから５Ｖになる。
“Ｈ”レベルであるためＮＡＮＤゲート７の出力は０Ｖ
（“Ｌ”レベル）、ＮＯＲゲート８の出力は０Ｖ
（“Ｌ”レベル）となり、これらの出力電圧レベルは、
レベルシフト回路４３、４４によりレベル変換され、
“Ｈ”レベルは、３Ｖから５Ｖになる。
【０００６】レベル変換後、出力回路４５のＰｃｈトラ
ンジスタ４６のゲートには０Ｖ（“Ｌ”レベル）が入力
されオン状態となり、Ｎｃｈトランジスタ４７のゲート
には０Ｖ（“Ｌ”レベル）が入力されオフ状態となり、
出力端子５には出力回路４５の高電圧電源ＶＤＤＨの電
位５Ｖ（“Ｈ”レベル）が出力される。０Ｖの電圧レベ
ルを出力したい時も同等の動作で説明できる。
ンジスタ４６のゲートには０Ｖ（“Ｌ”レベル）が入力
されオン状態となり、Ｎｃｈトランジスタ４７のゲート
には０Ｖ（“Ｌ”レベル）が入力されオフ状態となり、
出力端子５には出力回路４５の高電圧電源ＶＤＤＨの電
位５Ｖ（“Ｈ”レベル）が出力される。０Ｖの電圧レベ
ルを出力したい時も同等の動作で説明できる。
【０００７】ここで、仮に、レベルシフト回路と出力回
路に、高耐圧プロセスを用いない場合は、出力回路のト
ランジスタのゲート・ソース間に、内部動作電圧の最大
値以上の電圧が加わるため、トランジスタが劣化し、Ｌ
ＳＩの信頼性が低下する。
路に、高耐圧プロセスを用いない場合は、出力回路のト
ランジスタのゲート・ソース間に、内部動作電圧の最大
値以上の電圧が加わるため、トランジスタが劣化し、Ｌ
ＳＩの信頼性が低下する。
【０００８】このような問題の解決を図るため、例えば
特開平４−２３６５１６号公報には製造プロセスを変更
したりトランジスタの動作特性を犠牲にしたりすること
なく、高耐圧化を図り出力バッファ回路の信頼性を向上
させる回路構成として、入力回路、ＮＭＯＳ駆動回路、
ＰＭＯＳ駆動回路、バイアス回路、および出力回路によ
って構成され、振幅がグランドレベルＧＮＤ〜電源電圧
ＶＤＤよりも小さいけれども最低レベルがグランドレベ
ルと同じである第１の信号と、同じく振幅はグランドレ
ベルＧＮＤ〜電源電圧ＶＤＤよりも小さいが最高レベル
は電源電圧ＶＤＤと同じである第２の信号と、を作り、
出力バッファ回路を構成する全てのＭＯＳトランジスタ
の任意の２端子間に印加される電圧の最大値が｜ＶＤＤ
−ＭＯＳトランジスタのしきい値電圧｜となるようにす
るとともに、最終的に出力される信号の振幅がこれら第
１および第２の信号に基づいてグランドレベルＧｎｄ〜
電源電圧ＶＤＤとなるようにし、ゲート酸化膜をの厚さ
を厚くしたりすることなく、実効的な耐圧を向上させ、
高耐圧プロセスを用いず、高電圧出力バッファを構成可
能とした出力バッファ回路が提案されている。
特開平４−２３６５１６号公報には製造プロセスを変更
したりトランジスタの動作特性を犠牲にしたりすること
なく、高耐圧化を図り出力バッファ回路の信頼性を向上
させる回路構成として、入力回路、ＮＭＯＳ駆動回路、
ＰＭＯＳ駆動回路、バイアス回路、および出力回路によ
って構成され、振幅がグランドレベルＧＮＤ〜電源電圧
ＶＤＤよりも小さいけれども最低レベルがグランドレベ
ルと同じである第１の信号と、同じく振幅はグランドレ
ベルＧＮＤ〜電源電圧ＶＤＤよりも小さいが最高レベル
は電源電圧ＶＤＤと同じである第２の信号と、を作り、
出力バッファ回路を構成する全てのＭＯＳトランジスタ
の任意の２端子間に印加される電圧の最大値が｜ＶＤＤ
−ＭＯＳトランジスタのしきい値電圧｜となるようにす
るとともに、最終的に出力される信号の振幅がこれら第
１および第２の信号に基づいてグランドレベルＧｎｄ〜
電源電圧ＶＤＤとなるようにし、ゲート酸化膜をの厚さ
を厚くしたりすることなく、実効的な耐圧を向上させ、
高耐圧プロセスを用いず、高電圧出力バッファを構成可
能とした出力バッファ回路が提案されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記特
開平４−２３６５１６号公報公報に提案される上記従来
の出力バッファ回路は、全てのＭＯＳトランジスタの２
端子間に印加される電圧の最大値は、｜ＶＤＤ−ＭＯＳ
トランジスタのしきい値｜とされているので、実質的
に、トランジスタの耐圧が上がるのはしきい値１つ分で
ある。
開平４−２３６５１６号公報公報に提案される上記従来
の出力バッファ回路は、全てのＭＯＳトランジスタの２
端子間に印加される電圧の最大値は、｜ＶＤＤ−ＭＯＳ
トランジスタのしきい値｜とされているので、実質的
に、トランジスタの耐圧が上がるのはしきい値１つ分で
ある。
【００１０】このため、上記従来の出力バッファ回路に
おいては、使用電圧によっては、ＬＳＩ内部の動作電圧
の最大値以上の電圧が出力バッファ回路のトランジスタ
のゲート・ソース間に印加されることがあるので、トラ
ンジスタの劣化を十分に防ぐことはできない、という問
題点を有している。
おいては、使用電圧によっては、ＬＳＩ内部の動作電圧
の最大値以上の電圧が出力バッファ回路のトランジスタ
のゲート・ソース間に印加されることがあるので、トラ
ンジスタの劣化を十分に防ぐことはできない、という問
題点を有している。
【００１１】また、製造時のプロセス条件がトランジス
タのしきい値が小さくなる方向に変動した場合には、任
意の２端子間の電位差が大きくなり、トランジスタの耐
圧が下がる方向に作用してしまう、という問題点も有し
ている。
タのしきい値が小さくなる方向に変動した場合には、任
意の２端子間の電位差が大きくなり、トランジスタの耐
圧が下がる方向に作用してしまう、という問題点も有し
ている。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＬＳＩ内部の動
作電圧よりも高い電圧レベルを外部に出力する場合に、
製造プロセスの工程追加等による製造コストの増加無し
に、高電圧出力バッファ回路を実現すると共に、トラン
ジスタの劣化を最小限に押さえかつ、ＬＳＩの低消費電
力化を図る出力バッファ回路を提供することにある。
てなされたものであって、その目的は、ＬＳＩ内部の動
作電圧よりも高い電圧レベルを外部に出力する場合に、
製造プロセスの工程追加等による製造コストの増加無し
に、高電圧出力バッファ回路を実現すると共に、トラン
ジスタの劣化を最小限に押さえかつ、ＬＳＩの低消費電
力化を図る出力バッファ回路を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の出力バッファ回路は、出力端子と、この出
力端子に接続されたＰｃｈトランジスタ、Ｎｃｈトラン
ジスタにより構成される出力回路と、入力信号の電圧レ
ベルを低電圧から高電圧へ変換するレベルシフト回路
と、出力バッファの状態を制御する制御回路と、出力回
路およびレベルシフト回路のトランジスタのゲート電圧
を制御する中間電位発生回路で構成され、中間電位発生
回路より生成される電圧は配線切り替えにより容易に可
変できかつ、スタンバイ時や高電圧出力バッファ未使用
時には、制御信号によりグランド（ＧＮＤ）側への電流
流出を遮断することを特徴とする。
め、本発明の出力バッファ回路は、出力端子と、この出
力端子に接続されたＰｃｈトランジスタ、Ｎｃｈトラン
ジスタにより構成される出力回路と、入力信号の電圧レ
ベルを低電圧から高電圧へ変換するレベルシフト回路
と、出力バッファの状態を制御する制御回路と、出力回
路およびレベルシフト回路のトランジスタのゲート電圧
を制御する中間電位発生回路で構成され、中間電位発生
回路より生成される電圧は配線切り替えにより容易に可
変できかつ、スタンバイ時や高電圧出力バッファ未使用
時には、制御信号によりグランド（ＧＮＤ）側への電流
流出を遮断することを特徴とする。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の出力バッファ回路は、その好まし
い実施の形態において、中間電位発生回路（図１の２）
において、高電圧電源（ＶＤＤＨ）とＧＮＤレベルの間
の中間レベル程度の電圧ＶＰＭを作り、その電圧を、出
力バッファ回路のレベルシフト回路（図１３参照）と出
力回路（図１の４）のトランジスタのゲートに印加する
ことにより、ＶＤＤＨ使用Ｐｃｈエンハンスメント型ト
ランジスタのゲート電圧を最低でもＶＰＭ＋｜ＶＴＰ｜
にすることにより（ＶＴＰはＰｃｈエンハンスメント型
トランジスタのしきい値電圧）、ゲート耐圧を十分に向
上させ、トランジスタの劣化を防ぐことができる。
に説明する。本発明の出力バッファ回路は、その好まし
い実施の形態において、中間電位発生回路（図１の２）
において、高電圧電源（ＶＤＤＨ）とＧＮＤレベルの間
の中間レベル程度の電圧ＶＰＭを作り、その電圧を、出
力バッファ回路のレベルシフト回路（図１３参照）と出
力回路（図１の４）のトランジスタのゲートに印加する
ことにより、ＶＤＤＨ使用Ｐｃｈエンハンスメント型ト
ランジスタのゲート電圧を最低でもＶＰＭ＋｜ＶＴＰ｜
にすることにより（ＶＴＰはＰｃｈエンハンスメント型
トランジスタのしきい値電圧）、ゲート耐圧を十分に向
上させ、トランジスタの劣化を防ぐことができる。
【００１５】また、中間電位発生回路（図１の２）の出
力電圧ＶＰＭは、配線切り替えにより容易にダイオード
接続されたＰｃｈエンハンスメント型トランジスタの接
続数を可変し、出力バッファの能力に応じた電圧設定が
できるとともに、スタンバイ時や高電圧出力バッファ未
使用時には、制御信号（ＳＴＯＰ）によりＧＮＤへの電
流流出経路を遮断することによって低消費電力化を可能
としている。
力電圧ＶＰＭは、配線切り替えにより容易にダイオード
接続されたＰｃｈエンハンスメント型トランジスタの接
続数を可変し、出力バッファの能力に応じた電圧設定が
できるとともに、スタンバイ時や高電圧出力バッファ未
使用時には、制御信号（ＳＴＯＰ）によりＧＮＤへの電
流流出経路を遮断することによって低消費電力化を可能
としている。
【００１６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１７】図１は、本発明の第１の実施例の出力バッ
ファ回路の構成を示す図である。図１を参照すると、本
実施例の出力バッファ回路は、制御回路１と中間電位発
生回路２とレベルシフト回路３、および出力回路４の計
４つの回路ブロックにて構成されている。
ファ回路の構成を示す図である。図１を参照すると、本
実施例の出力バッファ回路は、制御回路１と中間電位発
生回路２とレベルシフト回路３、および出力回路４の計
４つの回路ブロックにて構成されている。
【００１８】次に、制御回路１、中間電位発生回路２、
レベルシフト回路３、出力回路４の４つのブロックの詳
細な構成について説明する。
レベルシフト回路３、出力回路４の４つのブロックの詳
細な構成について説明する。
【００１９】制御回路１は、出力バッファ回路を制御信
号ＥＮによって、活性状態にするか非活性状態にするか
を制御する回路であり、制御信号ＥＮを入力とするイン
バータゲート６と、入力信号ＤＡＴＡと制御信号ＥＮを
入力とするＮＡＮＤゲート７と、インバータゲート６の
出力と入力信号ＤＡＴＡとを入力とするＮＯＲゲート８
から構成されている。
号ＥＮによって、活性状態にするか非活性状態にするか
を制御する回路であり、制御信号ＥＮを入力とするイン
バータゲート６と、入力信号ＤＡＴＡと制御信号ＥＮを
入力とするＮＡＮＤゲート７と、インバータゲート６の
出力と入力信号ＤＡＴＡとを入力とするＮＯＲゲート８
から構成されている。
【００２０】この回路では、ＥＮ信号が“Ｈ”レベルの
時は、出力バッファ回路が活性状態になり、入力信号Ｄ
ＡＴＡの状態が出力回路４を介して出力端子５に伝達さ
れる。また、ＥＮ信号が“Ｌ”レベルの時は、出力バッ
ファ回路が非活性状態となり、出力端子５はハイインピ
ーダンス状態となって入力信号ＤＡＴＡの状態（ロジッ
クレベル）は出力端子５に伝達されない。
時は、出力バッファ回路が活性状態になり、入力信号Ｄ
ＡＴＡの状態が出力回路４を介して出力端子５に伝達さ
れる。また、ＥＮ信号が“Ｌ”レベルの時は、出力バッ
ファ回路が非活性状態となり、出力端子５はハイインピ
ーダンス状態となって入力信号ＤＡＴＡの状態（ロジッ
クレベル）は出力端子５に伝達されない。
【００２１】中間電位発生回路２は、レベルシフト回路
３と出力回路４のＰチャネルエンハンスメント型トラン
ジスタのゲートに入力される電圧を生成する回路であ
る。この回路には、高電圧電源ＶＤＤＨと低電圧電源Ｖ
ＤＤＬが使われる。
３と出力回路４のＰチャネルエンハンスメント型トラン
ジスタのゲートに入力される電圧を生成する回路であ
る。この回路には、高電圧電源ＶＤＤＨと低電圧電源Ｖ
ＤＤＬが使われる。
【００２２】中間電位発生回路２は、高電圧電源ＶＤＤ
Ｈ側に、ダイオード接続した複数のＰチャネルエンハン
スメント型トランジスタ（「Ｐｃｈトランジスタ」とい
う）９〜１３を直列に接続し、さらに、これと直列に抵
抗１４とＮチャネルエンハンスメント型トランジスタ
（「Ｎｃｈトランジスタ」という）１５が接続される。
Ｈ側に、ダイオード接続した複数のＰチャネルエンハン
スメント型トランジスタ（「Ｐｃｈトランジスタ」とい
う）９〜１３を直列に接続し、さらに、これと直列に抵
抗１４とＮチャネルエンハンスメント型トランジスタ
（「Ｎｃｈトランジスタ」という）１５が接続される。
【００２３】低電圧電源ＶＤＤＬ側には、Ｎチャネルノ
ンドープトランジスタ１８を接続し、Ｎチャネルノンド
ープトランジスタ１８ゲートは、ダイオード接続された
Ｐｃｈトランジスタ列と抵抗１４との接続点（節点Ｇ）
が接続される。図１では、節点Ｇの電位は、高電圧電源
電位ＶＤＤＨからダイオード接続されてＰｃｈトランジ
スタ９、１０、１１の３段分のしきい値電圧分低い電圧
（Ｐｃｈトランジスタ１１のゲート・ドレインの接続点
である節点Ｃの電位）となる。
ンドープトランジスタ１８を接続し、Ｎチャネルノンド
ープトランジスタ１８ゲートは、ダイオード接続された
Ｐｃｈトランジスタ列と抵抗１４との接続点（節点Ｇ）
が接続される。図１では、節点Ｇの電位は、高電圧電源
電位ＶＤＤＨからダイオード接続されてＰｃｈトランジ
スタ９、１０、１１の３段分のしきい値電圧分低い電圧
（Ｐｃｈトランジスタ１１のゲート・ドレインの接続点
である節点Ｃの電位）となる。
【００２４】Ｎチャネルノンドープトランジスタ１８と
直列にＮｃｈトランジスタ１６が接続され、そのゲート
はＮチャネルトランジスタ１５と共通接続して、抵抗１
４とＮｃｈトランジスタ１５の接続点に接続し、トラン
ジスタ１５、１６はカレントミラー回路を構成してい
る。
直列にＮｃｈトランジスタ１６が接続され、そのゲート
はＮチャネルトランジスタ１５と共通接続して、抵抗１
４とＮｃｈトランジスタ１５の接続点に接続し、トラン
ジスタ１５、１６はカレントミラー回路を構成してい
る。
【００２５】また、ＧＮＤ側にＮｃｈトランジスタ１
５、１６の共通接続されたソースと、ＧＮＤ間に、Ｎｃ
ｈトランジスタ１７を接続し、そのゲートに制御信号Ｓ
ＴＯＰの反転した信号を接続し、スタンバイ時や高電圧
出力バッファ回路未使用時には、制御信号ＳＴＯＰに
“Ｈ”レベルを入力して、中間電位発生回路２をＯＦＦ
状態とし（トランジスタ１７をオフして電流パスを遮
断）、ＧＮＤ側への電流流出を遮断する。
５、１６の共通接続されたソースと、ＧＮＤ間に、Ｎｃ
ｈトランジスタ１７を接続し、そのゲートに制御信号Ｓ
ＴＯＰの反転した信号を接続し、スタンバイ時や高電圧
出力バッファ回路未使用時には、制御信号ＳＴＯＰに
“Ｈ”レベルを入力して、中間電位発生回路２をＯＦＦ
状態とし（トランジスタ１７をオフして電流パスを遮
断）、ＧＮＤ側への電流流出を遮断する。
【００２６】Ｎチャネルノンドープトランジスタ１８と
エンハンスメント型のＮｃｈトランジスタ１６の接続点
より信号ＶＰＭを取り出し、レベルシフト回路３と出力
回路４に供給する。
エンハンスメント型のＮｃｈトランジスタ１６の接続点
より信号ＶＰＭを取り出し、レベルシフト回路３と出力
回路４に供給する。
【００２７】レベルシフト回路３は、出力バッファ回路
に入力される信号の最高電圧レベルを、低電圧電源電位
ＶＤＤＬから高電圧電源電位ＶＤＤＨに変換するととも
に、最低電圧レベルが、ＶＰＭ＋｜ＶＴＰ｜、（但しＶ
ＴＰはＰｃｈトランジスタのしきい値電圧）の信号を生
成するための回路である。
に入力される信号の最高電圧レベルを、低電圧電源電位
ＶＤＤＬから高電圧電源電位ＶＤＤＨに変換するととも
に、最低電圧レベルが、ＶＰＭ＋｜ＶＴＰ｜、（但しＶ
ＴＰはＰｃｈトランジスタのしきい値電圧）の信号を生
成するための回路である。
【００２８】高電圧電源ＶＤＤＨ側に直列に接続された
Ｐｃｈトランジスタ２０、２１と、ＧＮＤ側に直列に接
続したＮｃｈトランジスタ２４、２５を接続する。同じ
ように、高電圧電源ＶＤＤＨとＧＮＤ間に接続された、
もう一組の、Ｐｃｈトランジスタ２２、２３とＮｃｈト
ランジスタ２６、２７で構成する。
Ｐｃｈトランジスタ２０、２１と、ＧＮＤ側に直列に接
続したＮｃｈトランジスタ２４、２５を接続する。同じ
ように、高電圧電源ＶＤＤＨとＧＮＤ間に接続された、
もう一組の、Ｐｃｈトランジスタ２２、２３とＮｃｈト
ランジスタ２６、２７で構成する。
【００２９】Ｐｃｈトランジスタ２０、２２のゲートは
お互いのドレインにたすき掛けに接続する。Ｐｃｈトラ
ンジスタ２１、２３のゲートは共通にし、中間電位発生
回路２で生成される信号ＶＰＭと接続する。
お互いのドレインにたすき掛けに接続する。Ｐｃｈトラ
ンジスタ２１、２３のゲートは共通にし、中間電位発生
回路２で生成される信号ＶＰＭと接続する。
【００３０】Ｎエンハンスメント型トランジスタ２４、
２６のゲートは共通にし、低電圧電源電位ＶＤＤＬを入
力する。
２６のゲートは共通にし、低電圧電源電位ＶＤＤＬを入
力する。
【００３１】制御回路１からの信号Ａから、２個のイン
バータゲート２８、２９を介して、Ｈ、Ｋの信号を作
り、Ｎｃｈトランジスタ２５、２７のゲートにそれぞれ
入力する。
バータゲート２８、２９を介して、Ｈ、Ｋの信号を作
り、Ｎｃｈトランジスタ２５、２７のゲートにそれぞれ
入力する。
【００３２】Ｐｃｈトランジスタ２２、２３の接続点
（節点Ｐ）より、最高電圧レベルが、高電圧電源電位Ｖ
ＤＤＨで、最低電圧レベルが、ＶＰＭ＋｜ＶＴＰ｜とな
る信号を取り出して、出力回路４に入力する。
（節点Ｐ）より、最高電圧レベルが、高電圧電源電位Ｖ
ＤＤＨで、最低電圧レベルが、ＶＰＭ＋｜ＶＴＰ｜とな
る信号を取り出して、出力回路４に入力する。
【００３３】出力回路４は、ＶＤＤＨとＧＮＤの間に直
列に接続されたＰｃｈトランジスタ３０、３１と、Ｎエ
ンハンスメント型トランジスタ３２、３３で構成され
る。
列に接続されたＰｃｈトランジスタ３０、３１と、Ｎエ
ンハンスメント型トランジスタ３２、３３で構成され
る。
【００３４】Ｐｃｈトランジスタ３１とＮｃｈトランジ
スタ３２の接続点より、出力信号Ｙを取り出し、出力端
子５と接続する。
スタ３２の接続点より、出力信号Ｙを取り出し、出力端
子５と接続する。
【００３５】Ｐｃｈトランジスタ３０のゲートにはレベ
ルシフト回路３からの信号Ｐ（節点Ｐの電位）が入力さ
れ、Ｐｃｈトランジスタ３１のゲートには、中間電位発
生回路２からの信号ＶＰＭが入力される。
ルシフト回路３からの信号Ｐ（節点Ｐの電位）が入力さ
れ、Ｐｃｈトランジスタ３１のゲートには、中間電位発
生回路２からの信号ＶＰＭが入力される。
【００３６】Ｎｃｈトランジスタ３２のゲートには低電
圧電源電位ＶＤＤＬが入力され、Ｎｃｈトランジスタ３
３には、制御回路１からの信号Ｂが入力される。
圧電源電位ＶＤＤＬが入力され、Ｎｃｈトランジスタ３
３には、制御回路１からの信号Ｂが入力される。
【００３７】次に、上記のように構成された本実施例の
出力バッファ回路の動作について、図２のタイミングチ
ャート図を参照して説明する。
出力バッファ回路の動作について、図２のタイミングチ
ャート図を参照して説明する。
【００３８】まず、ＶＤＤＨ＞ＶＤＤＬとして、時刻ｔ
１において、制御回路１のＥＮ信号が“Ｈ”（ＶＤＤ
Ｌ）で中間電位発生回路２のＳＴＯＰ信号が“Ｌ”（Ｇ
ＮＤ）であるので、出力バッファ回路が活性状態とな
り、入力信号ＤＡＴＡの状態を出力端子５に伝達する動
作が可能となる。
１において、制御回路１のＥＮ信号が“Ｈ”（ＶＤＤ
Ｌ）で中間電位発生回路２のＳＴＯＰ信号が“Ｌ”（Ｇ
ＮＤ）であるので、出力バッファ回路が活性状態とな
り、入力信号ＤＡＴＡの状態を出力端子５に伝達する動
作が可能となる。
【００３９】入力信号ＤＡＴＡが“Ｈ”レベル（ＶＤＤ
Ｌ）になると、ＮＡＮＤゲート７、ＮＯＲゲート８を介
して制御回路１の出力Ａが“Ｌ”（ＧＮＤ）、出力Ｂが
“Ｌ”（ＧＮＤ）となり、レベルシフト回路３、出力回
路４にそれぞれ入力される。
Ｌ）になると、ＮＡＮＤゲート７、ＮＯＲゲート８を介
して制御回路１の出力Ａが“Ｌ”（ＧＮＤ）、出力Ｂが
“Ｌ”（ＧＮＤ）となり、レベルシフト回路３、出力回
路４にそれぞれ入力される。
【００４０】中間電位発生回路２は、信号ＳＴＯＰが
“Ｌ”レベル（ＧＮＤ）であるので、活性状態となり、
ダイオード接続されたＰｃｈトランジスタ列と抵抗１４
との接続点である節点Ｇの電位は、ＶＤＤＨとＰｃｈト
ランジスタのしきい値および抵抗１４の値で決定され、
ほぼ、ＶＤＤＨよりもダイオード接続されたＰｃｈトラ
ンジスタのしきい値｜ＶＴＰ｜分だけ低い値となる。
“Ｌ”レベル（ＧＮＤ）であるので、活性状態となり、
ダイオード接続されたＰｃｈトランジスタ列と抵抗１４
との接続点である節点Ｇの電位は、ＶＤＤＨとＰｃｈト
ランジスタのしきい値および抵抗１４の値で決定され、
ほぼ、ＶＤＤＨよりもダイオード接続されたＰｃｈトラ
ンジスタのしきい値｜ＶＴＰ｜分だけ低い値となる。
【００４１】たとえば、Ｐｃｈトランジスタのダイオー
ド接続が３個の場合、節点Ｇの電位は、 ＶＤＤＨ−３×｜ＶＴＰ｜ となる。
ド接続が３個の場合、節点Ｇの電位は、 ＶＤＤＨ−３×｜ＶＴＰ｜ となる。
【００４２】節点Ｇの電位は、Ｎチャネルノンノープト
ランジスタ１８のゲート電圧となり、Ｎチャネルノンノ
ープトランジスタ１８とＮｃｈトランジスタ１６の間の
電圧ＶＰＭは、ほぼ節点Ｇと同電位のＶＤＤＨ−３×｜
ＶＴＰ｜となる。
ランジスタ１８のゲート電圧となり、Ｎチャネルノンノ
ープトランジスタ１８とＮｃｈトランジスタ１６の間の
電圧ＶＰＭは、ほぼ節点Ｇと同電位のＶＤＤＨ−３×｜
ＶＴＰ｜となる。
【００４３】電圧ＶＰＭは、ＶＤＤＨの値に連動して変
化するが、その変動幅は、 ＶＤＤＬ≧ＶＰＭ≧ＶＤＤＨ−３×｜ＶＴＰ｜ である。
化するが、その変動幅は、 ＶＤＤＬ≧ＶＰＭ≧ＶＤＤＨ−３×｜ＶＴＰ｜ である。
【００４４】この節点Ｇの電位は、Ｃ−Ｄ間、Ｅ−Ｆ間
の配線切り替えにより変更することができる。
の配線切り替えにより変更することができる。
【００４５】たとえば、ＣＤ間の配線を切り離すと、節
点Ｇの電位は、 ＶＤＤＨ−４×｜ＶＴＰ｜になり、 さらにＥＦ間の配線も切り離すと節点Ｇの電位は、 ＶＤＤＨ−５×｜ＶＴＰ｜ にすることができる。
点Ｇの電位は、 ＶＤＤＨ−４×｜ＶＴＰ｜になり、 さらにＥＦ間の配線も切り離すと節点Ｇの電位は、 ＶＤＤＨ−５×｜ＶＴＰ｜ にすることができる。
【００４６】このように、電圧ＶＰＭも、節点Ｇの電位
と連動して変化するので、出力バッファの能力に合わせ
て、電圧ＶＰＭを適正なレベルに調整することができ
る。
と連動して変化するので、出力バッファの能力に合わせ
て、電圧ＶＰＭを適正なレベルに調整することができ
る。
【００４７】レベルシフト回路３には制御回路１の出力
Ａの“Ｌ”（ＧＮＤ）が入力され、インバータゲート２
８、２９を介して、節点Ｈは“Ｈ”レベル（ＶＤＤ
Ｌ）、節点Ｋは“Ｌ”レベル（ＧＮＤ）となり、Ｎｃｈ
トランジスタ２５はＯＦＦ状態、Ｎｃｈトランジスタ２
７はＯＮ状態となり、節点Ｍ（トランジスタ２６のソー
ス）の電位はＧＮＤとなる。
Ａの“Ｌ”（ＧＮＤ）が入力され、インバータゲート２
８、２９を介して、節点Ｈは“Ｈ”レベル（ＶＤＤ
Ｌ）、節点Ｋは“Ｌ”レベル（ＧＮＤ）となり、Ｎｃｈ
トランジスタ２５はＯＦＦ状態、Ｎｃｈトランジスタ２
７はＯＮ状態となり、節点Ｍ（トランジスタ２６のソー
ス）の電位はＧＮＤとなる。
【００４８】また、Ｎｃｈトランジスタ２４、２６のゲ
ート電圧がＶＤＤＬであるので、節点Ｌ（トランジスタ
２４のソース）の電位は、ＶＤＤＬ−ＶＴＮとなる。
ート電圧がＶＤＤＬであるので、節点Ｌ（トランジスタ
２４のソース）の電位は、ＶＤＤＬ−ＶＴＮとなる。
【００４９】但し、ＶＴＮはＮｃｈトランジスタのしき
い値電圧である。
い値電圧である。
【００５０】Ｎｃｈトランジスタ２５がＯＦＦ状態、Ｎ
ｃｈトランジスタ２７がＯＮ状態であるので、節点Ｐの
電位は、ＧＮＤ側へ引かれて低くなっていき、Ｐｃｈト
ランジスタ２０をＯＮ状態にするように働く。
ｃｈトランジスタ２７がＯＮ状態であるので、節点Ｐの
電位は、ＧＮＤ側へ引かれて低くなっていき、Ｐｃｈト
ランジスタ２０をＯＮ状態にするように働く。
【００５１】Ｐｃｈトランジスタ２０がＯＮ状態になる
ことによって、節点Ｎ（トランジスタ２０のドレイン）
の電位は、ＶＤＤＨ側に引かれて高くなっていき、Ｐｃ
ｈトランジスタ２２をＯＦＦ状態にするように働く。
ことによって、節点Ｎ（トランジスタ２０のドレイン）
の電位は、ＶＤＤＨ側に引かれて高くなっていき、Ｐｃ
ｈトランジスタ２２をＯＦＦ状態にするように働く。
【００５２】Ｐｃｈトランジスタ２１、２３のゲート電
圧は中間電位発生回路２で生成された電圧ＶＰＭである
ので、最終的に、節点Ｎの電位は、ＶＤＤＨ、節点Ｐの
電位は、ＶＰＭよりもＰｃｈトランジスタ２３のしきい
値電圧｜ＶＴＰ｜分だけ高い電圧ＶＰＭ＋｜ＶＴＰ｜と
なる。
圧は中間電位発生回路２で生成された電圧ＶＰＭである
ので、最終的に、節点Ｎの電位は、ＶＤＤＨ、節点Ｐの
電位は、ＶＰＭよりもＰｃｈトランジスタ２３のしきい
値電圧｜ＶＴＰ｜分だけ高い電圧ＶＰＭ＋｜ＶＴＰ｜と
なる。
【００５３】一方、出力回路４のＮｃｈトランジスタ３
３のゲート電圧は、制御回路１の出力Ｂのノード電位で
あり、ＧＮＤとなっているので、Ｎｃｈトランジスタ３
３はＯＦＦ状態となる。
３のゲート電圧は、制御回路１の出力Ｂのノード電位で
あり、ＧＮＤとなっているので、Ｎｃｈトランジスタ３
３はＯＦＦ状態となる。
【００５４】Ｎｃｈトランジスタ３２のゲート電圧はＶ
ＤＤＬであるので、節点Ｓ（トランジスタ３２のソー
ス）の電位は、ＶＤＤＬよりもＮｃｈトランジスタ３２
のしきい値電圧ＶＴＮ分だけ低い電圧ＶＤＤＬ−ＶＴＮ
となる。
ＤＤＬであるので、節点Ｓ（トランジスタ３２のソー
ス）の電位は、ＶＤＤＬよりもＮｃｈトランジスタ３２
のしきい値電圧ＶＴＮ分だけ低い電圧ＶＤＤＬ−ＶＴＮ
となる。
【００５５】また、Ｐｃｈトランジスタ３０のゲート電
圧はＶＰＭ＋｜ＶＴＰ｜でソース電圧はＶＤＤＨである
ので、Ｐｃｈトランジスタ３０はＯＮ状態となり、節点
Ｒの電位はＶＤＤＨとなる。
圧はＶＰＭ＋｜ＶＴＰ｜でソース電圧はＶＤＤＨである
ので、Ｐｃｈトランジスタ３０はＯＮ状態となり、節点
Ｒの電位はＶＤＤＨとなる。
【００５６】Ｐｃｈトランジスタ３１のゲート電圧は中
間電位発生回路２からの電圧ＶＰＭであるので、Ｐｃｈ
トランジスタ３１はＯＮ状態となり、節点Ｙの電位はＶ
ＤＤＨとなる。したがって、出力端子５にはＶＤＤＨレ
ベルが出力される。
間電位発生回路２からの電圧ＶＰＭであるので、Ｐｃｈ
トランジスタ３１はＯＮ状態となり、節点Ｙの電位はＶ
ＤＤＨとなる。したがって、出力端子５にはＶＤＤＨレ
ベルが出力される。
【００５７】同じようにして、時刻ｔ２において、制御
回路１の入力信号ＤＡＴＡが“Ｌ”（ＧＮＤ）の場合も
動作を説明できる。この場合、Ｎｃｈトランジスタ３３
は、ゲート電圧が節点ＢでＶＤＤＬであるので、ＯＮ状
態となり、節点Ｓの電位はＧＮＤとなる。Ｎｃｈトラン
ジスタ３２もゲート電圧がＶＤＤＬであり、ＯＮ状態と
なる。Ｐｃｈトランジスタ３０はゲート電圧が、節点Ｐ
でＶＤＤＨとなるので、ＯＦＦ状態となる。また、Ｐｃ
ｈトランジスタ３１のゲート電圧がＶＰＭであるので、
節点Ｒの電位はＶＰＭよりもＰｃｈトランジスタ３１の
しきい値電圧｜ＶＴＰ｜分だけ高い電圧ＶＰＭ＋｜ＶＴ
Ｐ｜となる。したがって、出力端子５にはＧＮＤレベル
が出力される。
回路１の入力信号ＤＡＴＡが“Ｌ”（ＧＮＤ）の場合も
動作を説明できる。この場合、Ｎｃｈトランジスタ３３
は、ゲート電圧が節点ＢでＶＤＤＬであるので、ＯＮ状
態となり、節点Ｓの電位はＧＮＤとなる。Ｎｃｈトラン
ジスタ３２もゲート電圧がＶＤＤＬであり、ＯＮ状態と
なる。Ｐｃｈトランジスタ３０はゲート電圧が、節点Ｐ
でＶＤＤＨとなるので、ＯＦＦ状態となる。また、Ｐｃ
ｈトランジスタ３１のゲート電圧がＶＰＭであるので、
節点Ｒの電位はＶＰＭよりもＰｃｈトランジスタ３１の
しきい値電圧｜ＶＴＰ｜分だけ高い電圧ＶＰＭ＋｜ＶＴ
Ｐ｜となる。したがって、出力端子５にはＧＮＤレベル
が出力される。
【００５８】時刻ｔ３、ｔ４においては、ＥＮ信号が
“Ｌ”レベル（ＧＮＤ）となり、節点Ｂが“Ｌ”レベル
（ＧＮＤ）、Ｐ点が“Ｈ”レベル（ＶＤＤＨ）となるの
で、節点Ｙはハイインピーダンス状態となる。このた
め、入力信号ＤＡＴＡの状態は出力端子に伝達されな
い。
“Ｌ”レベル（ＧＮＤ）となり、節点Ｂが“Ｌ”レベル
（ＧＮＤ）、Ｐ点が“Ｈ”レベル（ＶＤＤＨ）となるの
で、節点Ｙはハイインピーダンス状態となる。このた
め、入力信号ＤＡＴＡの状態は出力端子に伝達されな
い。
【００５９】このようにして、振幅がＧＮＤ〜ＶＤＤＬ
の入力信号に対して、振幅がＧＮＤ〜ＶＤＤＨの出力信
号を出力端子に出力することができる。
の入力信号に対して、振幅がＧＮＤ〜ＶＤＤＨの出力信
号を出力端子に出力することができる。
【００６０】本実施例の出力バッファ回路は、まず、中
間電位発生回路２において、Ｐｃｈトランジスタのしき
い値電圧｜ＶＴＰ｜で決まるＶＤＤＨよりも十分低い電
圧ＶＰＭを作り、その電圧とＶＰＭ＋｜ＶＴＰ｜の電圧
がレベルシフト回路３と出力回路４の任意のＰｃｈトラ
ンジスタの端子に与えられ、ＶＤＤＬとＶＤＤＬ−ＶＴ
Ｎの電圧が任意のＮｃｈトランジスタの端子に与えられ
るような構成となっているので、各トランジスタのゲー
ト耐圧を十分保ったまま、高電圧を出力することができ
る。
間電位発生回路２において、Ｐｃｈトランジスタのしき
い値電圧｜ＶＴＰ｜で決まるＶＤＤＨよりも十分低い電
圧ＶＰＭを作り、その電圧とＶＰＭ＋｜ＶＴＰ｜の電圧
がレベルシフト回路３と出力回路４の任意のＰｃｈトラ
ンジスタの端子に与えられ、ＶＤＤＬとＶＤＤＬ−ＶＴ
Ｎの電圧が任意のＮｃｈトランジスタの端子に与えられ
るような構成となっているので、各トランジスタのゲー
ト耐圧を十分保ったまま、高電圧を出力することができ
る。
【００６１】また、中間電位発生回路２はカレントミラ
ー構成にすることにより、数μＡという低消費電流で実
現可能であり、制御信号ＳＴＯＰを設けることによっ
て、スタンバイ時や出力バッファ未使用時には、制御信
号ＳＴＯＰに“Ｈ”レベル（ＶＤＤＬ）を入力し、Ｎｃ
ｈトランジスタ１７をＯＦＦして、ＧＮＤへの電流流出
を遮断することができる。このとき、ＶＤＤＨからＶＤ
ＤＬに微少電流が流れるが、ＶＤＤＬ使用回路の電源電
流低減などに有効活用される。
ー構成にすることにより、数μＡという低消費電流で実
現可能であり、制御信号ＳＴＯＰを設けることによっ
て、スタンバイ時や出力バッファ未使用時には、制御信
号ＳＴＯＰに“Ｈ”レベル（ＶＤＤＬ）を入力し、Ｎｃ
ｈトランジスタ１７をＯＦＦして、ＧＮＤへの電流流出
を遮断することができる。このとき、ＶＤＤＨからＶＤ
ＤＬに微少電流が流れるが、ＶＤＤＬ使用回路の電源電
流低減などに有効活用される。
【００６２】また、中間電位発生回路２がＯＦＦ状態の
電圧ＶＰＭは、ＶＤＤＬレベルよりＮチャネルノンドー
プトランジスタのしきい値電圧分低い値となるので、動
作上特に問題はない。
電圧ＶＰＭは、ＶＤＤＬレベルよりＮチャネルノンドー
プトランジスタのしきい値電圧分低い値となるので、動
作上特に問題はない。
【００６３】次に、本発明の第２の実施例について図面
を参照して説明する。図３は、本発明の第２の実施例の
構成を示す図である。
を参照して説明する。図３は、本発明の第２の実施例の
構成を示す図である。
【００６４】図３を参照すると、レベルシフト回路３と
出力回路４のＮｃｈトランジスタのゲートは、ＶＤＤＬ
の代わりに、中間電位発生回路３４より生成される電圧
ＶＮＭとなっている。
出力回路４のＮｃｈトランジスタのゲートは、ＶＤＤＬ
の代わりに、中間電位発生回路３４より生成される電圧
ＶＮＭとなっている。
【００６５】中間電位発生回路３４の構成は、ＧＮＤ側
にダイオード接続された数個のＮｃｈトランジスタを直
列に接続し、これらダイオード接続されたＮｃｈトラン
ジスタと直列にＶＤＤＬ側に抵抗３６とＰｃｈトランジ
スタ３５を接続し、ダイオード接続されたＮｃｈトラン
ジスタ列と抵抗３６の間より信号ＶＮＭを取り出す。
にダイオード接続された数個のＮｃｈトランジスタを直
列に接続し、これらダイオード接続されたＮｃｈトラン
ジスタと直列にＶＤＤＬ側に抵抗３６とＰｃｈトランジ
スタ３５を接続し、ダイオード接続されたＮｃｈトラン
ジスタ列と抵抗３６の間より信号ＶＮＭを取り出す。
【００６６】Ｐｃｈトランジスタ３５のゲートには制御
信号ＳＴＯＰが入力され、スタンバイ時や出力バッファ
未使用時にはＰｃｈトランジスタをＯＦＦ状態にしてＶ
ＤＤＬの電流消費を低減する。
信号ＳＴＯＰが入力され、スタンバイ時や出力バッファ
未使用時にはＰｃｈトランジスタをＯＦＦ状態にしてＶ
ＤＤＬの電流消費を低減する。
【００６７】本実施例において、中間電位発生回路３４
の出力電圧ＶＮＭは、ＧＮＤレベルよりもダイオード接
続のＮｃｈトランジスタのしきい値電圧分高い値となる
ので、動作上特に問題はない。
の出力電圧ＶＮＭは、ＧＮＤレベルよりもダイオード接
続のＮｃｈトランジスタのしきい値電圧分高い値となる
ので、動作上特に問題はない。
【００６８】出力バッファ回路が活性状態の時、電圧Ｖ
ＮＭはＮｃｈトランジスタのしきい値電圧ＶＴＮと抵抗
３６の値で決定されるが、ほぼ、ＧＮＤよりもダイオー
ド接続されたＮｃｈトランジスタのしきい値電圧ＶＴＮ
分だけ高い電圧となる。
ＮＭはＮｃｈトランジスタのしきい値電圧ＶＴＮと抵抗
３６の値で決定されるが、ほぼ、ＧＮＤよりもダイオー
ド接続されたＮｃｈトランジスタのしきい値電圧ＶＴＮ
分だけ高い電圧となる。
【００６９】たとえば、Ｎｃｈトランジスタのダイオー
ド接続の数が４個の場合は、ＧＮＤ＋４×ＶＴＮとな
る。
ド接続の数が４個の場合は、ＧＮＤ＋４×ＶＴＮとな
る。
【００７０】また、電圧ＶＮＭはＶＤＤＬの値により多
少変化するが、その変動幅は、 ＶＤＤＬ≧ＶＮＭ≧ＧＮＤ＋４×ＶＴＮ である。
少変化するが、その変動幅は、 ＶＤＤＬ≧ＶＮＭ≧ＧＮＤ＋４×ＶＴＮ である。
【００７１】本発明の第２の実施例の動作は第１の実施
例態の動作と基本的に同じであるが、前記第１の実施例
では、レベルシフト回路３と出力回路４のＮｃｈトラン
ジスタでゲートにＶＤＤＬが入力されていたものが、電
圧ＶＮＭとなり、動作時の各接点の電位で、ＶＤＤＬ−
ＶＴＮとなっていたところが、ＶＮＭ−ＶＴＮと置き換
えられる。
例態の動作と基本的に同じであるが、前記第１の実施例
では、レベルシフト回路３と出力回路４のＮｃｈトラン
ジスタでゲートにＶＤＤＬが入力されていたものが、電
圧ＶＮＭとなり、動作時の各接点の電位で、ＶＤＤＬ−
ＶＴＮとなっていたところが、ＶＮＭ−ＶＴＮと置き換
えられる。
【００７２】また、中間電位発生回路２と同様に電圧Ｖ
ＮＭは、節点ＴＵ間と節点ＶＷ間の配線の変更により、
ＧＮＤ＋５×ＶＴＮとＧＮＤ＋６×ＶＴＮに変更が可能
であり、出力バッファの能力に合わせて電圧ＶＮＭを可
変できる。
ＮＭは、節点ＴＵ間と節点ＶＷ間の配線の変更により、
ＧＮＤ＋５×ＶＴＮとＧＮＤ＋６×ＶＴＮに変更が可能
であり、出力バッファの能力に合わせて電圧ＶＮＭを可
変できる。
【００７３】本発明の出力バッファ回路によれば、中間
電位発生回路により、ＶＰＭ＝ＶＤＤＨ−（ダイオード
接続のＰｃｈトランジスタ数）×｜ＶＴＰ｜、および、
ＶＮＭ＝ＧＮＤ＋（ダイオード接続のＮｃｈトランジス
タ数）×ＶＴＮの電圧を生成し、任意のＰｃｈトランジ
スタのゲート端子に、ＶＰＭまたはＶＰＭ＋｜ＶＴＰ｜
の電圧、あるいは、任意のＮｃｈトランジスタの端子
に、ＶＤＤＬ（もしくはＶＮＭ）、あるいは｛ＶＤＤＬ
（もしくはＶＮＭ）−ＶＴＮ｝の電圧を与えることによ
り、Ｐｃｈトランジスタの任意の２端子間の電位差を最
大でも、｜（ダイオード接続のＰｃｈトランジスタ数）
×ＶＴＰ｜にし、Ｎｃｈトランジスタの任意の２端子間
の電圧を最大でも、｜ＶＤＤＨ−（ダイオード接続のＮ
ｃｈトランジスタ数）×ＶＴＮ｜（ただし、ＶＤＤＬの
方が｜ＶＤＤＨ−（ダイオード接続のＮｃｈトランジス
タ数）×ＶＴＮ｜よりも大きい場合には、ＶＤＤＬ）に
できるので、トランジスタのゲート耐圧を十分確保した
上で、振幅がＧＮＤ〜ＶＤＤＨの出力信号を出力端子に
出力することができる。
電位発生回路により、ＶＰＭ＝ＶＤＤＨ−（ダイオード
接続のＰｃｈトランジスタ数）×｜ＶＴＰ｜、および、
ＶＮＭ＝ＧＮＤ＋（ダイオード接続のＮｃｈトランジス
タ数）×ＶＴＮの電圧を生成し、任意のＰｃｈトランジ
スタのゲート端子に、ＶＰＭまたはＶＰＭ＋｜ＶＴＰ｜
の電圧、あるいは、任意のＮｃｈトランジスタの端子
に、ＶＤＤＬ（もしくはＶＮＭ）、あるいは｛ＶＤＤＬ
（もしくはＶＮＭ）−ＶＴＮ｝の電圧を与えることによ
り、Ｐｃｈトランジスタの任意の２端子間の電位差を最
大でも、｜（ダイオード接続のＰｃｈトランジスタ数）
×ＶＴＰ｜にし、Ｎｃｈトランジスタの任意の２端子間
の電圧を最大でも、｜ＶＤＤＨ−（ダイオード接続のＮ
ｃｈトランジスタ数）×ＶＴＮ｜（ただし、ＶＤＤＬの
方が｜ＶＤＤＨ−（ダイオード接続のＮｃｈトランジス
タ数）×ＶＴＮ｜よりも大きい場合には、ＶＤＤＬ）に
できるので、トランジスタのゲート耐圧を十分確保した
上で、振幅がＧＮＤ〜ＶＤＤＨの出力信号を出力端子に
出力することができる。
【００７４】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路によれば、中間電位発生回路により、Ｐｃｈト
ランジスタの任意の２端子間の電位差を最大でも、｜
（ダイオード接続のＰｃｈトランジスタ数）×ＶＴＰ｜
にし、Ｎｃｈトランジスタの任意の２端子間の電圧を最
大でも｜ＶＤＤＨ−（ダイオード接続のＮｃｈトランジ
スタ数）×ＶＴＮ｜（ただし、ＶＤＤＬの方が｜ＶＤＤ
Ｈ−（ダイオード接続のＮｃｈトランジスタ数）×ＶＴ
Ｎ｜よりも大きい場合には、ＶＤＤＬ）にできるので、
トランジスタのゲート耐圧を十分確保した上で、振幅が
ＧＮＤ〜ＶＤＤＨの出力信号を出力端子に出力すること
ができる。
ファ回路によれば、中間電位発生回路により、Ｐｃｈト
ランジスタの任意の２端子間の電位差を最大でも、｜
（ダイオード接続のＰｃｈトランジスタ数）×ＶＴＰ｜
にし、Ｎｃｈトランジスタの任意の２端子間の電圧を最
大でも｜ＶＤＤＨ−（ダイオード接続のＮｃｈトランジ
スタ数）×ＶＴＮ｜（ただし、ＶＤＤＬの方が｜ＶＤＤ
Ｈ−（ダイオード接続のＮｃｈトランジスタ数）×ＶＴ
Ｎ｜よりも大きい場合には、ＶＤＤＬ）にできるので、
トランジスタのゲート耐圧を十分確保した上で、振幅が
ＧＮＤ〜ＶＤＤＨの出力信号を出力端子に出力すること
ができる。
【００７５】その理由は、中間電位発生回路により、Ｖ
ＰＭ＝ＶＤＤＨ−（ダイオード接続のＰｃｈトランジス
タ数）×｜ＶＴＰ｜、および、ＶＮＭ＝ＧＮＤ＋（ダイ
オード接続のＮｃｈトランジスタ数）×ＶＴＮの電圧を
生成し、任意のＰｃｈトランジスタの端子にＶＰＭまた
はＶＰＭ＋｜ＶＴＰ｜の電圧、あるいは、任意のＮｃｈ
トランジスタの端子にＶＤＤＬ（もしくはＶＮＭ）また
はＶＤＤＬ（もしくはＶＮＭ）−ＶＴＮの電圧を与える
ことにより、Ｐｃｈトランジスタの任意の２端子間の電
位差を最大でも、｜（ダイオード接続のＰｃｈトランジ
スタ数）×ＶＴＰ｜にし、Ｎｃｈトランジスタの任意の
２端子間の電圧を最大でも｜ＶＤＤＨ−（ダイオード接
続のＮｃｈトランジスタ数）×ＶＴＮ｜（ただし、ＶＤ
ＤＬの方が｜ＶＤＤＨ−（ダイオード接続のＮｃｈトラ
ンジスタ数）×ＶＴＮ｜よりも大きい場合には、ＶＤＤ
Ｌ）にできるためである。
ＰＭ＝ＶＤＤＨ−（ダイオード接続のＰｃｈトランジス
タ数）×｜ＶＴＰ｜、および、ＶＮＭ＝ＧＮＤ＋（ダイ
オード接続のＮｃｈトランジスタ数）×ＶＴＮの電圧を
生成し、任意のＰｃｈトランジスタの端子にＶＰＭまた
はＶＰＭ＋｜ＶＴＰ｜の電圧、あるいは、任意のＮｃｈ
トランジスタの端子にＶＤＤＬ（もしくはＶＮＭ）また
はＶＤＤＬ（もしくはＶＮＭ）−ＶＴＮの電圧を与える
ことにより、Ｐｃｈトランジスタの任意の２端子間の電
位差を最大でも、｜（ダイオード接続のＰｃｈトランジ
スタ数）×ＶＴＰ｜にし、Ｎｃｈトランジスタの任意の
２端子間の電圧を最大でも｜ＶＤＤＨ−（ダイオード接
続のＮｃｈトランジスタ数）×ＶＴＮ｜（ただし、ＶＤ
ＤＬの方が｜ＶＤＤＨ−（ダイオード接続のＮｃｈトラ
ンジスタ数）×ＶＴＮ｜よりも大きい場合には、ＶＤＤ
Ｌ）にできるためである。
【００７６】このため、本発明によれば、製造プロセス
工程を追加することによる製造コスト増加を防ぎ、か
つ、ゲート耐圧不足によるトランジスタの劣化を無くし
た高電圧出力バッファ回路を構成することができる。
工程を追加することによる製造コスト増加を防ぎ、か
つ、ゲート耐圧不足によるトランジスタの劣化を無くし
た高電圧出力バッファ回路を構成することができる。
【００７７】さらに、本発明においては、中間電位発生
回路をカレントミラー接続構成にすることにより、低消
費電流動作を可能にし、制御信号によりＧＮＤへの電流
流出を遮断することによって、ＬＳＩのスタンバイ時や
高電圧出力バッファ回路未使用時の無駄な電流消費を低
減すると共に、低電圧電源ＶＤＤＬの消費電流の有効活
用ができ、低消費電力のＬＳＩが実現可能である。
回路をカレントミラー接続構成にすることにより、低消
費電流動作を可能にし、制御信号によりＧＮＤへの電流
流出を遮断することによって、ＬＳＩのスタンバイ時や
高電圧出力バッファ回路未使用時の無駄な電流消費を低
減すると共に、低電圧電源ＶＤＤＬの消費電流の有効活
用ができ、低消費電力のＬＳＩが実現可能である。
【図１】本発明の第１の実施例の出力バッファ回路の回
路構成を示す図である。
路構成を示す図である。
【図２】本発明の第１の実施例の出力バッファ回路の各
部の動作を示すタイミングチャート図である。
部の動作を示すタイミングチャート図である。
【図３】本発明の第２の実施例の出力バッファ回路の回
路構成を示す図である。
路構成を示す図である。
【図４】従来の出力バッファ回路の回路構成を示す図で
ある。
ある。
１ 制御回路 ２ 中間電位発生回路 ３ レベルシフト回路 ４ 出力回路 ５ 出力端子 ６、１９、２８、２９ インバータゲート ７ ＮＡＮＤゲート ８ ＮＯＲゲート ９〜１３ Ｐｃｈエンハンスメントトランジスタ １５〜１７ Ｎｃｈエンハンスメントトランジスタ １８ Ｎｃｈノンドープトランジスタ ２０〜２３ Ｐｃｈエンハンスメントトランジスタ ２４〜２７ Ｎｃｈエンハンスメントトランジスタ ３１ Ｐｃｈエンハンスメントトランジスタ ３２、３３ Ｎｃｈエンハンスメントトランジスタ ３４ 中間電位発生回路 ３５ Ｐｃｈエンハンスメントトランジスタ ３６ 抵抗 ３７〜４２ Ｎｃｈエンハンスメントトランジスタ ４４ レベルシフト回路 ４５ 出力回路 ４６ Ｐｃｈエンハンスメントトランジスタ ４７ Ｎｃｈエンハンスメントトランジスタ
Claims (7)
- 【請求項１】出力端子と、前記出力端子に接続されたＰ
チャネルトランジスタ及びＮチャネルトランジスタ、を
備えた出力回路と、 入力信号の電圧レベルをレベル変換して前記出力回路の
前記Ｐチャネルトランジスタ及び前記Ｎチャネルトラン
ジスタに入力されるゲート電圧を制限するレベルシフト
回路と、 前記出力回路および前記レベルシフト回路のトランジス
タに入力されるゲート電圧を作り、かつ、制御信号によ
り高電圧出力バッファ未使用時には、グランド（ＧＮ
Ｄ）側への電流流出を遮断する中間電位発生回路と、 を有することを特徴とする出力バッファ回路。 - 【請求項２】高電圧電源レベルを出力端子から出力する
出力回路と、 低電圧電源動作の内部回路の入力信号の電圧レベルをレ
ベル変換して前記出力回路のＰチャネルトランジスタ及
びＮチャネルトランジスタに入力するレベルシフト回路
と、 高電圧電源とグランドレベルの間の中間レベルの電圧
（ＶＰＭ）を作る中間電位発生回路と、 を備え、 前記中間電位発生回路から出力される電圧（ＶＰＭ）
を、前記レベルシフト回路および前記出力回路のトラン
ジスタに印加する、ような構成とされ、 高電圧電源側に接続されるＰチャネルトランジスタのゲ
ートに供給する電圧を、最低でもＶＰＭ＋｜Ｐチャネル
トランジスタのしきい値電圧｜とする、ようにしたこと
を特徴とする出力バッファ回路。 - 【請求項３】前記中間電位発生回路の出力電圧が、ダイ
オード接続された複数のＰチャネルトランジスタの接続
数を可変させることにより、可変に設定できるようにし
たことを特徴とする請求項２記載の出力バッファ回路。 - 【請求項４】前記中間電位発生回路が、スタンバイ時や
高電圧出力バッファ未使用時には、制御信号の値により
グランド側への電流流出経路を遮断する手段を備えた、
ことを特徴とする請求項２記載の出力バッファ回路。 - 【請求項５】高電圧電源レベルを出力端子から出力する
出力回路と、 低電圧電源動作の内部回路からの信号の電圧レベルをレ
ベル変換して前記出力回路のＰチャネルトランジスタ及
びＮチャネルトランジスタに入力するレベルシフト回路
と、 高電圧電源とグランドレベルの間の中間レベル程度の電
圧を作る中間電位発生回路と、を備え、 前記中間電位発生回路が、高電圧電源電位ＶＤＤＨより
もダイオード接続された段数分のＰチャネルトランジス
タのしきい値の絶対値｜ＶＴＰ｜分だけ低い電圧（ＶＰ
Ｍ）を出力して前記レベルシフト回路及び前記出力回路
のＰチャネルトランジスタに供給し、 前記レベルシフト回路は、入力される信号の最高電圧レ
ベルを、低電圧電源電位ＶＤＤＬから高電圧電源電位Ｖ
ＤＤＨに変換するとともに、最低電圧レベルが、ＶＰＭ
＋｜ＶＴＰ｜として前記出力回路のＰチャネルトランジ
スタのゲートに供給する、ことを特徴とする出力バッフ
ァ回路。 - 【請求項６】高電圧電源レベルを出力端子から出力する
出力回路と、 低電圧電源動作の内部回路からの信号の電圧レベルをレ
ベル変換して前記出力回路のＰチャネルトランジスタ及
びＮチャネルトランジスタに入力するレベルシフト回路
と、 高電圧電源とグランドレベルの間の中間レベル程度の電
圧を作る中間電位発生回路と、を備え、 前記中間電位発生回路が、高電圧電源電位ＶＤＤＨより
もダイオード接続された段数のＰチャネルトランジスタ
のしきい値ＶＴＰの絶対値｜ＶＴＰ｜分だけ低い電圧
（ＶＰＭ）を出力して前記レベルシフト回路及び前記出
力回路のＰチャネルトランジスタに供給し、 前記レベルシフト回路は、入力される信号の最高電圧レ
ベルを、低電圧電源電位ＶＤＤＬから高電圧電源電位Ｖ
ＤＤＨに変換するとともに、最低電圧レベルが、ＶＰＭ
＋｜ＶＴＰ｜として前記出力回路のＰチャネルトランジ
スタのゲートに供給し、 前記レベルシフト回路及び前記出力回路を構成するＰチ
ャネルトランジスタの２端子間の電圧が、前記中間電位
発生回路のダイオード接続された段数をＮとして、（高
電圧電源電位ＶＤＤＨ）−Ｎ×｜ＶＴＰ｜を超えること
がないように構成されたことを特徴とする出力バッファ
回路。 - 【請求項７】前記中間電位発生回路が、グランドレベル
よりもダイオード接続されたＮチャネルトランジスタの
段数のしきい値分だけ高い電圧（ＶＮＭ）を出力して前
記レベルシフト回路及び前記出力回路のＮチャネルトラ
ンジスタに供給し、 出力回路のＮチャネルトランジスタのゲートに、電圧Ｖ
ＮＭ−（ＶＴＮはＮチャネルトランジスタのしきい値）
を供給する、ことを特徴とする請求項６記載の出力バッ
ファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116493A JP2993462B2 (ja) | 1997-04-18 | 1997-04-18 | 出力バッファ回路 |
| US09/059,248 US6064227A (en) | 1997-04-18 | 1998-04-14 | Output buffer circuit having low breakdown voltage |
| CN98101388A CN1109405C (zh) | 1997-04-18 | 1998-04-16 | 具有低击穿电压的输出缓冲电路 |
| KR1019980013879A KR100299884B1 (ko) | 1997-04-18 | 1998-04-17 | 낮은항복전압을갖는출력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116493A JP2993462B2 (ja) | 1997-04-18 | 1997-04-18 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294662A JPH10294662A (ja) | 1998-11-04 |
| JP2993462B2 true JP2993462B2 (ja) | 1999-12-20 |
Family
ID=14688505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9116493A Expired - Fee Related JP2993462B2 (ja) | 1997-04-18 | 1997-04-18 | 出力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6064227A (ja) |
| JP (1) | JP2993462B2 (ja) |
| KR (1) | KR100299884B1 (ja) |
| CN (1) | CN1109405C (ja) |
Families Citing this family (66)
| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-04-18 JP JP9116493A patent/JP2993462B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 US US09/059,248 patent/US6064227A/en not_active Expired - Lifetime
- 1998-04-16 CN CN98101388A patent/CN1109405C/zh not_active Expired - Fee Related
- 1998-04-17 KR KR1019980013879A patent/KR100299884B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081521A (ko) | 1998-11-25 |
| JPH10294662A (ja) | 1998-11-04 |
| US6064227A (en) | 2000-05-16 |
| CN1197331A (zh) | 1998-10-28 |
| KR100299884B1 (ko) | 2001-09-06 |
| CN1109405C (zh) | 2003-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990921 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 10 |
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