JP3094469B2 - 出力バッファ回路 - Google Patents
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- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に係わ
り、特に、ＴＦＴにより構成される出力バッファ回路の
耐圧を向上させるものに用いて好適なものである。
り、特に、ＴＦＴにより構成される出力バッファ回路の
耐圧を向上させるものに用いて好適なものである。
【０００２】
【従来の技術】例えば、或る回路で生成された信号を次
段の回路に出力するための回路として、出力バッファ回
路が用いられている。図３は、アクティブマトリックス
型の液晶ディスプレイに用いられている出力バッファ回
路を示す回路構成図である。この回路は、垂直シフトレ
ジスタで作ったアドレスパルスを出力バッファ回路２１
を介してゲート線２２上に出力するものである。図３に
示すように、出力バッファ回路２１はＰＭＯＳトランジ
スタｍｐ１とＮＭＯＳトランジスタｍｎ１とからなるＣ
ＭＯＳトランジスタによって構成されている。
段の回路に出力するための回路として、出力バッファ回
路が用いられている。図３は、アクティブマトリックス
型の液晶ディスプレイに用いられている出力バッファ回
路を示す回路構成図である。この回路は、垂直シフトレ
ジスタで作ったアドレスパルスを出力バッファ回路２１
を介してゲート線２２上に出力するものである。図３に
示すように、出力バッファ回路２１はＰＭＯＳトランジ
スタｍｐ１とＮＭＯＳトランジスタｍｎ１とからなるＣ
ＭＯＳトランジスタによって構成されている。
【０００３】このような回路においては、画素を構成す
るトランジスタがＮＭＯＳトランジスタであるため、一
般に、入力されるビデオ信号の振幅は０．５Ｖ〜（電源
電圧ＶＤＤ−しきい値電圧Ｖｔｈ）程度であり、０Ｖ〜
電源電圧ＶＤＤの電圧振幅を持たない。しかし、ゲート
線２２に出力される信号電圧は、０Ｖ〜電源電圧ＶＤＤ
のダイナミックレンジで出力され必要がある。したがっ
て、出力バッファ回路２１を構成する各トランジスタｍ
ｐ１，ｍｎ１のドレインとゲート間、ソースとゲート
間、およびドレインとソース間には電源電圧ＶＤＤと同
じ大きさの電圧が印加される。
るトランジスタがＮＭＯＳトランジスタであるため、一
般に、入力されるビデオ信号の振幅は０．５Ｖ〜（電源
電圧ＶＤＤ−しきい値電圧Ｖｔｈ）程度であり、０Ｖ〜
電源電圧ＶＤＤの電圧振幅を持たない。しかし、ゲート
線２２に出力される信号電圧は、０Ｖ〜電源電圧ＶＤＤ
のダイナミックレンジで出力され必要がある。したがっ
て、出力バッファ回路２１を構成する各トランジスタｍ
ｐ１，ｍｎ１のドレインとゲート間、ソースとゲート
間、およびドレインとソース間には電源電圧ＶＤＤと同
じ大きさの電圧が印加される。
【０００４】
【発明が解決しようとする課題】上記電源電圧ＶＤＤ
は、通常は１４〜１８Ｖ程度の高い電圧であるが、この
ような高電圧をそのまま加えるとデバイスの信頼性が低
下する。この問題を解決するために、例えばゲート酸化
膜の厚さを厚くすることが考えられる。しかし、ゲート
酸化膜を厚くすると、しきい値電圧Ｖｔｈが増加した
り、或いは動作速度が低下（ｇｍの低下）したりするな
どのような不都合が発生する上に、プロセス全体を変更
しなければならない問題もあった。
は、通常は１４〜１８Ｖ程度の高い電圧であるが、この
ような高電圧をそのまま加えるとデバイスの信頼性が低
下する。この問題を解決するために、例えばゲート酸化
膜の厚さを厚くすることが考えられる。しかし、ゲート
酸化膜を厚くすると、しきい値電圧Ｖｔｈが増加した
り、或いは動作速度が低下（ｇｍの低下）したりするな
どのような不都合が発生する上に、プロセス全体を変更
しなければならない問題もあった。
【０００５】本発明は上述の問題点に鑑み、プロセスを
変更したりトランジスタの動作特性を犠牲にしたりする
ことなく高耐圧化をはかり、出力バッファ回路の信頼性
を向上させることを目的とする。
変更したりトランジスタの動作特性を犠牲にしたりする
ことなく高耐圧化をはかり、出力バッファ回路の信頼性
を向上させることを目的とする。
【０００６】
【課題を解決するための手段】本発明の出力バッファ回
路は、前段から与えられる入力信号をレベルシフトして
最低レベルがグランドレベルにクランプされているとと
もに、最高レベルが電源電圧よりも所定の電位だけ下が
っている第１の信号を作るＮＭＯＳ駆動回路と、上記入
力信号をレベルシフトし、最高レベルが上記電源電圧に
クランプされているとともに、最低レベルが上記グラン
ドレベルから上記所定の電位分だけ上がっている第２の
信号をつくるＰＭＯＳ駆動回路と、上記電源電圧よりも
上記所定の電位分だけ下がっている第１の電圧、および
上記グランドレベルよりも上記所定の電位分だけ上がっ
ている第２の電圧を作るバイアス回路と、上記第１の信
号がソースに与えられるとともに上記第１の電圧がゲー
トに与えられるＮＭＯＳトランジスタ、および上記第２
の信号がソースに与えられるとともに上記第２の電圧が
ゲートに与えられるＰＭＯＳトランジスタにより構成さ
れるＣＭＯＳトランジスタとを具備している。
路は、前段から与えられる入力信号をレベルシフトして
最低レベルがグランドレベルにクランプされているとと
もに、最高レベルが電源電圧よりも所定の電位だけ下が
っている第１の信号を作るＮＭＯＳ駆動回路と、上記入
力信号をレベルシフトし、最高レベルが上記電源電圧に
クランプされているとともに、最低レベルが上記グラン
ドレベルから上記所定の電位分だけ上がっている第２の
信号をつくるＰＭＯＳ駆動回路と、上記電源電圧よりも
上記所定の電位分だけ下がっている第１の電圧、および
上記グランドレベルよりも上記所定の電位分だけ上がっ
ている第２の電圧を作るバイアス回路と、上記第１の信
号がソースに与えられるとともに上記第１の電圧がゲー
トに与えられるＮＭＯＳトランジスタ、および上記第２
の信号がソースに与えられるとともに上記第２の電圧が
ゲートに与えられるＰＭＯＳトランジスタにより構成さ
れるＣＭＯＳトランジスタとを具備している。
【０００７】
【作用】最低レベルはグランドレベルと同じであるが、
その振幅がグランドレベルＧｎｄ〜電源電圧ＶＤＤより
も小さい第１の信号、および最高レベルは電源電圧ＶＤ
Ｄと同じであるが、その振幅が上記第１の信号と同様に
グランドレベルＧｎｄ〜電源電圧ＶＤＤよりも小さい第
２の信号を作るとともに、最終的に出力される信号の振
幅がこれら第１および第２の信号に基づいてグランドレ
ベルＧｎｄ〜電源電圧ＶＤＤとなるようにする。これに
より、出力バッファ回路を構成する全てのＭＯＳトラン
ジスタの任意の２端子間に印加される電圧の最大値が、
｜ＶＤＤ−ＭＯＳトランジスタのしきい値電圧｜とな
り、実質的な耐圧が向上する。
その振幅がグランドレベルＧｎｄ〜電源電圧ＶＤＤより
も小さい第１の信号、および最高レベルは電源電圧ＶＤ
Ｄと同じであるが、その振幅が上記第１の信号と同様に
グランドレベルＧｎｄ〜電源電圧ＶＤＤよりも小さい第
２の信号を作るとともに、最終的に出力される信号の振
幅がこれら第１および第２の信号に基づいてグランドレ
ベルＧｎｄ〜電源電圧ＶＤＤとなるようにする。これに
より、出力バッファ回路を構成する全てのＭＯＳトラン
ジスタの任意の２端子間に印加される電圧の最大値が、
｜ＶＤＤ−ＭＯＳトランジスタのしきい値電圧｜とな
り、実質的な耐圧が向上する。
【０００８】
【実施例】図１は、本発明の一実施例を示す出力バッフ
ァ回路の回路構成図である。この出力バッファ回路は、
入力回路１、ＮＭＯＳ駆動回路２、ＰＭＯＳ駆動回路
３、バイアス回路４、および出力回路５の５つのブロッ
クによって構成されている。入力回路１は、外部から与
えられる入力信号電圧ＶINの振幅を抑圧した信号を生成
するために設けられている。本実施例においては、第１
のＰＭＯＳトランジスタｍｐ１と第１のＮＭＯＳトラン
ジスタｍｎ１とからなる第１のＣＭＯＳトランジスタ１
１の電源側に第２のＰＭＯＳトランジスタｍｐ２を接続
するとともに、グランド側に第２のＮＭＯＳトランジス
タｍｎ２を接続して入力回路１を構成している。
ァ回路の回路構成図である。この出力バッファ回路は、
入力回路１、ＮＭＯＳ駆動回路２、ＰＭＯＳ駆動回路
３、バイアス回路４、および出力回路５の５つのブロッ
クによって構成されている。入力回路１は、外部から与
えられる入力信号電圧ＶINの振幅を抑圧した信号を生成
するために設けられている。本実施例においては、第１
のＰＭＯＳトランジスタｍｐ１と第１のＮＭＯＳトラン
ジスタｍｎ１とからなる第１のＣＭＯＳトランジスタ１
１の電源側に第２のＰＭＯＳトランジスタｍｐ２を接続
するとともに、グランド側に第２のＮＭＯＳトランジス
タｍｎ２を接続して入力回路１を構成している。
【０００９】ＮＭＯＳ駆動回路２は、入力回路１から供
給される信号（Ａ）をレベルシフトし、最低レベルがグ
ランドレベルＧｎｄにクランプされた信号（Ｂ）を形成
するために設けられている。これは、ＰＭＯＳトランジ
スタｍｐ３とＮＭＯＳトランジスタｍｎ３とからなる第
２のＣＭＯＳトランジスタ１２の電源側にダイオード接
続したＰＭＯＳトランジスタｍｐ４を接続して構成され
ている。
給される信号（Ａ）をレベルシフトし、最低レベルがグ
ランドレベルＧｎｄにクランプされた信号（Ｂ）を形成
するために設けられている。これは、ＰＭＯＳトランジ
スタｍｐ３とＮＭＯＳトランジスタｍｎ３とからなる第
２のＣＭＯＳトランジスタ１２の電源側にダイオード接
続したＰＭＯＳトランジスタｍｐ４を接続して構成され
ている。
【００１０】また、ＰＭＯＳ駆動回路３は、入力回路１
から供給される信号（Ａ）を電源電圧ＶＤＤ側にレベル
シフトし、最高レベルが電源電圧ＶＤＤにクランプされ
た信号（Ｃ）を形成するために設けられている。これ
は、ＰＭＯＳトランジスタｍｐ５とＮＭＯＳトランジス
タｍｎ４とからなる第３のＣＭＯＳトランジスタ１３の
グランド側にダイオード接続したＮＭＯＳトランジスタ
ｍｎ５を接続して構成されている。
から供給される信号（Ａ）を電源電圧ＶＤＤ側にレベル
シフトし、最高レベルが電源電圧ＶＤＤにクランプされ
た信号（Ｃ）を形成するために設けられている。これ
は、ＰＭＯＳトランジスタｍｐ５とＮＭＯＳトランジス
タｍｎ４とからなる第３のＣＭＯＳトランジスタ１３の
グランド側にダイオード接続したＮＭＯＳトランジスタ
ｍｎ５を接続して構成されている。
【００１１】バイアス回路４は、ＰＭＯＳトランジスタ
ｍｐ６，ｍｐ７およびＮＭＯＳトランジスタｍｎ６，ｍ
ｎ７をそれぞれダイオード接続するとともに、これらの
ＭＯＳトランジスタを直列に接続し、これを電源とグラ
ンドとの間に接続する。そして、ＰＭＯＳトランジスタ
ｍｐ６とｍｐ７との間から電圧（Ｅ）を取り出すととも
に、ＮＭＯＳトランジスタｍｎ６とｍｎ７との間から電
圧（Ｄ）を取り出すようにしている。
ｍｐ６，ｍｐ７およびＮＭＯＳトランジスタｍｎ６，ｍ
ｎ７をそれぞれダイオード接続するとともに、これらの
ＭＯＳトランジスタを直列に接続し、これを電源とグラ
ンドとの間に接続する。そして、ＰＭＯＳトランジスタ
ｍｐ６とｍｐ７との間から電圧（Ｅ）を取り出すととも
に、ＮＭＯＳトランジスタｍｎ６とｍｎ７との間から電
圧（Ｄ）を取り出すようにしている。
【００１２】出力回路５は、ＰＭＯＳトランジスタｍｐ
８およびＮＭＯＳトランジスタｍｎ８とからなる第４の
ＣＭＯＳトランジスタ１４によって構成されていて、そ
の出力端子に抵抗器ＲＬおよびコンデンサＣＬが接続さ
れている。そして、バイアス回路４から取り出される電
圧（Ｄ）および（Ｅ）が、ＮＭＯＳトランジスタｍｎ８
のゲート、およびＰＭＯＳトランジスタｍｐ８のゲート
にそれぞれ与えられるようになされている。
８およびＮＭＯＳトランジスタｍｎ８とからなる第４の
ＣＭＯＳトランジスタ１４によって構成されていて、そ
の出力端子に抵抗器ＲＬおよびコンデンサＣＬが接続さ
れている。そして、バイアス回路４から取り出される電
圧（Ｄ）および（Ｅ）が、ＮＭＯＳトランジスタｍｎ８
のゲート、およびＰＭＯＳトランジスタｍｐ８のゲート
にそれぞれ与えられるようになされている。
【００１３】次に、上述のように構成された出力バッフ
ァ回路の動作を図２のタイムチャートを参照して説明す
る。先ず、グランドレベルＧｎｄ〜ＶＤＤの振幅を有す
る入力信号電圧ＶINが入力回路１に与えられると、図２
において（Ａ）に示すような波形の信号に変換される。
このような信号波形（Ａ）は、入力回路１が以下に述べ
るような回路動作を行うことにより形成される。すなわ
ち、先ず図２の時点ｔ１においては、入力信号電圧ＶIN
が“Ｌ”であるので、第１のＣＭＯＳトランジスタ１１
はＰＭＯＳトランジスタｍｐ１がオンするとともに、Ｎ
ＭＯＳトランジスタｍｎ１がオフする。これにより、第
１のＣＭＯＳトランジスタ１１の出力信号電圧（Ａ）
は、電源電圧ＶＤＤに向かって上昇する。しかし、この
ＣＭＯＳトランジスタ１１の電源側にはダイオード接続
されたＰＭＯＳトランジスタｍｐ２が接続されているの
で、上記出力信号電圧（Ａ）の最高電位は上記ＰＭＯＳ
トランジスタｍｐ２のしきい値電圧Ｖｔｈｐ分だけ低い
値になる。すなわち、（ＶＤＤ−Ｖｔｈｐ）迄しか上昇
しない。
ァ回路の動作を図２のタイムチャートを参照して説明す
る。先ず、グランドレベルＧｎｄ〜ＶＤＤの振幅を有す
る入力信号電圧ＶINが入力回路１に与えられると、図２
において（Ａ）に示すような波形の信号に変換される。
このような信号波形（Ａ）は、入力回路１が以下に述べ
るような回路動作を行うことにより形成される。すなわ
ち、先ず図２の時点ｔ１においては、入力信号電圧ＶIN
が“Ｌ”であるので、第１のＣＭＯＳトランジスタ１１
はＰＭＯＳトランジスタｍｐ１がオンするとともに、Ｎ
ＭＯＳトランジスタｍｎ１がオフする。これにより、第
１のＣＭＯＳトランジスタ１１の出力信号電圧（Ａ）
は、電源電圧ＶＤＤに向かって上昇する。しかし、この
ＣＭＯＳトランジスタ１１の電源側にはダイオード接続
されたＰＭＯＳトランジスタｍｐ２が接続されているの
で、上記出力信号電圧（Ａ）の最高電位は上記ＰＭＯＳ
トランジスタｍｐ２のしきい値電圧Ｖｔｈｐ分だけ低い
値になる。すなわち、（ＶＤＤ−Ｖｔｈｐ）迄しか上昇
しない。
【００１４】一方、時点ｔ２においては、入力信号電圧
ＶINが“Ｈ”となるので、第１のＣＭＯＳトランジスタ
１１はＮＭＯＳトランジスタｍｎ１がオンするととも
に、ＰＭＯＳトランジスタｍｐ１がオフする。これによ
り、第１のＣＭＯＳトランジスタ１１の出力信号電圧
（Ａ）は、グランド電位に向かって低下する。しかし、
このＣＭＯＳトランジスタ１１のグランド側にはダイオ
ード接続されたＮＭＯＳトランジスタｍｎ２が接続され
ているので、上記出力信号電圧（Ａ）の最低電位は上記
ＮＭＯＳトランジスタｍｎ２のしきい値電圧Ｖｔｈｎ分
だけ高い値になる。このような現象は、時点ｔ３，ｔ４
においても同様に現れるので、図２に示したようにその
振幅が入力信号電圧ＶINよりも抑圧された出力信号電圧
（Ａ）が入力回路１の出力端子から得られることにな
る。
ＶINが“Ｈ”となるので、第１のＣＭＯＳトランジスタ
１１はＮＭＯＳトランジスタｍｎ１がオンするととも
に、ＰＭＯＳトランジスタｍｐ１がオフする。これによ
り、第１のＣＭＯＳトランジスタ１１の出力信号電圧
（Ａ）は、グランド電位に向かって低下する。しかし、
このＣＭＯＳトランジスタ１１のグランド側にはダイオ
ード接続されたＮＭＯＳトランジスタｍｎ２が接続され
ているので、上記出力信号電圧（Ａ）の最低電位は上記
ＮＭＯＳトランジスタｍｎ２のしきい値電圧Ｖｔｈｎ分
だけ高い値になる。このような現象は、時点ｔ３，ｔ４
においても同様に現れるので、図２に示したようにその
振幅が入力信号電圧ＶINよりも抑圧された出力信号電圧
（Ａ）が入力回路１の出力端子から得られることにな
る。
【００１５】ＮＭＯＳ駆動回路２は、入力回路１から供
給される信号（Ａ）を受けて、この信号（Ａ）と波形が
同じで最低レベルがグランドにクランプされた信号電圧
（Ｂ）を形成しこれを出力回路５に供給する。また、Ｐ
ＭＯＳ駆動回路３は入力回路１から供給される信号
（Ａ）を電源電圧側にレベルシフトして、その最高レベ
ルが電源電圧ＶＤＤにクランプされた信号（Ｃ）を形成
し、これを出力回路５に供給する。
給される信号（Ａ）を受けて、この信号（Ａ）と波形が
同じで最低レベルがグランドにクランプされた信号電圧
（Ｂ）を形成しこれを出力回路５に供給する。また、Ｐ
ＭＯＳ駆動回路３は入力回路１から供給される信号
（Ａ）を電源電圧側にレベルシフトして、その最高レベ
ルが電源電圧ＶＤＤにクランプされた信号（Ｃ）を形成
し、これを出力回路５に供給する。
【００１６】ＮＭＯＳ駆動回路２から供給される信号
（Ｂ）は、第４のＣＭＯＳトランジスタ１４を構成する
ＮＭＯＳトランジスタｍｎ８のソースに与えられ、ＰＭ
ＯＳ駆動回路３から供給される信号（Ｃ）はＰＭＯＳト
ランジスタｍｐ８のソースに与えられる。ＮＭＯＳトラ
ンジスタｍｎ８のゲートにはバイアス電圧（Ｅ）が与え
られているとともに、ＰＭＯＳトランジスタｍｐ８のゲ
ートにはバイアス電圧（Ｄ）が与えられている。
（Ｂ）は、第４のＣＭＯＳトランジスタ１４を構成する
ＮＭＯＳトランジスタｍｎ８のソースに与えられ、ＰＭ
ＯＳ駆動回路３から供給される信号（Ｃ）はＰＭＯＳト
ランジスタｍｐ８のソースに与えられる。ＮＭＯＳトラ
ンジスタｍｎ８のゲートにはバイアス電圧（Ｅ）が与え
られているとともに、ＰＭＯＳトランジスタｍｐ８のゲ
ートにはバイアス電圧（Ｄ）が与えられている。
【００１７】バイアス電圧（Ｅ）は電源電圧ＶＤＤから
ＰＭＯＳトランジスタｍｐ２のしきい値電圧Ｖｔｈｐ分
だけ低い値となっている。また、バイアス電圧（Ｄ）は
ＮＭＯＳトランジスタｍｎ２のしきい値電圧Ｖｔｈｎ分
だけ高い値になっている。したがって、ＰＭＯＳトラン
ジスタｍｐ８は時点ｔ１においては、ゲート電圧とソー
ス電圧とが同じ値となるのでオフする。一方、ＮＭＯＳ
トランジスタｍｎ８の場合は、時点ｔ１においてゲート
に高電圧（Ｅ）が与えられるとともに、ソースにグラン
ドレベルの電圧（Ｂ）が与えられるのでオンする。した
がって、出力回路５の出力信号電圧（Ｆ）は図２で示し
たように、入力信号電圧ＶINがグランドレベルＧｎｄと
なっている時点ｔ１においてはグランドレベルＧｎｄに
なる。
ＰＭＯＳトランジスタｍｐ２のしきい値電圧Ｖｔｈｐ分
だけ低い値となっている。また、バイアス電圧（Ｄ）は
ＮＭＯＳトランジスタｍｎ２のしきい値電圧Ｖｔｈｎ分
だけ高い値になっている。したがって、ＰＭＯＳトラン
ジスタｍｐ８は時点ｔ１においては、ゲート電圧とソー
ス電圧とが同じ値となるのでオフする。一方、ＮＭＯＳ
トランジスタｍｎ８の場合は、時点ｔ１においてゲート
に高電圧（Ｅ）が与えられるとともに、ソースにグラン
ドレベルの電圧（Ｂ）が与えられるのでオンする。した
がって、出力回路５の出力信号電圧（Ｆ）は図２で示し
たように、入力信号電圧ＶINがグランドレベルＧｎｄと
なっている時点ｔ１においてはグランドレベルＧｎｄに
なる。
【００１８】また、時点ｔ２ではＮＭＯＳトランジスタ
ｍｎ８のゲート電圧（Ｅ）とソース電圧（Ｂ）とが同じ
になるとともに、ＰＭＯＳトランジスタｍｐ８において
はゲートに“Ｌ”レベルの信号（Ｄ）が印加され、ソー
スにＶＤＤレベルの信号（Ｃ）が印加される。したがっ
て、時点ｔ２においては出力信号（Ｆ）の電位は電源電
圧ＶＤＤレベルまで上昇する。これらのトランジスタｍ
ｐ８およびｍｎ８の動作をまとめたものを第１表に示
す。 このような動作は、時点ｔ３，ｔ４においても同様に
行われるので、図２に示したように出力信号（Ｆ）の振
幅は入力信号電圧ＶINと同じ（グランドレベルＧｎｄ〜
ＶＤＤ）になる。
ｍｎ８のゲート電圧（Ｅ）とソース電圧（Ｂ）とが同じ
になるとともに、ＰＭＯＳトランジスタｍｐ８において
はゲートに“Ｌ”レベルの信号（Ｄ）が印加され、ソー
スにＶＤＤレベルの信号（Ｃ）が印加される。したがっ
て、時点ｔ２においては出力信号（Ｆ）の電位は電源電
圧ＶＤＤレベルまで上昇する。これらのトランジスタｍ
ｐ８およびｍｎ８の動作をまとめたものを第１表に示
す。 このような動作は、時点ｔ３，ｔ４においても同様に
行われるので、図２に示したように出力信号（Ｆ）の振
幅は入力信号電圧ＶINと同じ（グランドレベルＧｎｄ〜
ＶＤＤ）になる。
【００１９】本実施例の出力バッファ回路は、入力回路
１〜出力回路５の前段を通して全てのＭＯＳトランジス
タの任意の２端子間に印加される電圧の最大値は｜ＶＤ
Ｄ−Ｖｔｈｎ，Ｖｔｈｐ｜となる。これは、ＭＯＳトラ
ンジスタのしきい値分だけ耐圧を大きくしたのと実質的
に同じ効果がある。また、表１に示したように、各ＭＯ
Ｓトランジスタは入力の“Ｌ”、“Ｈ”でＣＭＯＳ動作
を行う。したがって、ＤＣ電流は流れないので消費電力
を非常に少なくすることができる。なお、オン電圧は通
常のインバータよりもしきい値分だけ減ることになる
が、例えばゲート線のような軽い負荷を駆動する場合に
は全く問題ない。なお、バイアス回路４に用いているダ
イオード接続トランジスタｍｎ６，ｍｎ７，ｍｐ６，ｍ
ｐ７は、必ずしも図１の通りでなくともよい。すなわ
ち、ダイオード接続されているものであれば、ＮＭＯＳ
トランジスタをＰＭＯＳトランジスタに置き換え、ＰＭ
ＯＳトランジスタをＮＭＯＳトランジスタに置き換えて
もよい。
１〜出力回路５の前段を通して全てのＭＯＳトランジス
タの任意の２端子間に印加される電圧の最大値は｜ＶＤ
Ｄ−Ｖｔｈｎ，Ｖｔｈｐ｜となる。これは、ＭＯＳトラ
ンジスタのしきい値分だけ耐圧を大きくしたのと実質的
に同じ効果がある。また、表１に示したように、各ＭＯ
Ｓトランジスタは入力の“Ｌ”、“Ｈ”でＣＭＯＳ動作
を行う。したがって、ＤＣ電流は流れないので消費電力
を非常に少なくすることができる。なお、オン電圧は通
常のインバータよりもしきい値分だけ減ることになる
が、例えばゲート線のような軽い負荷を駆動する場合に
は全く問題ない。なお、バイアス回路４に用いているダ
イオード接続トランジスタｍｎ６，ｍｎ７，ｍｐ６，ｍ
ｐ７は、必ずしも図１の通りでなくともよい。すなわ
ち、ダイオード接続されているものであれば、ＮＭＯＳ
トランジスタをＰＭＯＳトランジスタに置き換え、ＰＭ
ＯＳトランジスタをＮＭＯＳトランジスタに置き換えて
もよい。
【００２０】
【発明の効果】本発明は上述したように、振幅がグラン
ドレベルＧｎｄ〜電源電圧ＶＤＤよりも小さいけれども
最低レベルはグランドレベルと同じである第１の信号
と、同じく振幅はグランドレベルＧｎｄ〜電源電圧ＶＤ
Ｄよりも小さいが最高レベルは電源電圧ＶＤＤと同じで
ある第２の信号とを作り、出力バッファ回路を構成する
全てのＭＯＳトランジスタの任意の２端子間に印加され
る電圧の最大値が、｜ＶＤＤ−ＭＯＳトランジスタのし
きい値電圧｜となるようにするとともに、最終的に出力
される信号の振幅がグランドレベルＧｎｄ〜電源電圧Ｖ
ＤＤとなるようにしたので、電源電圧の大きさを小さく
したり或いはゲート酸化膜の厚さを厚くしたりすること
なく実効的な耐圧を向上させることができる。したがっ
て、プロセスを変更したり、トランジスタの動作特性を
犠牲にしたりすることなく高耐圧化をはかることがで
き、出力バッファ回路の信頼性を向上させることができ
る。
ドレベルＧｎｄ〜電源電圧ＶＤＤよりも小さいけれども
最低レベルはグランドレベルと同じである第１の信号
と、同じく振幅はグランドレベルＧｎｄ〜電源電圧ＶＤ
Ｄよりも小さいが最高レベルは電源電圧ＶＤＤと同じで
ある第２の信号とを作り、出力バッファ回路を構成する
全てのＭＯＳトランジスタの任意の２端子間に印加され
る電圧の最大値が、｜ＶＤＤ−ＭＯＳトランジスタのし
きい値電圧｜となるようにするとともに、最終的に出力
される信号の振幅がグランドレベルＧｎｄ〜電源電圧Ｖ
ＤＤとなるようにしたので、電源電圧の大きさを小さく
したり或いはゲート酸化膜の厚さを厚くしたりすること
なく実効的な耐圧を向上させることができる。したがっ
て、プロセスを変更したり、トランジスタの動作特性を
犠牲にしたりすることなく高耐圧化をはかることがで
き、出力バッファ回路の信頼性を向上させることができ
る。
【図１】本発明の一実施例を示す出力バッファ回路の回
路図である。
路図である。
【図２】図１の回路の各部の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図３】バッファ回路の使用例を示す回路図である。
１ 入力回路 ２ ＮＭＯＳ駆動回路 ３ ＰＭＯＳ駆動回路 ４ バイアス回路 ５ 出力回路 １１ 第１のＣＭＯＳトランジスタ １２ 第２のＣＭＯＳトランジスタ １３ 第３のＣＭＯＳトランジスタ １４ 第４のＣＭＯＳトランジスタ ＶIN 入力信号電圧 ＶＤＤ 電源電圧 Ｇｎｄ グランドレベル Ｖｔｈｐ しきい値電圧 Ｖｔｈｎ しきい値電圧
Claims (1)
- 【請求項１】 前段から与えられる入力信号をレベルシ
フトして最低レベルがグランドレベルにクランプされて
いるとともに、最高レベルが電源電圧よりも所定の電位
だけ下がっている第１の信号を作るＮＭＯＳ駆動回路
と、上記入力信号をレベルシフトし、最高レベルが上記
電源電圧にクランプされているとともに、最低レベルが
上記グランドレベルから上記所定の電位分だけ上がって
いる第２の信号をつくるＰＭＯＳ駆動回路と、上記電源
電圧よりも上記所定の電位分だけ下がっている第１の電
圧、および上記グランドレベルよりも上記所定の電位分
だけ上がっている第２の電圧を作るバイアス回路と、上
記第１の信号がソースに与えられるとともに上記第１の
電圧がゲートに与えられるＮＭＯＳトランジスタ、およ
び上記第２の信号がソースに与えられるとともに上記第
２の電圧がゲートに与えられるＰＭＯＳトランジスタに
より構成されるＣＭＯＳトランジスタとを具備すること
を特徴とする出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019568A JP3094469B2 (ja) | 1991-01-18 | 1991-01-18 | 出力バッファ回路 |
| KR1019920000327A KR100225549B1 (ko) | 1991-01-18 | 1992-01-13 | 출력버퍼회로 |
| US07/822,950 US5276365A (en) | 1991-01-18 | 1992-01-21 | Output buffer circuit with two level shifts and bias |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019568A JP3094469B2 (ja) | 1991-01-18 | 1991-01-18 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236516A JPH04236516A (ja) | 1992-08-25 |
| JP3094469B2 true JP3094469B2 (ja) | 2000-10-03 |
Family
ID=12002900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03019568A Expired - Fee Related JP3094469B2 (ja) | 1991-01-18 | 1991-01-18 | 出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5276365A (ja) |
| JP (1) | JP3094469B2 (ja) |
| KR (1) | KR100225549B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010114130A1 (ja) | 2009-04-03 | 2010-10-07 | 日本製紙株式会社 | 感熱発色層用塗工液及び感熱記録材料 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5483176A (en) * | 1991-07-10 | 1996-01-09 | Dallas Semiconductor Corporation | Low power module |
| US5461501A (en) * | 1992-10-08 | 1995-10-24 | Hitachi, Ltd. | Liquid crystal substrate having 3 metal layers with slits offset to block light from reaching the substrate |
| US6686976B2 (en) | 1992-10-08 | 2004-02-03 | Hitachi, Ltd. | Liquid crystal light valve and projection type display using same |
| US5703617A (en) * | 1993-10-18 | 1997-12-30 | Crystal Semiconductor | Signal driver circuit for liquid crystal displays |
| US5574475A (en) * | 1993-10-18 | 1996-11-12 | Crystal Semiconductor Corporation | Signal driver circuit for liquid crystal displays |
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| CA2764546C (en) | 2011-01-19 | 2017-03-21 | Daryl Richard Sugden | Collar assembly for breaking tubing hanger connections |
| TWI580189B (zh) | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 位準位移電路及半導體積體電路 |
| US8618857B2 (en) * | 2012-03-27 | 2013-12-31 | Monolithic Power Systems, Inc. | Delay circuit and associated method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4794283A (en) * | 1987-05-26 | 1988-12-27 | Motorola, Inc. | Edge sensitive level translating and rereferencing CMOS circuitry |
| JPH0716158B2 (ja) * | 1988-05-13 | 1995-02-22 | 日本電気株式会社 | 出力回路およびそれを用いた論理回路 |
| US5157281A (en) * | 1991-07-12 | 1992-10-20 | Texas Instruments Incorporated | Level-shifter circuit for integrated circuits |
-
1991
- 1991-01-18 JP JP03019568A patent/JP3094469B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-13 KR KR1019920000327A patent/KR100225549B1/ko not_active IP Right Cessation
- 1992-01-21 US US07/822,950 patent/US5276365A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010114130A1 (ja) | 2009-04-03 | 2010-10-07 | 日本製紙株式会社 | 感熱発色層用塗工液及び感熱記録材料 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04236516A (ja) | 1992-08-25 |
| US5276365A (en) | 1994-01-04 |
| KR920015364A (ko) | 1992-08-26 |
| KR100225549B1 (ko) | 1999-10-15 |
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|
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