KR100225549B1

KR100225549B1 - 출력버퍼회로

Info

Publication number: KR100225549B1
Application number: KR1019920000327A
Authority: KR
Inventors: 마에가와도시가즈
Original assignee: 이데이 노부유끼; 소니 가부시끼가이샤
Priority date: 1991-01-18
Filing date: 1992-01-13
Publication date: 1999-10-15
Anticipated expiration: 2012-01-13
Also published as: US5276365A; KR920015364A; JP3094469B2; JPH04236516A

Abstract

본원 발명에 의한 출력버퍼회로는 전압크기가 0과 전원전압 V_DD사이의 전압보다 작지만, 그 최저레벨이 접지레벨 Gnd과 동일한 제1신호와, 전압크기가 0과 전원 전압 V_DD사이의 전압보다 작지만, 그 최대레벨이 전원전압 V_DD과 동일한 제2신호를 생성하며, 따라서 출력버퍼회로를 구성하는 모든 MOS 트랜지스터의 어느 2단자간에 인가되는 전압의 최대치는 ｜ V_DD- MOS 트랜지스터의 드레숄드전압｜이 된다. 그러므로, 장치의 내전압(耐電壓)을 실질적으로 향상시킬 수 있고, 또한 제1 및 제2신호에 기초하여 최종 출력신호의 크기는 접지레벨 Gnd과 전원전압 V_DD사이의 크기가 된다.

Description

출력버퍼회로

제1도 본원 발명의 일실시예를 나타낸 출력버퍼회로의 회로구성도.

제2도는 제1도의 회로에 있어서의 각 부분의 동작을 설명하는 타임차트.

제3도는 출력버퍼회로의 이용에 있어서의 일예를 나타낸 회로구성도.

본원 발명은 출력버퍼회로에 관한 것이며, 특히 TFT를 갖는 출력버퍼회로의 내전압(耐戰壓)을 향상시키기 위한 구성에 관한 것이다.

출력버퍼회로는 예를 들면 한 회로에서 생성된 신호를 후단(後段)의 회로에 출력하기 위한 회로로서 이용된다.

제3도는 엑티브매트릭스타입의 액정표시장치에 이용되는 출력버퍼회로를 나타낸 회로구성도로서, 이 회로는 수직변위레지스터에서 생성된 어드레스펄스가 출력버퍼회로(21)를 통해 게이트선(22)으로 출력하도록 되어 있다. 제3도에 나타낸 바와 같이, 출력버퍼회로(21)는 PMOS 트랜지스터 mpl 및 NMOS 트랜지스터 mnl 를 갖는 CMOS 트랜지스터로 구성된다.

상기 회로에 있어서, 픽셀을 형성하는 트랜지스터는 NMOS 트랜지스터이므로, 일반적으로 입력영상신호의 크기는 대략 0.5V와 (전원전압 V_DD-드레숄드(threshold)전압 Vth) 사이의 크기이며, 즉 이 신호는 OV 와 전원전압 V_DD사이의 전압크기를 갖지 않는다. 그러나, 게이트선(22)에 출력되는 신호전압은 OV와 전원전압 V_DD사이의 다이나믹영역을 요하며, 따라서 전원전압 V_DD과 동일한 크기의 전압이 출력버퍼회로(21)를 구성하는 트랜지스터 mpl, mnl의 드레인과 게이트간, 소스와 게이트간, 및 드레인과 소스간에 인가된다.

전원전압 V_DD의 크기가 일반적으로 14∼18V 이므로, 이와 같은 고전압이 장치에 직접 인가되면 장치의 신뢰도가 저하된다. 이와 같은 문제점을 해소하기 위해 게이트산화막을 보다 두껍게 하는 것을 고려할 수 있으나, 이 경우 드레숄드전압 Vth 이 증대되거나 동작속도가 저하되는 (gm이 저하되는 )문제가 야기되며, 또한 전공정을 변경해야 하는 문제가 생긴다.

본원 발명은 상기 문제들을 해소하기 위한 것으로서, 본원 발명의 목적은 공정을 변경하거나, 트랜지스터의 동작특성을 희생하지 않고 장치의 내전압을 증대시킴으로써 , 출력버퍼회로의 신뢰도를 향상시키는 것이다.

상기 목적을 얻기 위한 본원 발명의 출력버퍼회로는 전단(前段)으로부터 공급된 입력신호의 레벨을 변위함으로써 최저레벨이 접지레벨로 클램프되고, 최대레벨이 소정량의 전위만큼 전원전압보다 낮게 유지되는 제1신호를 생성하기 위한 NMOS 구동회로와, 입력신호의 레벨을 변위함으로써 최대레벨이 전원전압으로 클램프되고, 최저레벨이 소정량의 전위만큼 접지레벨보다 높게 유지되는 PMOS 구동회로와, 소정량의 전위만큼 전원전압보다 낮은 제1전압 및 소정량의 전위만큼 접지레벨보다 높은 제2전압을 생성하는 바이어스회로와, 소스에 상기 제1신호가 공급되고, 게이트에 상기 제1전압이 공급되는 NMOS 트랜지스터, 및 소스에 상기 제2신호가 공급되고, 게이트에 상기 제2전압이 공급되는 PMOS 트랜지스터로 구성된 CMOS 트랜지스터로 이루어진다.

본원 발명에 있어서는 전압 크기가 접지레벨 Gnd 과 전원전압 V_DD사이의 전압보다 작지만, 그 최대레벨이 접지레벨과 동일한 제1신호와, 이 제1신호와 같고, 전압크기가 접지레벨Gnd과 전원전압 V_DD사이의 전압보다 작지만,그 최대레벨이 전원전압 V_DD과 동일한 제2신호를 생성하며, 제1 및 제2신호에 기초하여 최종출력신호의 크기는 접지레벨 Gnd 과 전원전압 V_DD사이의 크기가 된다. 따라서, 출력버퍼회로를 구성하는 모든 MOS 트랜지스터의 어느 2단자간에 인가되는 전압의 최대치는 ｜V_DD- MOS 트랜지스터의 드레숄드전압｜이 되므로, 장치의 내전압을 실질적으로 향상시킬 수 있다.

다음에, 본원 발명의 실시예에 대하여 첨부도면에 따라 상세히 설명한다.

제1도는 본원 발명의 일실시예를 나타낸 출럭버퍼회로의 회로구성도이다.

이 출력버퍼회로는 입력회로(1), NMOS 구동회로(2), PMOS 구동회로(3), 바이어스회로(4) 및 출력회로(5)로 이루어진 5개의 블록으로 형성된다.

입력회로(1)는 외부에서 공급된 입력신호전압 V_IN의 크기를 억제함으로써 신호를 생성하며, 본 실시예에 있어서 입력회로(1)는 제1PMOS 트랜지스터 mpl, 제1 NMOS 트랜지스터 mnl, 전원측에 접속된 제2 PMOS 트랜지스터, mp2, 및 접지측에 접속된 제2 NMOS 트랜지스터 mn2로 구성된 제1 CMOS 트랜지스터(11)로 이루어진다.

NMOS 구동회로(2)는 그 최저치가 접지레벨 Gnd로 클램프되도록 입력회로(1)로부터 공급된 신호(A)를 레벨변위함으로써 신호(B)를 생성하며, 이 회로는 PMOS 트랜지스터 mp3, NMOS 트랜지스터 mn3, 및 전원측에 접속되어 다이오드로서 기능하는 PMOS 트랜지스터 mp4로 구성된 제2 CMOS 트랜지스터(12)로 이뤄진다.

PMOS 구동회로(3)는 그 최대치가 전원전압 V_DD으로 클램프되도록 입력회로(1)로부터 공급된 신호(A)를 전원전압 V_DD측으로 레벨변위함으로써 신호(C)를 생성하며, 이 회로는 PMOS 트랜지스터 mp5, NMOS 트랜지스터 mn4, 및 접지측에 접속되어 다이오드로서 기능하는 NMOS 트랜지스터 mn5로 구성된 제3 CMOS 트랜지스터(13)로 이루어진다.

바이어스회로(4)는 MOS 트랜지스터, 즉 PMOS 트랜지스터 mp6, mp7, 및 NMOS 트랜지스터 mn6, mn7로 구성되며, 이들 MOS 트랜지스터는 각각 다이오드로서 기능한다. 또한, 이들 MOS 트랜지스터는 직렬접속되어 전원과 접지간에 삽입되며, PMOS 트랜지스터 mp6, mp7간의 중점으로부터 전압(E)이 출력되고, NMOS 트랜지스터 mn6,mn7간의 중점으로부터 전압(D)이 출력되는 구성을 이루고 있다.

출력회로(5)는 PMOS 트랜지스터 mp8 및 NMOS 트랜지스터 mn8로 구성된 제4 CMOS 트랜지스터(14)로 이루어지고, 그 출력단자는 저항기 R_L및 콘덴서 C_L에 접속되며, 바이어스회로(4)로부터 출력된 전압(E),(D)이 NMOS 트랜지스터 mn8의 게이트 및 PMOS 트랜지스터 mp8의 게이트에 각각 인가된다.

다음에, 전술한 출력버퍼회로의 동작에 대하여 제2도의 타임차트를 참조하여 설명한다.

먼저, 접지레벨과 전원전압 V_DD사이의 크기를 갖는 입력신호전압 V_IN이 입력회로(1)에 인가되면, 이것은 제2도에 (A)로서 나타낸 바와 같이 파형의 신호로 변환되며, 이와 같은 파형(A)은 입력회로(1)에서 행하는 다음의 회로동작에 의해 생성된다.

즉, 입력신호전압 V_IN이 제2도의 t1 시점의 L(low)에 위치하므로, 제1 CMOS 트랜지스터(11)에 있어서 PMOS 트랜지스터 mpl 는 턴온되고, NMOS 트랜지스터 mnl는 턴오프되며, 따라서 제1 CMOS 트랜지스터(11)의 출력신호전압(A)은 전원전압 V_DD으로 상승한다. 그러나, 다이오드로서 기능하는 PMOS 트랜지스터 mp2가 CMOS 트랜지스터(11)의 전원측에 접속되어 있으므로, 출력신호전압(A)의 최대 전위는 전원전압 V_DD보다 PMOS 트랜지스터 mp2의 드레숄드전압 Vthp만큼 낮은 레벨로, 즉 레벨(V_DD-Vthp)만큼만 상승한다.

t2 시점에 있어서는 입력신호전압 V_IN이 H(high)이므로, 제1 CMOS 트랜지스터(11)에 있어서 NMOS 트랜지스터 mnl는 턴온되고, PMOS 트랜지스터 mpl는 턴오프되며, 따라서 제1 CMOS 트랜지스터(11)의 출력신호전압(A)은 접지전위로 저하한다. 그러나, 다이오드로서 기능하는 NMOS 트랜지스터 mn2가 CMOS 트랜지스터(11)의 접지측에 접속되어 있으므로, 출력신호전압(A)의 최저전위는 접지전위보다 NMOS 트랜지스터 mn2의 드레숄드전압 Vthn 만큼 높은 레벨로 된다.

이와 같은 현상은 t3, t4 시점에서도 발생하며, 따라서 억제에 의해서 입력신호전압 V_IN보다 크기가 작은 출력신호전압(A)을 입력회로(1)의 출력단자로부터 얻을 수 있다.

NMOS 구동회로(2)는 입력회로(1)로부터 공급된 신호(A)를 받아서, 이 신호(A)와 동일한 파형이지만 그 최저레벨이 접지전위로 클램프된 신호전압(B)을 생성하여 이것을 출력회로(5)에 공급한다.

한편, PMOS 구동회로(3)는 입력회로(1)로부터 공급된 신호(A)의 레벨을 전원전압측으로 변위함으로써 그 최대레벨이 전원전압 V_DD으로 클램프된 신호(C)를 생성하여 이것을 출력회로(5)에 공급한다.

NMOS 구동회로(2)로부터 공급된 신호(B)는 제4 CMOS 트랜지스터(14)를 구성하는 NMOS 트랜지스터 mn8의 소스에 인가되고, PMOS 구동회로(3)로부터 공급된 신호(C)는 PMOS 트랜지스터 mp8의 소스에 인가되는 동시에, NMOS 트랜지스터 mn8의 게이트에 바이어스전압(E)이 공급되고, PMOS 트랜지스터 mp8의 게이트에 바이어스전압(D)이 공급된다.

바이어스전압(E)은 전원전압 V_DD보다 PMOS 트랜지스터 mp2의 트레숄드전압 Vthp 만큼 낮은 전압치를 가지고, 바이어스전압(D)은 접지전위보다 NMOS 트랜지스터 mn2의 드레숄드전압 Vthn 만큼 높은 전압치를 가지며 따라서 PMOS 트랜지스터 mp8는 게이트전압과 소스전압이 동일치가 되는 t1 시점에서 턴오프된다.

한편, NMOS 트랜지스터 mn8의 게이트에 고전압(E)이 공급되고, 그 소스에 접지레벨의 전압(B)이 공급되므로, t1 시점에서 NMOS 트랜지스터 mn8는 턴온되며 ,따라서 제2도에 나타낸 바와 같이 입력신호 전압 V_IN이 접지레벨 Gnd 에 있는 t1 시점에서 출력회로(5)의 출력신호전압(F)은 접지레벨 Gnd 이 된다.

t2 시점에 있어서, NMOS 트랜지스터 mn8의 게이트전압(E) 및 소스전압(B)이 동일해지는 한편, PMOS 트랜지스터 mp8의 게이트에 L 레벱의 전압(D)이 인가되고, PMOS 트랜지스터 mp8의 소스에 V_DD레벨의 신호(C)가 인가되며, 따라서 t2 시점에서 출력신호전압(F)의 전위는 전원전압 V_DD의 레벨로 상승한다. 전술한 트렌지스터 mp8, mn8의 동작에 대해 요약하면 표1과 같다.

[표 1]

같은 동작이 t3, t4 시점에서도 행하여지므로, 출력신호(F)의 크기는 입력신호전압 V_IN의 크기(접지레벨 Gnd 과 전원전압 V_DD사이)와 동일하게 된다.

본 실시예의 출력버퍼회로에 있어서, MOS 트랜지스터의 어느 2단자간에 인가되는 전압의 최대치는 입력회로(1)로부터 출력회로(5)에 이르는 모든 단(段)를 통해서 ｜V_DD-Vthn, Vthp｜가 되며, 이것은 MOS 트랜지스터의 드레숄드치에 대응하는 양만큼 MOS 트랜지스터의 내전압을 증대시키는 효과를 실질적으로 얻게 되는 것을 의미한다.

또한, 표1에 나타낸 바와 같이 MOS 트랜지스터는 입력의 L 및 H에서 CMOS 동작을 행하고, 따라서 이들 트랜지스터를 통하여 D.C.전류가 흐르지 않으므로 전력소비를 극단적으로 저감할 수 있으며, 온-전압이 통상의 인버터전압보다 낮아지지만 게이트선과 같은 경부하를 구동할 경우 문제가 없다.

바이어스회로(4)를 구성하는 동시에 다이오드로서 기능하는 트랜지스터 mn6, mn7, mp6, mp7는 제1도에 나타낸 바와 같은 구성에 있어서 필수적인 것은 아니며, 이것이 다이오드로서 기능하는 한 NMOS 트랜지스터는 PMOS 트랜지스터로 대체할 수 있고, PMOS 트랜지스터는 NMOS 트랜지스터로 대체할 수 있다.

전술한 바와 같이, 본원 발명에 있어서는 전압크기가 접지레벨 Gnd과 전원전압 V_DD사이의 전압보다 작지만, 그 최저레벨이 접지레벨과 동일한 제1신호와, 전압크기가 접지레벨 Gnd 과 전원전압 V_DD사이의 전압보다 작지만, 그 최대 레벨이 전원전압 V_DD과 동일한 제2신호를 생성하며, 따라서 출력버퍼회로를 구성하는 모든 MOS 트랜지스터의 어느 2단자간에 인가되는 전압의 최대치는 ｜V_DD-MOS 트랜지스터의 드레숄드전압｜이 되고, 또한 최종 출력신호의 크기는 접지레벨 Gnd 과 전원전압 V_DD사이의 크기가 되며, 결과적으로 전원 전압의 크기를 저감하거나 게이트산화막의 두께를 증대시키지 않고, 장치의 내전압을 실질적으로 향상시킬 수 있으므로 공정을 변경하거나 트랜지스터의 동작특성을 희생하지 않고, 높은 내전압을 얻을 수 있으며, 출력버퍼회로의 신뢰도도 향상된다.

Claims

입력신호에 기초하여 이 입력신호의 레벨로부터 변위하는 레벨을 가진 제1신호를 생성하는 제1수단과, 입력신호에 기초하여 이 입력신호의 레벨로부터 변위하는 레벨을 가진 제2신호를 생성하는 제2수단과, 제1전압 및 제2전압을 출력하는 바이어스수단과, 상기 바이어스수단에 접속되고, 상기 제1및 제2 신호에 따라 접지레벨과 전원전압 사이의 크기를 갖는 출력신호를 생성하는 출력단(出力段)으로 이루어지는 것을 특징으로 하는 출럭버퍼회로.