Feld der Erfindung
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Diese Erfindung betrifft eine Ausgangsschaltung und
insbesondere eine Ausgangsschaltung mit großem
Stromsteuerungsvermögen, die beispielsweise zwischen ein internes
Datenbussystem und ein Ausgangsdatenbussystem gekoppelt ist.
Beschreibung des Standes der Technik
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Ein typisches Beispiel der Ausgangsschaltung ist in Fig. 1
dargestellt und umfaßt eine Vielzahl von Ausgangseinheiten
10, 11, ... und In, die jeweils zwischen internen
Datensignalleitungen IB0, IB1, ... und IBn eines internen
Datenbussystems und externen Datensignalleitungen eines externen
Datenbussystems gekoppelt sind. Die Ausgangseinheiten 10,
11, ... und 1n teilen sich eine
Ausgabe-Freigabesignalleitung , und eine Inverterschaltung IV1 ist mit der
Ausgabe-Freigabesignalleitung zum Erzeugen eines
komplementären Ausgabe-Freigabesignals gekoppelt. Das
Ausgabe-Freigabesignal mit aktivem Niedrigspannungspegel und das
komplementäre Ausgabe-Freigabesignal machen die Ausgangseinheiten
10 bis 1n ansprechbar auf die Ausgabe-Datenbits auf den
internen Datensignalleitungen IE0 bis IBn, und die
Ausgabedatenbits werden von den internen Datensignalleitungen IB0
bis IBn jeweils an die externen Datensignalleitungen EB0
bis EBn übertragen. Die Ausgangseinheiten 10 bis 1n sind in
ihrem Schaltungsaufbau einander gleich, und eine
Beschreibung
wird nachstehend nur für die Ausgangseinheit 10
gegeben.
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Die Ausgangseinheit 10 umfaßt eine
Ausgabe-Inverterschaltung, die aus einem p-Kanal-Feldeffekttransistor QP1 und
einen n-Kanal-Feldeffekttransistor QN2 besteht, die
zwischen einer Quelle mit positivem Spannungspegel Vdd und
einem Masseknoten GND geschaltet sind, und die externe
Datensignalleitung EB0 ist an den gemeinsamen Drainknoten der
Feldeffekttransistoren QP1 und QN2 gekoppelt. Der p-Kanal-
Feldeffekttransistor QP1 ist mit einer Reihenkombination
eines NOR-Gates NR1 und einer Inverterschaltung IV3
verbunden, und die zugehörige interne Datensignalleitung IB0 und
die Ausgabe-Freigabesignalleitung sind jeweils mit
zwei Eingangsknoten des NOR-Gates NR1 gekoppelt.
Andererseits ist der n-Kanal-Feldeffekttransistor QN2 mit einer
Reihenkombination aus einem NAND-Gate ND1 und einer
Inverterschaltung IV5 verbunden, und die zugehörige interne
Datensignalleitung IB0 und der Ausgangsknoten der
Inverterschaltung IV1 sind jeweils mit zwei Eingangsknoten des
NAND-Gates ND1 verbunden.
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Die so aufgebaute Ausgangsschaltung des Standes der Technik
verhält sich wie folgt. Nun angenommen, daß
Ausgangsdatenbits auf den internen Datensignalleitungen IB0 bis IBn zum
Zeitpunkt t1 auftreten, wie in Fig. 2 gezeigt wird, geht
die Ausgabe-Freigabesignalleitung zum Zeitpunkt t2
herunter auf den aktiven Niedrigspannungspegel, und
demgemäß werden das NOR-Gate NRI und das NAND-Gate NDI jeder
Ausgangseinheit von dem Ausgangsdatenbit auf der
zugehörigen internen Datensignalleitung abhängig. Das NOR-Gate NR1
und das NAND-Gate ND1 erzeugen jeweils Ausgangssignale,
beide mit einem dem zuge führten Ausgangsdatenbit
entgegengesetzten Spannungspegel, und die zwei Inverterschaltungen
IV3 und IV5 übertragen die Ausgangssignale mit
entgegengesetztem Spannungspegel jeweils an den
p-Kanal-Feldeffekttransistor
QP1 und den n-Kanal-Feldeffekttransistor
QN2. Da der p-Kanal-Feldeffekttransistor QP1 und der
n-Kanal-Feldeffekttransistor QN2 komplementär ein- und
ausschalten, wird zwischen einem Spannungsknoten Vdd oder GND
und der zugehörigen externen Datensignalleitung EB0 ein
Stromweg eingerichtet, und das der Ausgangseinheit
zugeführte Ausgangsdatenbit wird an die zugehörige externe
Datensignalleitung übertragen. Da das Ausgabe-Freigabesignal
und das komplementäre Ausgabe-Freigabesignal alle
Ausgangseinheiten 10 bis 1n gleichzeitig abhängig von den
Ausgangsdatenbits auf dem internen Datenbussystem IB0 bis IBn
machen, sind die Ausgangseinheiten 10 bis 1n zum Zeitpunkt
t2 gleichzeitig aktiviert, und deshalb werden die
Ausgangsdatenbits auf dem externen Datenbussystem unmittelbar nach
dem Zeitpunkt t2 gültig, wie aus Fig. 2 zu ersehen ist.
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Ein Problem ergibt sich bei der Ausgangsschaltung des
Standes der Technik dadurch, daß die gleichzeitig aktivierten
Ausgangseinheiten 10 bis 1n der Grund für eine unerwünschte
Spannungsschwankung an der Quelle des positiven
Spannungspegels Vdd und/oder des Erdspannungsknotens GND sind. Dies
geschieht aufgrund der Tatsache, daß die
Ausgang-Inverterschaltungen ein großes Stromsteuervermögen haben, das
zuläßt, daß eine große Strommenge bei gleichzeitigen
EIN-Zuständen hindurchgeht. Wenn die Ausgangsdatenbits auf einem
Logikpegel "1" sind, äquivalent zu dem positiven
Hochspannungspegel, führt die Quelle des positiven Spannungspegels
Vdd eine große Strommenge durch die
p-Kanal-Feldeffekttransistoren der Ausgang-Inverterschaltungen an die externen
Datensignalleitung EB0 bis EBn. Dies führt zu unerwünschten
Spannungsschwankungen an der Quelle des positiven
Spannungspegels Vdd. Die Ausgangsdatenbits mit Logikpegel OU,
äquivalent zu dem Massespannungspegel, veranlassen die
Ausgang-Inverterschaltungen dazu, Strom von den externen
Datensignalleitungen EB0 bis EBn an den Masseknoten GND
abzuführen.
Eine solche gleichzeitige Stromabführung bewirkt,
daß der Strompegel am Masseknoten GND schwankt.
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Nun angenommen, daß eine parasitäre Kapazität CL von etwa
300 pF an jeder externen Datensignalleitung eines externen
8-Bit-Datenbussystems angeschlossen ist, und daß jede der
Ausgang-Inverterschaltungen der Ausgangseinheiten 10 bis 1n
eine Durchgangsrate (dv/dt) in der Größe von 4 Volt pro 10
ns hat, ist die durch die Ausgang-Inverterschaltung
hindurchgehende Strommenge (i) gegeben als
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i = CL x (dV/dt)
= 300 pF x (4/10) = 120 Milliampere.
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Folglich steuert die Ausgang-Inverterschaltung bei
Aktivierung den Strom von 120 Milliampere für die zugehörige
einzelne Datensignalleitung. Die Quelle mit positivem
Spannungspegel Vdd muß dem externen 8-Bit-Datenbussystem 960
Milliampere bei gleichzeitiger Aktivierung der acht
Ausgangseinheiten 10 bis 1n zuführen.
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Die Spannungsschwankungen bei 960 Milliampere sind abhängig
von dem Widerstand eines mit der Quelle mit positiven
Spannungspegel Vdd gekoppelten Stromversorgungsnetzes und
werden wie folgt, unter der Annahme, daß der Widerstand 1, 2,
3, 4 oder 5 Ohm ist, abgeschätzt.
Tabelle 1
Widerstand:
Schwankungen:
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Solche breiten Spannungsschwankungen senken den Störabstand
von Signalen, die an andere elektrische Schaltungen, die
mit der Ausgangsschaltung zusammengebaut sind, zugeführt
werden oder von diesen aufgenommen werden, und die Signale
können leicht auf den entgegengesetzten logischen Pegel
invertiert werden. Die nicht beabsichtigte Inversion führt
die integrierte Schaltung irre und erzeugt einen Fehler in
der Produktion der Ausgangsdatenbits.
Zusammenfassung der Erfindung
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Es ist deshalb eine wichtige Aufgabe der vorliegenden
Erfindung, eine Ausgangsschaltung zu schaffen, die bewirkt,
daß Konstantspannungsquellen bei ihrer Aktivierung nicht
schwanken.
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Um diese Aufgabe zu lösen, schlägt die folgende Erfindung
vor, Teilausgangseinheiten wellenartig zu steuern.
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In Übereinstimmung mit der vorliegenden Erfindung ist eine
Ausgangsschaltung vorgesehen, mit a) einer Vielzahl von
Ausgangseinheiten, die jeweils zwischen eine erste
Datensignalleitung und eine zweite Datensignalleitung gekoppelt
sind, wobei jede der Ausgangseinheiten aufweist, a-1) eine
Treiberschaltung, die im Betrieb die zugehörige zweite
Datensignalleitung treibt, indem sie einen Stromweg zwischen
der zugehörigen zweiten Datensignalleitung und der ersten
oder zweiten Spannungspegelquelle schafft, und a-2) eine
Steuerschaltung, die auf ein Ausgangsdatensignal auf der
zugeordneten ersten Datensignalleitung anspricht und
zuläßt, daß die Treiberschaltung die zugehörige zweite
Datenleitung treibt, wobei die Ausgangsschaltung ferner umfaßt
b) eine Überwachungsschaltung, die auf ein
Ausgabe-Freigabesignal anspricht und die die in einer der
Ausgangseinheiten eingebaute Steuerschaltung dazu veranlaßt, zuzulassen,
daß die in die oben erwähnte eine Ausgangseinheit
eingebaute
Treiberschaltung die zugehörige zweite
Datensignalleitung treibt, wenn die in einer anderen Ausgangseinheit
eingebaute Steuerschaltung der in der vorerwähnten anderen
Ausgangseinheit eingebauten Treiberschaltung gestattet, die
zugehörige zweite Datensignalleitung zu treiben.
Kurzbeschreibung der Zeichnungen
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Die Merkmale und Vorteile einer Ausgangsschaltung gemäß der
vorliegenden Erfindung werden aus der folgenden
Beschreibung in Verbindung mit den beigefügten Zeichnungen besser
verstanden. Es zeigen:
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Fig. 1 ein Schaltdiagramm, das den Schaltungsaufbau der
Ausgangsschaltung des Standes der Technik zeigt;
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Fig. 2 ein Zeitablaufdiagramm, das das Verhalten der
Ausgangsschaltung des Standes der Technik zeigt;
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Fig. 3 ein Schaltdiagramm, das die Anordnung einer
Ausgangsschaltung gemäß der vorliegenden Erfindung
zeigt;
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Fig. 4 ein Zeitablaufdiagramm, das das Schaltverhalten der
in Fig. 3 gezeigten Ausgangsschaltung der
vorliegenden Erfindung zeigt;
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Fig. 5 ein Schaltdiagramm, das die Schaltungsanordnung
einer weiteren Ausgangsschaltung gemäß der
vorliegenden Erfindung zeigt;
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Fig. 6 ein Zeitablaufdiagramm, das das Schaltverhalten der
in Fig. 5 gezeigten Ausgangsschaltung zeigt;
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Fig. 7 ein Schaltdiagramm, das die Schaltungsanordnung noch
einer weiteren Ausgangsschaltung gemäß der
vorliegenden Erfindung zeigt; und
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Fig. 8 ein Schaltdiagramm, das die Schaltungsanordnung noch
einer weiteren Ausgangsschaltung gemäß der
vorliegenden Erfindung zeigt.
Beschreibung der bevorzugten Ausführungsformen
Erste Ausführungsform
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Bezug nehmend auf Fig. 3 der Zeichnungen ist eine
integrierte Schaltung auf einem Halbleiterchip 30 gefertigt,
und eine Ausgangsschaltung 31 gemäß der vorliegenden
Erfindung ist in die integrierte Schaltung zusammen mit anderen
Komponentenschaltungen einschließlich einer Datenquelle 32
und einer Zeitablauf-Steuerschaltung 33 integriert. Die
Ausgangsschaltung 31 ist zwischen ein internes
8-Bit-Datenbussystem 34 und ein externes 8-Bit-Datenbussystem 35
gekoppelt, und die Zeitablauf-Steuerschaltung 33 liefert über
eine Ausgabe-Freigabesignalleitung ein
Ausgabe-Freigabesignal mit einem aktiven Niedrigspannungspegel,
äquivalent zum Logikpegel "0". Das interne Datenbussystem 34 ist
aus acht Datensignalleitungen IB0, IB1, ... und 1B7
zusammengesetzt, die Ausgangsdatenbits von der Datenquelle 32 zu
der Ausgangsschaltung 31 übertragen. Das externe
Datenbus-System 35 ist ebenfalls aus acht Datensignalleitungen EB0,
EB1, ... und EB7 zusammengesetzt, und die Ausgangsschaltung
31 überträgt die Ausgangsdatenbits auf den
Datensignalleitungen IB0 bis IB 7 an die Datensignalleitungen EB0 bis
EB7. Die Datensignalleitungen IB0 bis IB7 und die
Datensignalleitungen EB0 bis EB7 dienen jeweils als erste
Datensignalleitungen bzw. zweite Datensignalleitungen.
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Die Ausgangsschaltung 31 hat acht Ausgangseinheiten 31a,
31b, ... und 31h; jedoch nur drei Ausgangseinheiten 31a,
31b, und 31h sind aus Gründen der Einfachheit in Fig. 3
dargestellt. Alle Ausgangseinheiten 31a bis 31h sind
einander gleich in ihrer Schaltanordnung, und nur die
Ausgangseinheit 31a wird nachfolgend im Detail beschrieben.
Die Komponentenelemente der anderen Ausgangseinheiten 31b
bis 31h werden mit den gleichen Bezugszeichen bezeichnet,
die den entsprechenden Komponentenelementen der
Ausgangseinheit 31a zugeordnet sind.
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Die Ausgangseinheit 31a umfaßt eine
Ausgang-Inverterschaltung IV11, die als Reihenschaltung aus einem
p-Kanal-Feldeffekttransistor QP11 und einem
n-Kanal-Feldeffekttransistor QN12 ausgeführt ist, die zwischen einer Quelle mit
positivem Spannungspegel Vdd und einem Masseknoten GND
gekoppelt sind, und die zugehörige Datensignalleitung EB0 ist
mit dem gemeinsamen Drainknoten der Feldeffekttransistoren
QP11 und QN12 gekoppelt. Die Ausgang-Inverterschaltung IV11
kann einen Stromweg über einen der Feldeffekttransistoren
QP11 und QN12 zu der Datensignalleitung EB0 in Abhängigkeit
von dem Datenbit auf der zugehörigen Datensignalleitung IB0
schaffen, und aus diesem Grunde dient die Ausgang-Inverter
schaltung IV11 als Treiberschaltung. Die Ausgangseinheit
31a umfaßt ferner eine Reihenschaltung aus einem NOR-Gate
NR11 und einer Inverterschaltung IV13, die mit der
Gateelektrode des p-Kanal-Feldeffekttransistors QP11 gekoppelt
ist, und eine Reihenschaltung aus einem NAND-Gate ND11 und
einer Inverterschaltung IV15, die an die Gateelektrode des
n-Kanal-Feldeffekttransistors QN12 gekoppelt ist. Die auf
diese Weise in Verbindung mit der Ausgang-Inverterschaltung
IV11 geschaffenen zwei Reihenschaltungen veranlassen die
Feldeffekttransistoren QP11 und QN12 dazu, in
komplementärer Weise ein- und auszuschalten, und deshalb als Ganzes
eine Steuerschaltung zu bilden.
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Die Ausgangsschaltung 31 umfaßt ferner eine
Überwachungsschaltung 31i, und die Überwachungsschaltung 31i hat eine
Inverterschaltung IV16, die mit der Ausgangseinheit 31a und
sieben Freigabeeinheiten, von denen nur zwei gezeigt und
durch Bezugszeichen EN1 bzw. EN2 bezeichnet sind, verbunden
ist. Die Inverterschaltung IV16 ist mit der
Ausgabe-Freigabesignalleitung zum Erzeugen des komplementären
Ausgabe-Freigabesignals gekoppelt, und die
Ausgabe-Freigabesignalleitung und die Inverterschaltung IV16 werden
zum Aktivieren der Ausgangseinheit 31a verwendet. Im
einzelnen sind die Freigabe-Signalleitung und die
zugehörige Datensignalleitung IB0 jeweils mit den zwei
Eingangsknoten des NOR-Gates NR13 gekoppelt, und die
Inverterschaltung IV16 und die Datensignalleitung IB0 sind mit den zwei
Eingangsknoten des NAND-Gates ND11 gekoppelt. Da das
Ausgabe-Freigabesignal mit Logikpegel "0" und das
komplementäre Freigabesignal desselben das NOR-Gate NR11 bzw. das
NAND-Gate ND11 aktivieren, wird die Ausgangseinheit 31a
abhängig von dem Ausgangsdatenbit auf der zugehörigen
Datensignalleitung IB0, und der p-Kanal-Feldeffekttransistor
QP11 und der n-Kanal-Feldeffekttransistor QN12 der
Ausgang-Inverterschaltung IV11 schalten gleichzeitig ein bzw. aus,
um die zugehörige Datensignalleitung EB0 zu treiben.
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Die sieben Freigabeeinheiten sind jeweils für die anderen
sieben Ausgangseinheiten 31b bis 31h vorgesehen, und die
Ausgangseinheit 31b ist beispielsweise mit der
Freigabeeinheit EN1 verbunden. Alle Freigabeeinheiten sind in ihrer
Anordnung einander gleich, und die Freigabeeinheit EN1
umfaßt ein Exklusiv-OR-Gate EX1 mit zwei Eingängen, das mit
den Gateelektroden der Feldeffekttransistoren QP11 und QN12
der Ausgangseinheit 31a gekoppelt ist, und eine
Inverterschaltung IV17, die mit dem Ausgangsknoten des Exklusiv-OR-
Gates EX1 gekoppelt ist. Der Ausgangsknoten des Exklusiv-
OR-Gates EX1 ist direkt mit einem der Eingangsknoten des
NOR-Gates NR11 der Ausgangseinheit 31b gekoppelt, und die
Inverterschaltung IV17 ist mit einem der Eingangsknoten des
NAND-Gates ND11 der Ausgangseinheit 31b gekoppelt. Die
zugehörige Datensignalleitung IB1 ist mit den verbleibenden
Knoten des NOR-Gates NR11 und des NAND-Gates ND11 der
Ausgangseinheit 31b gekoppelt. Während das Freigabesignal sich
auf dem inaktiven Hochspannungspegel, der äquivalent dem
Logikpegel "1" ist, befindet, erzeugen das NOR-Gate NR11
und das NAND-Gate ND11 der Ausgangseinheit 31a das
Ausgangssignal mit dem Logikpegel "0" bzw. das Ausgangssignal
mit dem Logikpegel "1", welche über die Inverterschaltungen
IV13 und IV15 an die Gateelektroden der
Feldeffekttransistoren QP11 und QN12 übertragen werden, wodurch die
Feldeffekttransistoren QP11 und QN12 dazu veranlaßt werden,
auszuschalten. Die Ausgangssignale mit dem Logikpegel "0" und
dem Logikpegel "1" werden von den Inverterschaltungen IV13
und IV15 dem Exklusiv-OR-Gate EX1 zugeführt, und das
Exklusiv-OR-Gate EX1 liefert das Ausgangssignal mit dem
Logikpegel "1", und die zugehörige Inverterschaltung IV17 erzeugt
das Ausgangssignal mit dem Logikpegel "0". Bei Vorliegen
des Ausgangssignals mit dem Logikpegel "1" und des
Ausgangssignals mit dem Logikpegel "0" bleiben das NOR-Gate
NR11 und das NAND-Gate ND11 inaktiv. Das führt dazu, daß
die Ausgangseinheit 31b ebenfalls im inaktiven Zustand
bleibt. Falls das Freigabesignal auf den aktiven
Niedrigspannungspegel, der dem Logikpegel "0" äquivalent ist,
heruntergeht, werden andererseits das NOR-Gate NR11 und NAND-
Gate ND11 der Ausgangseinheit 31a abhängig von dem
Ausgangsdatenbit auf der zugehörigen Datensignalleitung IB0,
und Ausgangssignale mit dem Logikpegel "1" oder dem
Logikpegel "0" werden gleichzeitig von den Ausgangsknoten des
NOR- und des NAND-Gates NR11 und ND11 den jeweiligen
Inverterschaltungen IV13 und IV15 und ferner den Gateelektroden
der Feldeffekttransistoren QP11 bzw. QN12 der
Ausgangseinheit 31a zugeführt. Die Ausgangssignale mit einem
Logikpegel von entweder "1" oder "0" veranlassen das Exklusiv-OR-
Gate EX1 dazu, das Ausgangssignal mit dem Logikpegel "0" zu
liefern, und die Inverterschaltung IV17 führt das
Ausgangssignal mit dem Logikpegel "1" dem NAND-Gate ND11 zu. Dann
werden das NOR-Gate NR 11 und das NAND-Gate ND11 abhängig
von dem Ausgangsdatenbit auf der zugehörigen Datensignal
leitung IB1. Die Aktivierung der Ausgangseinheit 31b wird
durch die Freigabeeinheit EN2 detektiert, was bewirkt, daß
die nächste Ausgangseinheit abhängig von dem
Ausgangsdatensignal auf der zugehörigen Datensignalleitung wird. Somit
aktiviert die Überwachungsschaltung 31i sequentiell die
Ausgangseinheiten 31a bis 31h, und eine kleine
Zeitverzögerung wird zwischen der Datenabgabe von jeweils zwei der
Ausgangseinheiten 31a bis 31h eingebracht. Eine solche
wellenartige bzw. schrittweise Aktivierung der
Ausgangseinheiten 31a bis 31h bewahrt die Quelle mit positivem
Spannungspegel Vdd bzw. den Masseknoten vor unerwünschten
Spannungsschwankungen, weil der Strom nicht gleichzeitig in
alle Datensignalleitungen EB0 bis EB7 bzw. aus diesen
heraus schießt.
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Nachfolgend wird eine Beschreibung des Schaltverhaltens der
Ausgangsschaltung gemäß der vorliegenden Erfindung gegeben,
unter der Annahme, daß die Datenquelle 32 die
Ausgangsdatenbits von (10 ... 1) den Datensignalleitung IB0 bis IB7
zuführt.
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Während das Ausgabe-Freigabesignal auf dem Logikpegel "1"
verbleibt, erzeugt die Inverterschaltung IV16 das
komplementäre Ausgabe-Freigabesignal mit dem Logikpegel "0", und
das NOR-Gate NR11 und das NAND-Gate ND11 der
Ausgangseinheit 31a sind in dem inaktiven Zustand und erzeugen das
Ausgangssignal mit dem Logikpegel "0" bzw. das
Ausgangssignal mit dem Logikpegel "1". Die Ausgangssignale des
NOR- und des NAND-Gates NR11 und ND11 werden invertiert und dann
den Gateelektroden der Feldeffekttransistoren QP11 und QN12
der Ausgangseinheit 31a zugeführt. Die
Feldeffekttransistoren QP11 und QN12 der Ausgangseinheit 31a werden
gleichzeitig
ausgeschaltet, und die zugehörige Datensignalleitung
EB0 tritt in einen hochohmigen Zustand. Das Ausgangssignal
mit dem Logikpegel "1" und das Ausgangssignal mit dem
Logikpegel "0" werden weiter dem Exklusiv-OR-Gate EX1
zugeführt, und das Exklusiv-OR-Gate EX1 liefert das
Ausgangssignal mit dem Logikpegel "1". Dann veranlassen das
Exklusiv-OR-Gate EX1 und die Inverterschaltung IV17 das NOR-Gate
NR11 und das NAND-Gate ND11 der Ausgangseinheit 31b dazu,
in den inaktiven Zustand zu treten, und die
Ausgang-Inverterschaltung IV11 der Ausgangseinheit 31b verschiebt die
zugehörige Datensignalleitung EB1 in den hochohmigen
Zustand. Die anderen Freigabeeinheiten veranlassen ebenfalls
die zugehörigen Ausgangseinheiten dazu, die zugehörigen
Datensignalleitungen in den hochohmigen Zustand zu bringen,
und kein Datenbit wird an das externe Datenbussystem 35
übertragen.
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Die Datenquelle 32 führt die Ausgangsdatenbits (10 ... 1)
dem internen Datenbussystem 34 zu einem Zeitpunkt t11 zu,
wie in Fig. 4 gezeigt wird, aber die Ausgangseinheiten 31a
bis 31h sind niemals abhängig von den Ausgangsdatenbits,
weil das Ausgabe-Freigabesignal noch den inaktiven
Logikpegel "1" beibehält. Falls jedoch das Ausgabe-Freigabesignal
auf den aktiven Logikpegel "0" zum Zeitpunkt t12
heruntergeht, gestatten die Ausgabe-Freigabesignalleitung und
die Inverterschaltung IV16 dem NOR-Gate NR11 und dem NAND-
Gate ND11 der Ausgangseinheit 31a gleichzeitig in den
aktiven Zustand zu treten, die anderen Ausgangseinheiten 31b
bis 31h verbleiben aber weiterhin in dem inaktiven Zustand.
Die auf diese Weise aktivierten Tore, das NOR-Gate NR11 und
das NAND-Gate ND11, erzeugen die Ausgangssignale mit dem
Logikpegel "0", welche über die Inverterschaltungen IV13
und IV15 an die Gateelektroden der Feldeffekttransistoren
QP11 und QN12 übertragen werden. Bei Vorliegen der von den
Inverterschaltungen IV13 und IV15 zugeführten
Ausgangssignale mit dem Logikpegel "1" schaltet nur der n-Kanal-
Feldeffekttransistor QN12 ein, um so einen Stromweg von der
Quelle mit Grundspannungspegel GND zu der zugehörigen
Datensignalleitung EB0 herzustellen. Dann wird die zugehörige
Datensignalleitung EB0 auf den Massespannungspegel GND,
äquivalent mit dem Logikpegel "0", gesteuert. Die
Ausgangssignale mit dem Logikpegel "1" werden ferner von den
Inverterschaltungen IV13 und IV15 an das Exklusiv-OR-Gate EX1
geführt, und das Ausgangssignal mit dem Logikpegel "0"
tritt an dem Ausgangsknoten des Exklusiv-OR-Gates EX1 zum
Zeitpunkt t13 auf. Das Exklusiv-OR-Gate EX1 und die
zugehörige Inverterschaltung IV17 gestatten dem NOR-Gate NR11 und
dem NAND-Gate ND11 der Ausgangseinheit 31b, den aktiven
Zustand einzunehmen, und das NOR-Gate NR11 und das NAND-Gate
ND11 der Ausgangseinheit 31b erzeugen die Ausgangssignale
mit dem Logikpegel "1". Die auf diese Weise erzeugten
Ausgangssignale mit dem Logikpegel "1" werden von dem NOR-Gate
NR11 und dem NAND-Gate ND11 über die Inverterschaltungen
IV13 und IV15 an die Gateelektroden der
Feldeffekttransistoren QP11 und QN12 der Ausgangseinheit 31b geführt, und
nur der p-Kanal-Feldeffekttransistor QP11 schaltet ein, um
einen Stromweg von der Quelle mit positivem Spannungspegel
Vdd zu der zugehörigen Datensignalleitung EB1 herzustellen.
Dann wird die zugehörige Datensignalleitung EB1 durch den
Stromweg in dem p-Kanal-Feldeffekttransistor QP11 geladen,
und das Ausgangsdatenbit mit dem Logikpegel "1" tritt auf
der Datensignalleitung EB1 auf. Folglich wird eine kleine
Zeitverzögerung zwischen der Produktion des Datenbits "0"
auf der Datensignalleitung EB0 und der Produktion des
Datenbits "1" auf der Datensignalleitung EB1 eingebracht, und
aus diesem Grunde ist die von der Quelle mit positivem
Spannungspegel Vdd zugeführte Strommenge geringer als die
in der Ausgangsschaltung des Standes der Technik.
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Die Ausgangssignale mit dem Logikpegel "0" werden ferner
dem Exklusiv-OR-Gate EX2 zugeführt, das mit der
nachfolgenden Ausgangseinheit verbunden ist, und das Exklusiv-OR-Gate
EX2 liefert das Ausgangssignal mit dem Logikpegel "0" zum
Zeitpunkt t14. Folglich gestatten die Freigabeeinheiten den
zugehörigen Ausgangsschaltungen 31b bis 31h in Folge, in
den aktiven Zustand einzutreten, und aus diesem Grunde
treten die Ausgangsdatenbits (01 ... 0) auf den
Datensignalleitungen EB0 bis EB7 in Intervallen auf. Mit anderen
Worten werden die Ausgangsdatenbits zu den
Datensignalleitungen EB0 bis EB7 in schrittweise übertragen, und das
höchstwertige Datenbit "0" wird schließlich zum Zeitpunkt t15 an
die zugehörige Datensignalleitung EB7 übertragen.
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Wie aus der vorstehenden Beschreibung zu verstehen ist,
werden die Ausgangsdatenbits von dem internen
Datenbussystem 34 an das externe Datenbussystem 35 sequentiell
übertragen, und eine kleine Strommenge fließt von der
Quelle mit positivem Spannungspegel Vdd über eine Zeitdauer
T1 vom Zeitpunkt t12 bis zum Zeitpunkt t15. Die kleine
Strommenge beträgt 1/8 des Stromes der Ausgangsschaltung
des Standes der Technik und trägt deshalb weniger
ursächlich zu unerwünschten Spannungsschwankungen bei. Aus diesem
Grunde ist die integrierte Schaltung frei von einem Fehler,
der bei der Produktion der Ausgangsdatenbits erzeugt wird.
Zweite Ausführungsform
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Zu Fig. 5 der Zeichnungen kommend, wird eine andere
Ausgangsschaltung gemäß der vorliegenden Erfindung
dargestellt. Die Komponentenschaltungen und -einheiten der in
Fig. 5 dargestellten Ausgangsschaltung sind gleich denen,
die in Fig. 3 gezeigt sind, und aus diesem Grunde werden
die entsprechenden Schaltungen und Einheiten durch die
gleichen Bezugszeichen und Markierungen bezeichnet, ohne
eine detaillierte Beschreibung.
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Jeweils zwei Ausgangseinheiten 31a, 31b, 31c, 31d, ..., 31f
und 31h sind in Ausgangsgruppen 51a, 51b, ... und 51d
gruppiert,
und die Datenübertragungsoperation wird gleichzeitig
an jeweils zwei Datenbits ausgeführt. Mit anderen Worten
gestattet die Überwachungsschaltung 31i jeweils zwei
Ausgangseinheiten oder einer der Ausgangsgruppen 51a bis 51d
gleichzeitig in den aktiven Zustand einzutreten.
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Während das Ausgabe-Freigabesignal auf dem inaktiven
Logikpegel "1" verbleibt, ist kein in die Ausgangsgruppe
51a eingebautes NOR-Gate NR11 und NAND-Gate ND11 abhängig
von den Ausgangsdatenbits auf den Datensignalleitungen IB0
und OB1, und deshalb verbleiben andere NOR-Gates und andere
NAND-Gates in dem inaktiven Zustand.
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Falls Ausgangsdatenbits den Datensignalleitungen IB0 bis
IB7 zugeführt werden, und dann das Ausgabe-Freigabesignal
auf den aktiven Logikpegel "0" zum Zeitpunkt t21
heruntergeht, wie in Fig. 6 dargestellt, gestatten die Ausgabe-
Freigabesignalleitung und die Inverterschaltung IV16
dem NOR-Gate NR11 und dem NAND-Gate ND11 der Ausgangsgruppe
51a gleichzeitig in den aktiven Zustand einzutreten. Die
zwei Kombinationen des NOR-Gates NR11 und des NAND-Gates
ND11 erzeugen zwei Sätze von Ausgangssignalen in
Abhängigkeit von den Ausgangsdatenbits auf den jeweils zugehörigen
Datensignalleitungen IB0 und IB1 und die
Ausgang-Inverterschaltungen IV11 treiben die zugehörigen
Datensignalleitungen EB0 und EB1 in Abhängigkeit von den Ausgangssignalen,
die von dem NOR- und dem NAND-Gate NR11 und ND11 zugeführt
werden. Die von den in die Ausgangseinheit 31b eingebauten
NOR- und NAND-Gates NR11 und ND11 zugeführten
Ausgangssignale werden ferner über die Inverterschaltungen IN13 und
IV15 an das Exklusiv-OR-Gate EX1 zugeführt und gestatten
dem Exklusiv-OR-Gate EX1, das Ausgangssignal desselben zum
Zeitpunkt t22 zum Logikpegel "0" zu verschieben. Das
Exklusiv-OR-Gate EX1 und die zugehörige Inverterschaltung IV17
veranlassen die NOR-Gates und die NAND-Gates, die in der
Ausgangsgruppe 51b oder den Ausgangseinheiten 31c und 31d
eingebaut sind, dazu, in den aktiven Zustand einzutreten,
wie bei der Ausgabe-Freigabesignalleitung und der
Inverterschaltung IV16. Dann werden die Ausgangseinheiten 31c
und 31d jeweils abhängig von den Ausgangsdatenbits auf den
Datensignalleitungen IB3 und IB4, und die Datenbits werden
jeweils an die Datensignalleitungen EB3 und EB4 übertragen.
Folglich gestatten die jeweils mit den Inverterschaltungen
verbundenen Exklusiv-OR-Gates den Ausgangsgruppen 51b bis
51d, sequentiell in den aktiven Zustand einzutreten, und
die Datenbits auf den Datensignalleitungen IB6 und IB7
werden schließlich zum Zeitpunkt t23 an die zugehörigen
Datensignalleitungen EB6 und EB7 übertragen.
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Da jeweils zwei Ausgangseinheiten gleichzeitig abhängig von
den Ausgangsdatenbits auf den Datensignalleitungen des
internen Datenbussystems 34 werden, wird das Zeitintervall T2
kürzer als das Zeitintervall T1, es fließt aber eine
größere Strommenge von der Quelle mit positivem
Spannungspegel Vdd als in der ersten Ausführungsform.
Dritte Ausführungsform
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Zu Fig. 7 der Zeichnungen kommend, ist noch eine weitere
Ausgangsschaltung gemäß der vorliegenden Erfindung
dargestellt. Alle die Komponentenschaltungen und Einheiten sind
gleich denen der ersten Ausführungsform, mit Ausnahme der
Anordnung, und die entsprechenden Schaltungen und
-einheiten werden durch die gleichen Bezugszeichen und
Markierungen, wie sie in Fig. 3 verwendet wurden, bezeichnet.
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Der p-Kanal-Feldeffekttransistor QP11 und der
n-Kanal-Feldeffekttransistor QN12 der Ausgang-Inverterschaltung IV11
sind jeweils mit der ersten Reihenkombination aus dem NAND-
Gate ND11 und der Inverterschaltung IV13 und der zweiten
Reihenkombination aus dem NOR-Gate NR11 und der
Inverterschaltung IV15 gekoppelt. Folglich sind das NOR-Gate NR11
und NAND-Gate ND11 gegeneinander ausgetauscht. Die
Ausgangssignalleitung und die Exklusiv-OR-Gates EX1 und
EX2 sind jedoch jeweils direkt mit den NOR-Gates NR11
gekoppelt, und die zugehörigen Inverterschaltungen IV16, IV17
und IV18 sind jeweils mit den jeweiligen NAND-Gates ND11
verbunden.
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Das Schaltverhalten der in Fig. 7 gezeigten
Ausgangsschaltung ist gleich dem der ersten Ausführungsform, und es wird
nachfolgend keine Beschreibung aufgenommen.
Vierte Ausführungsform
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Unter Verwendung der Ausgangseinheiten 31a bis 31h, in
denen das NOR-Gate NR11 und das NAND-Gate ND11
gegeneinander ausgetauscht sind, wird noch eine weitere
Ausgangsschaltung gebildet, wie in Fig. 8 gezeigt wird. Die in Fig.
8 gezeigte Ausgangsschaltung gestattet jeweils zwei
Ausgangseinheiten 31a bis 31h gleichzeitig in den aktiven
Zustand einzutreten, gleich wie in der zweiten
Ausführungsform. Die vierte Ausführungsform ist schneller als die
dritte Ausführungsform und liegt hinsichtlich der
Strommenge etwas höher, die von der Quelle mit positivem
Spannungspegel Vdd zugeführt wird.
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Obgleich einzelne Ausführungsformen der vorliegenden
Erfindung gezeigt und beschrieben wurden, ist es für den
Fachmann offensichtlich, daß verschiedene Änderungen und
Modifikationen durchgeführt werden können. Zum Beispiel können
mehr als zwei Ausgangseinheiten gleichzeitig abhängig von
Datenbits auf den zugehörigen Datensignalleitungen des
internen Datenbussystems werden.