DE68917801T2

DE68917801T2 - Spannungsversorgungsschalter.

Info

Publication number: DE68917801T2
Application number: DE68917801T
Authority: DE
Inventors: Isao Abe; Hiroyoshi Murata; Yasoji Suzuki; Akira B- Takiba
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-06-16
Filing date: 1989-06-15
Publication date: 1995-02-16
Anticipated expiration: 2009-06-16
Also published as: JPH01317022A; KR920004340B1; US4988894A; EP0346898A2; KR910002127A; EP0346898B1; EP0346898A3; JPH056373B2; DE68917801D1

Description

Die vorliegende Erfindung betrifft eine Leistungsversorgungs-Schaltschaltung, insbesondere zur Benutzung in einer LSI-Schaltung.
In einer LSI-Schaltung mit einem EPROM oder dergleichen ist es notwendig, ein Potential (Vpp) anzulegen, welches höher ist als ein Leistungsversorgungspotential (VDD), zum Schreiben während eines Schreibmodus, und ein Standardpotential zu benutzen und ein Potential, welches höher ist als das Standardpotential, als Leistungsversorgungen. Diese Potentiale haben auf Anforderung umgeschaltet zu werden.
Hierfür ist eine Schaltung zum Schalten von Leistungsversorgungen, wie oben beschrieben, bekannt, welche in Figur 4 gezeigt ist.
Die herkömmliche Leistungsversorgungs-Schaltschaltung, welche in der Lage ist, das Potential eines Ausgangsanschlusses OUT1 zu schalten zwischen einem ersten Potential (Vpp) und einem zweiten Potential (VDD) in Übereinstimmung mit einem Steuersignal, das zugeführt wird an einen Eingangsanschluß IN1, umf aßt einen Pegelschieber 8 verbunden mit dem Eingangsanschluss IN1; einen Inverter P4, N5, ebenfalls verbunden mit dem Eingangsanschluß IN1, einen ersten p-Kanal MOS Transistor P1 mit seiner Source verbunden mit dem ersten Potential (Vpp) seinem Gate verbunden mit einer Ausgabe des Pegelschiebers 8 und seinem Rückseitengate verbunden mit seiner Source; und einen zweiten p-Kanal MOS Transistor P2 mit seinem Drain verbunden mit dem zweiten Potential (VDD), seinem Gate verbunden mit einer Ausgabe des Inverters P4, N5 und seinem Rückseitengate verbunden mit seiner Source, mit dem ebenfalls der Drain des ersten p- Kanal MOS Transistors (Pl) verbunden ist. Der Ausgabeanschluß OUT1 ist verbunden mit dem Knoten 6, gebildet durch den Drain des ersten p-Kanal MOS Transistors P1 und der Source des zweiten p-Kanal MOS Transistors P2.
Mit anderen Worten beinhaltet diese herkömmliche Schaltung den ersten p-Kanal MOS Transistor P1 und den zweiten p-Kanal MOS Transistor P2 welche in Reihe verbunden sind. Ein hohes Potential wird zugeführt von IN2 an die Source des ersten p-Kanal MOS Transistors P1, und eine Standardpotential VDD wird zugeführt von einem Anschluß 10 an den Drain des zweiten p-Kanal MOS Transistors P2.
Der Eingansanschluß IN1, an den Steuersignale eingegeben werden, ist verbunden mit der Eingabe eines Pegelschiebers 8, mit dem das Gate des ersten P-Kanal MOS Transistors P1 verbunden ist. Der Eingangsanschluß IN1 ist ebenfalls verbunden mit dem Gate der Inverterschaltung 7, welche einen p-Kanal MOS Transistor P4 und einen n-Kanal MOS Transistor N5 umfaßt.
Der Ausgangsanschluß OUT1 ist verbunden mit dem Verbindungspunkt des Drain des ersten MOS Transistors und der Source des zweiten MOS Transistors und auf Masse gelegt bei GND0 über den p-Kanal MOS Transistor P4 und den n-Kanal MOS Transistor N5. Das Gate des zweiten MOS Transistors P2 ist verbunden mit einem Verbindungspunkt des p-Kanal MOS Transistors P4 und dem n-Kanal MOS Transistor N5.
Im folgenden wird der Betrieb dieser Leistungsversorgungs- Schaltschaltung nach dem Stand der Technik beschrieben werden.
Ein Eingabesignal wird angelegt an den Eingangsanschluß IN2 auf dem Potentialpegel Vpp, welcher höher ist als das Standardpotential (VDD).
Der Pegelschieber 8 ist eingesetzt zum kompletten Ausschalten des ersten p-Kanal MOS Transistors P1, wenn der Pegel "VDD" eingegeben wird an den Eingangsanschluß IN1, und ist eine Schaltung, welche den Pegel IN2 ausgibt, wenn der Pegel "VDD" eingegeben wird an den Eingangsanschluß IN1, und den Pegel "GND" ausgibt, wenn der Pegel "GND" eingeben wird.
Zunächst, wenn der Pegel "GND" eingegeben wird an den Eingangsanschluß IN1, wird der Pegel "GND", welcher eine Ausgabe des Pegelschiebers 8 ist, angelegt ist an das Gate des ersten p-Kanal MOS Transistors P1, und der erste p-Kanal MOS Transistor P1 wird eingeschaltet. Dementsprechend nimmt der Verbindungspunkt 6 (Knoten) des Drains des ersten MOS Transistors P1 und die Source des zweiten MOS TRansistors P2 einen Pegel "Vpp" an.
Da weiterhin ein Massepotential angelegt wird an das Gate des n-Kanal MOS Transistors N5 des Inverters 7, verbunden mit dem Eingangsanschluß IN1, ist der n-Kanal MOS Transistor N5 ausgeschaltet. Massepotential wird ebenfalls angelegt an das Gate des p-Kanal MOS Transitors P4, verbunden mit dem Eingangsanschluß IN1, und da der Knoten 6 auf dem Pegel "Vpp" ist, ist der p-Kanal MOS Transistor P4 eingeschaltet. Das Gate des zweiten MOS Transistors P2 nimmt einen Pegel "Vpp" an über den eingeschalteten p-Kanal MOS Transitor P4, und der zweite MOS Transistor P2 ist komplett abgeschaltet. Demzufolge wird der Demzufolge wird der Pegel "Vpp" ausgegeben von dem Ausgangsanschluß OUT1.
Wenn der Pegel "VDD" eingegeben wird an den Eingangsanschluß IN1, wird der Pegel "Vpp", welcher einer Ausgabe des Pegelschiebers 8 ist, angelegt an das Gate des ersten p-Kanal MOS Transistors P1, und der erste p-Kanal MOS Transistor P1 wird ausgeschaltet. Da weiterhin der Pegel "VDD" angelegt wird an das Gate des n-Kanal MOS Transistors N5 des Inverters 7, verbunden mit dem Eingangsanschluß IN1, ist der n-kanal MOS Transistor N5 eingeschaltet. Das Gate des zweiten p-Kanal MOS Transitors P2 nimmt dan Massepotential an, und der zweite p-Kanal MOS Transistor P2 ist eingeschaltet. Daher nimmt der Knoten 6 den Pegel "VDD" an. Da das Gatte und die Source des p-Kanal MOS Transitors P4 beide auf einem Pegel "VDD" sind ist der p-Kanal MOS Transistor P4 ausgeschaltet. Daher wird der Pegel "VDD" des Knoten 6 ausgegeben wie er ist von dem Ausgangsanschluß OUT1.
Wie oben beschrieben, wird bei der Leistungsversorgung- Schaltschaltung nach dem Stand der Technik, wie gezeigt in Figur 4, der Pegel "Vpp" ausgegeben, wenn der Pegel "GND" eingegeben wird an den Eingangsanschluß IN1, und der Pegel VDD" wird ausgegeben von dem Ausgangsanschluß OUT1, wenn der pegel "VDD" eingeben wird an den Eingangsanschluß IN1.
Wenn ein Potential, das angelegt wird an die Hochpotential- Eingangsanschluß IN2, auf einem Pegel ist äquivalent oder höher als der Pegel "VDD", wird keine Vorwärtsrichtungsvorspannung angelegt an eine parasitische Diode D1, welche zwischen einem Source-Diffusionsbereich (p-Typ) und einem n- Wall des ersten p-Kanal MOS Transitors P1 existiert, wie gezeigt in Figur 5, und somit fließt kein Strom.
Wenn jedoch ein Potential, das angelegt wird von dem Eingangsanschluß IN2, niedriger ist als der Pegel "VDD", wird, obwohl der erste p-Kanal MOS Transistor P1 ausgschaltet ist, eine Vorwärtsrichtungs-Vorspannung angelegt an die parasitische Diode D1. Daher wird ein Strompf ad gebildet zwischen dem VDD und dem IN2 über den ersten und zweiten p-Kanal MOS Transistor P1 und P2, und der Ausgangspegel von dem Ausgangsanschluß OUT1 fällt ab.
Da es die oben beschriebene Unbequemlichkeit gibt, wenn ein Potential, das angelegt wird von dem Eingangsanschluß IN2, niedrigeer ist als dar Pegel "VDD", können ein Hochpotential-Eingangssignal und andere Eingangssignale nicht den Anschluß N2 gemeinsam benutzen, und es ist notwendig, ausschließliche Anschlüsse für jeweilige Eingaben zu benutzen.
Die vorliegende Erfindung wurde geschaffen auf der Basis des oben beschriebenen Hintergrunds. Aufgabe der vorligenden Erfindung ist es, eine Leistungsversorgungs-Schaltschaltung zu schaffen, bei der ein Eingangsanschluß gemeinsam benutzt werden kann für andere Eingabesignale bei einer Halbleitervorrichtung, wie z.B einer CMOS-LSI und dergleichen, mit Eingaben vieler Potentialpegel.
Nach Durchführung von Forschung und Entwicklung zum Lösen der oben beschribenen Probleme hat der Erfinder herausgefunden, daß durch weiteres Vorsehen eines dritten MOS-Transitors zwischen einem ersten MOS Transistor und einem Ausgangsanschluß OUT der dritte MOS Transistor ausgeschaltet wird, sogar falls ein Potential, angelegt von einem Eingangsanschluß, niedriger als der Pegel "VDD" ist, eine Rückwärtsspannung angelegt wird an eine parasitische Diode zum Unterdrücken der oben beschriebenen Leitung und sicheren Aufrechterhalten eines Ausgabepegels von dem Ausgabeanschluß OUT, ohne den Pegel abzusenken, und es möglich ist, den Eingangsanschluß gemeinsam für andere Eingabesignale zu benutzen, und somit die vorliegende Erfindung vervollständigt ist.
Eine Leistungsversorgungs-Schaltschaltung, welche in der Lage ist, das Potential eines Ausgabeanschlusses OUT1 zwischen einem ersten Potential (VDD) und einem zweiten Potential (Vpp) in Übereinstimmung mit einem Steuersignal, zugeführt an einen Eingangsanschluß IN1, zu schalten, umfaßt einen Pegelschieber 8, verbunden mit dem Eingangsanschluß IN1; einen Inverter P4, N5; N4, P5, verbunden mit dem Eingangsanschluß IN1; einen ersten MOS Transistor P1, N1 mit seiner Source verbunden mit dem ersten Potential Vpp, seinem Gate verbunden mit einer Ausgabe des Pegelschiebers 8 und seinem Rückseitengate verbunden mit seiner Source; einen zweiten MOS Transistor P2, N2 mit seinem Drain verbunden mit dem zweiten Potential VDD, seinem Gate verbunden mit einer Ausgabe des Inverter P4, N5; N4, P5 und seinem Rückseitengate verbunden mit seiner Source; einen dritten MOS Transistor P3, N3 mit seiner Source verbunden mit dem Drain des ersten MOS Transistors P1, N1 seinem Drain verbunden mit der Source des zweiten MOS Transistors P2, N2, seinem Gate verbunden mit dem Eingangsanschluß IN1 und seinem Rückseitengate verbunden mit seinem Drain; und einen Ausgabeanschluß OUT1 verbunden mit dem Verbindungspunkt des zweiten und dritten MOS-Transistors, wobei das erste Potential Vpp, und das zweite Potential VDD verschieden voneinander sind.
Bei einem bevorzugten Aspekt der vorliegenden Erfindung können der erste, zweite und dritte MOS Transistor p-Kanal Transistoren sein, und ein hohes Potential kann zugeführt werden an die Source des ersten MOS Transistors.
Bei dem Aspekt des Vorehens von p-Kanal Transistoren und Zufürhen eines hohen Potentials an die Source des ersten MOS Transistors kann zu einem Gatesignal des zweiten MOS Transistors ein Ausgabesignal eines Inverters mit MOS Transistoren gemacht werden, wobei eine Ausgabe von einer Source ist.
Weiterhin kann bei dem Aspekt des Vorsehens von p-Kanal Transistoren und Zuühren eines hohen Potentials an die Source des ersten MOS Transistors ein Gatesignal des ersten MOS Transistors zugeführt werden von einem Pegelschieber, welcher ein Hochpotential oder ein Massepotential ausgibt.
Bei einem anderen Aspekt der vorliegenden Erfindung können der erste, zweite und dritte MOS Transistor n-Kanal Transistoren sein, und ein Niedrigpotential kann zugeführt werden an die Source des ersten MOS-Transistors.
Die Funktion der Leistungsversorgungs-Schaltschaltung nach der vorliegenden Erfindung wird schematisch erklärt werden.
Bei der LeiStungsversorgungs-Schaltschaltung nach der vorliegenden Erfindung ist der dritte MOS Transistor neu vorgsehen zwischen dem ersten und zweiten MOS Trasistor. D.h. der dritte MOS Transistor ist vorgesehen zwischen dem ersten MOS Transistor und dem Ausgangsanschluß OUT. Daher wird der erste MOS Transistor ausgeschaltet, sogar wenn ein Potential, angelegt von dem Eingangsanschluß, niedriger ist als der Pegel "VDD" des Standardpotentials, und eine Rückwärtsspannung wird angelegt an einen parasitische Diode, welche zwischen einem Source-Diffusionsbereich und einem n- Wall des dritten MOS Transistors existiert, um eine Leitung zwischen dem Standardpotential und dem Eingangspotential zu unterdrücken.
Im folgenden wird die vorliegenden Erfindung detaillierter erklärt werden mit Bezug auf die Zeichnung.
Die Figuren zeigen im einzelnen:
Figur 1 ein Schaltungkonfigurationsdiagramm zum Zeigen einer Ausführungsform einer Leistungsversorgungs-Schaltschaltung nach der vorliegenden Erfindung;
Figur 2 ein erklärendes Diagramm der in Figur 1 gezeigten Schaltung;
Figur 3 ein Schaltungskonfigurationsdiagramm zum Zeigen eines modifizierten Beispiels einer Leistungsversorgungs- Schaltschaltung nach der vorliegenden Erfindung;
Figur 4 eine Schaltungskonfigurationsdiagramm zum Zeigen einer Leitungsversorgungs-Schaltschaltung nach dem Stand der Technik; und
Figur 5 ein erklärendes Diagramm zum Erklären von Nachteilen des Schaltungsbeispiels, welches in Figur 4 gezeigt ist.
Figur 1 ist ein Schaltungskonfigurationsdiagramm einer Ausführungsform nach der vorliegenden Erfindung und Figur 2 ist ein Schaltungskonfigurationsdiagramm zum Erklären der Funktion der Schaltung der Ausführungsform.
Eine Leistungsversorgung-Schaltschaltung der Ausführungsform unfaßt einen ersten MOS Transistor P1 und einen zweiten MOS Transistor P2, welche in Reihe verbunden sind, und einen dritten MOS Transistor P3 zwischen dem ersten und dem zweiten MOS Transisotor P1 und P2. Der Drain des ersten MOS Transistors P1 ist verbunden mit der Source des dritten MOS Transistors P3, die Source des zweiten MOS Transistors P2 ist verbunden mit dem Drain des dritten MOS Transistors P3, und das Rückseitengate des dritten MOS Transisotrs ist verbunden mit einem Ausgang OUT1. Ein Verbindungspunkt 6 des Drain des dritten MOS Transistors P3 und der Source des zweiten MOS TRansisotrs P2 ist zur Ausgabe OUT1 gemacht, ein Hochpotential Vpp ist angelegt an die Source des ersten MOS Transistors P1, und ein Standardpotential VDD wird zugeführt an den Drain des zweiten MOS Transistors P2.
Dementsprechend ist die Ausgabe OUT1 verbunden mit IN2 über die Transistoren P3 und P1, mit einem Standardpotential VDD 10 über den Transistor P2, und ebenfalls mit GND0 über Transistoren P4 und N5, welche eine Inverterschaltung 7 darstellen.
Andererseits ist der Eingangsanschluß IN1 für Steuersignale verbunden mit der Eingabe eines Pegelschiebers 8, mit dem Gate des dritten p-Kanal MOS Transistors P3 und ebenfalls mit dem Gate der Inverterschaltung mit den Transistoren P4 und N5.
Weiterhin ist das Gate des ersten p-Kanal MOS Transistors P1 verbunden mit der Ausgabe des Pegelschiebers 8, und das Gate des zweiten p-Kanal MOS Transistors P2 ist verbunden mit einem Verbindungspunkt des p-Kanal MOS Transistors P4 und des n-Kanal MOS Transistors N5.
Der Pegelschieber ist eingesetzt zum kompletten Ausschalten des ersten p-Kanal MOS Transistors P1, wenn der Pegel "VDD" eingegeben wird an den Eingangsanschluß IN1, und ist eine Schaltung, welche den Pegel IN2 ausgibt, wenn der Pegel "VDD" eingegeben wird an den Eingangsanschluß IN1, und den Pegel "GND"ausgibt, wenn der Pegel "GND" eingegeben wird.
Als nächstes wird der Betriebe der Schaltung der Ausführungsform nach der vorliegenden Erfindung erklärt werden.
Wenn ein Potential "Vpp", welches nicht niedriger ist als der Pegel "VDD", angelegt wird an den IN2, ist der Betrieb folgender.
Wenn zunächst ein Potential des Pegels "GND" angelegt wird an den IN1, nehmen die Gates des ersten p-Kanal MOS Transistors und des dritten p-Kanal MOS Transistors P3 beide Massepotential an, beide Transistoren sind eingeschaltet, und der Knoten 6 nimmt "Vpp" an. Dabei ist der Transistor N5 ausgeschaltet, da ein Potential des Pegel "GND" angelegt ist an das Gate des n-Kanal MOS Transistors N5. Da ein Potential des Pegels "GND" ebenfalls angelegt ist an das Gate des p- Kanal MOS Transistors P4 und der Knoten 6 auf dem Pegel "Vpp" ist, ist der Transistor P4 eingeschaltet. Das Gate des zweiten p-Kanal MOS Transistors P2 nimmt ein Potential "Vpp" an, und der Transistor P2 ist vollständig ausgeschaltet. Daher wird der Pegel "Vpp" ausgegeben an dem Ausgabeanschluß OUT1.
Als nächstes, wenn der Pegel "VDD" angelegt wird an den IN1, nimmt das Gate des ersten p-Kanal MOS Transistors P1 einen Pegel "Vpp" an, und der Transistor P1 ist ausgeschaltet. Da das Gate des n-Kanal MOS Transistors N5 den Pegel "VDD" annimmt, ist der Transistor N5 eingschaltet, und da das Gate des zweiten p-Kanal MOS Transistors P2 den Pegel "GND" annimmt, ist der zweite p-Kanal MOS Transistor P2 eingeschaltet. Daher nimmt der Knoten 6 den Pegel "VDD" an. Da sowohl das Gate des p-Kanal MOS Transistors P4 als auch der Knoten 6 einen Pegel "VDD" annehmen, ist dabei der Transistor P3 ausgeschaltet.
Da weiterhin sowohl das Gate des dritten p-Kanal MOS Transistors P3 als auch der Knoten 6 einen Pegel "VDD" annehmen, ist der dritte p-Kanal MOS Transistor P3 ausgeschaltet. Daher wird ein Potential des Pegels "VDD" ausgegeben am OUT1.
Ein Fall, in dem ein Potential, das niedriger ist als der Pegel "VDD", angelegt wird an den IN1, wird im folgenden beschrieben werden mit Bezug auf Figur 2.
Wenn ein Potential des Pegels "VDD" angelegt wird an den IN1, nimmt das Gate des n-Kanal MOS Transistors N5 den Pegel "VDD" an, der Transistor N5 ist eingeschaltet, und das Gate des zweiten MOS Transitors P2 nimmt den Pegel "GND" an. Daher ist der zweite p-Kanal MOS Transistor P2 eingschaltet. Demzufolge nimmt der Knoten 6 den Pegel "VDD" an, und da das Gate des Transistors P4 auf dem Pegel "VDD" ist, ist der Transistor P4 ausgeschaltet. Bei diesem Aspekt ist das Gate des dritten p-Kanal MOS Transistors P3 auf dem Pegel "VDD", und der Transistor P3 ist ausgeschaltet. Da weiterhin ein Potential, welches niedriger ist als der Pegel "VDD" angelegt ist an den Knoten IN2, und der Knoten 6 auf dem Pegel "VDD" ist, ist eine parasitische Diode D2, welche existiert zwischen einem Source-Diffusionsbereich (p-Typ) und einem n-Wall eines Transistors P3, rückwärts vorgespannt, und der Transistor P3 ist nicht leitend. Daher ist es unabhängig von der Leitung des MOS Transistors P1 möglich, durch den Transistor P3 einen Strompfad zwischen dem Pegel "VDD" 10 des Standardpotentials und dem Hochpotential-Eingangsanschluß N2 über die Transistoren P1, P3 und P2 zu unterbrechen. Dementsprechend wird es möglich, ein Abnehmen in dem Ausgabepegel am Ausgangsanschluß OUT1 zu unterdrücken, welches einen Nachteil bei der herkömmlichen Leistungsversorgungs-Schaltschaltung ist, und den Pegel "VDD" am OUT1 sicher auszugeben.
Die vorliegende Erfindung kann ebenfalls angewendet werden, wenn ein niedriges Potential, wie z.B. eine negative Leistungsversorgung oder dergleichen benutzt wird anstelle einer Hochpotential-Leistungsversorgung. Als Beispiel davon können p-Kanal und n-Kanal Transistoren ersetzt werden durch n-Kanal und p-Kanal Transistoren, wie gezeigt in Figur 3.
Weiterhin kann der Pegelschieber 8 aus jeglichem Typ sein, vorausgesetzt, daß er komplett den ersten MOS Transistor P1 ausschalten kann. Der dritte MOS Transistor P2 kann ebenfalls eine willkürliche Struktur haben, vorausgesetzt daß er effektiv einen Strompfad zwischen dem Pegel "VDD" 10 des Standardpotentials und dem Hochpotential- oder Niedrigpotential-Eingangsanschluß IN2 unterdrückt.
Die Leistungsversorgungs-Schaltschaltung nach der vorliegenden Erfindung hat die folgenden Effekte.
Bei einer Leistungsversorgungs-Schaltschaltung nach dem Anspruch 1 ist ein dritter MOS Transistor vorgesehen zwischen einem ersten MOS Transistor und einem Ausgangsanschluß OUT. Daher ist der dritte MOS Trnasistor ausgeschaltet, sogar wenn ein Potential, angelegt von einem Eingangsanschluß IN2, niedriger ist als der Pegel "VDD" eines Standardpotentials. Weiterhin ist eine Rückwärtsspannung angelegt an einen parasitische Diode, welche zwischen einem Source-Diffusionsbereich und einem n- Wall des dritten MOS Trnsistors existiert, um einen Strompfad zwischen dem Standardpotential und dem Eingangsanschluß zu unterdrücken. Demenetsprechend macht es dies möglich, sicher den Pegel "VDD" am OUT1 auszugeben, sogar wenn das Potential, das angelegt wird von dem Eingangsanschluß, niedriger ist als der Pegel "VDD" des Standardpotentials.
Obwohl ein ausschließlicher Anschluß zum Anlegen eines Hochpotentials notwendig ist bei einer herkömmlichen Schaltung, kann ein Eingangsanschluß für den Hochpotentialspegel "Vpp" und andere Eingangsanschlüsse verschiedener Potentiale gemeinsam benutzt werden bei der Leistungsversorgungs-Schaltschaltung. Daher ist die vorliegende Erfindung effektiv beim Reduzieren der Anzahl von Zuführungsstiften.
Die vorliegende Erfindung kann ebenfalls angewendet werden, wenn ein niedriges Potential, wie z.B. ein negatives Potential und dergleichen benutzt wird, und ein Eingangsanschluß für einen niedrigen Potentialpegel, und andere Eingangsanschlüsse für verschiedene Potentiale können gemeinsam benutzt werden. Daher ist die vorliegende Erfindung in ähnlicher Weise effektiv beim Reduzieren der Anzahl von Anschlüssen von Anschlußstiften.

Claims

1. Leistungsversorgungs-Schaltschaltung, welche in der Lage ist, das Potential eines Ausgangsanschlusses (OUT1) zwischen einem ersten Potential (Vpp) und einem zweiten Potential (VDD) in Übereinstimmung mit einem Steuersignal, das an einen Eingangsanschluß (IN1) zugeführt wird, zu schalten, welche umfaßt:

- einen Pegelschieber (8) verbunden mit dem Eingangsanschluß (IN1);

- einen Inverter (P4, N5; N4, P5), der verbunden ist mit dem Eingangsanschluß (IN1);

- einen ersten MOS Transistor (P1, N1) mit seiner Source verbunden mit dem ersten Potential (Vpp), seinem Gate verbunden mit einer Ausgabe des Pegelschiebers (8) und seinem Rückseitengate verbunden mit seiner Source;

- einen zweiten MOS Transistor (P2, N2) mit seinem Drain verbunden mit dem zweiten Potential (VDD), seinem Gate verbunden mit einer Ausgabe des Inverters (P4, N5; N4, P5) und seinem Rückseitengate verbunden mit seiner Source;

- einen dritten MOS Transistor (P3, N3) mit seiner Source verbunden mit dem Drain des ersten MOS Transistors (P1, N1), seinem Drain verbunden mit der Source des zweiten MOS Transistors (P2, N2), seinem Gate verbunden mit dem Eingangsanschluß (IN1) und seinem Rückseitengate verbunden mit seinem Drain; und

- einen Ausgangsanschluß (OUT1), verbunden mit dem Verbindungspunkt des zweiten und dritten MOS Transistors, wobei das erste Potential (Vpp) und das zweite Potential (VDD) verschieden voneinander sind.

2. Leistungsversorgungs-Schaltschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste, zweite und dritte MOS Transistor (P1, P2, P3) p-Kanal Transistoren sind, wobei sowohl das erste als auch das zweite Potential (Vpp, VDD) positiv sind und das letztere niedriger als das vorhergehende ist.

3. Leistungsversorgungs-Schaltschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Inverter einen p-Kanal MOS Transistor (P4) umfaßt mit seiner Source verbunden mit dem Ausgangsanschluß OUT1 und seinem Gate verbunden mit dem Eingangsanschluß (IN1) und einen n-Kanal MOS Transistor (N5) mit seinem Drain verbunden mit dem Drain des p-Kanal MOS Transistors (P4) und dem Gate des zweiten MOS Transistors (P2), seiner Source verbunden mit einem Massepotential (GND0) und seinem Gate verbunden mit dem Eingangsanschluß (GND0) und seinem Gate verbunden mit dem Eingangsanschluß (IN1).

4. Leistungsversorgungs-Schaltschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste, zweite und dritte MOS Transistor (N1, N2, N3) n-Kanal Transistoren sind, wobei sowohl das erste als auch das zweite Potential (Vpp, VDD) negativ sind und das letztere höher als das vorhergehende ist.

5. Leistungsversorgungs-Schaltschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Inverter einen n-Kanal MOS Transistor (N4) umfaßt mit seiner Source verbunden mit dem Ausgangsanschluß (OUT1) und seinem Gate verbunden mit dem Eingangsanschluß (N1) und einen p-Kanal MOS Transistor (P5) seinem Drain verbunden mit dem Drain des n-Kanal MOS Transistors (N4) und dem Gate des zweiten MOS Transistors (N2), seiner Source verbunden mit einem Massepotential (GND0) und seinem Gate verbunden mit dem Eingangsanschluß (IN1).

6. Leistungsversorgungs-Schaltschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Pegelschieber (8) das erste Potential (Vpp) ausgibt, wenn das zweite Potential (VDD) zugeführt ist an den Eingangsanschluß (IN1).