DE69228851T2 - Verdrahteter oder auf Übergang-Art Basis für VLSI-Systeme - Google Patents

Description

• Diese Erfindung betrifft allgemein integrierte Logikschaltungen zur Verwendung bei digitalen Kommunikationssystemen und insbesondere eine übergangsbasierte, fest verdrahtete "ODER"-Busschaltung, die eine zwischen Chips stattfindende Kommunikation einer Anzahl miteinander verbundener VLSI- Chips (höchstintegrierter Chips) über einen digitalen Bus ermöglicht.
• In der hier verwendeten Bedeutung soll eine fest verdrahtete "ODER"-Logik bedeuten, daß jeder beliebige oder jegliche aller miteinander verbundenen VLSI-Chips ein Signal auf einer gemeinsamen digitalen Busleitung steuern oder freigeben kann oder können, während jeder beliebige oder jegliche der miteinander verbundenen VLSI-Chips das freigegebene Signal von der gemeinsamen Busleitung empfangen kann oder können. Bisher sind verschiedene fest verdrahtete "ODER"-Busschaltungen aus dem Stand der Technik zum Bewirken über Busse ablaufender digitaler Kommunikation zwischen miteinander verbundenen Vorrichtungen bekannt. Für eine solche in Fig. 1 dargestellte fest verdrahtete "ODER"-Busschaltung aus dem Stand der Technik ist die Verwendung eines externen Heraufziehwiderstands R erforderlich, der über einen Knoten A an jeden der integrieren Schaltungschips 10a, 10b, ..., 10n anzuschließen ist. Zum Bewirken der fest verdrahteten "ODER"-Verbindung kann einer oder mehrere der Chips akti viert werden, so daß der Knoten A heruntergezogen wird und auf diese Weise bewirkt wird, daß der Strom durch den externen Widerstand R fließt. Dieses Schema hat die Nachteile, daß es wegen dieses externen Bauteils mehr Platz belegt, daß hohe Ströme gezogen werden und daß eine hohe Verlustleistung auftritt.
• Eine weitere fest verdrahtete "ODER"-Busschaltung aus dem Stand der Technik ist in Fig. 2 dargestellt. Es ist ersichtlich, daß die Verwendung eines externen logischen Glieds 12 (d. h. eines ODER-Glieds) erforderlich ist, bei dem jeder der Eingänge über mehrere erste Leiter 11 an einen jeweiligen Ausgangsstift 13 des integrierten Schaltungschips 14a, 14b, ..., 14n angeschlossen ist. Weiterhin wird die Ausgabe des logischen Glieds 12 über mehrere zweite Leiter 17 und ihren jeweiligen Eingangsstift 15 jedem der integrierten Schaltungschips zurückgeführt. Der Nachteil dieser bekannten Technik besteht nicht nur in der Verwendung eines externen Bauteils sondern auch in der Anzahl der bei den einzelnen integrierten Schaltungschips benötigten Eingangs-/Ausgangsstifte und in der zugeordneten Anzahl von Leitern, wodurch erhebliche Einschränkungen auftreten.
• Es ist im allgemeinen wünschenswert, eine verbesserte fest verdrahtete "ODER"-Busschaltung bereitzustellen, bei der die Verwendung jeglicher externer Bauteile überflüssig gemacht ist und die bei verringerter Verlustleistung arbeitet. Es wäre auch zweckmäßig, eine fest verdrahtete "ODER"- Busschaltung bereitzustellen, bei der ein einziges Signal zwischen allen integrierten Schaltungschips verwendet wird.
• In US-A-4 500 988 ist eine einfache fest verdrahtete "ODER"-Busschaltung beschrieben, die in einem System mit einer gemeinsamen Busleitung und einer Vielzahl von integrierten Schaltungsbauelementen zu verwenden ist. Bei der Schaltung wird eine Gruppe von P- und N-Treibertransistoren verwendet, die mit der Busleitung gekoppelt sind und jeweils auf ein erstes und ein zweites Steuersignal ansprechen, um das logische Niveau auf der Busleitung zu ändern.
• Gemäß der vorliegenden Erfindung ist eine übergangsbasierte, fest verdrahtete "ODER"-Busschaltung zur Verwendung bei einem VLSI-System vorgesehen, die eine gemeinsame Busleitung und eine Vielzahl von mit der Busleitung verbundenen IC-Chips aufweist, wobei die Busschaltung umfaßt:
• - ein Ausgangstreiberstufenmittel, das auf ein erstes Steuersignal anspricht, um an einem mit der Busleitung gekoppelten internen Ausgabeknoten einen Übergang von einem niedrigen logischen Niveau zu einem hohen logischen Niveau zu erzeugen, und das auf ein zweites Steuersignal anspricht, um an dem internen Ausgabeknoten einen Übergang von dem hohen logischen Niveau zu dem niedrigen logischen Niveau zu erzeugen,
• gekennzeichnet durch:
• - ein Abtast/Halte-Schaltungsmittel, das auf ein Systemtaktgebersignal, ein erstes internes Taktgebersignal und ein zweites internes Taktgebersignal anspricht, zum Abtasten eines Werts eines Kippsignals auf der Busleitung während eines momentanen Takts, zum Speichern eines Werts eines Abtaststeuersignals entsprechend der Abtastung des Kippsignals auf der Busleitung während des vorhergehenden Takts und zur Erzeugung eines kippbasierten, resultierenden "ODER"-Signals,
• - und ein Steuerlogik-Schaltungsmittel, das zur Erzeugung des ersten und des zweiten Steuersignals auf ein Eingangsfreigabesignal und den Wert des durch die Ab tast/Halte-Schaltung gespeicherten Abtaststeuersignals anspricht,
• wodurch das Eingangsfreigabesignal, während der Zeit, in der das erste interne Taktgebersignal auf hohem logischem Niveau liegt, auf ein niedriges logisches Niveau gesteuert wird, um zu bewirken, daß das Kippsignal auf der Busleitung in dem momentanen Takt auf einen Wert gesteuert wird, der sich von dem in dem vorhergehenden Takt abgetasteten Wert unterscheidet, damit eine Freigabe angezeigt wird, und das resultierende Signal nur dann auf hohem logischem Niveau gehalten wird, wenn sich der während des momentanen Takts abgetastete Wert von dem im vorhergehenden Takt abgetasteten Wert unterscheidet.
• Bei einer bevorzugten Ausgestaltung führt die Abtast/Halte- Schaltung eine exklusive "ODER"-Funktion an einem ersten logischen Wert aus, der der Abtastung des Kippsignals auf der Busleitung während des momentanen Takts und einem zweiten logischen Wert entsprechend der Abtastung des Kippsignals auf der Busleitung während des vorhergehenden Takt entspricht, um das resultierende Signal zu erzeugen, und führt das Steuerlogik-Schaltungsmittel eine exklusive "ODER"-Funktion an einem dritten logischen Wert, der dem Eingangsfreigabesignal und dem Komplement des zweiten logischen Werts entsprechend dem abgetasteten Wert des Kippsignals während des vorhergehenden Takts entspricht, um das erste Steuersignal zu erzeugen, sowie eine exklusive "ODER"-Funktion an dem dritten logischen Wert, der dem Eingangsfreigabesignal und dem zweiten logischen Wert entsprechend dem abgetasteten Wert des Kippsignals während des vorhergehenden Takts entspricht, um das zweite Steuersignal zu erzeugen, aus.
• Das zweite Taktsignal ist normalerweise das Komplement des ersten Taktsignals. Die Schaltung beinhaltet vorzugsweise weiter ein Halteschaltungsmittel mit einem oberen Halteabschnitt zum Halten des internen Ausgabeknotens auf dem hohen logischen Niveau, nachdem der interne Knoten den Niedrig-nach-Hoch-Übergang gemacht hat, und mit einem unteren Halteabschnitt zum Halten des internen Ausgabeknotens auf dem niedrigen logischen Niveau, nachdem der interne Knoten den Hoch-nach-Niedrig-Übergang gemacht hat.
• Die Erfindung kann beim Lesen der folgenden Beschreibung einfacher verstanden werden, und verschiedene andere Merkmale der Erfindung können dabei offensichtlich werden.
• Es zeigen in der anliegenden Zeichnung lediglich als Beispiel:
• Fig. 1 ein vereinfachtes schematisches Diagramm einer fest verdrahteten "ODER"-Busschaltung,
• Fig. 2 ein vereinfachtes schematisches Schaltungsdiagramm einer anderen fest verdrahteten "ODER"-Busschaltung aus dem Stand der Technik,
• Fig. 3 ein Blockdiagramm zur Darstellung eines VLSI- Systems mit der Vielzahl von miteinander verbundenen integrierten Schaltungschips, wobei jeder Chip eine fest verdrahtete "ODER"-Busschaltung gemäß der vorliegenden Erfindung aufweist.
• In Fig. 4 ist ein detailliertes schematisches Schaltungsdiagramm der fest verdrahteten "ODER"-Busschaltung 26 gemäß der vorliegenden Erfindung dargestellt, die in jedem der IC-Chips IC1, IC2, ..., ICn aus Fig. 3 verwendet werden kann. Die Ausgangstreiberstufe 28 besteht aus einem N- Kanal-Hochzieh-MOS-Transistor N1 und einem N-Kanal- Herunterzieh-MOS-Transistor N2. Der Drain-Anschluß des Transistors N1 ist auf eine Versorgungsspannung oder ein Versorgungspotential VCC gelegt, das typischerweise +5,0 Volt beträgt, und der Quellenanschluß des Transistors N1 ist an den internen Ausgabeknoten 44 angeschlossen, der über den Knoten 24 mit der Busleitung 22 gekoppelt ist. Der Drain-Anschluß des Transistors N2 ist auch an den internen Ausgabeknoten 44 angeschlossen, und der Source-Anschluß des Transistors N2 ist auf ein Massepotential gelegt, das typischerweise bei 0 Volt liegt. Die Ausgangstreiberstufe 28 weist weiterhin Wechselrichter INV1, INV2, INV3 und INV4 auf. Der Eingang des Wechselrichters INV1 ist an eine Leitung 46 zum Empfangen eines ersten Steuersignals von einem Ausgang der Steuerlogik-Schaltungsanordnung 30 angeschlossen, und sein Ausgang ist an den Eingang des Wechselrichters INV2 angeschlossen. Der Ausgang des Wechselrichters INV2 ist an die Gatter- oder Steuerelektrode des Heraufziehtransistors N1 angeschlossen. Der Eingang des Wechselrichters INV3 ist an eine Leitung 48 zum Empfangen eines zweiten Steuersignals von einem anderen Ausgang der Steuerlogik-Schaltungsanordnung 30 angeschlossen, und sein Ausgang ist an den Eingang des Wechselrichters INV4 angeschlossen. Der Ausgang des Wechselrichters INV4 ist an die Gatter- oder Steuerelektrode des Herunterziehtransistors N2 angeschlossen. Es sei bemerkt, daß die Leitungen 46 und 48 der einzelnen internen Leitung 38 aus Fig. 3 entsprechen.
• Der Ausgang der Ausgangstreiberstufe 28 ist über einen internen Ausgabeknoten 44 mit der gemeinsamen Busleitung 22 gekoppelt und steuert diese. Der Eingang der Treiberstufe 28 ist mit Steuersignalen auf der internen Leitung 38, die an die Steuerlogik-Schaltungsanordnung 30 angeschlossen ist, gekoppelt und wird durch diese gesteuert. Die Abtast/Halte-Schaltungsanordnung 32 tastet den Wert eines Kippsignals TS auf der Busleitung 22 während eines momentanen Takts (N) über eine interne Kippverbindungsleitung 36 ab und vergleicht ihn mit dem während des vorhergehenden Takts (N - 1) abgetasteten Wert des Kippsignals. Falls der Vergleich der zwei Abtastungen einen Unterschied ergibt, wird ein kippbasiertes resultierendes "ODER"-Signal TR auf ein hohes logisches Niveau oder ein logisches "1"-Niveau gesetzt oder dort gehalten, das auf einer Leitung 40 erzeugt wird. Ansonsten wird das resultierende Signal TR auf ein niedriges logisches Niveau oder ein logisches "0"- Niveau gesetzt.
• Die Steuerlogik-Schaltungsanordnung 30 empfängt auf einer Leitung 42 ein Eingangsfreigabesignal DATA sowie ein Abtaststeuersignal von der Abtast/Halte-Schaltungsanordnung, das den im vorhergehenden Takt (N - 1) abgetasteten Wert angibt. Falls es gewünscht ist, daß die integrierte Schaltung IC1 zum Ansteuern der Busleitung verwendet wird, wird das Eingangsfreigabesignal DATA gesetzt, und es gilt DATA = 0. Die Steuerlogik-Schaltungsanordnung 30 veranlaßt infolgedessen die Ausgangstreiberstufe 28, die Busleitung 22 während des Takts (N) auf einen Wert zu steuern, der von demjenigen verschieden ist, der während des vorhergehenden Takts (N - 1) abgetastet wurde. Die Ausgangstreiberstufe 28 beendet das Ansteuern der Busleitung 22 vor dem Ende des momentanen Takts (N). Danach dient die Halteschaltung 34 dazu, diesen Wert auf der Busleitung zu halten, bis einer oder einige der integrierten Schaltungschips die Busleitung durch erneutes Ändern des Werts auf der Busverbindung steuern oder freigeben möchten.
• In Fig. 4 ist ein detailliertes schematisches Schaltungsdiagramm der fest verdrahteten "ODER"-Busschaltung 26 gemäß der vorliegenden Erfindung dargestellt, die in jedem der IC-Chips IC1, IC2, ..., ICn aus Fig. 3 verwendet werden kann. Die Ausgangstreiberstufe 28 besteht aus einem N- Kanal-Hochzieh-MOS-Transistor N1 und einem N-Kanal-Herunterzieh-MOS-Transistor N2. Der Drain-Anschluß des Transistors N1 ist auf eine Versorgungsspannung oder ein Versorgungspotential VCC gelegt, das typischerweise +5,0 Volt beträgt, und der Quellenanschluß des Transistors N1 ist an den internen Ausgabeknoten 44 angeschlossen, der über den Knoten 24 mit der Busleitung 22 gekoppelt ist. Der Drain- Anschluß des Transistors N2 ist auch an den internen Ausgabeknoten 44 angeschlossen, und der Source-Anschluß des Transistors N2 ist auf ein Massepotential gelegt, das typischerweise bei 0 Volt liegt. Die Ausgangstreiberstufe 28 weist weiterhin Wechselrichter INV1, INV2, INV3 und INV4 auf. Der Eingang des Wechselrichters INV1 ist an eine Leitung 46 zum Empfangen eines ersten Steuersignals von einem Ausgang der Steuerlogik-Schaltungsanordnung 30 angeschlossen, und sein Ausgang ist an den Eingang des Wechselrichters INV2 angeschlossen. Der Ausgang des Wechselrichters INV2 ist an die Gatter- oder Steuerelektrode des Heraufziehtransistors N1 angeschlossen. Der Eingang des Wechselrichters INV3 ist an eine Leitung 48 zum Empfangen eines zweiten Steuersignals von einem anderen Ausgang der Steuerlogik-Schaltungsanordnung 30 angeschlossen, und sein Ausgang ist an den Eingang des Wechselrichters INV4 angeschlossen. Der Ausgang des Wechselrichters INV4 ist an die Gatter- oder Steuerelektrode des Herunterziehtransistors N2 angeschlossen. Es sei bemerkt, daß die Leitungen 46 und 48 der einzelnen internen Leitung 38 aus Fig. 3 entsprechen.
• Die Steuerlogik-Schaltungsanordnung 30 weist eine Hochzieh- Logikschaltung 30a, eine Herunterzieh-Logikschaltung 30b sowie eine Aktivierungsschaltung 30c auf. Die Hochzieh- Logikschaltung 30a besteht aus P-Kanal-MOS-Transistoren P1 und P2, einem N-Kanal-MOS-Transistor N3, einem Übertragungsglied TG1, Wechselrichtern INV6, INV7 und INV10 sowie einem logischen NICHT-UND-Glied NAND1 mit drei Eingängen. Der Quellenanschluß des Transistors P1 ist auf das Versorgungspotential VCC gelegt, sein Gatteranschluß ist an den Gatteranschluß des Transistors N3 angeschlossen, und sein Drain-Anschluß ist an den Quellenanschluß des Transistors P2 angeschlossen. Der Gatteranschluß des Transistors P2 ist an den Ausgang des Wechselrichters INV6 angeschlossen, und der Drain-Anschluß des Transistors P2 ist an den Drain- Anschluß des Transistors N3 angeschlossen. Der Quellenanschluß des Transistors N3 ist auf das Grundpotential gelegt. Die Signaleingangsverbindung des Übertragungsglieds TG1 liegt auf der Leitung 42, die das Eingangsfreigabesignal DATA empfängt. Die Signalausgangsverbindung des Übertragungsglieds TG1 liegt auf einer Leitung 50, die mit den gemeinsamen Drain-Anschlüssen der Transistoren P2 und N3 und dem Eingang des Wechselrichters INV7 verbunden ist. Der Ausgang des Wechselrichters INV7 liefert das erste Steuersignal auf der Leitung 46. Das Glied NAND1 hat auf einer Leitung 52 einen ersten Eingang zum Empfangen eines internen Taktgebersignals PH1, auf einer Leitung 54 einen zweiten Eingang, der mit der Aktivierungsschaltung 30c gekoppelt ist, und auf einer Leitung 56 einen dritten Eingang, der über den Wechselrichter INV10 mit der Abtast/Halte- Schaltungsanordnung 32 gekoppelt ist. Der Ausgang des Glieds NAND1 ist an einen ersten Steuerknoten 58 des Übertragungsglieds TG1 und über den Wechselrichter INV6 an einen zweiten Steuerknoten 60 des Übertragungsglieds TG1 angeschlossen. Das Übertragungsglied TG1 ist ein herkömmliches Übertragungsglied, das aus einem P-Kanal-MOS- Transistor und einem N-Kanal-MOS-Transistor besteht. Der Gatteranschluß des P-Kanal-Transistors bildet den ersten Steuerknoten 58, und der Gatteranschluß des N-Kanal-Transistors bildet den zweiten Steuerknoten 60.
• Die Herunterzieh-Logikschaltung 30b besteht aus einem Wechselrichter INV8, einem logischen NICHT-UND-Glied NAND2 mit vier Eingängen und einem logischen NICHT-ODER-Glied NOR1. Der Eingang des Wechselrichters INV8 ist zum Empfangen des ersten Steuersignals auf der Leitung 46 an den Ausgang des Wechselrichters INV7 angeschlossen, und sein Ausgang ist auf einer Leitung 62 an einen ersten Eingang des Glieds NAND2 angeschlossen. Das Glied NAND2 hat auch einen zweiten Eingang zum Empfangen des internen Taktgebersignals PH1 über die Leitung 52, einen dritten Eingang, der über die Leitung 54 mit der Aktivierungsschaltung 30c gekoppelt ist, sowie einen vierten Eingang auf einer Leitung 64, der mit der Abtast/Halte-Schaltungsanordnung 32 gekoppelt ist. Der Ausgang des Glieds NAND2 ist über eine Leitung 66 an einen ersten Eingang des Glieds NOR1 angeschlossen. Ein zweiter Eingang des Glieds NOR1 ist zum Empfangen des Eingangsfreigabesignals DATA an die Leitung 42 angeschlossen. Der Ausgang des Glieds NOR1 liefert das zweite Steuersignal auf der Leitung 48.
• Die Aktivierungsschaltung 30c besteht aus logischen NICHT- ODER-Gliedern NOR2 und NOR3, einem Wechselrichter INV9 sowie einem logischen NICHT-UND-Glied NAND3. Das Glied NOR2 hat einen ersten Eingang auf einer Leitung 68 zum Empfangen eines Signals RESET, das normalerweise auf einem niedrigen logischen Niveau oder einem logischen "0"-Niveau liegt, sowie einen zweiten Eingang auf einer Leitung 70 zum Empfangen eines Signals TEST, das normalerweise auch auf dem niedrigen logischen Niveau liegt. Wenn es gewünscht ist, den internen Ausgabeknoten 44 nach dem Zuführen von Leistung zunächst zu einem hohen logischen Zustand zurückzusetzen, wird veranlaßt, daß das Signal RESET vorübergehend ein hohes logisches Niveau oder ein logisches "1"-Niveau annimmt. Falls es gewünscht ist, das System zu prüfen, wird das Signal TEST auf ein hohes logisches Niveau gelegt. Der Ausgang des Glieds NOR2 ist auf der Leitung 54 an den zweiten Eingang des Glieds NAND1 sowie an einen ersten Eingang des Glieds NAND3 angeschlossen. Der erste Eingang des Glieds NOR3 ist mit der Leitung 68 gekoppelt, um auch das Signal RESET über den Wechselrichter INV9 zu empfangen, und sein zweiter Eingang ist an die Leitung 70 angeschlossen, um auch das Signal TEST zu empfangen. Der Ausgang des Glieds NOR3 ist über eine Leitung 72 an die gemeinsamen Gatteranschlüsse der Transistoren P1 und N3 angeschlossen. Das Glied NAND 3 hat einen zweiten Eingang auf einer Leitung 74 zum Empfangen eines Signals ENBK, das verwendet wird, um die Halteschaltungsanordnung 34 zu aktivieren, wie später erklärt wird. Wenn es gewünscht ist, die Halteschaltungsanordnung zu aktivieren, wird das Signal ENBK auf ein hohes logisches Niveau gesetzt. Der Ausgang des Glieds NAND3 liefert ein Haltesteuersignal auf einer Leitung 76.
• Die Abtast/Halte-Schaltungsanordnung 32 besteht aus Wechselrichtern INV11 bis INV23, P-Kanal-MOS-Transistoren N4- N6, Übertragungsglieder TG2 und TG3 sowie logischen NICHT- UND-Gliedern NAND4 und NAND5. Der Eingang des Wechselrich ters INV11 ist zum Empfangen des Kippsignals TS über die Knoten 24 und 44 auf der Busleitung 22 an die Verbindungsleitung 36 angeschlossen. Der Eingang des Wechselrichters INV12 ist an den Ausgang des Wechselrichters INV11 angeschlossen, und sein Ausgang ist an eine der Hauptelektroden (Drain-Elektrode oder Quellenelektrode) des Transistors N4 angeschlossen. Die andere der Hauptelektroden (Quellenelektrode oder Drain-Elektrode) des Transistors N4 ist an eine der Hauptelektroden des Transistors N5 angeschlossen. Der Ausgang des Wechselrichters INV13 ist mit dem Eingang des Wechselrichters INV14 verbunden, und der Ausgang des Wechselrichters INV14 ist mit dem Eingang des Wechselrichters INV13 verbunden, so daß eine erste Verriegelungsstufe gebildet ist. Der Eingang des Wechselrichters INV13, der den Eingang der ersten Verriegelungsstufe bildet, ist mit der anderen Hauptelektrode des Transistors N5 verbunden. Der Gatteranschluß des Transistors N5 ist so geschaltet, daß er auf einer Leitung 75 ein internes Taktgebersignal PH2 empfängt, das ein Komplement des internen Taktgebersignals PH1 ist. Der Ausgang des Wechselrichters INV13 bildet den Ausgang der ersten Verriegelungsstufe, und er ist mit dem Eingang des Wechselrichters INV15 verbunden.
• Der Ausgang des Wechselrichters INV15 ist an eine der Hauptelektroden des Transistors N6 angeschlossen. Der Ausgang des Wechselrichters INV16 ist an den Eingang des Wechselrichters INV17 angeschlossen, und der Ausgang des Wechselrichters INV17 ist an den Eingang des Wechselrichters INV16 angeschlossen, so daß eine zweite Verriegelungsstufe gebildet ist. Der Eingang des Wechselrichters INV16 bildet den Eingang der zweiten Verriegelungsstufe und ist mit der anderen Hauptelektrode des Transistors N6 verbunden. Der Gatteranschluß des Transistors N6 ist so geschaltet, daß er das interne Taktgebersignal PH1 auf einer Leitung 77 empfängt. Der Ausgang des Wechselrichters INV16 bildet den Ausgang der zweiten Verriegelungsstufe, und er ist über den Wechselrichter INV19 einem ersten Eingang des Glieds NAND4 und einem ersten Eingang des Glieds NAND5 zugeführt. Der Eingang des Wechselrichters INV18 ist zum Empfangen eines Systemtaktgebersignals SYSCLK an eine Leitung 78 angeschlossen. Der Ausgang des Wechselrichters INV18 ist an einen zweiten Eingang des Gatteranschlusses NAND4 und an einen zweiten Eingang des Glieds NAND5 angeschlossen. Der Ausgang des Gatters NAND4 ist an einen ersten Steuerknoten 80 des Übertragungsglieds TG3 und über den Wechselrichter INV22 an einen zweiten Steuerknoten 82 des Übertragungsglieds TG3 angeschlossen. Der Ausgang des Glieds NAND5 ist mit einem ersten Steuerknoten 84 des Übertragungsglieds TG2 und über den Wechselrichter INV21 mit einem zweiten Steuerknoten 86 des Übertragungsglieds TG2 verbunden.
• Die Übertragungsglieder TG2 und TG3 sind ebenfalls herkömmliche Übertragungsglieder und sind ähnlich aufgebaut wie das Übertragungsglied TG1. Die Ausgabe des Wechselrichters INV12 wird auch auf der Leitung 88 der Signaleingangsverbindung des Übertragungsglieds TG2 und auf einer Leitung 90 über den Wechselrichter INV23 der Signaleingangsverbindung des Übertragungsglieds TG3 zugeführt. Die Signaleingangsverbindung des Übertragungsglieds TG2 auf einer Leitung 92 und die Signaleingangsverbindung des Übertragungsglieds TG3 auf einer Leitung 94 sind an einem Knoten 96 miteinander verbunden, und sie sind weiter mit dem Eingang des Wechselrichters INV20 verbunden. Der Ausgang des Wechselrichters INV20 liefert das kippbasierte resultierende "ODER"-Signal TR auf der Leitung 40. Die das Abtaststeuersignal auf einer Leitung 97 bildende Ausgabe des Wechsel richters INV15 wird auch über die Leitung 64 dem vierten Eingang des Glieds NAND2 in der Herunterzieh-Logikschaltung 30b und über den Wechselrichter INV2 und die Leitung 56 dem Eingang des Glieds NAND1 in der Hochzieh-Logikschaltung 30a zugeführt.
• Die Halteschaltung 34 besteht aus einem oberen Halteabschnitt 34a und einem unteren Halteabschnitt 34b. Der obere Halteabschnitt 34a besteht aus einem P-Kanal-MOS- Transistor P3, einem N-Kanal-MOS-Transistor N7 sowie Wechselrichtern INV24 und INV25. Der Quellenanschluß des Transistors P3 ist auf das Versorgungspotential VCC gelegt, sein Gatteranschluß ist auf das Grundpotential gelegt, und sein Drain-Anschluß ist an den Drain-Anschluß des Transistors N7 angeschlossen. Der Gatteranschluß des Transistors N7 ist an den Ausgang des Wechselrichters INV24 angeschlossen, und sein Quellenanschluß ist an den Eingang des Wechselrichters INV25 und den internen Ausgabeknoten 44 angeschlossen. Der Ausgang des Wechselrichters INV25 ist mit dem Eingang des Wechselrichters INV24 verbunden.
• Der untere Halteabschnitt 34b besteht aus N-Kanal-Transistoren N8, N9, Wechselrichtern INV26 und INV27 sowie einem Übertragungsglied TG4. Der Ausgang des Wechselrichters INV26 ist auf einer Leitung 98 an die Signaleingangsverbindung des Übertragungsglieds TG4 angeschlossen. Der Drain- Anschluß des Transistors N8 ist an den Eingang des Wechselrichters INV26 und an den internen Ausgabeknoten 44 angeschlossen. Der Gatteranschluß des Transistors N8 ist auf einer Leitung 100 an die Signalausgangsverbindung des Übertragungsglieds TG4 und an den Drain-Anschluß des Transistors N9 angeschlossen. Die Quellenanschlüsse der Transistoren N8 und N9 sind auf das Grundpotential gelegt. Das Haltesteuersignal auf der Leitung 76 vom Glied NAND3 der Aktivierungsschaltung 30c wird einem ersten Steuerknoten des Übertragungsglieds TG4, über den Wechselrichter INV27 einem zweiten Steuerknoten des Übertragungsglieds TG4 und dem Gatteranschluß des Transistors N9 zugeführt. Das Übertragungsglied TG4 ist wiederum ein herkömmliches Übertragungsglied, und es ist ähnlich aufgebaut wie das Übertragungsglied TG1.
• Um ein Verständnis für die Arbeitsweise der übergangsbasierten "ODER"-Busschaltung 26 gemäß der vorliegenden Erfindung zu erzielen, wird nun auf die Fig. 5 (a)-5 (j) der Zeichnung Bezug genommen, die die Wellenformen an verschiedenen Punkten in der Busschaltung aus Fig. 4 zeigen. Es wird angenommen, daß das Signal RESET und das Signal TEST beide auf einem niedrigen logischen Niveau oder einem logischen "0"-Niveau liegen. Es wird weiter angenommen, daß das Signal ENBK auf einem hohen logischen Niveau oder einem logischen "1"-Niveau liegt und daß die Busleitung 22 (auch die Knoten 24 und 44) vor dem Zeitpunkt t0 für einen relativ langen Zeitraum auf einem hohen logischen Niveau gehalten wurde. Das Systemtaktgebersignal SYSCLK ist in Fig. 5(a) dargestellt, und es wird an die Leitung 78 angelegt und von einer Systemtakt-Generatorschaltung (nicht dargestellt) zum Erzeugen der in den Fig. 5(b) bzw. 5(c) dargestellten internen Taktgebersignale PH1 und PH2 empfangen. Es sei bemerkt, daß das interne Taktgebersignal PH1 leicht gegenüber dem Systemtaktgebersignal SYSCLK verzögert ist und daß das interne Taktgebersignal PH2 ein Komplement des Signals PH1 ist. Die internen Taktgebersignale PH1 und PH2 sind auch als nichtüberlappend dargestellt. Wenn die Signale SYSCLK und PH1 mit anderen Worten auf einem hohen logischen Niveau liegen, liegt das interne Taktgebersignal PH2 auf einem niedrigen logischen Niveau, und wenn die Signale SYSCLK und PH1 auf einem niedrigen logischen Niveau liegen, liegt das Signal PH2 auf einem hohen logischen Niveau. Das Kippsignal TS auf der Busleitung 22 ist in Fig. 5(d) dargestellt, und es liegt zum Zeitpunkt t0 auf dem hohen logischen Niveau.
• Das resultierende Kippsignal TR ist nur dann auf das hohe logische Niveau zu steuern, wenn der abgetastete Wert des Kippsignals TS in einem momentanen Takt (N) von dem abgetasteten Wert des Kippsignals in einem vorhergehenden Takt (N - 1) verschieden ist. Ansonsten ist das resultierende Kippsignal TR auf einem logischen "0"-Niveau zu halten. Demgemäß ist das resultierende Kippsignal TR, wie in Fig. 5(g) dargestellt ist, auf einem niedrigen logischen Niveau, weil angenommen wurde, daß das Kippsignal TS vor dem Zeitpunkt t0 für einen gewissen Zeitraum auf dem hohen logischen Niveau gehalten wurde. Es ist auch ersichtlich, daß dieses auf dem hohen logischen Niveau liegende Kippsignal TS durch die Transistoren N4 und N5, die erste Verriegelungsstufe und den Wechselrichter INV15 geführt worden ist, wenn das Systemtaktgebersignal SYSCLK niedrig war und das interne Taktgebersignal PH2 hoch war. Demgemäß hält oder speichert der Ausgang des Wechselrichters INV15, der das Abtaststeuersignal auf einer Leitung 97 festlegt, ein hohes logisches Niveau, das dem während eines vorhergehenden Takt abgetasteten Wert entspricht. Wenn das interne Taktgebersignal PH1 vor dem Zeitpunkt t0 hoch war, ist dieses hohe Niveau durch den Transistor N6, die zweite Verriegelungsstufe und den Wechselrichter INV19 geführt worden. Daher liegt der erste Eingang des Glieds NAND4 auf einem niedrigen Niveau und der erste Eingang des Glieds NAND5 auf einem hohen Niveau. Wenn das Systemtaktgebersignal SYSCLK beim nächsten Mal vor dem Zeitpunkt t0 auf das niedrige Niveau geht, geht auch der Ausgang des Glieds NAND5 auf das niedrige Niveau, so daß bewirkt wird, daß das hohe Niveau am Ausgang des Wechselrichters INV12 das Übertragungsglied TG2 und den Wechselrichter INV20 durchläuft. Es wurde demgemäß bewiesen, daß das resultierende Kippsignal TR anfangs zum Zeitpunkt t0 tatsächlich auf dem niedrigen Niveau liegt.
• Wenn das interne Taktgebersignal PH1 zum Zeitpunkt t1 auf das hohe Niveau geht, bildet der im vorhergehenden Takt abgetastete und am Ausgang des Wechselrichters INV15 gespeicherte Wert (auf dem hohen Niveau) ein niedriges Niveau für den ersten Eingang des Glieds NAND4 und ein hohes Niveau für den ersten Eingang des Glieds NAND5. Wenn das interne Taktgebersignal PH2 zu einem Zeitpunkt t2 auf das hohe Niveau geht, wird der Wert des Kippsignals TS für den momentanen Takt oder Takt1 des Systemtaktsignals abgetastet. Wiederum wird ein hohes Niveau am Ausgang des Wechselrichters INV15 gespeichert. Gleichzeitig bewirkt das zum Zeitpunkt t2 auf dem niedrigen Niveau liegende Systemtaktgebersignal, daß der Ausgang des Glieds NAND5 auf das niedrige Niveau geht. Die Ausgabe des Glieds NAND5 ist in Fig. 5(e) dargestellt. Hierdurch wird wiederum das Schließen des Übertragungsglieds TG2 hervorgerufen. Demgemäß wird das hohe Niveau vom Wechselrichter INV12 erneut durch den Wechselrichter INV20 invertiert, und das resultierende Signal TR bleibt zum Zeitpunkt t2 auf dem niedrigen Niveau. Das resultierende Signal TR ist in Fig. 5(g) dargestellt.
• Wie in Fig. 5(h) ersichtlich ist, war das Freigabesignal (also DATA = 1) zum Zeitpunkt t1 nicht gesetzt. Wenn das interne Taktgebersignal PH1 zum Zeitpunkt t1 auf dem hohen Niveau liegt, geht der Ausgang des Glieds NAND2 auf das niedrige Niveau, weil das im vorhergehenden Takt am Ausgang des Wechselrichters INV5 gespeicherte hohe Niveau auf die Leitung 64 gegeben wird und die Leitung 62 bereits auf dem hohen Niveau liegt. Weil das Eingangsfreigabesignal jedoch auf dem hohen Niveau liegt, liegt der Ausgang des Glieds NOR1, der das zweite Steuersignal festlegt, auf dem niedrigen Niveau, wodurch der Transistor N2 nichtleitend gemacht wird. Gleichzeitig liegt der Ausgang des Glieds NAND1 zum Zeitpunkt t1 auf dem hohen Niveau, weil das hohe Niveau vom Wechselrichter INV15 durch den Wechselrichter INV10 invertiert wird, was auf der Leitung 56 zu einem niedrigen Niveau führt. Daher ist das Übertragungsglied TG1 offen und der Ausgang des das erste Steuersignal festlegenden Wechselrichters INV7 liegt auf niedrigem Niveau (infolge des Leitens des Transistors P2), so daß der Transistor N1 nichtleitend gemacht wird. Demgemäß wird das hohe Niveau am internen Ausgabeknoten 44 durch den oberen Halteschaltungsabschnitt 34a gehalten, weil der Transistor N7 durchgeschaltet wird. Es sei auch bemerkt, daß der untere Halteabschnitt 34b ausgeschaltet ist, weil der Transistor N8 nichtleitend ist.
• Es wird nun angenommen, daß einer oder mehrere der integrierten Schaltungschips IC1, IC2, ..., ICn die Busleitung 22 ansteuern oder freigeben möchte. Zum Freigeben muß das Kippsignal TS auf der Busleitung 22 auf einen Wert im momentanen Takt oder Takt1 des Systemtaktgebersignals getrieben wird, der vom im vorhergehenden Takt oder Takt1 abgetasteten Wert verschieden ist. Demgemäß muß das Kippsignal TS zu einem Zeitpunkt t3c auf ein niedriges Niveau getrieben werden. Zur Erleichterung der Erörterung wird weiter angenommen, daß der Chip IC1 die Freigabe vornimmt. Zum Erreichen dieses Ergebnisses wird einschränkend vorausgesetzt, daß das Eingangsfreigabesignal DATA nur während des Zeitraums, zu dem das interne Taktgebersignal PH1 auf dem hohen Niveau liegt, gesetzt ist (DATA = 0), und daß es ansonsten auf dem hohen Niveau liegt. Wenn das Signal PH1 dementsprechend zum Zeitpunkt t3 auf dem hohen Niveau liegt, wird veranlaßt, daß das Signal DATA zum Zeitpunkt t3a auf das niedrige Niveau geht. Weil das Übertragungsglied TG1 zum Zeitpunkt t3 offen ist, weil der Ausgang des Glieds NAND1 auf dem hohen Niveau bleibt, liegt das erste Steuersignal auf der Leitung 46, wie in Fig. 5(i) dargestellt ist, wegen des Leitens des Transistors P2 auf dem niedrigen Niveau. Gleichzeitig geht der Ausgang des Glieds NAND2 zum Zeitpunkt t3 auf das niedrige Niveau, weil alle Eingänge auf dem hohen Niveau liegen. Folglich geht das zweite Steuersignal auf der Leitung 48, wie in Fig. 5(j) dargestellt ist, zum Zeitpunkt t3b auf das hohe Niveau, wodurch der Transistor N2 durchgeschaltet und das hohe Niveau am Knoten 44 heruntergezogen wird. Folglich geht das Kippsignal TS zum Zeitpunkt t3c auf das niedrige Niveau.
• Weil das Signal PH1 zum Zeitpunkt t3b noch auf dem hohen Niveau liegt, wird weiterhin der vorhergehend abgetastete und am Ausgang des Wechselrichters INV5 gespeicherte Wert (also auf dem hohen Niveau) durch den Transistor N6 geführt. Demgemäß liegt der Ausgang des Wechselrichters INV19 nun auf dem hohen Niveau. Wenn das Systemtaktgebersignal SYSCLK zum Zeitpunkt t4 auf das niedrige Niveau geht, geht der Ausgang des Glieds NAND5 auf das niedrige Niveau, wodurch das Übertragungsglied TG2 eingeschaltet wird. Dies ermöglicht es, daß das niedrige Niveau am Knoten 44 dadurch geführt wird und daß bewirkt wird, daß das resultierende Signal TR auf der Leitung 40 zum Zeitpunkt t5 auf das hohe Niveau geht. Dies stimmt mit der Randbedingung überein, daß das resultierende Signal TR nur dann auf das hohe Niveau gelegt werden muß, wenn der abgetastete Wert im Takt (N) oder Takt2 von dem im Takt (N - 1) oder Takt1 abgetasteten verschieden ist.
• Kurz nachdem der Wert während Takt2 des zum Zeitpunkt t4 abgegriffenen Systemtaktgebersignals abgetastet worden ist, geht das Signal PH2 zu einem Zeitpunkt t6 auf das hohe Niveau. Dies ermöglicht es, daß der abgetastete Wert (also das niedrige Niveau) für Takt2 am Ausgang des Wechselrichters INV15 gespeichert wird. Um zum Zeitpunkt t7c eine weitere Freigabe auf der Leitung 36 hervorzurufen, wird dadurch, daß bewirkt wird, daß das Kippsignal TS in Takt3 auf einen Wert getrieben wird, der sich von dem in Takt2 abgetasteten unterscheidet, veranlaßt, daß das Freigabesignal DATA zum Zeitpunkt t7 auf dem niedrigen Niveau liegt. Weil das Signal PH1 zum Zeitpunkt t7 auf dem hohen Niveau liegt, geht der Ausgang des Glieds NAND1 auf das niedrige Niveau, weil alle Eingänge auf dem hohen Niveau liegen, und das Übertragungsglied TG1 wird eingeschaltet. Dies ermöglicht es, daß das Freigabesignal DATA durch das Übertragungsglied TG1 geführt wird, und das erste Steuersignal auf der Leitung 46 liegt auf dem hohen Niveau, so daß der Transistor N1 leitend gemacht wird. Es sei bemerkt, daß der Ausgang des Glieds NAND2 auf das hohe Niveau gelegt wird, weil der Eingang auf der Leitung 46 auf dem niedrigen Niveau liegt. Demgemäß liegt das zweite Steuersignal auf dem niedrigen Niveau, und der Transistor N2 ist gesperrt.
• Gleichzeitig wird das niedrige Niveau am Ausgang des Wechselrichters INV15 durch den Transistor N6 geführt, und ein hohes Niveau erscheint am ersten Eingang des Glieds NAND4. Wenn das Systemtaktgebersignal auf dem niedrigen Niveau liegt und das interne Taktgebersignal PH2 zu einem Zeitpunkt t8 auf das hohe Niveau geht, geht der Ausgang des Glieds NAND4 auf das niedrige Niveau, so daß das Übertragungsglied TG3 eingeschaltet wird. Demgemäß wird das hohe Niveau am Ausgang des Wechselrichters INV12 während des dritten Takt5 des Systemtaktgebers durch das Übertragungsglied TG3 geführt, wodurch bewirkt wird, daß das resultierende Signal TR auf dem hohen Niveau bleibt.
• Es sollte verständlich sein, daß eine ähnliche Analyse für die restlichen Takte 4 bis 7 des Systemtaktgebersignals vorgenommen werden kann, wodurch die in Fig. 5(d) dargestellte Wellenform des Kippsignals TS und des in Fig. 5(g) dargestellten resultierenden Kippsignals TR erhalten werden. Es ist zur Veranschaulichung dargestellt, daß weitere Freigaben während Takt4 und Takt6 vorgenommen wurden, daß jedoch keine Freigaben während Takt5 und Takt7 des Systemtaktgebersignals vorgenommen wurden. Kurz gesagt wird das Eingangsfreigabesignal während des Zeitraums, in dem das Systemtaktgebersignal SYSCLK oder das erste interne Taktgebersignal PH1 auf einem hohen logischen Niveau liegt, auf ein niedriges logisches Niveau getrieben, um zu bewirken, daß das Kippsignal TS auf der Busleitung im momentanen Takt (N) auf einen Wert getrieben wird, der von dem im vorhergehenden Takt (N - 1) abgetasteten verschieden ist, um eine Freigabe anzuzeigen. Falls mit anderen Worten im vorhergehenden Takt ein hohes logisches Niveau abgetastet wurde, bewirkt die Herunterzieh-Logikschaltung 30b, daß der Transistor N2 in der Ausgangstreiberstufe 28 durch das zweite Steuersignal auf der Leitung 48 durchgeschaltet wird. Dadurch wird das hohe logische Niveau auf das niedrige Niveau heruntergezogen. Falls andererseits im vorhergehenden Takt ein niedriges Niveau abgetastet wurde, bewirkt die Heraufzieh-Logikschaltung 30a, daß der Transistor N1 in der Ausgangstreiberstufe 28 über das erste Steuersignal auf der Leitung 46 durchgeschaltet wird, wenn das Eingangsfreigabesignal auf ein niedriges logisches Niveau getrieben wird. Hierdurch wird wiederum bewirkt, daß das Kippsignal auf das hohe logische Niveau hochgezogen wird.
• Weiterhin wird das resultierende Signal TR auf der Leitung 40 nur dann auf einem hohen logischen Niveau gehalten, wenn der während des momentanen Takts (N) des Systemtaktgebersignals abgetastete Wert von dem im vorhergehenden Takt (N - 1) abgetasteten Wert verschieden ist. Falls der Ausgang des Wechselrichters INV12 mit anderen Worten auf einem niedrigen logischen Niveau liegt, das dem momentanen Takt entspricht und falls der Ausgang des Wechselrichters INV15 auf einem hohen logischen Niveau liegt, das dem vorhergehenden Takt entspricht, bewirkt das Glied NAND5, daß das Übertragungsglied TG2 eingeschaltet wird, wodurch das resultierende Signal auf ein hohes Niveau gelegt wird. Falls der Ausgang des Wechselrichters INV12 weiterhin für den momentanen Takt auf einem niedrigen Niveau liegt und wenn der Ausgang des Wechselrichters INV15 für den vorhergehenden Takt auf einem hohen Niveau liegt, bewirkt das Glied NAND4, daß das Übertragungsglied TG3 eingeschaltet wird, wodurch das resultierende Signal TR auf der Leitung 40 wiederum auf ein hohes Niveau gelegt wird. In den anderen Fällen, in denen der während des momentanen Takts abgetastete Wert und der während des vorhergehenden Takts abgetastete Wert gleich sind (wobei also beide auf dem hohen oder dem niedrigen Niveau liegen), liegt das resultierende Signal TR auf einem niedrigen Niveau.
• Es ist anhand der vorhergehenden detaillierten Beschreibung demgemäß verständlich, daß die vorliegende Erfindung eine übergangsbasierte, fest verdrahtete "ODER"-Busschaltung zur Verwendung bei einem VLSI-System vorsieht, welche eine gemeinsame Busleitung und mehrere mit der Busleitung verbundene IC-Chips aufweist, die aus einer Ausgangstreiberstufe, einer Abtast/Halte-Schaltung und einer Steuerlogikschaltung besteht. Durch die fest verdrahtete "ODER"-Busschaltung gemäß der vorliegenden Erfindung ist die Verwendung jeglicher externer Bauteile überflüssig gemacht, sie weist einen verringerten Stromverbrauch auf, und sie hat eine hohe Arbeitsgeschwindigkeit. Weiterhin kann abhängig von den speziellen Anwendungen eine Halteschaltung an nur einem der IC-Chips oder an jedem der IC-Chips vorgesehen sein, um auf der Busleitung ein bestimmtes logisches Niveau aufrechtzuerhalten.
• Wenngleich das veranschaulicht und beschrieben wurde, was momentan als eine bevorzugte Ausführungsform der vorliegenden Erfindung angesehen wird, wird für Fachleute verständlich sein, daß verschiedene Änderungen und Modifikationen vorgenommen werden können und daß gleichwertige Ausgestaltungen Elemente von dieser ersetzen können, ohne vom wahren Schutzumfang der Erfindung abzuweichen. Weiterhin können zahlreiche Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne von ihrem zentralem Schutzumfang abzuweichen. Es ist daher vorgesehen, daß diese Erfindung nicht auf die spezielle offenbarte Ausführungsform beschränkt ist, die als beste Weise zum Ausführen der Erfindung angesehen wird, sondern daß die Erfindung alle Ausführungsformen umfaßt, die innerhalb des Schutzumfangs der anliegenden Ansprüche liegen.

Claims (16)

1. Übergangsbasierte, fest verdrahtete "ODER"-Busschaltung zur Verwendung bei einem VLSI-System mit einer gemeinsamen Busleitung (22) und einer Vielzahl von mit der Busleitung verbundenen I. C.-Chips (IC1-ICn), umfassend: ein Ausgangstreiberstufenmittel (28), das auf ein erstes Steuersignal (46) anspricht, um an einem mit der Busleitung (22) gekoppelten internen Ausgabeknoten (44) einen Übergang von einem niedrigen logischen Niveau zu einem hohen logischen Niveau zu erzeugen, und das auf ein zweites Steuersignal (48) anspricht, um an dem internen Ausgabeknoten einen Übergang von dem hohen logischen Niveau zu dem niedrigen logischen Niveau zu erzeugen;

gekennzeichnet durch: ein Abtast/Halte-Schaltungsmittel (32), das auf ein Systemtaktgebersignal (SYSCLK), ein erstes internes Taktgebersignal (PH1) und ein zweites internes Taktgebersignal (PH2) anspricht, zur Abtastung eines Wertes eines Kippsignals auf der Busleitung während eines momentanen Taktes (N), zur Speicherung eines Wertes eines Abtaststeuersignales entsprechend der Abtastung des Kippsignales auf der Buslinie während des vorhergehenden Taktes (N-1) und zur Erzeugung eines kippbasierten, resultierenden "ODER"-Signals (TR);

und ein Steuerlogik-Schaltungsmittel (30), das zur Erzeugung des ersten und des zweiten Steuersignals auf ein Eingabebehauptungssignal (DATA) und den Wert des durch die Ab tast/Halte-Schaltung gespeicherten Abtaststeuersignals anspricht;

wodurch das Eingabebehauptungssignal (DATA) während der Zeit, in der das erste interne Taktgebersignal (PH1) auf hohem logischen Niveau ist, auf ein niedriges logisches Niveau gesteuert wird, um zu bewirken, daß das Kippsignal auf der Busleitung in dem momentanen Takt auf einen Wert gesteuert wird, der sich von dem in dem vorhergehenden Takt abgetasteten Wert unterscheidet, damit eine Behauptung angezeigt wird, und das resultierende Signal (TR) nur dann auf hohem logischen Niveau gehalten wird, wenn der während des momentanen Taktes abgetastete Wert sich von dem im vorhergehenden Takt abgetasteten Wert unterscheidet.

2. Busschaltung nach Anspruch 1, bei der das Ausgangstreiberstufenmittel (28) einen Hochziehtransistor (N1) und einen Herabziehtransistor (N2) aufweist, wobei eine der Hauptelektroden des Hochziehtransistors (N1) mit einem Versorgungspotential und seine andere Hauptelektrode mit dem internen Knoten verbunden und seine Steuerelektrode zum Empfang des ersten Steuersignals gekoppelt ist, und wobei eine der Hauptelektroden des Herabziehtransistors (N2) mit dem internen Knoten, seine andere Hauptelektrode mit einem Grundpotential verbunden und seine Steuerelektrode zum Empfang des zweiten Steuersignals gekoppelt ist.

3. Busschaltung nach Anspruch 2, bei der der Hochziehtransistor (N1) ein N-Kanal-MOS-Transistor ist.

4. Busschaltung nach Anspruch 2 oder 3, bei der der Herabziehtransistor (N2) ein N-Kanal-MOS-Transistor ist.

5. Busschaltung nach einem der Ansprüche 1 bis 4, bei der das Steuerlogik-Schaltungsmittel (30) ein logisches Hochziehmittel (30a) umfaßt zur Erzeugung des ersten Steuersignales mit einem hohen logischen Niveau nur dann, wenn das Eingabebehauptungssignal (DATA) auf dem niedrigen logischen Niveau und der gespeicherte Wert für das abgetastete Steuersignal auf dem niedrigen logischen Niveau ist.

6. Busschaltung nach Anspruch 5, bei der das logische Hochziehmittel (30a) umfaßt: ein erstes logisches NICHT- UND-Glied (NAND1) mit einem ersten und einem zweiten Eingang und einem Ausgang; ein Übertragungsglied (TG1) mit einem ersten und einem zweiten Steuerknoten, einer Signaleingangsverbindung, einer Signalausgangsverbindung; erste und zweite P-Kanal-MOS-Transistoren (P1, P2); einen N-Kanal- MOS-Transistor (N3); und einen ersten, einen zweiten und einen dritten Wechselrichter (INV6, INV7, INV10), wobei der erste Eingang des ersten Gliedes (NAND1) zum Empfang des ersten internen Taktsignals (PH1) gekoppelt ist, sein zweiter Eingang zum Empfang des gespeicherten Wertes des Abtaststeuersignales über den ersten Wechselrichter (INV10) und sein Ausgang mit dem ersten Steuerknoten und mit dem zweiten Steuerknoten über den zweiten Wechselrichter (INV6) des Übertragungsgliedes (TG1) verbunden ist, wobei der Quellenanschlluß des P-Kanal-Transistors (P1) mit einem Versorgungspotential verbunden und sein Kollektoranschluß mit dem Quellenanschluß des zweiten P-Kanal-Transistors (P2) verbunden ist, wobei der Gatteranschluß des zweiten P- Kanal-Transistors (P2) mit dem Ausgang der zweiten Verbindung des Übertragungsgliedes (TG1) und mit dem Kollektoranschluß des N-Kanal-Transistors (N3) verbunden ist, wobei der Gatteranschluß des N-Kanal-Transistors (N3) mit einem Rückstell-/Testsignal und sein Quellenanschluß mit einem Grundpotential verbunden ist, wobei der Eingang des dritten Wechselrichters (INV7) mit der Signalausgangsverbindung des Übertragungsgliedes (TG1) verbunden ist und sein Ausgang das erste Steuersignal (46) der Signaleingangsverbindung des Übertragungsgliedes (TG1) bereitstellt, das zum Empfang des Eingabebehauptungssignales (DATA) verbunden ist.

7. Busschaltung nach Anspruch 6, bei der das Steuerlogik- Schaltungsmittel (30) weiterhin ein logisches Herabziehmittel (30b) aufweist zur Erzeugung des zweiten Steuersignals (48) mit einem hohen logischen Niveau nur dann, wenn das Eingabebehauptungssignal (DATA) auf dem niedrigen logischen Niveau und der gespeicherte Wert für das Abtaststeuersignal auf dem hohen logischen Niveau ist.

8. Busschaltung nach Anspruch 7, bei der das logische Herabziehmittel (30b) umfaßt: ein zweites logisches NICHT- UND-Glied (NAND2) mit einem ersten, einem zweiten und einem dritten Eingang und einem Ausgang; ein logisches NICHT/ODER-Glied (NOR1) mit einem ersten und einem zweiten Eingang und einem Ausgang; und einen vierten Wechselrichter (INV8), wobei der erste Eingang des zweiten Glieds (NAND2) zum Empfang des ersten internen Taktsignals gekoppelt, sein zweiter Eingang zum Empfang der Ausgabe des dritten Wechselrichters (INV7) über den vierten Wechselrichter (INV8) gekoppelt, sein dritter Eingang zum Empfang des abgetasteten Steuersignals gekoppelt und sein Ausgang mit dem ersten Eingang des Gliedes (NOR1) verbunden ist, und der zweite Eingang des NICHT/ODER-Glieds (NOR1) zum Empfang des Eingangsbehauptungssignals (DATA) gekoppelt ist und sein Ausgang das zweite Steuersignal (48) bereitstellt.

9. Busschaltung nach einem der Ansprüche 1 bis 8, und die des weiteren die Halteschaltungsmittel (34) umfaßt mit einem oberen Halteabschnitt (34a) zum Halten des internen Ausgabeknotens (44) auf dem hohen logischen Niveau, nachdem der interne Knoten den Niedrig-nach-Hoch-Übergang gemacht hat, und mit einem unteren Halteabschnitt (34b) zum Halten des internen Ausgabeknotens (44) auf dem niedrigen logischen Niveau, nachdem der interne Knoten den Hoch-zu- Niedrig-Übergang gemacht hat.

10. Busschaltung nach Anspruch 9, bei der der obere Halteabschnitt (34a) aus einem P-Kanal-MOS-Transistor (P3) und einem N-Kanal-MOS-Transistor (N7) und einem ersten und einem zweiten Wechselrichter (INV24, INV25) gebildet ist, wobei der Quellenanschluß des P-Kanal-Transistors (P3) mit einem Versorgungspotential, sein Gatteranschluß mit einem Grundpotential und sein Kollektoranschluß mit dem Kollektoranschluß des N-Kanal-Transistors (N7) verbunden ist, wobei der Gatteranschluß des N-Kanal-Transistors (N7) mit dem Ausgang des ersten Wechselrichters (INV24) und sein Quellenanschluß mit dem Eingang des zweiten Wechselrichters (INV25) verbunden ist und der Eingang des zweiten Wechselrichters (INV25) auch mit dem internen Ausgabeknoten (44) und sein Ausgang mit dem Eingang des ersten Wechselrichters (INV24) verbunden ist.

11. Busschaltung nach Anspruch 10, bei der der untere Halteschaltungsabschnitt (34b) gebildet ist aus einem zweiten N-Kanal-MOS-Transistor (N8); einem dritten N-Kanal-MOS- Transistor (N9); einem Übertragungsglied (TG4) mit einem ersten und einem zweiten Steuerknoten, einer Signaleingangsverbindung und einer Signalausgangsverbindung; einem dritten und einem vierten Wechselrichter (INV26, INV27), wobei der Kollektoranschluß des zweiten N-Kanal-Transistors (N8) mit den inneren Ausgabeknoten und mit dem Eingang des dritten Wechselrichters (INV26) verbunden ist, wobei der Gatteranschluß des zweiten N-Kanal-Transistors (N8) mit dem Kollektoranschluß des dritten N-Kanal-Transistors (N9) verbunden ist und sein Quellenanschluß mit Grundpotential verbunden ist, wobei der Gatteranschluß des dritten N-Kanal- Transistors (N9) zum Empfang eines Aktivierungssignals (ENBK) gekoppelt ist und sein Quellenanschluß mit dem Grundpotential verbunden ist, wobei der erste Steuerknoten des Übertragungsglieds (TG4) zum Empfang des Aktivierungssignals (ENBK) und sein zweiter Steuerknoten zum Empfang des Aktivierungssignals über den vierten Wechselrichter (INV27) verbunden ist und die Signaleingangsverbindung des Übertragungsglieds (TG4) mit dem Ausgang des dritten Wechselrichters (INV26) und seine Signalausgangsverbindung mit dem Gatteranschluß des zweiten N-Kanal-Transistors (N8) verbunden ist.

12. Busschaltung nach einem der Ansprüche 1 bis 11, bei der das Abtast/Halte-Schaltungsmittel (32) ein mit der Busleitung gekoppeltes erstes Verriegelungsmittel aufweist zur Abtastung des Wertes des Kippsignales während des momentanen Taktes, wenn das zweite interne Taktsignal auf einem hohen logischen Niveau ist, und zur Speicherung des während des momentanen Taktes abgetasteten Wertes, wenn das erste interne Taktsignal auf einem hohen logischen Niveau ist, ein mit dem ersten Verriegelungsmittel gekoppeltes zweites Verriegelungsmittel aufweist zur Abtastung des Wertes des Kippsignals, der in dem ersten Verriegelungsmittel während des vorhergehenden Taktes gespeichert wurde, wenn das erste interne Taktsignal auf dem hohen logischen Niveau ist, und zur Speicherung des dem vorhergehenden Taktes entsprechen den Abtastwertes, wenn das zweite interne Taktsignal auf dem hohen logischen Niveau ist, und erste logische Mittel aufweist zur Durchführung einer exklusiven "ODER"-Funktion an dem von dem Kippsignal während des momentanen Taktes abgetasteten Wert und an dem von dem Kippsignals während des vorhergehenden Taktes abgetasteten Wert, wenn das System- Taktsignal auf einem niedrigen logischen Niveau ist, um das resultierende Signal (TR) zu erzeugen.

13. Busschaltung nach Anspruch 12, bei der das erste Verriegelungsmittel einen ersten N-Kanal-MOS-Transistor (N4), einen zweiten N-Kanal-MOS-Transistor (N5), und einen ersten, einen zweiten und einen dritten Wechselrichter (INV13, INV14, INV15) umfaßt, wobei eine der Hauptelektroden des ersten Transistors (N4) mit der Busleitung gekoppelt ist und sein Gatteranschluß zum Empfang des Systemtaktsignals gekoppelt ist, eine der Hauptelektroden des zweiten Transistors (N5) mit der anderen der Hauptelektroden des ersten Transistors (N4) gekoppelt und sein Gatteranschluß zum Empfang des zweiten internen Taktsignals gekoppelt ist, der Eingang des ersten Wechselrichters (INV13) mit der anderen der Hauptelektroden des zweiten Transistors (N5) und mit dem Ausgang des zweiten Wechselrichters (INV14) gekoppelt ist, der Ausgang des ersten Wechselrichters (INV13) mit dem Eingang des zweiten Wechselrichters (INV15) gekoppelt ist, wobei der Ausgang des dritten Wechselrichters das abgetastete Steuersignal bereitstellt, das den von dem Kippsignal während des vorhergehenden Taktes abgetasteten Wert anzeigt.

14. Busschaltung nach Anspruch 13, bei der das zweite Verriegelungsmittel einen dritten N-Kanal-MOS-Transistor (N6) und einen vierten und einen fünften Wechselrichter (INV16, INV17) umfaßt, wobei eine der Hauptelektroden des dritten Transistors (N6) mit dem Ausgang des dritten Wechselrichters (INV15) und sein Gatteranschluß zum Empfang des ersten internen Taktsignals gekoppelt ist, der Ausgang des vierten Wechselrichters (INV16) mit der anderen Hauptelektrode des dritten Transistors (N6) und mit dem Ausgang des fünften Wechselrichters (INV17) gekoppelt ist, und der Ausgang des vierten Wechselrichters (INV16) mit dem Eingang des fünften Wechselrichters (INV17) gekoppelt ist.

15. Busschaltung nach Anspruch 14, bei der das Abtast/Halte-Schaltungsmittel des weiteren aufweist ein erstes logisches NICHT-UND-Glied (NAND5) mit einem ersten und einer zweiten Eingang und einem Ausgang; ein erstes Übertragungsglied (TG2) mit einem ersten und einem zweiten Steuerknoten, eine Signaleingangsverbindung; und eine Signalausgangsverbindung, ein zweites logisches NICHT-UND- Glied (NAND4) mit einem ersten und einem zweiten Eingang und einem Ausgang; und ein zweites Übertragungsglied (TG3) mit einem ersten und einem zweiten Steuerknoten, einer Signaleingangsverbindung und einer Signalausgangsverbindung, wobei der erste Eingang des ersten logischen Glieds (NAND5) mit dem Ausgang des vierten Wechselrichters (INV16) über einen sechsten Wechselrichter (INV19) gekoppelt, sein zweiter Eingang zum Empfang des Systemtaktsignales über einen siebten Wechselrichter (INV18) verbunden ist und sein Ausgang mit dem ersten und dem zweiten Steuerknoten des ersten Übertragungsgliedes (TG2) gekoppelt ist, der erste Eingang des zweiten Glieds (NAND4) mit dem Ausgang des vierten Wechselrichters (INV16) gekoppelt ist, sein zweiter Eingang zum Empfang des Systemtaktsignales über den siebten Wechselrichter (INV18) verbunden und sein Ausgang mit dem ersten und dem zweiten Steuerknoten des zweiten Übertragungs gliedes (TG3) gekoppelt ist, wobei die Signaleingangsverbindung des ersten Übertragungsgliedes (TG2) mit der Busleitung und die Signaleingangsverbindung des zweiten Übertragungsgliedes (TG3) mit der Busleitung über einen achten Wechselrichter (INV23) gekoppelt ist, die Signalausgangsverbindungen des ersten und zweiten Übertragungsgliedes (TG2, TG3) miteinander und mit dem Eingang eines neunten Wechselrichters (INV20) verbunden sind, wobei der Ausgang des neunten Wechselrichters das resultierende Signal (TR) bereitstellt.

16. Busschaltung nach einem der Ansprüche 1 bis 11, bei der das Abtast/Halte-Schaltungsmittel (32) zur Durchführung einer exklusiven "ODER"-Funktion an dem ersten logischen Wert arbeitet, der der Abtastung des Kippsignals auf der Busleitung während des momentanen Taktes (N) und einem zweiten logischen Wert entsprechend der Abtastung des Kippsignals auf der Busleitung während des vorhergehenden Taktes (N-1) entspricht, um das resultierende Signal (TR) zu erzeugen, und bei der das Steuerlogik-Schaltungsmittel (30) zur Durchführung einer exklusiven "ODER"-Funktion an dem dritten logischen Wert arbeitet, der dem Eingabebehauptungssignal (DATA) und dem Komplement des zweiten logischen Wertes entsprechend dem abgetasteten Wert des Kippsignals während des vorhergehenden Taktes (N-1) entspricht, um das erste Steuersignal (46) zu erzeugen; und einer exklusiven "ODER"-Funktion an dem dritten logischen Wert, der dem Eingabebehauptungssignal (DATA) und dem zweiten logischen Wert entsprechend dem abgetasteten Wert des Kippsignals während des vorhergehenden Zyklus (N-1) entspricht, um das zweite Steuersignal (48) zu erzeugen.