DE19751789A1 - Spannungspegel-Verschiebeschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Spannungspegel- Verschiebeschaltung und insbesondere eine verbesserte Span­ nungspegel-Verschiebeschaltung, die in der Lage ist, die Geschwindigkeit der Pegelverschiebung zu erhöhen und den Stromverbrauch sowie die Auslegungsfläche zu verringern.

Eine herkömmliche Spannungspegel-Verschiebeschaltung ist in der US-Patentschrift 4,845,381 offenbart.

Wie aus Fig. 1 ersichtlich ist, enthält diese herkömmliche Spannungspegel-Verschiebeschaltung einen PMOS-Transistor 10 und einen ersten Inverter 11, die zwischen einem Anschluß Vpp und einem Anschluß Vss in Reihe geschaltet sind, sowie einen PMOS-Transistor 12 und einen zweiten Inverter 13, die zwi­ schen dem Anschluß Vpp und dem Anschluß Vss in Reihe und zum PMOS-Transistor 10 und dem ersten Inverter 11 parallel ge­ schaltet sind.

Der erste Inverter 11 enthält einen Pullup-PMOS-Transistor PM1 und einen Pulldown-NMOS-Transistor NM1, dessen Gate ein Eingangssignal Vin erhält, und der erste Spannungsanschluß V1 ist mit dem Gate des PMOS-Transistors 12 verbunden.

Der zweite Inverter 13 enthält einen Pullup-PMOS-Transistor PM2 und einen Pulldown-NMOS-Transistor NM2, dessen Gate ein invertiertes Eingangssignal Vin erhält, und der zweite Span­ nungsanschluß V2 ist mit dem Gate des PMOS-Transistors 10 verbunden.

Die Funktion der herkömmlichen Spannungspegel-Verschiebe­ schaltung wird nunmehr unter Bezugnahme auf Fig. 1 erläutert.

Zunächst wird bei Anlegen einer Spannung Vss über den Ein­ gangsanschluß Vin die Spannung Vss an den ersten Inverter 11 und eine Spannung Vdd an den zweiten Inverter 13 angelegt.

Danach werden der Pullup-PMOS-Transistor PM1 des ersten In­ verters 11 und der Pulldown-NMOS-Transistor NM2 des zweiten Inverters 13 vollständig leitend, und der Pullup-PMOS-Tran­ sistor PM2 des zweiten Inverters 13 wird geringfügig leitend.

Dadurch wird die Treiberfähigkeit des Pulldown-NMOS-Transi­ stors NM2 auf einen vorgegebenen Pegel erhöht, der höher ist als die Treiberfähigkeit des Pulldown-PMOS-Transistors PM2, der zweite Spannungsanschluß V2 des zweiten Inverters 13 wird zu einer Spannung Vss und der erste Spannungsanschluß V1 des ersten Inverters 11 wird zu einer Spannung Vpp.

Da außerdem der PMOS-Transistor 12 durch die Spannung Vpp des ersten Spannungsanschlusses V1 ausgeschaltet wird, wird die endgültige Ausgangsspannung Vout zu einer Spannung Vss.

Wird eine Spannung Vdd, die niedriger ist als Vpp an den ersten Inverter 11 angelegt und ein Vss entsprechendes Signal an den zweiten Inverter 13 angelegt, so wird der Pullup-PMOS- Transistor PM1 geringfügig leitend, der Pulldown-NMOS-Transi­ stor NM1 wird vollständig leitend, so daß eher die Treiber­ fähigkeit des Pulldown-NMOS-Transistors NM1 als diejenige des Pullup-PMOS-Transistors PM1 erhöht wird.

Deshalb wird die Spannung am ersten Spannungsanschluß V1 des ersten Inverters 11 zu einer Spannung Vss, und der PMOS-Tran­ sistor 12 wird durch die Spannung Vss des ersten Inverters 11 eingeschaltet, wodurch die Spannung Vpp an den zweiten Span­ nungsanschluß V2 des zweiten Inverters 13 angelegt wird.

Zu diesem Zeitpunkt wird der PMOS-Transistor 10 durch die Spannung Vpp des zweiten Spannungsanschlusses V2 ausgeschal­ tet, so daß der PMOS-Transistor 10 die Spannung nicht an den ersten Spannungsanschluß V1 anlegt.

Danach wird die Spannung am ersten Spannungsanschluß V1 des ersten Inverters 11 zu einer Spannung Vss, und der PMOS-Tran­ sistor 12 wird durch die Spannung Vss eingeschaltet, so daß die Ausgangsspannung Vout einen Pegel Vpp annimmt.

Die herkömmliche Spannungspegel-Verschiebeschaltung erhält nämlich eine Spannung Vdd und gibt eine Spannung Vpp (Vpp < Vdd) aus.

Bei der herkömmlichen Spannungspegel-Verschiebeschaltung mußte jedoch die Größe (B : L = Breite : Länge) der Transisto­ ren vergrößert werden, um eine ausreichende Treiberleistung zu erhalten, da der PMPS-Transistor 10 und der Pullup-PMOS- Transistor PM1 jeweils eine geringere Treiberfähigkeit haben und der PMOS-Transistor 12 mit dem Pullup-PMOS-Transistor PM2 in Reihe geschaltet ist.

Deshalb nimmt mit zunehmender Größe der PMOS-Transistoren die Auslegungsfläche der Pegelverschiebeschaltungen in nachteili­ ger Weise zu.

Außerdem ist es unmöglich, eine schnelle Geschwindigkeit der Pegelverschiebung zu erzielen, da eine Pegelverschiebung von einem Low-Pegel auf einen High-Pegel über den PMOS-Transistor 12 und den Pullup-PMOS-Transistor PM2 erfolgt, die jeweils eine geringere Treiberfähigkeit besitzen.

Es ist demnach die Aufgabe der vorliegenden Erfindung, eine verbesserte Spannungspegel-Verschiebeschaltung bereitzustel­ len, die in der Lage ist, die Geschwindigkeit der Pegelver­ schiebung zu erhöhen und den Stromverbrauch sowie die Aus­ legungsfläche zu verringern, indem die Pullup-Kapazität des Pullup-PMOS-Transistors auf der Seite, auf der ein Spannungs­ pegel zu einem Low-Pegel verschoben wird, verringert und die Pullup-Kapazität des NMOS-Transistors auf der Seite, auf der ein Spannungspegel zu einem High-Pegel verschoben wird, er­ höht wird.

Zur Lösung der obigen Aufgabe wird gemäß einem ersten Aus­ führungsbeispiel der vorliegenden Erfindung eine Spannungs­ pegel-Verschiebeschaltung bereitgestellt die folgendes ent­ hält: einen Pullup-PMOS-Transistor und einen Pulldown-NMOS- Transistor, die zwischen einem Spannungsanschluß Vpp und einem Spannungsanschluß Vss in Reihe geschaltet sind und deren gemeinsames Drain als erster Spannungsanschluß fun­ giert, einen Pullup-PMOS-Transistor und einen Pulldown-NMOS- Transistor, die zwischen dem Spannungsanschluß Vpp und dem Spannungsanschluß Vss in Reihe geschaltet und bezüglich des Pullup-PMOS-Transistors und des Pulldown-NMOS-Transistors symmetrisch konfiguriert sind, und deren gemeinsames Drain als zweiter Spannungsanschluß fungiert, einen ersten MOS- Transistor des leitenden Typs, dessen Source mit dem Gate des Pullup-PMOS-Transistors bzw. mit dem zweiten Spannungsan­ schluß und dessen Gate mit einem Eingangsanschluß verbunden ist, und einen zweiten MOS-Transistor des leitenden Typs, dessen Source mit dem Gate des Pullup-PMOS-Transistors bzw. mit dem ersten Spannungsanschluß und dessen Gate über einen Inverter mit dem Eingangsanschluß verbunden ist.

Zur Lösung der obigen Aufgabe wird gemäß einem zweiten Aus­ führungsbeispiel der vorliegenden Erfindung eine Spannungs­ pegel-Verschiebeschaltung bereitgestellt die folgendes ent­ hält: einen NMOS-Transistor, einen Pullup-PMOS-Transistor und einen Pulldown-NMOS-Transistor, die zwischen einem Spannungs­ anschluß Vpp und einem Spannungsanschluß Vss in Reihe ge­ schaltet sind und deren gemeinsames Drain als ein erster Spannungsanschluß fungiert, einen NMOS-Transistor, einen Pullup-PMOS-Transistor und einen Pulldown-NMOS-Transistor, die zwischen dem Spannungsanschluß Vpp und dem Spannungsan­ schluß Vss in Reihe geschaltet und bezüglich des Pullup-PMOS- Transistors und des Pulldown-NMOS-Transistors symmetrisch konfiguriert sind und deren gemeinsames Drain als ein zweiter Spannungsanschluß fungiert, einen ersten MOS-Transistor des leitenden Typs zum Erhöhen des Pegels des zweiten Spannungs­ anschlusses während einer Pegelverschiebung und zum Verrin­ gern der Treiberfähigkeit des Pullup-PMOS-Transistors und einen zweiten MOS-Transistor des leitenden Typs zum Erhöhen des Pegels des ersten Spannungsanschlusses während einer Pegelverschiebung und zum Verringern der Treiberfähigkeit des Pullup-PMOS-Transistors.

Zur Lösung der obigen Aufgabe wird gemäß einem dritten Aus­ führungsbeispiel der vorliegenden Erfindung eine Spannungs­ pegel-Verschiebeschaltung bereitgestellt die folgendes ent­ hält: einen Püllup-PMOS-Transistor, einen PMOS-Transistor und einen Pulldown-NMOS-Transistor, die zwischen einem Spannungs­ anschluß Vpp und einem Spannungsanschluß Vss in Reihe ge­ schaltet sind und deren gemeinsames Drain als ein erster Spannungsanschluß fungiert, einen Pullup-PMOS-Transistor, einen PMOS-Transistor und einen Pulldown-NMOS-Transistor, die zwischen dem Spannungsanschluß Vpp und dem Spannungsanschluß Vss in Reihe geschaltet und bezüglich des Pullup-PMOS-Tran­ sistors, des PMOS-Transistors und des Pulldown-NMOS-Transi­ stors symmetrisch konfiguriert sind und deren gemeinsames Drain als ein zweiter Spannungsanschluß fungiert, einen ersten MOS-Transistor des leitenden Typs zum Erhöhen des Spannungspegels des zweiten Spannungsanschlusses während einer Pegelverschiebung und zum Verringern der Treiberfähig­ keit des Pullup-PMOS-Transistors und einen zweiten MOS-Tran­ sistor des leitenden Typs zum Erhöhen des Spannungspegels des ersten Spannungsanschlusses während einer Pegelverschiebung und zum Verringern der Treiberfähigkeit des Pullup-PMOS-Tran­ sistors.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachstehenden detaillierten Beschreibung und den beilie­ genden beispielhaften Zeichnungen; es zeigen:

Fig. 1 ein Schaltschema einer herkömmlichen Spannungspegel- Verschiebeschaltung;

Fig. 2 ein Schaltschema einer Spannungspegel-Verschiebe­ schaltung gemäß einem ersten Ausführungsbeispiel der vorlie­ genden Erfindung;

Fig. 3 ein Schaltschema einer Spannungspegel-Verschiebe­ schaltung gemäß einem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung;

Fig. 4 ein Schaltschema einer Spannungspegel-Verschiebe­ schaltung gemäß einem dritten Ausführungsbeispiel der vorlie­ genden Erfindung;

Fig. 5 ein Schaltschema einer Spannungspegel-Verschiebe­ schaltung gemäß einem vierten Ausführungsbeispiel der vorlie­ genden Erfindung.

Wie aus Fig. 2 ersichtlich ist, enthält die Spannungspegel- Verschiebeschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung einen Pullup-PMOS-Transistor 20 und einen Pulldown-NMOS-Transistor 21, die zwischen einem Spannungsanschluß Vpp und einem Spannungsanschluß Vss in Reihe geschaltet sind, einen Pullup-PMOS-Transistor 22 und einen Pulldown-NMOS-Transistor 23, die zwischen einem Span­ nungsanschluß Vpp und einem Spannungsanschluß Vss in Reihe geschaltet und bezüglich der Schaltung des Pullup-PMOS-Tran­ sistors 20 und des Pulldown-NMOS-Transistors 21 symmetrisch konfiguriert sind, einen NMOS-Transistor 24 mit einer nied­ rigen Schwellenspannung Vthl, dessen Source mit dem Gate das Pullup-PMOS-Transistors 20 bzw. einem zweiten Spannungsan­ schluß V2 und dessen Gate mit einem Eingangsanschluß Vin verbunden ist, und einen NMOS-Transistor 25 mit einer nied­ rigen Schwellenspannung Vthl, dessen Source mit dem Gate des Pullup-PMOS-Transistors 22 bzw. einem ersten Spannungsan­ schluß V1 und dessen Gate über einen Inverter mit dem Ein­ gangsanschluß Vin verbunden ist.

Die Funktion der auf diese Weise aufgebauten Spannungspegel- Verschiebeschaltung gemäß der vorliegenden Erfindung wird nunmehr unter Bezugnahme auf Fig. 2 beschrieben.

Zunächst wird bei Anlegen einer Spannung Vss an den Eingangs­ anschluß Vin der NMOS-Transistor 25 eingeschaltet, und eine Spannung Vdd-Vthl an der Source des NMOS-Transistors 25 wird an das Gate des Pullup-PMOS-Transistors 22 bzw. an den ersten Spannungsanschluß V1 angelegt.

Da nun eher die Pullup-Kapazität des Pullup-PMOS-Transistors 22, der die Spannung Vdd-Vthl erhält, abnimmt als die Pull­ down-Kapazität des Pulldown-NMOS-Transistors 23, der die Spannung Vdd erhält, wird die Spannung am zweiten Spannungs­ anschluß V2 zu einer Spannung Vss.

Der NMOS-Transistor 25 erhöht nämlich die Anfangsspannung des ersten Spannungsanschlusses V1 und verringert die Pullup- Kapazität des Pullup-PMOS-Transistors 22.

Außerdem wird der Pullup-PMOS-Transistor 20 durch die Span­ nung Vss des zweiten Spannungsanschlusses V2 eingeschaltet und die Spannung wird von "Vdd-Vthl" auf Vpp am ersten Spannungsanschluß V1 erhöht. Der Pullup-PMOS-Transistor 22 wird durch die Spannung Vpp vollständig gesperrt, und der zweite Spannungsanschluß hält die Spannung Vss aufrecht.

Danach werden, wenn das Eingangssignal Vin von Vss auf Vdd erhöht wird, der NMOS-Transistor 24 und der Pulldown-NMOS- Transistor 21 eingeschaltet, und die Spannung Vdd-Vthl an der Source des NMOS-Transistors 24 wird an das Gate des Pullup-PMOS-Transistors 20 bzw. an den zweiten Spannungsan­ schluß V2 angelegt.

Da nun eher die Pullup-Kapazität des Pullup-PMOS-Transistors 20, der die Spannung Vdd-Vthl erhält, abnimmt als die Pull­ down-Kapazität des Pulldown-NMOS-Transistors 21, der die Spannung Vdd erhält, wird die Spannung am ersten Spannungs­ anschluß V1 zur Spannung Vss.

Der NMOS-Transistor 24 erhöht nämlich die Anfangsspannung des zweiten Spannungsanschlusses V2 und verringert die Pullup- Kapazität des Pullup-PMOS-Transistors 20.

Außerdem wird der Pullup-PMOS-Transistor 22 durch die Span­ nung Vss des ersten Spannungsanschlusses V1 eingeschaltet, und die Spannung am zweiten Spannungsanschluß V2 sowie die Gatespannung des Pullup-PMOS-Transistors 20 werden von "Vdd-Vthl" auf Vpp erhöht.

Deshalb wird die Spannung am zweiten Spannungsanschluß V2 zur Spannung Vpp, und die Spannung am ersten Spannungsanschluß V1 wird zur Spannung Vss, da der Pullup-PMOS-Transistor 20 voll­ ständig gesperrt ist.

Beim ersten Ausführungsbeispiel der vorliegenden Erfindung ist nämlich auf der Seite, auf der der Spannungspegel nach High verschoben wird, d. h. auf der Seite des zweiten Span­ nungsanschlusses V2, nur ein Pullup-PMOS-Transistor ange­ schlossen im Gegensatz zu den beiden PMOS-Transistoren, die beim Stand der Technik angeschlossen sind. Außerdem wird auf der Seite, auf der der Spannungspegel nach Low verschoben wird, d. h. auf der Seite des ersten Spannungsanschlusses V1, die Pullup-Kapazität des Pullup-PMOS-Transistors durch den NMOS-Transistor mit einer niedrigen Schwellenspannung ver­ ringert, wodurch die Geschwindigkeit der Pegelverschiebung erhöht wird.

Wie aus Fig. 3, dem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung ersichtlich ist, sind die NMOS-Transistoren 24 und 25 mit jeweils einer niedrigen Schwellenspannung Vthl des ersten Ausführungsbeispiels der vorliegenden Erfindung durch NMOS-Transistoren 24' und 25' mit einer gemeinsamen Schwellenspannung ersetzt worden.

Wie aus Fig. 4, dem dritten Ausführungsbeispiel der vorlie­ genden Erfindung ersichtlich ist, sind zusätzlich zur Anord­ nung des zweiten Ausführungsbeispiels der vorliegenden Erfin­ dung die PMOS-Transistoren 26 und 27, deren Gates mit dem Gate des NMOS-Transistors 24 oder dem Gate des NMOS-Transi­ stors 25 verbunden sind, zwischen dem Spannungsanschluß Vpp und dem Pullup-PMOS-Transistor 20 oder dem Pullup-PMOS-Tran­ sistor 22 geschaltet.

Beim dritten Ausführungsbeispiel der vorliegenden Erfindung sind nämlich, wenn die Sourcespannung Vdd-Vthl der NMOS- Transistoren 24 und 25 an die Gates der Pullup-PMOS-Transi­ storen 20 bzw. 22 angelegt wird, die Pullup-Kapazitäten der Pullup-PMOS-Transistoren 20 und 22 stärker erhöht, indem die PMOS-Transistoren 26 und 27 gemäß einem extern angelegten Signal zum Begrenzen eines Stromflusses geringfügig leitend werden, wodurch die Geschwindigkeit der Pegelverschiebung er­ höht und der Stromverbrauch verringert wird.

Wie außerdem aus Fig. 5, dem vierten Ausführungsbeispiel der vorliegenden Erfindung ersichtlich ist, sind zusätzlich zur Anordnung des ersten Ausführungsbeispiels der vorliegenden Erfindung gemäß Fig. 2 ein PMOS-Transistor 28, dessen Gate mit den Eingangsanschluß Vin verbunden ist, zwischen dem Pullup-PMOS-Transistor 20 und dem Pulldown-NMOS-Transistor 21 geschaltet, und ein PMOS-Transistor 29, dessen Gate über den Inverter mit dem Eingangsanschluß Vin verbunden ist, zwischen dem Pullup-PMOS-Transistor 22 und dem Pulldown-NMOS-Transi­ stor 23 geschaltet.

Beim vierten Ausführungsbeispiel der vorliegenden Erfindung sind die PMOS-Transistoren 28 und 29 geringfügig leitend, wodurch ein Stromfluß begrenzt wird, so daß auf der Seite, auf der ein Spannungspegel nach Low verschoben wird, der Stromfluß von den Pullup-PMOS-Transistoren 20 und 22 zum ersten und zweiten Spannungsanschluß V1 und V2 und auf der Seite, auf der der Spannungspegel nach High verschoben wird, die Pullup-Kapazität der Pullup-PMOS-Transistoren 20 und 22 verringert werden.

Wie oben beschrieben erfolgt bei der vorliegenden Erfindung auf der Seite, auf der der Spannungspegel nach High verscho­ ben wird, die Pegelverschiebung unter Verwendung eines Pull­ up-PMOS-Transistors, und auf der Seite, auf der der Span­ nungspegel nach Low verschoben wird, wird die Pullup-Kapazi­ tät des Pullup-PMOS-Transistors durch den NMOS-Transistor mit einer niedrigen Schwellenspannung verringert, wodurch die Ge­ schwindigkeit der Pegelverschiebung erhöht und der Stromver­ brauch verringert wird.

Da außerdem die Pegelverschiebung von Low nach High von nur einem PMOS-Transistor durchgeführt wird, ist es möglich, die Auslegungsfläche erheblich zu verringern.

Claims (12)

1. Spannungspegel-Verschiebeschaltung, die folgendes auf­ weist:
einen Pullup-PMOS-Transistor (20) und einen Pulldown-NMOS- Transistor (21), die zwischen einem Spannungsanschluß Vpp und einem Spannungsanschluß Vss in Reihe geschaltet sind und ein gemeinsames Drain haben, das als ein erster Spannungsanschluß (V1) fungiert;
einen Pullup-PMOS-Transistor (22) und einen Pulldown-NMOS- Transistor (23), die zwischen dem Spannungsanschluß Vpp und dem Spannungsanschluß Vss in Reihe geschaltet und hinsicht­ lich des Pullup-PMOS-Transistors (20) und des Pulldown-NMOS- Transistors (21) symmetrisch konfiguriert sind und ein ge­ meinsames Drain haben, das als ein zweiter Spannungsanschluß (V2) fungiert;
einen ersten MOS-Transistor (24) des leitenden Typs zum Erhö­ hen des Pegels des zweiten Spannungsanschlusses (V2) während einer Pegelverschiebung und zum Verringern der Treiberfähig­ keit des Pullup-PMOS-Transistors (20); und
einen zweiten MOS-Transistor (25) des leitenden Typs zum Erhöhen des Pegels des ersten Spannungsanschlusses (V1) wäh­ rend einer Pegelverschiebung und zum Verringern der Treiber­ fähigkeit des Pullup-PMOS-Transistors (22).

2. Schaltung nach Anspruch 1, bei der der erste und zweite leitende Typ ein N-leitender Typ ist.

3. Schaltung nach Anspruch 1, bei der das Drain des ersten MOS-Transistors (24) des leitenden Typs mit dem Spannungs­ anschluß Vpp, sein Gate mit dem Gate des Pulldown-NMOS-Tran­ sistors (21) bzw. mit einem Eingangsanschluß und seine Source mit dem Gate des Pullup-PMOS-Transistors (20) bzw. mit dem zweiten Spannungsanschluß (V2) verbunden ist.

4. Schaltung nach Anspruch 1, bei der das Drain des zweiten MOS-Transistors (25) des leitenden Typs mit dem Spannungsan­ schluß Vpp, sein Gate mit dem Gate des Pulldown-NMOS-Transi­ stors (23) bzw. über den Inverter mit dem Eingangsanschluß (Vin) und seine Source mit dem Gate des Pullup-PMOS-Transi­ stors (22) bzw. mit dem ersten Spannungsanschluß (V1) verbun­ den ist.

5. Schaltung nach Anspruch 1, bei der der erste und zweite MOS-Transistor (24 und 25) des leitenden Typs jeweils eine Schwellenspannung (Vthl) haben, die niedriger ist als eine gemeinsamen Schwellenspannung.

6. Schaltung nach Anspruch 1, bei der der zweite MOS-Tran­ sistor (25) des leitenden Typs die Spannung des ersten Span­ nungsanschlusses (V1) auf den Spannungspegel Vdd-Vthl er­ höht, wenn ein Eingangssignal einen Spannungspegel Vss hat.

7. Schaltung nach Anspruch 1, bei der der erste MOS-Transi­ stor (24) des leitenden Typs die Spannung des zweiten Span­ nungsanschlusses (V2) auf den Spannungspegel Vdd-Vthl er­ höht, wenn ein Eingangssignal den Spannungspegel Vdd hat.

8. Schaltung nach Anspruch 1, bei der die Spannung am ersten Spannungsanschluß (VI) auf einen Spannungspegel Vdd-Vthl und dann auf einen Spannungspegel Vpp erhöht wird, wenn ein Eingangssignal den Spannungspegel Vss hat.

9. Schaltung nach Anspruch 1, bei der die Spannung am zwei­ ten Spannungsanschluß (V2) auf einen Spannungspegel Vdd-Vthl und dann auf einen Spannungspegel Vpp erhöht wird, wenn ein Eingangssignal den Spannungspegel Vdd hat.

10. Schaltung nach Anspruch 1, bei der die NMOS-Transistoren (24 und 25) so konfiguriert sind, daß sie eine gemeinsame Schwellenspannung haben.

11. Schaltung nach Anspruch 1, die des weiteren einen PMOS- Transistor (26) oder einem PMOS-Transistor (27) zwischen dem Spannungsanschluß Vpp und dem Pullup-PMOS-Transistor (20) sowie zwischen dem Spannungsanschluß Vpp und dem Pullup-PMOS- Transistor (22) zum Begrenzen eines Stromflusses aufweist.

12. Schaltung nach Anspruch 1, die des weiteren einen PMOS- Transistor (28) oder einem PMOS-Transistor (29) zwischen dem Pullup-PMOS-Transistor (20) und dem ersten Spannungsanschluß (V1) sowie zwischen dem Pullup-PMOS-Transistor (22) und dem zweiten Spannungsanschluß (V2) zum Begrenzen eines Stromflus­ ses aufweist.