DE69618123T2

DE69618123T2 - Ausgangsschaltung

Info

Publication number: DE69618123T2
Application number: DE69618123T
Authority: DE
Inventors: Shoichi Yoshizaki; Hisanori Yuki
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1995-09-21
Filing date: 1996-09-19
Publication date: 2002-06-13
Anticipated expiration: 2016-09-20
Also published as: US5834948A; CN1112768C; CN1158028A; EP0765035A3; EP0765035A2; KR100405814B1; DE69618123D1; EP0765035B1; KR970019080A; CN1516341A

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangsschaltung, die MOS-Transistoren enthält und als eine Schnittstelle dient, die mit einer weiteren Schaltung zu verbinden ist, nach dem Oberbegriff des Anspruchs 1. Eine Ausgangsschaltung dieser Art ist aus den Patent Abstracts of Japan, Band 095, Nr. 006, 31. Juli 1995 und JP 07/0746161A bekannt.
Die vorgenannte Druckschrift beschreibt eine Signalspannungspegel-Wandlerschaltung und Ausgangspufferschaltung, die eine Zwischensignalerzeugungsschaltung enthält, in der die ihren Transistoren zugeführte Spannung in einer offenen Betriebsart herabgesetzt wird. Ein der Schaltung zugeführtes Eingangssignal wird einmal in ein Zwischensignal erhöhter Spannung umgewandelt, und eine Ausgangspufferschaltung setzt die einem Ausgangstransistor zugeführte Spannung herab. Obgleich die Ausgangsspannung zwischen null und einer gewissen Spannung wechseln kann, können Transistoren eingesetzt werden, die einer geringeren als dieser gewissen Spannung widerstehen.
Aus den Patent Abstracts of Japan, Band 095, 007, 31. August 1995 und JP 07/111449 A ist eine Datenausgabeschaltung bekannt, die durch mehrere Stromversorgungseinrichtungen betrieben werden kann, indem eine Wählschaltung vorgesehen ist, mit der ausgewählt werden kann, ob eine Verstärkerschaltung im Einsatz ist oder nicht. Eine Ausgangssteuerschaltung erzeugt ein Treibersignal φ&sub1; oder φ&sub2; auf der Grundlage eines Datensignals Data und eines Steuersignals Enable, und das Signal φ&sub1; wird zu einem Treibersignal φ&sub3; das höher als ein Potential einer Stromversorgungseinrichtung ist, durch eine Verstärkerschaltung verstärkt, und eine Wählschaltung wählt das Signal φ&sub1; oder φ&sub3; auf der Grundlage eines Boot-Signals aus. Somit wird hierdurch eine Schaltung für die Auswahl einer Dreizustands-Betriebsart geschaffen. Die Anordnung ermöglicht es, Datenausgangsschaltungen zu erzeugen, die zu mehreren Stromversorgungseinrichtungen durch die gleiche Maske passen, wodurch die Herstellungskosten vermindert werden.
Mit der Miniaturisierung jüngerer Zeit einer integrierten Halbleiterschaltung ist die Haltespannung einer Halbleitervorrichtung, insbesondere die Haltespannung einer Gateoxidschicht eines jeden MOS-Transistors vermindert worden. Es herrschen also zunehmend LSIs vor, deren Versorgungsspannung so niedrig wie 3 Volt oder weniger ist. Es gibt aber Fälle, in denen eine solche LSI mit einer Versorgungsspannung von 3 Volt mit einer äußeren LSI verbunden ist, deren Versorgungsspannung beispielsweise 5 Volt beträgt. In einem solchen Kreis ist eine Ausgangsschaltung erforderlich, die eine Spannung von 5 Volt liefert, die man durch Umwandeln der Versorgungsspannung von 3 Volt erhält.
Unter Bezugnahme auf die Fig. 12 bis 14 erläutert die nachfolgende Beschreibung eine bekannte Ausgangsschaltung, bei der das Potential der Ausgangsanschlußeinheit auf das Versorgungspotential einer externen LSI, dem Erdpotential oder auf hohe Impedanz gesetzt wird.
Fig. 12 ist ein Schaltbild, das die Anordnung einer solchen Ausgangsschaltung bekannter Art zeigt. In Fig. 12 ist eine Ausgangsanschlußeinheit OUT gezeigt, an die eine Signalleitung einer äußeren LSI anzuschließen ist, ein Eingangsanschluß IN zum Entgegennehmen eines Signals von einer auf dem Chip befindlichen Schaltung und ein Freigabeanschluß EN zum Aufnehmen eines Freigabesignals, wobei diese Anschlüsse IN und EN Ausgangssteueranschlüsse zum Steuern des Potentials der Ausgangsanschlußeinheit OUT sind. Ein erstes Potential VDD1 hat einen Wert, der nicht größer als die Haltespannung der Gateoxidschicht eines jeden der MOS- Transistoren ist, die die LSI bilden, und beispielsweise 3 Volt ist, und VDD2 ist ein zweites Potential, das das Versorgungspotential einer äußeren LSI ist und das beispielsweise 5 Volt ist.
Eine Signalgeneratorschaltung 110 dient dazu, ein Hochziehsteuersignal und ein Herabziehsteuersignal in Übereinstimmung mit den Potentialen an den Ausgangssteueranschlüssen IN, EN zu erzeugen, und enthält eine NAND-Schaltung 11 und eine NOR-Schaltung 12. Das erste Potential VDD1 wird als Versorgungspotential an die NAND-Schaltung 11 und die NOR-Schaltung 12 gegeben, die mit einer Spannung betriebsfähig sind, die nicht größer als die Haltespannung der Gateoxidschicht eines jeden MOS-Transistors ist.
Eine Spannungswandlerschaltung 120 dient dazu, ein Hochziehsteuersignal zu liefern, das von der Signalgeneratorschaltung 110 angegeben wird, wenn deren Spannung angehoben ist, und enthält P-MOS-Transistoren 11, 22, N-MOS-Transistoren 23, 24 und eine Inverterschaltung 29 zum Umkehren des logischen Zustandes eines Signals. Das zweite Potential VDD2 wird an die Sources der P-MOS-Transistoren 21, 23 angelegt. Das Drain des P-MOS-Transistors 21 ist mit dem Drain des N-MOS-Transistors 23 verbunden, das Drain des P-MOS-Transistors 22 ist mit dem Drain des N-MOS-Transistors 24 verbunden, und die Sources der N-MOS-Transistoren 23 und 24 sind geerdet.
Das Hochziehsteuersignal, das von der Signalgeneratorschaltung 110 eingegeben wird, gelangt in das Gate des N-MOS-Transistors 21, und das Hochziehsteuersignal wird, umgekehrt durch die Inverterschaltung 29, dem N-MOS-Transistor 24 zugeführt. Das Gate des P-MOS-Transistors 21 ist mit dem Drain des P-MOS-Transistors 22 (dem Drain des N-MOS-Transistors 24) an einem Knoten B verbunden, und das Gate des P-MOS-Transistors 22 ist mit Drain des P- MOS-Transistors 28 (dem Drain des N-MOS-Transistors 23) an einem Knoten A verbunden.
Das Hochziehsteuersignal mit angehobener Spannung wird vom Knoten B zugeführt. Als Versorgungspotential wird das erste Potential VDD1 der Inverterschaltung 29 zugeführt.
Eine Hochziehschaltung 130 enthält einen P-MOS-Transistor 31. Im P-MOS-Transistor 31 ist das Gate mit dem Knoten B der Spannungswandlerschaltung 120 verbunden, das zweite Potential VDD2 liegt an Source und am Substrat, und das Drain ist mit der Ausgangsanschlußeinheit OUT verbunden. Wenn der P-MOS-Transistor 31 eingeschaltet ist, wird somit das Potential der Ausgangsanschlußeinheit OUT auf den Pegel des zweiten Potentials VDD2 hochgezogen.
Eine Herabziehschaltung 140 enthält einen N-MOS-Transistor 41. Im N-MOS-Transistor 41 wird ein Ausgangssignal der NOR-Schaltung 12 in der Signalgeneratorschaltung 110 den Gate zugeführt, Source und Substrat sind beide geerdet, und das Drain ist mit der Ausgangsanschlußeinheit OUT verbunden. Wenn der N-MOS-Transistor 41 eingeschaltet ist, dann wird das Potential der Ausgangsanschlußeinheit OUT somit auf den Pegel des Erdpotential herabgezogen.
Unter Bezugnahme auf die Fig. 13 und 14 wird nachfolgend der Betrieb der Ausgangsschaltung bekannter Art erläutert, die die oben beschriebene Anordnung nach Fig. 12 aufweist. In der nachfolgenden Beschreibung wird der hohe Pegel (hohes Potential) eines digitalen Signals als "H" bezeichnet, und der niedrige Pegel (niedriges Potential) wird als "L" bezeichnet. Weiterhin wird der Wert eines Potentials in der Form von beispielsweise "H" (3V) angegeben, falls notwendig. Nachfolgend wird angenommen, daß das erste Potential VDD1 gleich 3V ist und das zweite Potential VDD2 gleich 5V ist.
Unter Bezugnahme auf Fig. 13 gibt die nachfolgende Beschreibung zunächst eine Diskussion des Betriebs, wenn "H"(5V) von der Ausgangsanschlußeinheit OUT abzugeben ist. In diesem Falle wird ein Freigabesignal von "H"(3V) in den Freigabeanschluß EN eingegeben und ein Eingangssignal von "H"(3V) wird in den Eingangsanschluß IN gegeben.
Das Potential des Ausgangssignals der NAND-Schaltung 11 wird dann "L"(0V), und das Potential des Ausgangssignals der NOR-Schaltung wird ebenfalls "L"(0V). Wenn das Potential des Ausgangssignals der NAND-Schaltung 11 0V wird, dann wird das Gatepotential des N-MOS- Transistors 23 0V und das Gatepotential des N-MOS-Transistors 24 wird 3V, da das Gate des N-MoS-Transistors 24 mit der NAND-Schaltung 11 über die Inverterschaltung 29 verbunden ist. Dementsprechend wird der N-MOS-Transistor 23 ausgeschaltet und der N-MOS-Transistor 24 eingeschaltet. Wenn der N-MOS-Transistor 24 eingeschaltet ist, wird das Potential des Knotens B herabgesetzt. Dieses setzt das Gatepotential des P-MOS-Transistors 21 herab, was diesen veranlaßt, einzuschalten. Da der P-MOS-Transistor 21 eingeschaltet ist und der N-MOS-Transistor ausgeschaltet ist, wird das Potential des Knotens A gleich 5V. Dementsprechend wird der P-MOS-Transistor 22 ausgeschaltet. Andererseits wird der N-MOS-Transistor 24 eingeschaltet. Somit wird das Potential des Knotens B gleich 0V.
Wenn das Potential des Knotens B 0V wird, wird der P-MOS-Transistor 31 eingeschaltet, da sein Gatepotential 0V wird, und der N-MOS-Transistor 31 wird ausgeschaltet, da das Potential des Ausgangssignals der NOR-Schaltung 12 0V sind und das Gatepotential daher 0V wird. Da der P-MOS-Transistor 21 eingeschaltet wird, wird der N-MOS-Transistor 41 ausgeschaltet und das zweite Potential VDD2 an Source des P-MOS-Transistors 31 angelegt. Das Potential der Ausgangsanschlußeinheit OUT wird "H"(5V). Wenn somit das Freigabesignal "H"(3V) in den Freigabeanschluß EN gegeben wird und das Eingangssignal von "H"(3V) in den Eingangsanschluß IN gegeben wird, liefert die Ausgangsanschlußeinheit OUT "H"(5V). In Fig. 13 ist durch einen Kreis in gestrichelter Linie jeder MOS-Transistor umrahmt, der eingeschaltet ist, wenn "H"(5V) von der Ausgangsanschlußeinheit OUT zugeführt wird.
Unter Bezugnahme auf Fig. 14 wird nun der Betrieb erläutert, wenn "L"(0V) von der Ausgangsanschlußeinheit OUT abzugeben ist. In diesem Falle wird ein Freigabesignal "H"(3V) in den Freigabeanschluß EN und ein Eingangssignal von "L"(0V) in den Eingangsanschluß IN gegeben.
Das Potential des Ausgangssignals der NAND-Schaltung 11 wird dann "H"(3V), und das Potential des Ausgangssignals der NOR-Schaltung 12 wird ebenfalls "H"(3V). Wenn das Potential des Ausgangssignals der NAND-Schaltung 11 3V wird, dann wird das Gate-Potential des N-MOS- Transistors 23 gleich 3V und das Gatepotential des N-MOS-Transistors 24 wird 0V, da dessen Gate mit der NAND-Schaltung 11 über die Inverterschaltung 29 verbunden ist. Dementsprechend wird der N-MOS-Transistor 23 eingeschaltet und der N-MOS-Transistor 24 ausgeschaltet. Wenn der N-MOS-Transistor 23 eingeschaltet ist, dann ist das Potential des Knotens A herabgesetzt. Dieses setzt das Gatepotential des P-MOS-Transistors 22 herab, was diesen veranlaßt, einzuschalten. Da der P-MOS-Transistor 22 eingeschaltet ist und der N-MOS-Transistor 24 ausgeschaltet ist, wird das Potential am Knoten B gleich 5V. Entsprechend wird der P-MOS- Transistor 21 ausgeschaltet. Andererseits wird der N-MOS-Transistor 23 eingeschaltet. Das Potential am Knoten A wird dann 0V.
Der P-MOS-Transistor 31 wird ausgeschaltet, weil sein Gatepotential oder das Potential am Knoten B gleich 5V wird. Der N-MOS-Transistor 41 wird eingeschaltet, weil das Potential des Ausgangssignals der NOR-Schaltung 12 gleich 3V ist und das Gatepotential davon 3V wird. Da der P-MOS-Transistor 31 ausgeschaltet wird, wird der N-MOS-Transistor 41 eingeschaltet und die Source des N-MOS-Transistors 41 ist geerdet. Das Potential der Ausgangsanschlußeinheit OUT wird "L"(0V). Wenn somit das Freigabesignal von "H"(3V) an den Freigabeanschluß EN angelegt wird und das Eingangssignal "L"(0V) an den Eingangsanschluß IN angelegt wird, dann liefert die Ausgangsanschlußeinheit OUT das Potential "L"(0V). In Fig. 14 ist durch einen gestrichelt gezeichneten Kreis jeder N-MOS-Transistor umrahmt, der eingeschaltet ist, wenn "L"(0V) von der Ausgangsanschlußeinheit OUT zugeführt wird.
In der nachfolgenden Beschreibung wird der Betrieb erläutert, wenn die Ausgangsanschlußeinheit OUT auf einen hohen Impedanzzustand zu bringen ist. In diesem Falle wird ein Freigabesignal, das an den Freigabeanschluß EN anzulegen ist, auf "L" gebracht, ohne Rücksicht auf den logischen Wert eines Signals, das dem Eingangsanschluß IN zugeführt wird.
Das Potential des Ausgangssignals der NAND-Schaltung 11 wird dann "H"(3V), und das Potential des Ausgangssignals der NOR-Schaltung 12 wird "L"(0V). Da das Potential des Ausgangssignals der NAND-Schaltung 11 gleich 3V ist, wird der P-MOS-Transistor 31 durch einen Betrieb ausgeschaltet, der vergleichbar jenen ist, der ausgeführt wird, wenn "L" von der Ausgangsanschlußeinheit OUT abzugeben ist. Da das Ausgangssignal der NOR-Schaltung 12 gleich 0V ist, wird der N-MOS-Transistor 41 durch einen Betrieb ausgeschaltet, der ähnlich jenem ist, der ausgeführt wird, wenn "H" von der Ausgangsanschlußeinheit OUT abzugeben ist. Dementsprechend werden der P-MOS-Transistor 31 und der N-MOS-Transistor 41 ausgeschaltet, so daß die Ausgangsanschlußeinheit OUT auf einen hohen Impedanzzustand gebracht wird.
Diese bekannte Ausgangsschaltung weist jedoch die folgenden Probleme auf.
In der bekannten Ausgangsschaltung, die in Fig. 12 dargestellt ist, wird eine Spannung, die gleich der Differenz zwischen dem zweiten Potential VDD2 und dem Erdpotential ist, oder die gleich der Versorgungsspannung des externen LSI ist, einem MOS-Transistor über Gate und Drain oder über Gate und Source angelegt. Bei einem MOS-Transistor liegt die Spannung über Gate und Drain oder die Spannung über Gate und Source strukturell an der Gateoxidschicht. Wenn die Versorgungsspannung einer externen LSI nicht kleiner als die Haltespannung der Gateoxidschicht ist, dann bricht somit die Gateoxidschicht durch oder wird zerstört.
Wenn beispielsweise die Ausgangsanschlußeinheit OUT "H"(5V) liefern soll, dann wird das Gatepotential des N-MOS-Transistors 41, der die Herabziehschaltung 140 bildet, auf 0V gebracht, um den N-MOS-Transistor auszuschalten, und das Gatepotential des P-MOS-Transistors 31, das die Hochziehschaltung 130 bildet, wird auf 0V gebracht, um den P-MOS-Transistor 31 einzuschalten. Im N-MOS-Transistor 41 wird die Spannung über Gate und Drain 5V, weil das Gatepotential 0V wird und das Drain, das mit der Ausgangsanschlußeinheit OUT verbunden ist, 5V wird. In gleicher Weise wird in dem P-MOS-Transistor 31 die Spannung über Gate und Source gleich 5V. Dementsprechend wird eine Spannung, die nicht niedriger als die Haltespannung (5V) ist, der Gateoxidschicht sowohl des N-MOS-Transistors 41 als auch des P- MOS-Transistors 31 zugeführt.
Weiterhin wird auch eine Spannung, die nicht geringer als die Haltespannung ist, an die Gateoxidschicht eines jeden MOS-Transistoren angelegt, die die Spannungswandlerschaltung 120 bilden. Beispielsweise wird im N-MOS-Transistor 23 die Spannung über Gate und Drain 5V, weil das Gatepotential 0V und das Potential des Drain, das mit dem Knoten A verbunden ist, 5V wird. Im P-MOS-Transistor 22 wird die Spannung über Gate und Drain 5V, weil das Potential des Gate, das mit dem Knoten A verbunden ist, 5V wird und das Potential des Drains, das mit dem Knoten B verbunden ist, 0V wird. Im P-MOS-Transistor 21 wird die Spannung über Gate und Source 5V, weil das zweite Potential VDD2 von 5V an Source gegeben worden ist und das Potential des Gate, das mit dem Knoten B verbunden ist, 0V wird.
Wenn "L" von der Ausgangsanschlußeinheit OUT abzugeben ist, dann wird das Potential des Knotens B 5V und das Potential der Ausgangsanschlußeinheit OUT wird 0V. Daher wird die Spannung über Gate und Drain des P-MOS-Transistors 31 gleich 5V. Es wird nun die Spannungswandlerschaltung 120 betrachtet. Im N-MOS-Transistor 24 wird die Spannung über Gate und Drain 5V, weil das Gatepotential 0V wird und das Potential des Drain, das mit dem Knoten B verbunden ist, 5V wird. Im P-MOS-Transistor 21 wird die Spannung über Gate und Drain 5V, weil das Potential des Gate, das mit dem Knoten B verbunden ist, 5V wird und das Potential des Drain, das mit dem Knoten A verbunden ist, 0V wird. Im P-MOS-Transistor 22 wird die Spannung über Gate und Source 5V, weil das zweite Potential VDD2 von 5V an Source gegeben worden ist und das Potential des Gate, das mit dem Knoten A verbunden ist, 0V wird.
Wenn weiterhin die Ausgangsanschlußeinheit OUT auf einen hohen Impedanzzustand gebracht wird, dann tauchen ebenfalls ähnliche Probleme auf. Da das Gatepotential des P-MOS-Transistors 31 5V wird, wird die Spannung über Gate und Drain 5V, wenn 0V an der Ausgangsanschlußeinheit OUT anliegt. Da das Gatepotential des N-MOS-Transistors 41 0V wird, wird außerdem die Spannung über Gate und Drain 5V, wenn 5V an der Ausgangsanschlußeinheit OUT anliegt.
Die Ausgangsschaltung bekannter Art ist somit dahingehend nachteilig, daß wenn die Versorgungsspannung einer externen LSI, die mit der Ausgangsschaltung verbunden ist, nicht kleiner als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist, die die Ausgangsschaltung bilden, eine Spannung, die nicht kleiner als die Haltespannung ist, unvermeidlich an der Gateoxidschicht eines jeden MOS-Transistors anliegt, was zur Folge hat, daß die Gateoxidschicht durchbricht oder zerstört wird. Ein solches Problem kann vermieden werden, wenn man MOS-Transistoren verwendet, die jeweils eine große Gateoxidschicht-Haltespannung aufweisen. Die Verwendung von MOS-Transistoren, die jeweils eine große Gateoxidschicht-Haltespannung haben, verhindert aber in nachteiliger Weise die Miniaturisierung der sich ergebenden integrierten Halbleiterschaltung.

(Übersicht über die Erfindung)

Der Erfindung liegt die Aufgabe zugrunde, eine Ausgangsschaltung anzugeben, die als eine Schnittstelle dient, die mit einer äußeren LSI zu verbinden ist und die derart eingerichtet ist, daß selbst dann, wenn die Versorgungsspannung der äußeren LSI nicht geringer als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist, die die Ausgangsschaltung bilden, die Ausgangsschaltung ein Signal liefern kann, dessen Amplitude gleich der Versorgungsspannung der äußeren LSI ist, ohne daß eine Spannung, die nicht geringer als die oben erwähnte Haltespannung ist, an der Gateoxidschicht eines jeden der MOS-Transistoren anliegt.
Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Gemäß der Ausgangsschaltung, die die Anordnung der Erfindung aufweist, sind die Potentialdifferenzdetektorschaltung und die Schalterschaltung derart eingerichtet, daß wenn das zweite Potential größer als das erste Potential ist, das vorbestimmte Potential als das dritte Potential ausgewählt wird, und daß dann, wenn das zweite Potential nicht größer als das erste Potential ist, das Erdpotential als das dritte Potential ausgewählt wird. Dementsprechend wird selbst dann, wenn das zweite Potential sich ändert, an die Gateoxidschicht eines jeden der MOS- Transistoren keine Spannung angelegt, die nicht kleiner als die Haltespannung derselben ist, und es wird als das dritte Potential stets ein solches optimales Potential ausgewählt, daß der Drainstrom eines MOS-Transistors vergrößert wird.

(Kurzbeschreibung der Zeichnungen)

Fig. 1 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung zeigt, die nur einige der Merkmale der vorliegenden Erfindung aufweist;
Fig. 2 ist ein Schaltbild der Ausgangsschaltung von Fig. 1 und zeigt den Betrieb zu dem Zeitpunkt, zu welchem das Ausgangspotential der Ausgangsanschlußeinheit hoch ist;
Fig. 3 ist ein Schaltbild der Ausgangsschaltung von Fig. 1 und zeigt den Betrieb zu einem Zeitpunkt, zu welchem das Ausgangspotential der Ausgangsanschlußeinheit niedrig ist;
Fig. 4 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung zeigt, die ebenfalls nur einige Merkmale der vorliegenden Erfindung zeigt;
Fig. 5 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 6 ist ein Schaltbild, das im Detail die Anordnung der Potentialdifferenzdetektorschaltung in einer Ausgangschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 7 ist ein detailliertes Schaltbild der Potentialdifferenzdetektorschaltung in der Ausgangsschaltung nach der Erfindung und zeigt den Betrieb zu einem Zeitpunkt, in welchem das zweite Potential größer als das erste Potential ist;
Fig. 8 ist ein detailliertes Schaltbild der Potentialdifferenzdetektorschaltung in der Ausgangsschaltung nach der Erfindung und zeigt den Betriebszustand zu dem Zeitpunkt, zu welchem das zweite Potential nicht größer als das erste Potential ist;
Fig. 9 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 10 ist ein Schaltbild, das die Anordnung einer Modifikation der Ausgangsschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ist ein Schaltbild, das die Anordnung einer anderen Modifikation der Ausgangsschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 12 ist Schaltbild, das die Anordnung einer Ausgangsschaltung bekannter Art zeigt;
Fig. 13 ist ein Schaltbild der Ausgangsschaltung bekannter Art und zeigt den Betrieb derselben zu einem Zeitpunkt, wenn das Ausgangspotential der Ausgangsanschlußeinheit OUT hoch ist; und
Fig. 14 ist ein Schaltbild der Ausgangsschaltung bekannter Art und zeigt den Betrieb derselben zu einem Zeitpunkt, zu welchem das Ausgangspotential der Ausgangsanschlußeinheit OUT niedrig ist.

(Detaillierte Beschreibung der Erfindung)

Die folgende Beschreibung diskutiert Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Zeichnungen, von denen die Fig. 1 bis 4 nur allgemeinen Erläuterungszwecken dienen und die Erfindung nicht voll beschreiben, sondern nur Elemente davon zeigen.
Fig. 1 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung zeigt. Die Ausgangsschaltung wird als eine Schnittstelle verwendet, die mit einer äußeren LSI zu verbinden ist, deren Versorgungsspannung nicht geringer als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist, die die LSI bilden, die die Ausgangsschaltung enthält. Diese Ausgangsschaltung ist derart eingerichtet, daß entsprechend dem Ausgangssignal einer inneren Schaltung der letztgenannten LSI das Potential der Ausgangsanschlußeinheit der Ausgangsschaltung auf das Versorgungspotential der äußeren LSI ("H"-Pegel), das Erdpotential ("L"-Pegel) oder auf einen hohen Impedanzzustand gesetzt wird.
In Fig. 1 ist eine Ausgangsanschlußeinheit OUT gezeigt, die als eine Ausgangseinheit dient, die mit einer Signalleitung einer äußeren LSI zu verbinden ist. Weiterhin zeigt Fig. 1 einen Eingangsanschluß IN zum Aufnehmen eines Signals von einer auf dem Chip befindlichen Schaltung (innere Schaltung der LSI), einen Freigabeanschluß EN zum Aufnehmen eines Freigabesignals, wobei diese Anschlüsse IN und EN Ausgangssteueranschlüsse zum Steuern des Potentials der Ausgangsanschlußeinheit OUT sind, eine Signalgeneratorschaltung 10 zum Erzeugen eines ersten Steuersignals S&sub1; und eines zweiten Steuersignals S&sub2; in Übereinstimmung mit dem Potential der Ausgangssteueranschlüsse IN, EN, eine Spannungswandlerschaltung 20 zum Anheben der Spannung des ersten Steuersignals S&sub1;, das von der Signalgeneratorschaltung 10 eingegeben wird und zum Zuführen desselben als ein Hochziehsteuersignal Su, eine Hochziehschaltung 30 zum Hochziehen des Potentials der Ausgangsanschlußeinheit OUT in Übereinstimmung mit dem Hochziehsteuersignal Su, das von der Spannungswandlerschaltung 20 eingegeben wird, und eine Herabziehschaltung 40 zum Herabziehen des Potentials der Ausgangsanschlußeinheit OUT in Übereinstimmung mit dem zweiten Steuersignal S&sub2; (Herabziehsteuersignal Sd), das von der Signalgeneratorschaltung 10 eingegeben wird. Ein erstes Potential VDD1 hat einen Wert, der nicht größer als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist, die die LSI bilden und die beispielsweise 3V ist, und VDD2 ist ein zweites Potential, das das Versorgungspotential der äußeren LSI ist und das beispielsweise 5V ist.
Die Signalgeneratorschaltung 10 enthält eine NAND-Schaltung 11 zum Aufnehmen eines Signals, das von dem Eingangsanschluß IN eingegeben wird, und eine NOR-Schaltung 12 zum Aufnehmen eines Freigabesignals, das in den Freigabeanschluß EN eingegeben wird. Das erste Steuersignal S&sub1; wird von der NAND-Schaltung 11 zugeführt, während das zweite Steuersignal S&sub2; von der NOR-Schaltung 12 zugeführt wird. Das Potential VDD1 wird als das Versorgungspotential der NAND-Schaltung 11 und der NOR-Schaltung 12 zugeführt, die mit einer Spannung betriebsfähig sind, die nicht größer als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist.
Die Spannungswandlerschaltung 20 enthält P-MOS-Transistoren 21, 22, 25, 26, N-MOS-Transistoren 23, 24, 27, 28 und eine Inverterschaltung 29 zum Invertieren des logischen Zustandes eines Signals. Wenn die Spannungswandlerschaltung 20 mit der Spannungswandlerschaltung 120 in der Ausgangsschaltung des Standes der Technik in Fig. 12 verglichen wird, dann liegen die P-MOS-Transistoren 25, 26 und die N-MOS-Transistoren 27, 28 zwischen den P-MOS- Transistoren 21, 22 und den N-MOS-Transistoren 23, 24. Die P-MOS-Transistoren 21, 22, 25, 26 entsprechen den dritten, vierten, fünften bzw. sechsten P-MOS-Transistoren nach Anspruch 6. Die N-MOS-Transistoren 23, 24, 27, 28 entsprechen den sechsten, vierten, fünften bzw. dritten N-MOS-Transistoren nach Anspruch 6.
Das zweite Potential VDD2 wird den Sources der P-MOS-Transistoren 21, 22 zugeführt. Die Drains der P-MOS-Transistoren 21, 22 sind mit den Sources der P-MOS-Transistoren 25 bzw. 26 verbunden. Die Drains der P-MOS-Transistoren 25, 26, sind mit den Drains der N-MOS- Transistoren 27 bzw. 28 verbunden. Die Sources der N-MOS-Transistoren 27, 28 sind mit den Drains der N-MOS-Transistoren 23 bzw. 24 verbunden. Die Sources der N-MOS-Transistoren 23 und 24 sind geerdet.
Das Gate des P-MOS-Transistors 21 ist mit dem Drain des P-MOS-Transistors 22 (Source des P-MOS-Transistors 26) am Knoten B verbunden. Das Gate des P-MOS-Transistors 22 ist mit dem Drain des P-MOS-Transistors 21 (Source des P-MOS-Transistors 25) am Knoten A verbunden. Der Knoten B liefert ein Hochziehsteuersignal Su. Das erste Potential VDD1 liegt am Gate eines jeden der P-MOS-Transistoren 25, 26 und der N-MOS-Transistoren 27, 28 an. Das erste Steuersignal S&sub1;, das von der Signalgeneratorschaltung 10 erzeugt wird, wird dem Gate des N-MOS-Transistors 23 zugeführt. Weiterhin wird das erste Steuersignal S. im durch die Inverterschaltung invertierten Zustand dem Gate des N-MOS-Transistors 24 zugeführt.
Das Substratpotential eines Jeden der P-MOS-Transistoren 21, 22, 25, 26 ist gleich dem zweiten Potential VDD2, und das Substratpotential eines jeden der N-MOS-Transistoren 23, 24, 27, 28 ist gleich dem Erdpotential. Das erste Potential VDD1 wird als Versorgungspotential der Inverterschaltung 29 zugeführt.
Die Hochziehschaltung 30 ist dazu eingerichtet, das Hochziehsteuersignal Su, das von der Spannungswandlerschaltung 20 zugeführt wird, aufzunehmen und das Potential der Ausgangsanschlußeinheit OUT auf das zweite Potential VDD2 anzuheben, wenn "H" von der Ausgangsanschlußeinheit OUT abzugeben ist. Die Hochziehschaltung 30 enthält P-MOS-Transistoren 31, 32. Die P-MOS-Transistoren 31, 32 entsprechen den ersten bzw. zweiten P-MOS-Transistoren nach Anspruch 1.
In dem P-MOS-Transistor 31 wird das Hochziehsteuersignal Su dem Gate zugeführt, das zweite Potential VDD2 liegt an Source und das Drain ist mit Source des P-MOS-Transistors 32 verbunden. Im P-MOS-Transistor 32 liegt das erste Potential VDD1 am Gate, Source ist mit dem Drain des P-MOS-Transistors 31 verbunden, und das Drain ist mit der Ausgangsanschlußeinheit OUT verbunden. Das Substratpotential eines jeden der P-MOS-Transistoren 31, 32 ist gleich dem zweiten Potential VDD2.
Die Herabziehschaltung 40 ist dazu eingerichtet, das Herabziehsteuersignal Sd (zweite Steuersignal S&sub2;), das von der Signalgeneratorschaltung 10 abgeben wird, aufzunehmen und das Potential der Ausgangsanschlußeinheit OUT auf das Erdpotential herabzuzuziehen, wenn von der Ausgangsanschlußeinheit OUT"L" abzugeben ist. Die Herabziehschaltung 40 enthält N-MOS- Transistoren 41, 42. Die N-MOS-Transistoren 41, 42 entsprechen den ersten bzw. den zweiten N-MOS-Transistoren nach Anspruch 1.
Im N-MOS-Transistor 41 liegt das Herabziehsteuersignal Sd am Gate, Source ist geerdet und das Drain ist mit Source des N-MOS-Transistors 42 verbunden. Im N-MOS-Transistor 42 liegt das erste Potential VDD1 am Gate, Source ist mit dem Drain des N-MOS-Transistors 41 verbunden, und das Drain ist mit der Ausgangsanschlußeinheit OUT verbunden.
Die folgende Beschreibung diskutiert den Betrieb der Ausgangsschaltung. In der nachfolgenden Beschreibung wird angenommen, daß das erste Potential VDD1 gleich 3V ist und das zweite Potential VDD2 gleich 5V ist.
Unter Bezugnahme auf Fig. 2 wird zunächst der Betrieb zu dem Zeitpunkt beschrieben, zu welchem "H"(5V) von der Ausgangsanschlußeinheit OUT abzugeben ist. In diesem Falle wird ein Freigabesignal von "H"(3V) in den Freigabeanschluß EN eingegeben und ein Eingangssignal von "H"(3V) wird in den Eingangsanschluß IN eingegeben.
Dann wird das Ausgangssignal der NAND-Schaltung 11 oder das erste Steuersignal S&sub1; gleich "L"(0V), und das Ausgangssignal der NOR-Schaltung 12 oder das zweite Steuersignal S&sub2; wird ebenfalls "L"(0V). Das Gatepotential des N-MOS-Transistors 23 wird 0V, da das erste Steuersignal S&sub1; gleich 0V ist und das Gatepotential des N-MOS-Transistors 24 wird 3V, das erste Steuersignal S&sub1; über die Inverterschaltung 29 eingegeben wird.
Dementsprechend wird der N-MOS-Transistor 23 ausgeschaltet und der N-MOS-Transistor 24 eingeschaltet. Der N-MOS-Transistor 28 wird ausgeschaltet, weil das Gatepotential gleich dem Potential VDD1 oder 3V ist. Der P-MOS-Transistor 26 wird eingeschaltet, weil das Substratpotential gleich dem zweiten Potential VDD2 oder 5V ist und das Gatepotential gleich dem ersten Potential VDD1 oder 3V ist. Dementsprechend werden die N-MOS-Transistoren, 24, 28 und der P-MOS-Transistor 26 eingeschaltet. Dieses senkt das Potential am Knoten B ab, was zur Folge hat, daß der P-MOS-Transistor 21 einschaltet.
Da der P-MOS-Transistor 21 eingeschaltet ist und der N-MOS-Transistor 23 ausgeschaltet ist, wird das Potential des Knotens A gleich 5V. Dies hat zur Folge, daß der P-MOS-Transistor 22 ausgeschaltet wird. Da andererseits die N-MOS-Transistoren 24, 28 und der P-MOS-Transistor 26 eingeschaltet sind, ist das Potential am Knoten B herabgesetzt. Das Potential am Knoten B wird jedoch wegen der Anwesenheit des P-MOS-Transistors 26 nicht auf 0V gebracht. Das Potential VB des Knotens B wird wie nachfolgend dargelegt:
VB = 3 VTP'
wobei VTP' die Schwellenspannung eines P-MOS-Transistors ist, dessen Substratvorspannungseffekt berücksichtigt ist.
Das heißt, das Potential des Hochziehsteuersignals Su wird gleich (3 + VTP' ).
Wenn das Hochziehsteuersignal Su im Potential herabgesetzt wird, dann wird der P-MOS-Transistor 31 oder die Hochziehschaltung 30 eingeschaltet. Der P-MOS-Transistor 32 wird eingeschaltet, weit das Substratpotential gleich dem zweiten Potential VDD2 oder 5V ist und das Gatepotential gleich dem ersten Potential VDD1 oder 3V ist. Der N-MOS-Transistor 41 der Hochziehschaltung 40 wird ausgeschaltet, weil das Herabziehsteuersignal Sd (zweites Steuer- Signal S&sub2;), das von der Signalgeneratorschaltung 10 zugeführt wird, gleich 0V ist und das Gatepotential daher 0V wird. Der P-MOS-Transistor 31 wird daher eingeschaltet, der N-MOS-Transistor 41 wird ausgeschaltet und das zweite Potential VDD2 oder 5V wird an Source des P-MOS- Transistors 31 gelegt. Dementsprechend wird das Potential der Ausgangsanschlußeinheit OUT gleich "H"(5V).
Wenn, wie vorangehend diskutiert, das Freigabesignal von "H"(3V) an den Freigabeanschluß EN angelegt wird und das Eingangssignal "H"(3V) am Eingangsanschluß IN anliegt, dann liefert die Ausgangsanschlußeinheit OUT die Spannung "H"(5V). In Fig. 2 ist mit einem in gestrichelten Linien gezeichneten Kreis jeder MOS-Transistor umringt, der eingeschaltet ist, wenn "H"(5V) von der Ausgangsanschlußeinheit OUT abgeben wird.
Zu diesem Zeitpunkt liegt eine Spannung von 5V nicht an der Gateoxidschicht irgendeines der MOS-Transistoren, die die Ausgangsschaltung bilden.
Spezieller gesagt, wenn "H"(5V) von der Ausgangsanschlußeinheit OUT abgegeben wird, dann wird das Gatepotential des N-MOS-Transistors 23 gleich 0V und das Potential des Knotens A wird 5V. Aufgrund der Anwesenheit des N-MOS-Transistors 27, an dessen Gate das erste Potential VDD4 oder 3V anliegen, wird jedoch das Drainpotential VD23 des N-MOS-Transistors 23 nicht 5V, sondern wird wie folgt:
VD23 = 3 - VTN'
wobei VTN' die Schwellenspannung eines N-MOS-Transistors ist, dessen Substratvorspannungseffekt berücksichtigt ist.
Dementsprechend wird die Spannung über Gate und Drain des N-MOS-Transistors 23 gleich (3 - VTN')V, was nicht 5V wird, aber nicht größer als 3V ist.
Weiterhin wird das Potential des Knotens B gleich 5V und das Potential des Knotens A wird (3 + VTP' )V. Dementsprechend werden die Absolutwerte der Spannung über Gate und Drain (VDG22) des P-MOS-Transistors 22, die Spannung über Gate und Source (VGS21) des P- MOS-Transistors 21 und die Spannung über Gate und Source (VGS31) des P-MOS-Transistors 31 nicht 5V, sind aber nicht größer als 3V, wie nachfolgend gezeigt:
VDG22 = VSG 21 = VSG31 = (3 + VTP' ) - 5 = 2 - VTP'
Außerdem wird das Gatepotential des N-MOS-Transistors 21 gleich 0V, und das Potential der Ausgangsanschlußeinheit OUT wird 5V. Wegen der Anwesenheit des N-MOS-Transistors 42, an dessen Gate das erste Potential VDD1 oder 3V anliegt, wird die dem Drain des N-MOS- Transistors 41 zugeführte Spannung (VD41) nicht 5V, sondern wird wie folgt:
VD41 = 3 - VNT'
Dementsprechend wird auch beim N-MOS-Transistor 41 die Spannung über Gate und Drain gleich (3 - VTN'), was nicht 5V, aber nicht größer als 3V ist.
Unter Bezugnahme auf Fig. 3 wird nun der Betrieb zum Zeitpunkt erläutert, wenn "L"(0V) von der Ausgangsanschlußeinheit OUT abzugeben ist. In diesem Falle wird ein Freigabesignal von "H" (3V) dem Freigabeanschluß EN zugeführt und ein Eingangssignal von "L"(0V) wird dem Eingangsanschluß IN zugeführt.
Das Ausgangssignal der NAND-Schaltung 11 oder das erste Steuersignal S&sub1; wird "H"(3V), und das Ausgangssignal der NOR-Schaltung 12 oder das zweite Steuersignal S&sub2; wird ebenfalls "H"(3V). Wenn das erste Steuersignal S&sub1; gleich 3V wird, dann wird das Gatepotential des N- MOS-Transistors 23 gleich 3V. Das Gatepotential des N-MOS-Transistors 24 wird 0V, weil das erste Steuersignal S&sub1; über die Inverterschaltung 29 eingegeben wird.
Dementsprechend wird der N-MOS-Transistor 23 eingeschaltet, und der N-MOS-Transistor 24 wird ausgeschaltet. Der N-MOS-Transistor 27 wird eingeschaltet, da das Gatepotential gleich dem ersten Potential VDD1 oder 3V ist. Der P-MOS-Transistor 25 wird eingeschaltet, weil das Substratpotential gleich dem zweiten Potential VDD2 oder 5V ist und das Gatepotential gleich dem ersten Potential VDD1 oder 3V ist. Dementsprechend werden die N-MOS-Transistoren 23 und 24 und der P-MOS-Transistor 25 eingeschaltet. Dieses senkt das Potential am Knoten A, was zur Folge hat, daß der P-MOS-Transistor 22 eingeschaltet wird. Wenn der P-MOS-Transistor 22 eingeschaltet ist, der N-MOS-Transistor 24 aber ausgeschaltet ist, wird das Potential am Knoten B gleich 5V. D. h., das Potential des Hochziehsteuersignals Su wird 5V.
Da das Potential am Knoten B gleich 5V wird, wird der P-MOS-Transistor 21 ausgeschaltet. Da andererseits die N-MOS-Transistoren 23, 27 und der P-MOS-Transistor 25 eingeschaltet sind, wird das Potential am Knoten A abgesenkt, wird aber nicht 0V wegen der Anwesenheit des P- MOS-Transistors 25. Das Potential VA am Knoten A wird zu diesem Zeitpunkt daher wie folgt:
VA = 3 + VTP'
wobei VTP' die Schwellenspannung eines P-MOS-Transistors ist, dessen Substratvorspannungseffekt berücksichtigt ist.
Das Potential des Hochziehsteuersignals Su wird 5V. Dementsprechend wird der P-MOS-Transistor 21 der Hochziehschaltung 30 ausgeschaltet. Da das Potential des Herabziehsteuersignals Sd (zweites Steuersignal S&sub2;) 3V ist, wird das Gatepotential des N-MOS-Transistors 41 der Herabziehschaltung 40 gleich 3V. Der P-MOS-Transistor 31 wird daher ausgeschaltet, der N- MOS-Transistor 41 wird eingeschaltet und die Source des N-MOS-Transistors 41 wird geerdet. Dementsprechend wird das Potential der Ausgangsanschlußeinheit OUT gleich "L"(0V).
Wenn somit das Freigabesignal von "H"(3V) in den Freigabeanschluß EN eingegeben wird und das Eingangssignal von "L"(0V) dem Eingangsanschluß IN zugeführt wird, dann liefert die Ausgangsanschlußeinheit OUT "L"(0V). In Fig. 3 ist durch einen gestrichelt gezeichneten Kreis jeder der MOS-Transistoren umrahmt, die eingeschaltet sind, wenn "L"(0V) von der Ausgangsanschlußeinheit OUT abgegeben wird.
Weiterhin liegt eine Spannung von 5V nicht an der Gateoxidschicht eines jeden der MOS-Transistoren, die die Ausgangsschaltung bilden, so daß verhindert wird, daß die Gateoxidschicht durchbricht oder zerstört wird.
Genauer gesagt, wenn die Ausgangsanschlußeinheit OUT "L"(V) abgibt, dann wird das Gatepotential des N-MOS-Transistors 24 gleich 0V, und das Potential am Knoten B wird 5V. Wegen der Anwesenheit des N-MOS-Transistors 28, an dessen Gate das erste Potential VDD1 oder 3V anliegt, wird die dem Drain des N-MOS-Transistors 24 zugeführte Spannung (VD24) jedoch nicht 5V, sonder wird wie folgt:
VD24 = 3 - VTN'
wobei VTN' die Schwellenspannung eines N-MOS-Transistors ist, dessen Substratvorspannungseffekt berücksichtigt ist.
Dementsprechend wird die Spannung über Gate und Drain des N-MOS-Transistors 24 gleich (3 - VTN')V, was nicht 5V wird, aber nicht größer als 3V ist.
Weiterhin wird das Potential am Koten A gleich 5V, und das Potential am Knoten B wird (3 + VTP' ). Dementsprechend werden die Absolutwerte der Spannung über Gate und Drain (VDG22) des P-MOS-Transistors 22 und die Spannung über Gate und Source (VGS21) des P- MOS-Transistors 21 nicht 5V, sind aber nicht größer als 3V, wie nachfolgend gezeigt:
VDG22 = VGS 21 = (3 + VTP' ) - 5 = 2 - VTP'
Weiterhin wird das Gatepotential des P-MOS-Transistors 31 gleich 5V, und das Potential der Ausgangsanschlußeinheit OUT wird 0V. Wegen der Anwesenheit des P-MOS-Transistors 32, an dessen Gate das erste Potential VDD1 angelegt worden ist, wird die Drainspannung VD31 des P-MOS-Transistors 31 doch wie folgt:
VD31 = 3 + VTP'
Dementsprechend werden der Absolutwert der Spannung über Gate und Source (VGS31) des P-MOS-Transistors 31 nicht 5V, ist aber nicht größer als 3V, wie unten gezeigt:
VDG31 = (3 + VTP' ) - 5 = 2 - VTP'
In der nachfolgenden Beschreibung wird der Betrieb diskutiert, wenn die Ausgangsanschlußeinheit OUT auf einen hohen Impedanzzustand zu bringen ist. Zunächst wird ein Freigabesignal von "L"(0V) in den Freigabeanschluß EN eingegeben.
Dann wird das Ausgangssignal der NAND-Schaltung 11 oder das erste Steuersignal S, gleich "H"(3V), und das Ausgangssignal der NOR-Schaltung 12 oder das zweite Steuersignal 52 wird "L"(0V). In diesem Falle führt die Spannungswandlerschaltung 20 einen Betrieb ähnlich jenem zu dem Zeitpunkt durch, zu welchem "H" von der Ausgangsanschlußeinheit OUT abzugeben ist. Dementsprechend wird das Potential am Knoten A gleich (3 + VTP' ), und das Potential am Knoten B oder das Hochziehsteuersignal Su wird 5V. Dementsprechend wird der P-MOS-Transistor 31 der Hochziehschaltung 30 ausgeschaltet, weil das Gatepotential 5V wird, und der N- MOS-Transistor 41 der Herabziehschaltung 40 wird ebenfalls ausgeschaltet, da das Gatepotential 0V wird. Die Ausgangsanschlußeinheit OUT wird somit in einen Zustand hoher Impedanz gebracht.
Obgleich 5V oder 0V von außen der Ausgangsanschlußeinheit OUT zugeführt werden, liegt an der Gateoxidschicht irgendeines der MOS-Transistoren, die die Ausgangsschaltung bilden, eine Spannung von 5V nicht an, so daß verhindert wird, daß die Gateoxidschicht durchbricht oder zerstört wird, vergleichbar dem Fall, in welchem "H" oder "L" von der Ausgangsanschlußeinheit OUT abgegeben wird.
Wie vorangehend diskutiert, kann die Ausgangsschaltung von Fig. 1 ein Signal abgeben, dessen Amplitude gleich 5V ist, ohne daß eine Spannung von 5V an der Gateoxidschicht eines jeden der MOS-Transistoren anliegt. Genauer gesagt, die Ausgangsschaltung von Fig. 1 kann, selbst wenn die Versorgungsspannung einer äußeren LSt nicht kleiner als die Haltespannung der Gateoxidschicht eines jeden der MOS-Transistoren ist, die die Ausgangsschaltung bilden, ein Signal abgeben, dessen Amplitude gleich der Versorgungsspannung der äußeren LSI ist, ohne daß eine Spannung, die nicht kleiner als die Haltespannung der Gateoxidschicht eines jeden MOS-Transistors ist, anliegt.
Fig. 4 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung zeigt, die sich von der Ausgangsschaltung nach Fig. 1 dadurch unterscheidet, daß anstelle des ersten Potentials VDD1 ein drittes Potential VDD3 an den Gates der P-MOS-Transistoren 25, 26 anliegt, die eine Spannungswandlerschaltung 20 bilden, und am Gate eines P-MOS-Transistors 32 anliegt, der eine Hochziehschaltung 30 bildet.
In Fig. 4 werden gleiche Teile durch gleiche Bezugszeichen, wie in Fig. 1, verwendet, und die detaillierte Beschreibung derselben wird hier weggelassen.
Die Ausgangsschaltung in Fig. 4 wird in einer Weise betrieben, die ähnlich jener ist, in der die Ausgangsschaltung nach Fig. 1 betrieben wird. Auch werden die MOS-Transistoren in einer Weise ein- oder ausgeschaltet, die ähnlich jener in der Ausgangsschaltung von Fig. 1 ist, wenn "H"(5V) oder "L"(0V) von der Ausgangsanschlußeinheit OUT abzugeben ist oder wenn die Ausgangsanschlußeinheit OUT in einen Zustand hoher Impedanz zu bringen ist. Da jedoch die Ausgangsschaltung in Fig. 4 dazu eingerichtet ist, das dritte Potential VDD3 an die Gates der P- MOS-Transistoren 25, 26, 32 anzulegen, können die Gatepotentiale dieser P-MOS-Transistoren wahlweise vorgegeben werden.
Es sei nun angenommen, daß das erste Potential VDD1 gleich 3V ist und daß das zweite Potential VDD2 gleich 5V ist. Wie bei der Ausgangsschaltung nach Fig. 1 wird die Spannung über Gate und Source VGS eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das erste Potential VDD1 an den Gates der P-MOS-Transistoren 25, 26, 32 anliegt, wie folgt:
VGS = VDD1 - VDD2 = 3 - 5 = -2
Der Drainstrom Idsß eines P-MOS-Transistors bei gesättigter Spannung wird durch die folgende Gleichung ausgedrückt
Idsp = (βp/2) · (VGS - VTP)²
wobei βp der Verstärkungskoeffizient des Transistors und VTP die Schwellenspannung ist, wenn die Substratvorspannung gleich 0V ist.
Spezieller gesagt, wenn die Spannung über Gate und Source VGS innerhalb des zulässigen Bereichs im LSI-Herstellungsprozess gesteigert wird, dann kann der Drainstrom eines P-MOS- Transistors gesteigert werden.
Es sei nun angenommen, daß der Maximalwert der Spannung über Gate und Source, die beim LSI-Herstellungsprozess zulässig ist, beispielsweise gleich 3,6V ist. Wenn 1,4V als das dritte Potential VDD3 in der Ausgangsschaltung nach Fig. 4 anliegt, dann wird die Spannung über Gate und Source VGS' eines jeden der P-MOS-Transistsoren 25, 26, 32 gleich der maximal zulässige Wert, der im Bereich im LSI-Herstellungsprozess zulässig ist, wie folgt:
VGS' = VIN - VDD2 = 1,4 - 5 = -3,6
Wenn man nun annimmt, daß VPT gleich -0,6V ist, dann wird das Verhältnis des Drainstroms eines P-MOS-Transistors in der Ausgangsschaltung in Fig. 4 zum Drainstrom eines P-MOS- Transistors in der Ausgangsschaltung von Fig. 1 wie folgt:
(-3,6 - (-0,6))² : (-2 - (-0,6))² = 9 : 1,96 = 4,59
Dementsprechend kann der Drainstrom eines P-MOS-Transistors in der Ausgangsschaltung in Fig. 4 um das 4,59-fache gegenüber dem Drainstrom in der Ausgangsschaltung von Fig. 1 gesteigert werden. Dieses hat eine Steigerung der Betriebsgeschwindigkeit der Ausgangsschaltung proportional zu einer Steigerung des Drainstroms zur Folge.
Das dritte Potential VDD3 kann von außerhalb der LSI zugeführt werden, die die Ausgangsschaltung enthält oder es kann innerhalb der LSI eine Spannungsgeneratorschaltung zum Erzeugen des dritten Potentials VDD3 angeordnet sein.

Erste Ausführungsform der Erfindung

Fig. 5 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Die Ausgangsschaltung in Fig. 5 unterscheidet sich von der Ausgangsschaltung in Fig. 4 in folgendem Punkt.
Das dritte Potential VDD3, das den Gates der P-MOS-Transistoren 25, 26 der Spannungswandlerschaltung 20 und dem Gate des P-MOS-Transistors 32 der Hochziehschaltung 30 zuzuführen ist, wird entsprechend einem Potentialdifferenzdetektorsignal OUT1 eingestellt, das von einer Potentialdifferenzdetektorschaltung 50 zur Erfassung der Differenz zwischen dem ersten Potential VDD1 und dem zweiten Potential VDD2 in Bezug auf ein vorbestimmtes Potential VIN oder ein Erdpotential durch eine Schalterschaltung 58 geliefert wird.
In Fig. 5 sind gleiche Teile wie jene von Fig. 4 mit übereinstimmenden Bezugszeichen versehen, und die detaillierte Beschreibung derselben wird daher hier fortgelassen.
Die Ausgangsschaltung in Fig. 5 wird in einer Weise betrieben, die vergleichbar der ist, in der die Ausgangsschaltungen nach den Fig. 1 und 4 betrieben werden. Auch werden die MOS- Transistoren ein- oder ausgeschaltet ähnlich jenen in den Ausgangsschaltungen der Fig. 1 und 4, wenn "H"(5V) oder "L"(0V) von der Ausgangsanschlußeinheit OUT abzugeben ist oder wenn die Ausgangsanschlußeinheit OUT in einen Zustand hoher Impedanz zu bringen ist.
Entsprechend dem Potentialdifferenzdetektorsignal OUT 1, das von der Potentialdifferenzdetektorschaltung 50 abgegeben wird, führt die Schalterschaltung 58(i) das vorbestimmte Potential VIN dem Gate eines jeden der P-MOS-Transistoren 25, 26, 32 zu, wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist, und (ii) bewirkt, daß die Gates der P-MOS- Transistoren 25, 26, 32 geerdet werden, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist.
Die nachfolgende Beschreibung diskutiert das Ziel der Anordnung nach Fig. 5.
Es sei nun angenommen, daß das erste Potential VDD1 gleich 3V ist. Wenn die Ausgangsschaltung gemäß der vorliegenden Erfindung stets mit einer weiteren LSI verbunden ist, die mit einer Stromquelle von 5V betrieben wird (d. h. das zweite Potential VDD2 ist immer 5V), dann erwächst kein spezielles Problem aus den Anordnungen in den Fig. 1 und 4. Es gibt jedoch Gelegenheiten, bei denen der Benutzer die Ausgangsschaltung nach der vorliegenden Erfindung angeschlossen an eine andere LSI verwendet, die mit einer Spannungsquelle von 3V betriebsfähig ist. In einem solchen Falle, bei denen das erste Potential VDD1 als auch das zweite Potential VDD2 jeweils gleich 3V sind und eine Ausgangsschaltung mit der Anordnung nach Fig. 1 oder 4 verwendet wird, dann ist der Drainstrom, der durch jeden der MOS-Transistoren fließt, merklich herabgesetzt, so daß die Betriebsgeschwindigkeit vermindert ist.
Wenn beispielsweise das erste Potential VDD1 gleich 3V und das dritte Potential VDD3 gleich 1,4V in der Ausgangsschaltung von Fig. 4 ist, dann ist die Spannung über Gate und Source VGS eines jeden der P-MOS-Transistoren 25, 26, 32 gleich -3,6V, wenn das zweite Potential VDD2 gleich 5V ist, wie in Verbindung mit der zweiten Ausführungsform erläutert. Wenn jedoch das zweite Potential VDD2 gleich 3V ist, dann wird die Spannung über Gate und Source VGS eines jeden der P-MOS-Transistoren 25, 26, 32 wie folgt
VGS = VDD3 - VDD2 = 1,4 - 3 = -1,6
Das Verhältnis des Drainstroms eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das zweite Potential VDD2 gleich 5V ist, zum Drainstrom eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das zweite Potential VDD2 gleich 3V ist, wird wie folgt:
(-1,6 - (-0,6))² : (-3,6 - (-0,6))² = 1 : 9 = 0,11
Wenn das zweite Potential VDD2 gleich 3V wird, dann wird dementsprechend der Drainstrom auf das 0,11-fache des Drainstroms vermindert, den man erhält, wenn das zweite Potential VDD2 gleich 5V ist.
Andererseits bewirkt bei der Ausgangsschaltung der ersten Ausführungsform der Fig. 5, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist, die Schalterschaltung 58, daß die Gates der P-MOS-Transistoren 25, 26, 32 geerdet werden. Obgleich das zweite Potential VDD2 gleich beispielsweise 3V ist, was gleich dem ersten Potential VDD1 ist, wird dementsprechend die Spannung über Gate und Source VGS eines jeden der P-MOS-Transistoren 25, 26, 32 wie folgt:
VGS = VDD3 - VDD2 = 0 - 3 = -3
Das Verhältnis des Drainstroms eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das zweite Potential VDD2 gleich 5V ist, zum Drainstrom eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das zweite Potential VDD2 gleich 3V ist, wird wie folgt:
((-3,0 - (-0,6))² : (-3,6 - (-0,6))² = 5,76 : 9 = 0,64
Obgleich der Drainstrom in der Ausgangsschaltung nach Fig. 4 auf das 0,11-fache des Drainstroms vermindert ist, den man erhält, wenn das zweite Potential VDD2 gleich 5V ist, wird somit der Drainstrom in der Ausgangsschaltung nach der ersten Ausführungsform der Erfindung, die in Fig. 5 gezeigt ist, nur um das 0,64-fache vermindert. Dieses schränkt die Herabsetzung der Betriebsgeschwindigkeit aufgrund einer Änderung im zweiten Potential VDD2 beachtlich ein.
Fig. 6 ist ein Schaltbild, das im Detail die Anordnung der Potentialdifferenzdetektorschaltung 50 zeigt.
In Fig. 6 entsprechen die P-MOS-Transistoren 51, 52 den siebenten und achten P-MOS-Transistoren nach Anspruch 3. Auch entsprechen die N-MOS-Transistoren 53, 54, 55, 56 den siebenten, achten, neunten und zehnten N-MOS-Transistoren nach Anspruch 3. Es ist weiterhin ein hoher Widerstand 57 gezeigt.
Beim P-MOS-Transistor 51 liegt das erste Potential VDD1 am Gate an, das zweite Potential VDD2 liegt an der Source und am Substrat, und das Drain ist mit dem Drain des N-MOS-Transistors 53 verbunden. Bei P-MOS-Transistor 52 ist das Gate mit Source des N-MOS-Transistors 56 verbunden, das zweite Potential VDD2 liegt am Substrat, das erste Potential VDD1 liegt an der Source, die mit dem Drain des N-MOS-Transistors 56 verbunden ist, und das Drain ist mit dem Drain des N-MOS-Transistors 55 und dem Gate des N-MOS-Transistors 54 verbunden. Das Potentialdifferenzdetektorsignal OUT1 wird vom Anschlußpunkt des Drains des P-MOS- Transistors 52 angegeben.
Beim N-MOS-Transistor 53 liegt das erste Potential VDD1 am Gate, das Drain ist mit dem Drain des P-MOS-Transistors 51 verbunden, die Source ist dem Drain des N-MOS-Transistors 54 und mit dem Gate des N-MOS-Transistors 55 verbunden und das Substrat ist geerdet. Beim N- MOS-Transistor 54 ist das Gate mit dem Drain des P-MOS-Transistors 52 und mit dem Drain des N-MOS-Transistors 55 verbunden, das Drain ist mit der Source des N-MOS-Transistors 53 und mit dem Gate des N-MOS-Transistors 55 verbunden, und das Substrat und die Source sind geerdet. Beim N-MOS-Transistor 55 ist das Gate mit der Source des N-MOS-Transistors 53 und mit dem Drain des N-MOS-Transistors 54 verbunden, das Drain ist mit dem Drain des P-MOS- Transistors 52 und dem Gate des N-MOS-Transistors 54 verbunden, und das Substrat und die Source sind geerdet.
Beim N-MOS-Transistor 56 liegt das zweite Potential VDD2 am Gate, das erste Potential VDD1 liegt am Drain, die Source ist mit dem Gate des P-MOS-Transistors 52 verbunden, und das Substrat ist geerdet. Der hohe Widerstand 57 ist am einen Ende mit der Source des N-MOS- Transistors 56 und dem Gate des P-MOS-Transistsors 52 verbunden, und sein anderes Ende ist geerdet.
Unter Bezugnahme auf die Fig. 7 und 8 wird nun der Betrieb der Potentialdifferenzdetektorschaltung 50 nach Fig. 6 erläutert.
Zunächst wird der Betrieb beschrieben, wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist, beispielsweise wenn das zweite Potential VDD2 gleich 5V ist und das erste Potential VDD1 gleich 3V ist.
Der P-MOS-Transistor 51 wird eingeschaltet, weil das Gatepotential gleich dem ersten Potential VDD1 oder 3V und das Potential von Source und Substrat gleich dem zweiten Potential VDD2 oder 5V ist. Andererseits wird der N-MOS-Transistor 56 eingeschaltet, weil das Substratpotential gleich 0V ist, das Drainpotential gleich dem ersten Potential VDD1 oder 3V ist und das Gatepotential gleich dem zweiten Potential VDD2 oder 5V ist. Beim N-MOS-Transistor 56 wird das Sourcepotential 3V. Der P-MOS-Transistor 52 wird ausgeschaltet, weil das Sourcepotential gleich dem ersten Potential VDD1 oder 3V ist, das Substratpotential gleich dem zweiten Potential VDD2 oder 5V ist und das Gatepotential gleich dem Sourcepotential des N-MOS-Transistors 56 oder 3V ist. Der N-MOS-Transistor 53 wird eingeschaltet, weil das Gatepotential gleich dem ersten Potential VDD1 oder 3V ist.
Da der P-MOS-Transistor 51 und der N-MOS-Transistor 53 eingeschaltet sind, wird das Gatepotential des N-MOS-Transistors 55 gesteigert und er wird dann eingeschaltet. Wenn der N- MOS-Transistor 55 eingeschaltet ist, wird das Gatepotential des N-MOS-Transistors 54 gleich dem Erdpotential, was zur Folge hat, daß der N-MOS-Transistor 54 ausgeschaltet wird.
Wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist, wie in Fig. 7 gezeigt, werden somit (i) der P-MOS-Transistor 51 und die N-MOS-Transistoren 53, 55, 56 eingeschaltet (ii) der P-MOS-Transistor 52 und der N-MOS-Transistor 54 ausgeschaltet und (iii) das Potentialdifferenzdetektorsignal OUT1 wird das Massepotential oder 0V. In Fig. 7 ist mit einem gestrichelten Kreis jeder MOS-Transistor umrahmt, der eingeschaltet ist, wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist.
Es wird nun der Betrieb erläutert, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist, beispielsweise wenn die beiden Potential VDD1 und VDD2 jeweils gleich 3V sind.
Der P-MOS-Transistor 51 ist ausgeschaltet, da alle Potentiale von Gate, Source und Substrat gleich 3V sind. Andererseits zeigt der N-MOS-Transistor 56 einen Sourcefolgerbetrieb, da das Substrat gleich 0V hat und die Gate- und Drainpotentiale jeweils gleich 3V sind. Das Sourcepotential VS wird wie folgt:
VS = VDD2 - VTN' = 3 - 0,9 = 2,1
wobei VTN' die Schwellenspannung ist, wobei der Substratvorspannungseffekt in Betracht gezogen ist und mit 0,9V angenommen wird.
Dementsprechend wird der P-MOS-Transistor 52 eingeschaltet, weil das Gatepotential 2,1V wird und die Potentiale von Source und Substrat jeweils gleich 3V sind. Wenn der P-MOS-Transistor 52 eingeschaltet ist, dann nimmt das Gatepotential des N-MOS-Transistors 54 zu, und dieser wird dann eingeschaltet. Wenn der N-MOS-Transistor 54 eingeschaltet ist, dann wird das Gatepotential des N-MOS-Transistors 55 gleich dem Erdpotential, und der N-MOS-Transistor 55 wird ausgeschaltet.
Wenn also das zweite Potential VDD2 gleich dem ersten Potential VDD1 ist, wie in Fig. 8 gezeigt, dann werden der P-MOS-Transistor 52 und die N-MOS-Transistoren 53, 54 eingeschaltet und der P-MOS-Transistor 51 und der N-MOS-Transistor 55 werden ausgeschaltet. Das Potentialdifferenzdetektorsignal OUT1 wird daher 3V. In Fig. 8 ist mit einem gestrichelten Kreis jeder MOS-Transistor umrahmt, der eingeschaltet ist, wenn das zweite Potential VDD2 gleich dem ersten Potential VDD1 ist. Der N-MOS-Transistor 56 ist schwach eingeschaltet.
Weiterhin ist die Potentialdifferenzdetektorschaltung 50 in Fig. 6 so eingerichtet, daß, obwohl das zweite Potential VDD2 höher als das erste Potential VDD1 ist, eine Spannung, die äquivalent der oder größer als die Differenz zwischen dem ersten Potential VDD1 und dem Massepotential ist, nicht an der Gateoxidschicht eines jeden MOS-Transistors anliegt.
Wenn beispielsweise das erste Potential VDD1 gleich 3V ist und das zweite Potential VDD2 gleich 5V ist, dann wird der N-MOS-Transistor 56 eingeschaltet, obgleich (i) das Substratpotential gleich 0V ist, (ii) die Source- und Drainpotentiale gleich 3V sind und (iii) das Gatepotential gleich 5V ist. Weiterhin wird eine Inversionsschicht (in diesem Beispiel 3V) am Substrat erzeugt. Somit ist die an der Gateoxidschicht anliegende Spannung gleich 2V. Bei P-MOS-Transistor 51 wird das Potential von Substrat, Source und Drain jeweils 5V, jedoch ist das Gatepotential gleich 3V. Daher ist die Spannung, die an der Gateoxidschicht anliegt, gleich 2V. Bei N-MOS- Transistor 53 ist das Drainpotential gleich 5V und das Substratpotential gleich 0V, jedoch ist das Gatepotential gleich 3V. Daher wird der N-MOS-Transistor 53 eingeschaltet. Weiterhin wird eine Inversionsschicht an seinem Substrat erzeugt. Die an der Gateoxidschicht anliegende Spannung ist daher nicht größer als 2V.
Bei der Potentialdifferenzdetektorschaltung 50 wird "L" als das Potentialdifferenzdetektorsignal OUTI abgegeben, wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist, und "H" wird als das Potentialdifferenzdetektorsignal OUT1 abgegeben, wenn das zweite Potential VDD2 gleich dem ersten Potential VDD1 ist. Außerdem wird der Gateoxidschicht eines jeden Transistors keine Spannung zugeführt, die äquivalent oder größer als die Differenz zwischen dem ersten Potential VDD1 und dem Massepotential ist.
Entsprechend dem Potentialdifferenzdetektorsignal OUT1 der Potentialdifferenzdetektorschaltung 50 legt die Schalterschaltung 58 als das dritte Potential VDD3 das vorbestimmte Potential VIN an das Gate eines jeden der P-MOS-Transistoren 25, 26, 32, wenn das zweite Potential VDD2 höher als das erste Potential VDD1 ist, und bewirkt, daß das Gate eines jeden der P- MOS-Transistoren 25, 26, 32 geerdet wird, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist. Die oben beschriebene Anordnung ermöglicht es, die Ausgangsschaltung mit hoher Geschwindigkeit zu betreiben, obgleich das zweite Potential VDD2 herabgesetzt ist. Man kann somit eine Ausgangsschaltung schaffen, die stets mit hoher Geschwindigkeit betrieben werden kann, ohne Rücksicht auf die Art einer äußeren LSI, die mit 3V oder 5V betriebsfähig ist, und die einen breiten Betriebsspannungsbereich hat.

Zweite Ausführungsform

Fig. 9 ist ein Schaltbild, das die Anordnung einer Ausgangsschaltung gemäß einer zweiten Ausführungsform der Erfindung zeigt. Ln der Ausgangsschaltung von Fig. 9 sind N-MOS-Transistoren 61, 62 in Serie zwischen einen Knoten A und einen Knoten C geschaltet, wobei das Drain eines N-MOS-Transistors 23 mit der Source eines N-MOS-Transistors 27 verbunden ist und N-MOS-Transistoren 63, 64 in Serie zwischen einen Knoten B und einen Knoten D geschaltet sind, wobei das Drain eines N-MOS-Transistors 24 mit der Source eines N-MOS-Transistors 28 verbunden ist. Ein erstes Potential VDD1 liegt an den Gates der N-MOS-Transistoren 61, 63, und eine Potentialdifferenzdetektorschaltung 50 zur Erfassung der Differenz zwischen den ersten und zweiten Potentialen VDD1, VDD2 liefert ein Potentialdifferenzdetektorsignal OUT1 an die Gates der N-MOS-Transistoren 62,64.
Mit Ausnahme des vorangehend Beschriebenen ist die Ausgangsschaltung in Fig. 9 vergleichbar der Anordnung der Ausgangsschaltung nach Fig. 4. In Fig. 9 sind gleiche Teile mit gleichen Bezugszeichen wie in Fig. 4 versehen, und die detaillierte Beschreibung derselben wird daher fortgelassen. Die N-MOS-Transistoren 61, 62, 63, 64 bilden eine Spannungswandlerbeschleunigungsschaltung und entsprechen jeweils den elften, zwölften, dreizehnten und vierzehnten N- MOS-Transistoren nach Anspruch 6.
Es ist ein Ziel der Ausgangsschaltung gemäß der zweiten Ausführungsform, die Eigenschaften zu verbessern, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist. Insbesondere ist diese Ausgangsschaltung dazu eingerichtet, die Verzögerungszeit abzukürzen, wenn "H" von der Ausgangsanschlußeinheit OUT abzugeben ist.
Die Potentialdifferenzdetektorschaltung 50 liefert als das Potentialdifferenzdetektorsignal OUT1 die Größe "L"(0V), wenn das zweite Potential VDD2 höher als erste Potential VDD1 ist, und "H"(VDD1), wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist.
Wenn also das zweite Potential VDD2 höher als das erste Potential VDD1 ist, werden die N- MOS-Transistoren 62, 64 ausgeschaltet. Es wird somit kein Bypass zwischen den Knoten A und C und zwischen den Knoten B und D gebildet. Andererseits, wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist, werden die N-MOS-Transistoren 62, 64 eingeschaltet. Somit wird ein Bypass, gebildet aus den N-MOS-Transistoren 61, 62 zwischen den Knoten A und C gebildet, und ein Bypass aus den N-MOS-Transistoren 63 und 64 wird zwischen den Knoten B und D gebildet.
Wenn "H" von der Ausgangsanschlußeinheit GUT abzugeben ist, dann fällt das Potential am Knoten B (Hochziehsteuersignal Su). Zu diesem Zeitpunkt wird jedoch das Potential am Knoten B durch den Bypass herabgezogen, der aus den N-MOS-Transistoren 63, 64 besteht. Daher fällt dieses Potential schneller als in der Ausgangsschaltung in Fig. 4, wo kein Bypass vorhanden ist und ein solches Potential nur durch den P-MOS-Transistor 26 herabgezogen wird. Weiterhin wechselt das Potential am Knoten B, das im "L"-Zustand ist, von (VDD3 + VTP' )V auf 0V. Beim P-MOS-Transistor 31 der Hochziehschaltung 30 wird das Gatepotential 0V. Dementsprechend wird die Spannung über Gate und Source gesteigert, um den Drainstrom zu steigern. Weil das Potential am Knoten B schneller fällt als der Drainstrom im P-MOS-Transistor 31 zunimmt, wird somit die Verzögerungszeit abgekürzt, die erzeugt wird, wenn "H" von der Ausgangsanschlußeinheit OUT abzugeben ist.
Fig. 10 ist ein Schaltbild, das die Anordnung einer Modifikation der Ausgangsschaltung gemäß der zweiten Ausführungsform zeigt. Die Ausgangschaltung in Fig. 10 unterscheidet sich von der Ausgangsschaltung in Fig. 9 dadurch, daß die N-MOS-Transistoren 61, 62 in Serie zwischen den Knoten A und die Ausgangsleitung der Inverterschaltung 29 geschaltet sind und daß die N- MOS-Transistoren 63, 64 in Serie zwischen den Knoten B und die Eingangsleitung der Inverterschaltung 29 geschaltet sind.
Wenn das zweite Potential VDD2 nicht größer als das erste Potential VDD1 ist, werden die N- MOS-Transistoren 62, 64 eingeschaltet. Dementsprechend wird ein Bypass aus den N-MOS- Transistoren 61 und 62 zwischen dem Knoten A und der Ausgangsleitung der Inverterschaltung 29 gebildet, und ein Bypass aus den N-MOS-Transistoren 63, 64 wird zwischen den Knoten B und der Eingangsleitung der Inverterschaltung 29 gebildet.
Wenn von der Ausgangsanschlußeinheit OUT die Größe "H" abzugeben ist, wird das Potential am Knoten A gleich "H" und das Potential am Knoten B (Hochziehsteuersignal Su) wird "L". Das erste Steuersignal S&sub1;, das von der Signalgeneratorschaltung 10 zugeführt wird, befindet sich jedoch im "L"-Zustand. Das Ausgangssignal der Inverterschaltung 29 wird daher "H", und das Potential am Knoten A wird durch den Bypass hochgezogen. Dies kürzt die Verzögerungszeit ab, bevor das Potential am Knoten A gleich "H" wird. Somit arbeitet die Ausgangsschaltung mit einer höheren Geschwindigkeit als die Ausgangsschaltung von Fig. 9.
Fig. 11 ist ein Schaltbild das eine weitere Modifikation der Ausgangsschaltung gemäß der zweiten Ausführungsform zeigt, die ein Kompromiß zwischen der Anordnung in Fig. 9 und der Anordnung in Fig. 10 ist. In Fig. 11 sind die N-MOS-Transistoren 61, 62 in Serie zwischen den Knoten A und die Ausgangsleitung der Inverterschaltung 29 geschaltet, wie in Fig. 10, und die N-MOS-Transistoren 63, 64 sind in Serie zwischen die Knoten B und D geschaltet.

Claims

1. Ausgangsschaltung zur Entgegennahme eines Ausgangssignals von einer Schaltung, die ein erstes Potential (VDD1) als ihr Versorgungspotential hat, und zur Zuführung entsprechend dem so entgegengenommenen Ausgangssignal eines Signals von der Ausgangseinheit (OUT) derselben zu einer weiteren Schaltung, die ein zweites Potential (VDD2) als ihr Versorgungspotential hat, wobei die Ausgangsschaltung aufweist:

eine Spannungswandlerschaltung (20) zur Entgegennahme eines ersten Steuersignals (S1) und zum Umwandeln der Amplitude dieses ersten Steuersignals (S1) zwecks Erzeugung und Abgabe eines Hochziehsteuersignals (Su);

eine Hochziehschaltung (30), die dazu eingerichtet ist, das Hochziehsteuersignal (Su), das von der Spannungswandlerschaltung (20) abgegeben wird, entgegenzunehmen und je nach dem Befehl des Hochziehsteuersignals (Su) das Potential der Ausgangseinheit (OUT) auf das zweite Potential (VDD2) hochzuziehen oder nicht, und

eine Herabziehschaltung (40), die dazu eingerichtet ist, als ein Herabziehsteuersignal (Sd) ein zweites Steuersignal (S&sub2; entgegenzunehmen und je nach dem Befehl des Herabziehsteuersignals (Sd) das Potential der Ausgangseinheit (OUT) herabzuziehen oder nicht,

wobei die Hochziehschaltung (30) enthält:

einen ersten P-MOS-Transistor (31), an dessen Source das zweite Potential (VDD2) anliegt und in dessen Gate das Hochziehsteuersignal (Su) eingegeben wird; und

einen zweiten P-MOS-Transistor (32), dessen Source mit dem Drain des ersten P-MOS-Transistors verbunden ist, dessen Drain mit der Ausgangseinheit (OUT) verbunden ist und an dessen Gate ein drittes Potential (VDD3) anliegt,

wobei die Herabziehschaltung (40) enthält:

einen ersten N-MOS-Transistor (41), dessen Source geerdet ist und in dessen Gate das Herabziehsteuersignal (Sd) eingegeben wird; und

einen zweiten N-MOS-Transistor (42), dessen Source mit dem Drain des ersten N-MOS-Transistors (41) verbunden ist, dessen Drain mit der Ausgangseinheit (OUT) verbunden ist und an dessen Gate das erste Potential (VDD1) anliegt,

wobei die Spannungswandlerschaltung (20) so eingerichtet ist, daß wenn die Hochziehschaltung (30) angewiesen wird, das Potential der Ausgangseinheit (OUT) auf das zweite Potential (VDD2) hochzuziehen, das Potential des Hochziehsteuersignals (Su) auf ein Potential gebracht wird, das nicht größer als ein Potential ist, das man durch Subtrahieren der Schwellenspannung des ersten P-MOS-Transistors (31) von dem zweiten Potential (VDD2) erhält, und nicht kleiner als das Potential ist, das man durch Subtrahieren einer der Haltespannung der Gateoxidschicht des ersten P-MOS-Transistors (31) äquivalenten Spannung von dem zweiten Potential (VDD2) erhält, und daß wenn die Hochziehschaltung (31) nicht angewiesen wird, das Potential der Ausgangseinheit (OUT) auf das zweite Potential (VDD2) hochzuziehen, das Potential des Hochziehstereusignals (Su) auf das zweite Potential (VDD2) gebracht wird, dadurch gekennzeichnet, daß

die ersten und zweiten Steuersignale (S1, S2) jeweils eine Amplitude haben, die gleich der Differenz zwischen dem ersten Potential (VDD1) und dem Erdpotential ist und durch eine Signalgeneratorschaltung (10) auf der Grundlage des Ausgangssignals erzeugt werden, das von der einen Schaltung eingegeben wird, und daß sie weiterhin aufweist:

eine Potentialdifferenzdetektorschaltung (50) zum Erfassen der Differenz zwischen dem ersten Potential (VDD1) und dem zweiten Potential (VDD2) und zum Abgeben eines Potentialdifferenzdetektorsignals (OUT1), das anzeigt, ob das zweite Potential (VDD2) größer als das erste Potential (VDD1) ist, oder nicht; und

eine Schalterschaltung (58), der sowohl ein vorbestimmtes Potential (VIN) als auch das Erdpotential zugeführt sind und der das Potentialdifferenzdetektorsignal (OUT1) von der Potentialdifferenzdetektorschaltung (50) eingegeben wird,

wobei diese Schalterschaltung (58) dazu eingerichtet ist, (i) selektiv das vorbestimmte Potential (VIN) abzugeben, wenn das Potentialdifferenzdetektorsignal (OUT1) angibt, daß das zweite Potential (VDD2) größer als das erste Potential (VDD1) ist, und (ii) selektiv das Erdpotential abzugeben, wenn das Potentialdifferenzdetektorsignal (OUT1) angibt, daß das zweite Potential (VDD2) nicht größer als das erste Potential (VDD1) ist,

und wobei das Ausgangspotential der Schalterschaltung (58) gleich dem dritten Potential (VDD3) ist.

2. Ausgangsschaltung nach Anspruch 1, bei der das vorbestimmte Potential (VIN) nicht größer als das erste Potential (VDD1) und nicht kleiner als ein Potential ist, das man durch Subtraktion einer der Haltespannung der Gateoxidschicht des ersten P-MOS-Transistors (31) äquivalenten Spannung von dem zweiten Potential (VDD2) erhält.

3. Ausgangsschaltung nach Anspruch 1, bei der die Potentialdifferenzdetektorschaltung (50) enthält:

einen siebenten P-MOS-Transistor (51), dessen Source das zweite Potential (VDD2) zugeführt ist und an dessen Gate das erste Potential (VDD1) anliegt;

einen achten P-MOS-Transistor (52), dessen Source das erste Potential (VDD1) zugeführt wird;

einen siebenten N-MOS-Transistor (53), dessen Drain mit dem Drain des siebenten P-MOS- Transistors (51) verbunden ist;

einen achten N-MOS-Transistor (54), dessen Drain mit der Source des siebenten N-MOS-Transistors (53) verbunden ist und dessen Source geerdet ist;

einen neunten N-MOS-Transistor (55), dessen Drain mit dem Drain des achten P-MOS-Transiostors (52) verbunden ist und dessen Source geerdet ist; und

einen zehnten N-MOS-Transistor (56), an dessen Drain das erste Potential (VDD1) anliegt, an dessen Gate das zweite Potential (VDD2) anliegt und dessen Source mit dem Gate des achten P-MOS-Transistors (52) verbunden ist,

wobei das Gate des achten N-MOS-Transistors (54) mit dem Drain des neunten N-MOS-Transistors (55) verbunden ist,

das Gate des neunten N-MOS-Transistors (55) mit dem Drain des achten N-MOS-Transistors (54) verbunden ist,

das Potentialdifferenzdetektorsignal (OUT1) von dem Knoten abgegeben wird, wo das Drain des achten P-MOS-Transiostors (52) mit dem Drain des neunten N-MOS-Transistors (55) verbunden ist.

4. Ausgangsschaltung nach Anspruch 3, bei der:

das Substratpotential jedes der siebenten und achten P-MOS-Transistoren (51, 52) gleich dem zweiten Potential (VDD2) ist, und

das Substratpot jedes der siebenten, achten, neunten und zehnten N-MOS-Transistoren (53- 56) gleich dem Erdpotential ist.

5. Ausgangsschaltung nach Anspruch 1, weiterhin enthaltend:

eine Spannungswandler-Beschleunigungsschaltung (61-64), in die das von der Potentialdifferenzdetektorschaltung (50) gelieferte Potentialdifferenzdetektorsignal (OUT1) eingegeben wird und die dazu eingerichtet ist, (i) die Arbeitsgeschwindigkeit der Spannungswandlerschaltung (20) zu beschleunigen, wenn das Potentialdifferenzdetektorsignal (OUT1) angibt, daß das zweite Potential (VDD2) größer als das erste Potential (VDD1) ist, und (ii) die Arbeitsgeschwindigkeit der Spannungswandlerschaltung (20) nicht beschleunigt, wenn das Potentialdifferenzdetektorsignal (OUT1) angibt, daß das zweite Potential (VDD2) nicht größer als das erste Potential (VDD1) ist.

6. Ausgangsschaltung nach Anspruch 5, bei der

die Spannungswandlerschaltung (20) enthält:

dritte und vierte P-MOS-Transistoren (21, 22), an deren Sources das zweite Potential (VDD2) anliegt;

einen fünften P-MOS-Transistor (25), dessen Source mit dem Drain des dritten P-MOS-Transistors (21) verbunden ist;

einen sechsten P-MOS-Transistor (26), dessen Source mit dem Drain des vierten P-MOS-Transistors (22) verbunden ist;

einen dritten N-MOS-Transistor (28), dessen Drain mit dem Drain des sechsten P-MOS-Transistors (26) verbunden ist;

einen vierten N-MOS-Transistor (24), dessen Drain mit der Source des dritten N-MOS-Transistors (28) verbunden ist und dessen Source geerdet ist;

einen fünften N-MOS-Transistor (27), dessen Drain mit dem Drain des fünften P-MOS-Transistors (25) verbunden ist, und

einen sechsten N-MOS-Transistor (23), dessen Drain mit der Source des fünften N-MOS-Transistors (27) verbunden ist und dessen Source geerdet ist,

wobei das Gate des dritten P-MOS-Transistors (21) mit dem Drain des vierten P-MOS-Transistors (22) verbunden ist,

das Gate des vierten P-MOS-Transistors (22) mit dem Drain des dritten P-MOS-Transistors (21) verbunden ist,

das dritte Potential (VDD3) an den Gates der fünften und sechsten P-MOS-Transistoren (25, 26) anliegt,

das erste Potential (VDD1) an den Gates der dritten und fünften N-MOS-Transistoren (28, 27) anliegt,

das erste Steuersignal (51), das von der Signalgeneratorschaltung erzeugt wird, in das Gate des sechsten N-MOS-Transistors (23) eingegeben wird,

ein Inversionssignal des ersten Steuersignals (51) in das Gate des vierten N-MOS-Transistors (24) eingegeben wird,

das Hochziehsteuersignal (Su) dem Knoten (B) zugeführt wird, wo das Drain des vierten P- MOS-Transistors (22) mit der Source des sechsten P-MOS-Transistors (26) verbunden ist, und

die Spannungswandler-Bescheleunigungsschaltung enthält:

einen elften N-MOS-Transistor (61), dessen Drain mit dem Drain des dritten P-MOS-Transistors (21) verbunden ist,

einen zwölften N-MOS-Transistor (62), dessen Drain mit der Source des elften N-MOS-Transistors (61) verbunden ist und dessen Source mit dem Drain des sechsten N-MOS-Transistors (23) verbunden ist;

einen dreizehnten N-MOS-Transistor (63), dessen Drain mit dem Drain des vierten N-MOS- Transistor (24) verbunden ist, und

einen vierzehnten N-MOS-Transistor (64), dessen Drain mit der Source des dreizehnten N- MOS-Transistors (63) verbunden ist und dessen Source mit dem Drain des vierten N-MOS- Transistors (24) verbunden ist,

wobei das erste Potential (VDD1) an den Gates der elften und dreizehnten N-MOS-Transistoren (61, 63) anliegt,

das Potentialdifferenzdetektorsignal (OUT1) in die Gates der zwölften und vierzehnten N-MOS- Transistoren (62, 64) eingegeben wird,

die Potentialdifferenzdetektorschaltung (50) dazu eingerichtet ist, das erste Potential (VDD1) als das Potentialdifferenzdetektorsignal (OUT1) abzugeben, wenn das zweite Potential (VDD2) größer als das erste Potential (VDD1) ist, und das Erdpotential als das Potentialdifferenzdetektorsignal (OUT1) abzugeben, wenn das zweite Potential (VDD2) nicht größer als das erste Potential (VDD1) ist.

7. Ausgangsschaltung nach Anspruch 6, bei der die Source des elften N-MOS-Transistors (62) nicht mit dem Drain des sechsten N-MOS-Transistors (23) verbunden ist, aber ein Inversionssignal des ersten Steuersignals (S1) ihr eingegeben wird.

8. Ausgangsschaltung nach Anspruch 7, bei der die Source des vierzehnten N-MOS-Transistors (64) nicht mit dem Drain des vierten N-MOS-Transistors (24) verbunden ist, aber das erste Steuersignal (S1) ihr eingegeben wird.

9. Ausgangsschaltung nach Anspruch 1, bei der die Spannungswandlerschaltung (20) enthält:

wobei das Gate des dritten P-MOS-Transistors (21) mit dem Drain des vierten P-MOS-Transistors (22) verbunden ist;

das Gate des vierten P-MOS-Transistors (22) mit dem Drain des dritten P-MOS-Transistors (21) verbunden ist;

das dritte Potential (VDD3) an den Gates des fünften und sechsten P-MOS-Transistors (25, 26) anliegt;

das erste Potential (VDD1) an den Gates des dritten und fünften N-MOS-Transistors (28, 27) anliegt;

das erste Steuersignal (S1), das durch die erste Signalgeneratorschaltung erzeugt wird, in das Gate des sechsten N-MOS-Transistors (23) eingegeben wird;

ein Inversionssignal des ersten Steuersignals (S1) in das Gate des vierten N-MOS-Transistors (24) eingegeben wird;

und das Hochziehsteuersignal (Su) vom Knoten (B) zugeführt wird, wo das Drain des vierten P- MOS-Transistors (22) mit der Source des sechsten P-MOS-Transistors (26) verbunden ist.