DE69616726T2

DE69616726T2 - Spannungsregelumsetzer

Info

Publication number: DE69616726T2
Application number: DE69616726T
Authority: DE
Inventors: Michael J. Mcmanus
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1995-12-22
Filing date: 1996-12-17
Publication date: 2002-05-08
Anticipated expiration: 2016-12-18
Also published as: EP0780983A3; DE69616726D1; US5684415A; EP0780983B1; EP0780983A2; JPH09246946A

Description

Die vorliegende Erfindung betrifft einen Spannungspegelverschieber und genauer ausgedrückt, aber nicht ausschließlich, einen Spannungspegelverschieber in einem 3 Volt-Prozess, der einen vollständigen 0 bis 5 Volt-Ausgabebereich liefert.
Integrierte Schaltungen werden dichter und die Abmessungen von Halbleitereinrichtungen verkleinern sich. Die verkleinerten Abmessungen sorgen auch für schnellere Einrichtungen, die weniger Arbeitsenergie erfordern. Insbesondere arbeiten Halbleitereinrichtungen der heutigen Generation, so wie Transistoren, mit einer geringeren Spannung (~3,3 V) als der Spannung der vorhergehenden Generation von (5 V). Ein Vorteil des Vorliegens einer niedrigeren Betriebsspannung und folglich geringerem Energieverbrauch, besteht darin, dass Anforderungen an die Energieversorgung verringert werden. Dies ist besonders wichtig, wenn die Tragbarkeit einer diese Halbleitereinrichtungen enthaltenden elektronischen Einrichtung gewünscht ist. Die Energieversorgung, so wie eine Batterie, kann kleiner sein und/oder kann länger halten.
Viele elektronische Einrichtungen und Komponenten enthalten jedoch noch immer integrierte Schaltungen, die aus eine höhere Spannung (5 V) verwendenden Halbleitereinrichtungen bestehen. Daher können Anwendungen auftreten, in denen integrierte Schaltungen sowohl niedriger als auch hoher Spannung miteinander verbunden werden. Eine bei einer niedrigeren Spannung arbeitende integrierte Schaltung muss dann eine Ausgabe bei der höheren Spannung liefern. Einfache Verwendung der hohen Spannung in der integrierten Schaltung niedriger Spannung ist nicht praktizierbar. Die strukturelle Integrität des Dünnfilmoxids würde leiden, wenn sie Spannungspotentialen über der maximalen eingestuften Versorgung, typischerweise 3,6 V bis 4,0 V ausgesetzt werden würde. Ein 5 Volt-Spannungsabfall vom Gate zum Drain, Source oder Substrat wird dazu neigen, dieses Oxid zu zerbrechen. Ein Langzeitzuverlässigkeitsproblem wird resultieren, wobei der Bruch des Oxids schließlich eine katastrophale Beschädigung an dem Transistor verursachen wird.
Eine spezielle Bedeutung der obigen Probleme existiert für 5 V-Treiber für 3,3- Prozesse. Obwohl verschiedene Schaltungsentwurfverfahren verwendet worden sind, um Einbau von 3,3 V-Einrichtungen in 3,3 V-Prozesse zu ermöglichen, die tolerant gegenüber einem eingehenden 5 V-Signal sind, sind manchmal wahre 5 V- Ausgabetreiber in einem 3,3 V-Prozess erforderlich. Eine Treiberausführung verwendet einen Treiber mit offenem Drain, wie in Fig. 1 dargestellt ist. In Fig. 1 werden zwei N- Kanal-MOS-Transistoren 10, 12 verwendet, wobei der Transistor 10 immer durch Anlegung eines 3,3 V-Eingangssignals VDD3 an sein Gate eingeschaltet ist. Der Transistor 12 empfängt das Eingangssignal DATA und wird, wenn das DATA hoch ist, den Knotenpunkt PAD nach unten ziehen. Wenn DATA niedrig ist, wird der Transistor 12 abgeschaltet und der Knotenpunkt PAD wird hochgezogen durch die 5 V-Versorgung VDD5 durch den Widerstand 14. Diese Schaltung wird jedoch keine symmetrische Ausgangswellenform erzeugen, und wird außerdem große Mengen von Ruhestrom verbrauchen, wenn der Transistor 12 eingeschaltet ist (Knotenpunkt PAD ist heruntergezogen).
Eine andere Schaltung, die zum Vermeiden des oben erörterten Problems realisiert wird, ist in US-A-5,410,267 an Haycock et al. mit dem Titel "3,3 V TO 5 V SUPPLY INTERFACE BUFFER" [Schnittstellenpuffer für 3,3 V- zu 5 V-Versorgung] offenbart. Dieses Patent offenbart die Verwendung von Diodenpaaren, in Reihe mit NMOS- Transistoren, zum Verhindern des 5-Volt-Abfalls vom Gate zum Drain, Source oder Substrat. Eine Vorspannungsschaltung wird verwendet, um ungefähr 450 uA für die Diodenpaare zu liefern, um eine gleichmäßige Spannung während Betriebs der offenbarten Schaltung zu erzeugen.
Die in US-A-5 410 267 offenbarte Schaltung ist in einer BiCMOS-Einrichtung realisiert. Die Diodenpaare bestehen aus bipolaren NPN-Transistoren, deren jeweiligen Basis und Kollektor-Knotenpunkte miteinander gekoppelt sind. Die Hinzufügung bipolarer Herstellungsprozesse zu CMOS-Herstellungsprozessen erfordert, dass der letztere Prozess präzise gesteuerte Diffusionen aufweist, und vergrößert die Anzahl erforderlicher Verarbeitungsschritte. Diese Anforderung vergrößert die Kosten des BiCMOS-Herstellungsprozesses.
Die Verwendung von Dioden in einem CMOS-Herstellungsprozess würde die Leistung der CMOS-Einrichtung behindern. Der Spannungsabfall einer durch einen CMOS- Herstellungsprozess erzeugten Diode kann nicht genau gesteuert werden. Daher würde eime CMOS-Diode die Varianz beispielsweise einer Ausgangsspannung vergrößern. Diese Varianz kann nicht akzeptable sein, wenn eine Hochleistungseinrichtung die Ausgangsspannung empfängt. Außerdem verbraucht die Vorspannungsschaltung viel Energie, da sie ungefähr 450 uA für die Diodenpaare verwendet. Dies kann eine vergrößerte Größe oder verringerte Lebensdauer der für die Einrichtung verwendeten Energieversorgung verursachen.
US-A-5455526 offenbart einen digitalen Spannungsverschieber, der einen Eingangspuffer mit einem Eingang, einem wahren Ausgang und einem komplementären Ausgang umfasst, und weiter eine statische Speicherzelle mit wahlfreiem Zugriff aufweist, die eine Pull-Up-Einrichtung, eine Pull-Down-Einrichtung und eine Rückkopplungsschaltungsanordnung aufweist. Der Betrieb dieser Schaltungsanordnung ist jedoch nachteilig angesichts der Beschaffenheit der vorgesehenen Rückkopplungsschaltung und der in der Schaltung entstehenden Spannungssignale begrenzt.
Die vorliegende Erfindung will eine Einrichtung mit Vorteilen gegenüber den oben erörterten und insbesondere eine Einrichtung schaffen, die Spannungspegelverschiebung in einem CMOS-Prozess liefert, der eine hohe Leistung aufweist, d. h. niedrige Variabilität, und einen geringem Energieverbrauch hat.
Der vorliegenden Erfindung zufolge wird ein Spannungspegelverschieber geschaffen, der umfasst: eine Pull-Up-Einrichtung, die einen Transistor eines ersten Leitfähigkeitstyps gekoppelt zwischen eine Spannungsversorgung und einen ersten Knotenpunkt aufweist, und auf ein erstes Spannungsrückkopplungssignal reagiert; eine Pull-Down-Einrichtung, die in Reihe mit der Pull-Up-Einrichtung verbunden ist und einen Transistor eines ersten Leitfähigkeittyps in Reihe mit einem Transistor eines zweiten Leitfähigkeittyps umfasst, wobei der Transistor des ersten Leitfähigkeittyps zwischen den genannten ersten Knotenpunkt und einen zweiten Knotenpunkt gekoppelt ist, und auf ein zweites Spannungsrückkopplungssignal reagiert, und der Transistor des zweiten Leitfähigkeitstyps an den genannten zweiten Knotenpunkt gekoppelt ist und auf eine Eingangsspannungsversorgung reagiert; eine Rückkopplungsschaltung zum Zuführen der Spannungsrückkopplungssignale, die an die Eingangsspannungsversorgung gekoppelt ist; und der gekennzeichnet ist durch erste Vorspannungsmittel, die zwischen eine andere Spannungsversorgung und den genannten ersten Knotenpunkt gekoppelt sind und auf die genannte andere Spannungsversorgung zum Vorspannen des genannten ersten Knotenpunkts reagieren; und zweite Vorspannungsmittel, die zwischen die andere Spannungsversorgung und den genannten zweiten Knotenpunkt gekoppelt sind, und auf das zweite Spannungsrückkopplungssignal zum Vorspannen des genannten zweiten Knotenpunkts reagieren.
Insbesondere kann ein Pad-Treiber an den Knotenpunkt gekoppelt werden.
Vorteilhafterweise nutzt die Pull-Down-Einrichtung einen Body-Effekt, um einen schädlichen Spannungsabfall zu verhindern.
Weiter kann die Pull-Down-Einrichtung einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor gekoppelt in Reihe mit dem ersten bzw. zweiten NMOS- Transistor aufweisen. Solche PMOS-Transistoren können vorteilhaft einen Body-Effekt nutzen, um einen schädlichen Spannungsabfall zu verhindern.
Vorzugsweise umfasst die erste Vorspannungsschaltung wenigstens einen NMOS- Transistor.
Vorteilhafterweise kann die zweite Vorspannungsschaltung wenigstens einen NMOS- Transistor gekoppelt mit dem Knotenpunkt der Pull-Down-Einrichtung aufweisen.
Weiter kann jeder NMOS-Transistor einen Body-Effekt zum Verhindern eines schädlichen Spannungsabfalls nutzen.
In einer Ausführungsform kann die Rückkopplungsschaltung einen NMOS-Transistor und einem PMOS-Transistor aufweisen, wobei die Rückkopplungsschaltung mit der Pull-Up-Einrichtung und der Pull-Down-Einrichtung gekoppelt ist und gekoppelt ist, um das zweite Spannungssignal zu empfangen und auf eine Spannung einer anderen Spannungsversorgung zu reagieren.
Es wird daher erkannt werden, dass die vorliegende Erfindung auf einen Spannungspegelverschieber gerichtet sein kann, der aus einer Pull-Up-Einrichtung gekoppelt zwischen eine erste Spannungsversorgung und einen Knotenpunkt besteht, um diesen Knotenpunkt auf die Spannung der ersten Spannungsversorgung hochzuziehen. Die Pull-Up-Einrichtung reagiert auf ein erstes Spannungssignal. Eine Pull-Down-Einrichtung ist auch eingeschlossen, die zwischen den Knotenpunkt und eine Bezugsspannungsversorgung gekoppelt ist, um diesen Knotenpunkt auf eine Spannung der Bezugsspannung herunterzuziehen. Die Pull-Down-Einrichtung reagiert auf ein zweites und drittes Spannungssignal. Eine Rückkopplungsschaltung ist enthalten, die das zweite Spannungssignal an die Pull-Down-Einrichtung liefert. Ein pegelverschobenes Ausgangsspannungssignal wird an den Knotenpunkt geliefert.
Der Spannungsverschieber kann weiter eine erste Vorspannungseinrichtung gekoppelt zwischen eine zweite Spannungsversorgung und den Knotenpunkt, die auf die erste Spannungsversorgung reagiert, und eine zweite Vorspannungseinrichtung gekoppelt zwischen die erste Spannungsversorgung und einen Pull-Down- Einrichtungsknotenpunkt umfassen, die auf das zweite Spannungssignal reagiert. Die vorliegende Erfindung verwendet vorzugsweise Transistoren und ihre Body-Effekte zum Verhindern eines Spannungsabfalls, der größer als die maximale Belastbarkeit für den Transistor zwischen Gate zu Source, Gate zu Drain und Gate zu Substrat oder Masse ist. Als ein Ergebnis kann eine hohe Spannungsversorgung den integrierten Schaltungen zugeführt werden, die von Prozessen hergestellt werden, welche nicht tolerant für die Spannung von einer solchen hohen Spannungsversorgung sind, ohne den Herstellungsprozess abwandeln zu müssen.
Der Spannungspegelverschieber ist besonders geeignet, um die pegelverschobene Ausgangsspannung als Reaktion auf ein Eingangsspannungssignal zu liefern. Als solche kann die Ausgangsspannung einem Ausgangstreiber zugeführt werden, der einen Spannungsbereich zwischen dem Minimum des Eingangsspannungssignals und dem Maximum der pegelverschobenen Ausgangsspannung liefert. In ihrer bevorzugten Ausführungsform stellt die vorliegende Erfindung eine CMOS-Einrichtung niedriger Spannung dar, die eine hohe Spannungsversorgung kompensiert, um eine Ausgabe zu Liefern, die in einem Bereich zwischen einer vorbestimmten niedrigen Spannung und der Spannung der hohen Spannungsversorgung liegt. Dieser Bereich stimmt mit dem erlaubten Spannungsabfall des Prozesses überein.
Die Erfindung ist im folgenden nur beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 eine Schaltung eines verwandten SV-Ausgangstreibers ist;
Fig. 2 ein Blockdiagramm einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 3 ein Schaltbild der Ausfführungsform von Fig. 2 ist; und
Fig. 4 ein Schaltbild einer anderen Ausführungsform der vorliegenden Erfindung ist.
Fig. 2 ist ein Blockdiagramm der bevorzugten Ausführungsform eines 5 V-Treibers gemäß der vorliegenden Erfindung. Ein Wechselrichter 100 empfängt ein Eingangsspannungssignal A über eine Leitung 110. Der Wechselrichter 100 führt ein invertiertes Spannungssignal des Eingangsspannungssignals A einem Spannungspegelverschieber 120 über eine Leitung 130 zu. Der Spannungspegelverschieber 120 empfängt auch das Eingangsspannungssignal A von der Leitung 110. Eine Vorspannungsschaltung 140 empfängt das Eingangsspannungssignal A über die Leitung 110. Ein Pad-Treiber 160 empfängt eine Vorspannungsschaltungausgabe von einer Leitung 170 und eine spannungspegelverschobene Ausgabe über eine Leitung 150. Der Pad-Treiber 160 empfängt auch das Eingangsspannungssignal A von der Leitung 110. Der Pad-Treiber liefert ein Ausgangssignal an einen Pad PAD über die Leitung 180.
Wie in Fig. 2 dargestellt ist, empfangen der Wechselrichter 100, Pegelverschieber 120, die Vorspannungsschaltung 140 und der Pad-Treiber 160 ein 3,3 V-Signal VDD3 und werden an eine Massereferenz VSS0 (nicht gezeigt) gekoppelt. Der Pegelverschieber 120 und Pad-Treiber 160 empfangen auch ein 5,0-Signal VDD5.
Das Eingangsspannungssignal A ist vorzugsweise ein Spannungssignal, das zwischen 0 V - 3,3 V Gleichspannung variiert. Die Ausgabe an den Pad PAD ist vorzugsweise ein Spannungssignal, das zwischen 0 V - 5 V Gleichspannung variiert. Die Massereferenz VSS0 ist vorzugsweise 0 V.
Fig. 3 ist ein Schaltbild der in Fig. 2 gezeigten Ausführungsform. Der Wechselrichter 100 umfasst einen PMOS-Transistor 202 und einen NMOS-Transistor 204. Eine Source des PMOS-Transistors 202 ist an ein 3,3 V-Signal VDD3 gekoppelt. Ein Drain des PMOS-Transistors 202 ist an einen Drain des NMOS-Transistors 204 gekoppelt. Eine Source des NMOS-Transistors 204 ist an eine Massereferenz VSS0 gekoppelt. Beide Gates sind an die Leitung 110 zum Empfangen des Eingangsspannungssignals A gekoppelt. Die Drains des PMOS-Transistors 202 und NMOS-Transistors 204 sind an eine Leitung 130 gekoppelt.
Der Pegelverschieber 120 umfasst PMOS-Transistoren 210, 212, deren Sources an das 5 V-Signal VDD5 gekoppelt sind. Ein Gate des PMOS-Transistors 210 ist an einen Drain des PMOS-Transistors 212 am Knotenpunkt DO gekoppelt. Ein Gate des PMOS- Transistors 212 ist an einen Drain des PMOS-Transistors 210 am Knotenpunkt DOB gekoppelt. Der Knotenpunkt DOB ist an eine Source eines PMOS-Transistors 214 gekoppelt. Der Knotenpunkt DO ist an eine Source eines PMOS-Transistors 216 gekoppelt.
Die Drains der PMOS-Transistoren 214, 216 sind an jeweilige Drains der NMOS- Transistoren 218, 220 an Knotenpunkten DOB2 und DO2 gekoppelt. Beide Sources der NMOS-Transistoren 218, 220 sind an die Massereferenz VSS0 gekoppelt. Ein Gate des NMOS-Transistors 218 ist an eine Leitung 110 gekoppelt, um das Eingangsspannungssignal A zu empfangen. Ein Gate des NMOS-Transistors 220 ist an die Leitung 130 an einem Knotenpunkt AB gekoppelt.
Zwischen die Knotenpunkte DOB2 und DO2 sind NMOS-Transistoren 222, 224 gekoppelt. Die Drains der NMOS-Transistoren 222, 224 sind das 3,3 V-Signal VDD3 gekoppelt. Ein Gate des NMOS-Transistors 222 ist an ein Gate des PMOS-Transistors 214 an einem Knotenpunkt DB gekoppelt. Ein Gate des NMOS-Transistors 224 ist an ein Gate des PMOS-Transistors 216 an einem Knotenpunkt D gekoppelt.
Ein PMOS-Transistor 226 ist zwischen Knotenpunkte DOB und DB gekoppelt. Ein Gate des PMOS-Transistors 226 ist an das 3,3 V-Signal VDD3 gekoppelt. Gekoppelt zwischen einen Knotenpunkt AB und den Knotenpunkt DB ist ein NMOS-Transistor 228. Der Knotenpunkt AB ist wie dargestellt an die Leitung 130 gekoppelt. Ein Gate des NMOS-Transistors 228 ist an das 3,3 V-Signal VDD3 gekoppelt.
Ein PMOS-Transistor 230 ist zwischen die Knotenpunkte DO und D gekoppelt. Ein Gate eines PMOS-Transistors 230 ist an das 3,3 V-Signal VDD3 gekoppelt. Eine Source eines NMOS-Transistors 232 ist an den Knotenpunkt D gekoppelt. Ein Gate des NMOS-Transistors 232 ist an das 3,3 V-Signal VDD3 gekoppelt. Ein Drain des NMOS- Transistors 232 ist an die Leitung 110 zum Empfangen des Eingangsspannungssignals A gekoppelt.
Die Drains und Gates der NMOS-Transistoren 234, 236, welche vorzugsweise relativ lange Kanaleinrichtungen verglichen mit den anderen Transistoren darstellen, sind an das 3,3 V-Signal VDD3 gekoppelt. Eine Source eines NMOS-Transistors 234 ist an den Knotenpunkt DO gekoppelt, und eine Source des NMOS-Transistors ist an den Knotenpunkt DOB gekoppelt.
Die Leitung 110 ist an die Gates eines NMOS-Transistors 250 und eines PMOS- Transistors 252 gekoppelt. Ein Drain des NMOS-Transistors 250 ist an das 3,3 V-Signal VDD3 gekoppelt. Die Sources des NMOS-Transistors 250 und PMOS-Transistors 252 sind miteinander gekoppelt. Ein Drain des PMOS-Transistors 252 ist an die Massereferenz VSS0 gekoppelt.
Eine Source eines PMOS-Transistors 254 ist an das 5 V-Signal VDD5 gekoppelt. Ein Gate des PMOS-Transistors 254 ist an eine Leitung 150 zum Empfangen der spannungspegelverschobenen Ausgabe am Knotenpunkt DO gekoppelt. Ein Drain des PMOS-Transistors 254 ist an eine Source eines PMOS-Transistors 256 gekoppelt. Ein Gate des PMOS-Transistors 256 ist an eine Leitung 170 gekoppelt, die an die Sources des NMOS-Transistors 250 und PMOS-Transistors 252 gekoppelt ist. Eine über eine Leitung 170 zugeführte Spannung ist eine Vorspannung für den PMOS-Transistor 256. Ein Drain des PMOS-Transistors 256 ist an einen Knotenpunkt P gekoppelt.
Der Knotenpunkt P ist an einen Drain des NMOS-Transistors 258 gekoppelt. Ein Gate eines NMOS-Transistors 258 ist an das 3,3 V-Signal VDD3 gekoppelt, welches eine bevorzugte Vorspannung darstellt. Eine Source des NMOS-Transistors ist an ein Drain eines NMOS-Transistors 260 gekoppelt. Ein Gate des NMOS-Transistors 260 ist an die Leitung 110 gekoppelt, um das Eingangsspannungssignal A zu empfangen. Eine Source des NMOS-Transistors 260 ist an die Massereferenz VSSO gekoppelt. Eine Leitung 180 ist zwischen die Drains des PMOS-Transistors 256 und NMOS-Transistors 258 an dem Knotenpunkt P und einem Pad PAD gekoppelt.
Wie weiter in Fig. 3 dargestellt ist, kann der Pegelverschieber 120 weiter funktional definiert werden. Die PMOS-Transistoren 210, 212 sind eine Pull-Up-Einrichtung 190. Die Transistorpaare 214, 218 und 216, 220 sind eine Pull-Down-Einrichtung 192. Transistorpaare 226, 228 und 230, 232 sind Rückkopplungsschaltungen 194 bzw. 196. Die Transistoren 234, 236 sind eine erste Vorspannungsschaltung 198 und die Transistoren 222, 224 sind eine zweite Vorspannungsschaltung 199.
Der Betrieb der bevorzugten Ausführungsform der vorliegenden Erfindung soll unter Bezugnahme auf Fig. 3 beschrieben werden. Wenn das Eingangsspannungssignal A von beispielsweise 3,3 V auf 0 V übergeht, dann wird die Spannung am Knotenpunkt AB aufgrund des Wechselrichters 100 von 0 V auf 3,3 V übergehen. 3,3 V von dem Knotenpunkt AB werden an das Gate des NMOS-Transistors 220 angelegt, so dass der NMOS-Transistor 220 eingeschaltet wird und den Knotenpunkt DO2 auf 0 V (Massereferenz) zieht.
0 V des Eingangsspannungssignals A werden über die Leitung 110 an den NMOS- Transistor 232 angelegt. Der NMOS-Transistor wird eingeschaltet, da sein Gate an das 3,3 V-Signal VDD3 angeschlossen ist, und zieht den Knotenpunkt D auf 0 V. Die 0 V am Knotenpunkt D schalten den PMOS-Transistor 216 vollständig ein, um den Knotenpunkt DO herunterzuziehen. Der Knotenpunkt DO wird auf ungefähr 1,5 V heruntergezogen, da der PMOS-Transistor 216 den Body-Effekt zum Einstellen seiner Schwellenspannung nutzt.
Die Modulation der Schwellenspannung durch Ändern der Massen- oder Substratspannung im Verhältnis zu der Quellenspannung ist als Body-Effekt bekannt. Wenn die Spannung Vgs von Gate zu Substrat null ist, wie es der Fall bei dem PMOS- Transistor 216 ist, kann die Schwellenspannungsverschiebung beträchtlich sein. Eine Folge des Body-Effekts besteht darin, dass der Transistor einen Spannungsabfall zwischen seinem Drain und seiner Source in dem eingeschalteten Zustand zeigen kann. In diesem Fall beträgt der Spannungsabfall etwa 1,5 V über dem eingeschalteten PMOS-Transistor 216.
Die 1,5 V am Knotenpunkt DO werden an das Gate des PMOS-Transistors 210 angelegt, um ihn einzuschalten und den Knotenpunkt DOB auf vollständige 5 V hochzuziehen. Das Gate des PMOS-Transistors 212 ist an den Knotenpunkt DOB gekoppelt, welcher bei 5 V den PMOS-Transistor 212 vollständig abschaltet. Die 5 V an dem Knotenpunkt DOB schalten auch den PMOS-Transistor 226 ein, da sein Gate weniger als 5 V durch eine Schwellenspannung ist. Der eingeschaltete PMOS- Transistor 226 zieht den Knotenpunkt DB hoch auf 5 V. Da die 3,3 V am Knotenpunkt AB gleich den 3,3 V an dem Gate des NMOS-Transistors 228 sind, wird dieser Transistor ausgeschaltet und wird die 5 V am Knotenpunkt DB nicht zum Knotenpunkt AB weiterleiten. Die 5 V am Knotenpunkt DB schalten auch den PMOS-Transistor 214 vollständig aus, wodurch Energieverbrauch beseitigt wird.
Der NMOS-Transistor 222 wird durch die 5 V am Knotenpunkt DB eingeschaltet, so dass der Knotenpunkt DOB2 (aufgrund des Body-Effekts) auf einen Wert von wenigstens 1,5 V gezogen (vorgespannt) wird. Dies verhindert einen vollständigen 5 V- Abfall über dem PMOS-Transistor 214. Der NMOS-Transistor 218 ist ausgeschaltet, da sein Gate die 0 V des Eingangsspannungssignals A über die Leitung 110 empfängt.
Die 5 V am Knotenpunkt DOB schalten den NMOS-Transistor 236 ab, wohingegen die 1,5 V am Knotenpunkt DO den NMOS-Transistor 234 eingeschalten. Der eingeschaltete NMOS-Transistor 234 führt dem Knotenpunkt DO Strom zu, um die 1,5 V dort in dem Pull-Down-Modus des PMOS-Transistors 216 aufrechtzuerhalten. Ansonsten könnte Stromableitung oder Rauschen eine Verringerung der 1,5 V ohne Rückgewinnungsmechanismus veranlassen. Zuführung von weniger als 1,5 V an eine Ausgabeeinrichtung kann einen schädlichen Spannungsabfall über einer Komponente der Einrichtung verursachen. Der eingeschaltete NMOS-Transistor 234 (und NMOS- Transistor 236) sind die einzigen Ruhestromzieher in dem Spannungspegelverschieber 120. Der gezogenen Strom kann so klein wie 10 uA gestaltet werden.
Der Knotenpunkt DO führt die 1,5 V dem Gate des PMOS-Transistors 254 zu. Der PMOS-Transistor 254 wird eingeschaltet, um seinen Drain auf das 5 V-Signal VDDS hochzuziehen. Die 0 V des Eingangsspannungssignals A schalten den PMOS-Transistor 252 ein, um seine Source aufgrund des Body-Effekts dieses Transistors auf etwa 1,5 herunterzuziehen. Das Gate des PMOS-Transistors 256, gekoppelt an die Source des PMOS-Transistors 252, befindet sich auch auf etwa 1,5 V. Der PMOS-Transistor 256 wird eingeschaltet, um den Knotenpunkt P auf vollständige 5 V hochzuziehen. Die vollständigen 5 V am Knotenpunkt P werden dem Pad PAD durch die Leitung 180 zugeführt.
Die 0 V des Eingangsspannungssignals A schalten den NMOS-Transistor 260 aus. Der eingeschaltete NMOS-Transistor 258 verhindert einen 5 V-Abfall von dem Knotenpunkt P zu der Source des NMOS-Transistors 260. Der NMOS-Transistor 258 nutzt den Body-Effekt zum Schaffen eines Spannungsabfalls von etwa 1,5 V über sich selbst.
Wenn das Eingangsspannungssignal A zum Beispiel von 0 V zu 3,3 V übergeht, wird die Ausgangsspannung am Knotenpunkt DO vorzugsweise 5 V betragen, und die Spannung am Knotenpunkt AB wird vorzugsweise 0 V betragen. Aufgrund der Symmetrie des Pad-Treibers 160 wird erkannt werden, dass die Spannung am Knotenpunkt P 0 V sein wird.
Zum Schutz des PMOS-Transistor 254 gegen einen 5 V-Abfall zwischen seiner Source und seinem Drain wird der PMOS-Transistor 256 unter Nutzung des Body-Effekts die Spannung an seiner Source veranlassen, ungefähr 1,5 V zu betragen. Die 5 V am Knotenpunkt DO werden dann dem Gate des PMOS-Transistors 254 durch die Leitung 150 zugeführt. Der PMOS-Transistor 254 wird dann ohne Energieverbrauch vollständig ausgeschaltet.
Wenn das Eingangsspannungssignal von 3,3 V zu 0 V übergeht, kann einfach bestimmt werden, dass, aufgrund der Symmetrie der Komponenten des Spannungspegelverschiebers 120, die Spannung an den Knotenpunkten AB, D, DB, DO, DO2, DOB, DOB2 und P die Spannung am anderen Ende des Spannungsbereichs für den jeweiligen Knotenpunkt sein wird.
Eine andere Ausführungsform der vorliegenden Erfindung soll unter Bezugnahme auf Fig. 4 beschrieben werden. Ähnliche Komponenten in Fig. 3 und Fig. 4 werden mit der gleichen Nummer bezeichnet sein. Die Kopplung der in Fig. 4 gezeigten Schaltungskomponenten ist die gleiche wie die in Fig. 3 gezeigte, außer dass der PMOS-Transistor 212 gekoppelt ist, um eine Spannung an einem Knotenpunkt I zwischen den PMOS-Transistoren 254, 256 über eine Leitung 185 zu empfangen. Weiter empfängt das Gate des NMOS-Transistors 220 das komplementäre des Eingangsspannungssignals A über eine Leitung 112.
Der PMOS-Transistor 212 ist die Pull-Up-Einrichtung 190'. Das Transistorpaar 216, 220 ist die Pull-Down-Einrichtung 192'. Der Transistor 234 ist eine erste Vorspannungsschaltung 198'. Der Transistor 224 ist eine zweite Vorspannungsschaltung 199'.
Der Betrieb der anderen Ausführungsform von Fig. 4 soll im folgenden weiter erläutert werden.
Wenn das Eingangsspannungssignal A von beispielsweise 3,3 V zu 0 V übergeht, wird das Eingangsspannungssignal AB (vorzugsweise das komplementäre von Signal A) von 0 V zu 3,3 V übergehen. 3,3 V werden an das Gate des NMOS-Transistors 220 angelegt, so dass der NMOS-Transistor 220 eingeschaltet wird und den Knotenpunkt DO2 auf 0 V (Massereferenz) zieht.
0 V des Eingangsspannungssignals A werden über die Leitung 110 an den NMOS- Transistor 232 angelegt. Der NMOS-Transistor 232 wird eingeschaltet, da sein Gate mit dem 3,3 V-Signal VDD3 verbunden ist, und zieht den Knotenpunkt D auf 0 V. Die 0 V am Knotenpunkt D schalten den PMOS-Transistor 216 vollständig ein, um den Knotenpunkt DO nach unten zu ziehen. Der Knotenpunkt DO wird nur auf ungefähr 1,5 V heruntergezogen, da der PMOS-Transistor 216 den Body-Effekt nutzt. Mit den Knotenpunkten D und DO auf 0 V, ist der PMOS-Transistor 230 ausgeschaltet, da sein Gate auf dem 3,3 V-Signal VDD3 ist. Keine Energie wird durch den ausgeschalteten PMOS-Transistor 230 verbraucht werden.
Die 1,5 V am Knotenpunkt DO schalten den NMOS-Transistor 234 ein. Der eingeschaltete NMOS-Transistor 234 führt dem Knotenpunkt DO Strom zu, um die 1,5 V in dem Pull-Down-Modus des PMOS-Transistors 216 aufrechtzuerhalten. Ansonsten könnten Stromverbrauch oder Rauschen eine Verringerung der 1,5 V ohne Rückgewinnungsmechanismus verursachen.
Der Knotenpunkt DO führt die 1,5 V dem Gate des PMOS-Transistors 254 zu. Der PMOS-Transistor 254 wird eingeschaltet, um den Knotenpunkt I auf das 5 V-Signal VDDS hochzuziehen. Die 5 V am Knotenpunkt I werden durch die Leitung 185 dem Gate des Transistors 212 zugeführt, um ihn vollständig auszuschalten. Daher wird keine Energie durch den PMOS-Transistor 212 verbraucht.
Die 0 V des Eingangsspannungssignals A schalten den PMOS-Transistor 252 ein, um seine Source auf die Referenzspannung herunterzuziehen. Das Gate des PMOS- Transistors 256, das an die Source des PMOS-Transistors 252 gekoppelt ist, ist auch auf 0 V. Der PMOS-Transistor 256 wird eingeschaltet, um den Knotenpunkt P auf vollständige 5 V hochzuziehen. Die vollständigen 5 V am Knotenpunkt P werden einem Pad PAD durch die Leitung 180 zugeführt.
Die 0 V des Eingangsspannungssignals A schalten den NMOS-Transistor 260 aus. Der eingeschaltete NMOS-Transistor 258 verhindert einen Spannungsabfall von 5 V von dem Knotenpunkt P zu der Source des NMOS-Transistors 260. Der NMOS-Transistor 258 nutzt den Body-Effekt zum Liefern eines Spannungsabfalls über sich selbst.
Wenn das Eingangsspannungssignal A zum Beispiel von 0 V zu 3,3 V übergeht, wird das Eingangsspannungssignal AB von 3,3 V zu 0 V übergehen. Die 0 V werden an das Gate des NMOS-Transistors 220 angelegt, so dass der NMOS-Transistor 220 ausgeschaltet wird und den Knotenpunkt D02 freigibt. Die 3,3 V des Eingangsspannungssignals A werden über die Leitung 110 an den NMOS-Transistor 232 angelegt. Der NMOS-Transistor wird ausgeschaltet, da sein Gate an das 3,3 V- Signal VDD3 angeschlossen ist, und gibt den Knotenpunkt D frei. Folglich wird eine jegliche Spannung am Knotenpunkt D daran gehindert werden, an das Eingangsspannungssignal A angelegt zu werden.
Ungefähr zur gleichen Zeit schaltet das 3,3 V-Signal des Eingangsspannungssignals A den NMOS-Transistor 250 ein, welcher 3,3 V an das Gate des PMOS-Transistors 256 liefert. Die 3,3 V des Eingangsspannungssignals A werden auch an den NMOS- Transistor 260 angelegt, um ihn einzuschalten. Der eingeschaltete NMOS-Transistor 260 zieht seinen Drain auf die Massereferenz. Der NMOS-Transistor 258, der eingeschaltet ist, da seine Gate-Spannung von 3,3 V von VDD3 um eine Schwellenspannung größer als seine Source-Spannung von 0 V ist, zieht den Knotenpunkt P auf die Massereferenz.
Zum Schützen des PMOS-Transistors 254 gegen einen 5 V-Abfall zwischen seiner Source und seinem Drain, wird der den Body-Effekt nutzende PMOS-Transistor 256 dem Knotenpunkt I veranlassen, etwa 1,5 V zu betragen. Die 1,5 V werden durch die Leitung 185 dem Gate des PMOS-Transistors 212 zugeführt, um ihn einzuschalten. Der eingeschaltete PMOS-Transistor 212 zieht den Knotenpunkt DO auf 5 V hoch. Die 5 V an dem Knotenpunkt DO werden dem Gate des PMOS-Transistors 254 durch die Leitung 150 zugeführt. Der PMOS-Transistor 254 wird dann vollständig abgeschaltet, ohne Energieverbrauch.
Es ist bevorzugt, dass das Verhältnis von Gate-Breite zu Gate-Länge der Transistoren 202, 210, 212, 222,224, 228 und 232 10 Mikron/0,6 Mikron beträgt. Es ist weiter bevorzugt, dass das Verhältnis von Gate-Breite zu Gate-Länge für den Transistor 204 5 Mikron/0,6 Mikron, und für die Transistoren 214, 216, 218, 220, 226 und 230 20 Mikron/0,6 Mikron beträgt. Es ist weiter bevorzugt, dass die Transistoren 234 und 236 ein Verhältnis von Gate-Breite zur Gate-Länge von 2 Mikron/5 Mikron haben. Das Verhältnis der Gate-Breite zur Gate-Länge der Transistoren 250 und 252 beträgt 2 Mikron/2 Mikron bzw. 4 Mikron/2 Mikron.
Es ist weiter bevorzugt, dass die Verhältnisse der Gate-Breite zur Gate-Länge der Transistorpaare 254, 256, 258, 260 100 Mikron/0,6 Mikron, bzw. 50 Mikron/0,6 Mikron betragen. Außerdem ist es bevorzugt, dass alle PMOS-Transistoren außer den Transistoren 202 und 252 in 5 V N Wannen sind.
Die NMOS-Transistoren der Vorspannungsschaltungen 198 und 199 können durch PMOS-Transistoren oder Widerstände ersetzt werden. Die Rückkopplungsschaltungen 194 und 196 können jegliche Komponenten verwenden, so dass den Knotenpunkten D und DB zum Beispiel 0 V bis 5 V von einer Eingabe von 0 V bis 3,3 V zugeführt werden können.
Obwohl die vorliegende Erfindung unter Bezugnahme auf mehrere in den Figuren gezeigte Ausführungsformen beschrieben wurde, sollten diese Ausführungsformen nicht als die Erfindung begrenzend aufgefasst werden. Ein Fachmann in diesem Bereich kann erkennen, dass Abwandlungen oder Änderungen sich im Umfang der vorliegenden Erfindung befinden, wie sie durch die anliegenden Patentansprüche definiert ist.

Claims

1. Spannungspegelverschieber (120), umfassend:

eine Pull-Up-Einrichtung (190), die einen Transistor eines ersten Leitfähigkeitstyps (210, 212) gekoppelt zwischen eine Spannungsversorgung (VDDS) und einen ersten Knotenpunkt (dob) aufweist, und auf ein erstes Spannungsrückkopplungssignal reagiert;

eine Pull-Down-Einrichtung (192), die in Reihe mit der Pull-Up-Einrichtung verbunden ist und einen Transistor (214) eines ersten Leitfähigkeittyps in Reihe mit einem Transistor (218) eines zweiten Leitfähigkeittyps umfasst, wobei der Transistor (214) des ersten Leitfähigkeittyps zwischen den genannten ersten Knotenpunkt (dob) und einen zweiten Knotenpunkt (dob2) gekoppelt ist, und auf ein zweites Spannungsrückkopplungssignal reagiert, und der Transistor (218) des zweiten Leitfähigkeitstyps an den genannten zweiten Knotenpunkt (dob2) gekoppelt ist und auf eine Eingangsspannungsversorgung reagiert;

eine Rückkopplungsschaltung (226, 228; 230, 232) zum Zuführen der Spannungsrückkopplungssignale, die an die Eingangsspannungsversorgung gekoppelt ist;

erste Vorspannungsmittel (234, 236), die zwischen eine andere Spannungsversorgung (VDD3) und den genannten ersten Knotenpunkt (dob) gekoppelt sind und auf die genannte andere Spannungsversorgung zum Vorspannen des genannten ersten Knotenpunkts (dob) reagiert; und

zweite Vorspannungsmittel (222, 224), die zwischen die andere Spannungsversorgung (VDD3) und den genannten zweiten Knotenpunkt (dob2) gekoppelt sind, und auf das zweite Spannungsrückkopplungssignal zum Vorspannen des genannten zweiten Knotenpunkts (dob2) reagieren.

2. Spannungspegelverschieber nach Anspruch 1, bei dem die Pull-Down-Einrichtung (214, 218; 216, 220) einen zweiten Transistor (216) des ersten Leitfähigkeitstyps in Reihe mit einem zweiten Transistor (220) des zweiten Leitfähigkeitstyps umfasst, wobei der erste Leitfähigkeitstyp "PMOS" und der zweite Leitfähigkeitstyp "NMOS" darstellt.

3. Spannungspegelverschieber nach Anspruch 2, bei dem die PMOS-Transistoren einen Body-Effekt nutzen, um einen schädlichen Spannungsabfall zu verhindern.

4. Spannungspegelverschieber nach einem der Ansprüche 1 bis 3, bei dem die Rückkopplungsschaltung (226, 228; 230; 232) einen NMOS-Transistor und einen PMOS-Transistor aufweist und an die Pull-Up- (210; 212) und Pull-Down- (214, 218; 230, 232) Einrichtungen gekoppelt ist, welche zum Empfangen des zweiten Spannungssignals gekoppelt sind und auf eine Spannung einer anderen Spannungsversorgung reagieren.