DE69524507T2

DE69524507T2 - Selbst-Programmierschaltung für eine nicht-flüchtige Speicheranordnung

Info

Publication number: DE69524507T2
Application number: DE69524507T
Authority: DE
Inventors: Jin-Ki Kim; Sung-Soo Lee; Hyung-Kyu Lim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-09-09
Filing date: 1995-09-08
Publication date: 2002-08-08
Anticipated expiration: 2015-09-09
Also published as: DE69524507D1; CN1095171C; KR0142368B1; KR960012023A; JPH0896591A; EP0701259A3; JP2895779B2; US5642309A; CN1139276A; EP0701259A2; EP0701259B1

Description

Die vorliegende Erfindung betrifft nicht-flüchtige Halbleiterspeicher-Vorrichtungen und insbesondere eine Selbstprogrammier-Schaltung in der nicht-flüchtigen Halbleiterspeicher-Vorrichtung.
Ein Speicherzellenfeld mit NAND-strukturierten Zellen weist eine Anzahl von NAND-Zellen-Einheiten auf, die in einer Matrix mit Spalten und Zeilen angeordnet sind. Fig. 9 ist ein Ersatzschaltbild, das einen Teil des Speicherzellenfeldes mit konventionellen NAND-strukturierten Zellen zeigt. Unter Bezugnahme auf diese Figur hat jede der NAND-Zellen-Einheiten NU1 bis NUm einen ersten Auswahltransistor 120, dessen Drain mit der entsprechenden Bitleitung verbunden ist, und einen zweiten Auswahltransistor 121, dessen Source mit einer gemeinsamen Sourceleitung CSL verbunden ist. Die Drain-Source-Kanäle der Speicherzellentransistoren M1 bis M8 (im Folgenden als "Speicherzellen"-bezeichnet) sind in Reihe zwischen eine Source des ersten Auswahltransistors 120 und eine Drain des zweiten Auswahltransistors 121 geschaltet. Die Gates des ersten Auswahltransistors 120, die Steuergates der Speicherzellen M1 bis M8 und die Gates des zweiten Auswahltransistors 121 sind mit einer ersten Auswahlleitung SL1, Wortleitungen WL1 bis WL8 bzw. einer zweiten Auswahlleitung SL2 verbunden. Die ersten und zweiten Auswahltransistoren 120 und 121 und die Speicherzellen M1 bis M8 sind in der auf der Hauptoberfläche eines Halbleitersubstrates gebildeten P-dotierten Wanne gebildet.
Der gemeinsame Source-Drain-Bereich zwischen der Source des ersten Auswahltransistors 120 und der Drain der Speicherzelle M1, die gemeinsamen Source-Drain-Bereiche der Speicherzellen M1 bis M8 und der gemeinsame Drain-Source-Bereich zwischen der Drain des zweiten Auswahltransistors 121 und der Source der Speicherzelle M8 sind in der P-dotierten Wanne gebildet. Ein aus Polysilizium bestehendes Floating Gate ist durch eine Tunneloxidschicht auf jedem Kanal der Speicherzellen M1 bis M8 gebildet, und ein aus Polysilizium oder einem Metallsilizid mit hohem Schmelzpunkt bestehendes Floating Gate ist darauf durch eine dazwischenliegende Isolationsschicht gebildet. Die Drain-Bereiche der ersten Auswahltransistoren 120, die in der P-dotierten Wanne gebildet sind, sind jeweils durch Öffnungen mit den aus Metallsilizid oder Metall bestehenden entsprechenden Bitleitungen verbunden, und die Source-Bereiche der zweiten Auswahltransistoren 121, die in der P-dotierten Wanne gebildet sind, sind mit der aus Metallsilicid oder Metall bestehenden gemeinsamen Source-Leitung CSL verbunden. Die Löschoperation für die Speicherzellen wird vor dem Programmieren, d. h. dem Schreiben von Daten, ausgeführt.
Die Löschoperation für die Speicherzellen wird durch Anlegen einer Löschspannung von ungefähr 20 V an den P-dotierten Wannenbereich und durch Legen der Wortleitungen WL1 bis WL8 auf eine Referenzspannung, d. h. Erdspannung, ausgeführt. Wenn die in den Floating Gates gespeicherten Elektronen durch die Tunneloxidschicht in den P-dotierten Wannenbereich emittiert werden, werden die Speicherzellen in Transistoren vom Anreicherungstyp geändert. Es kann angenommen werden, dass die gelöschten Speicherzellen, die Information "1" speichern.
Die Programmieroperation für die mit der ausgewählten Wortleitung verbundenen Speicherzellen, d. h. die Schreiboperation der Information "0", wird durch Anlegen einer Programmierspannung von ungefähr 18 V an die ausgewählte Wortleitung und der Referenzspannung, d. h. der Erdspannung Vss, an die Sources und Drains der Speicherzellen, in die die Information "0" geschrieben wird, ausgeführt. Dann sammeln die Floating Gates der zu programmierenden Speicherzellen durch die Tunneloxidschichten Elektronen, und diese Speicherzellen werden in Transistoren vom Verarmungstyp geändert.
Nach dem Programmieren wird die Programmierverifikationsoperation durchgeführt, um zu verifizieren, ob die ausgewählten Speicherzellen erfolgreich programmiert sind, um einen vorbestimmten konstanten Schwellenspannungswert zu haben, oder nicht. Diese Lösch-, Programmier- und Programmierverifikationsverfahren sind in der am 19. August 1994 veröffentlichten Koreanischen Patent-Veröffentlichung Nr. 94-18870 offenbart.
Während die Kapazität von EEPROMs hoch integriert geworden ist, ist die Größe der Speicherzellen, wie etwa die Breite und Dicke der Gate-Oxidschicht und die Breite und Länge des Kanalbereiches, reduziert worden. Die Veränderlichkeit des Herstellungsverfahrens kann jedoch die Einheitlichkeit der Breite und Dicke der Gate-Oxidschicht zwischen der Isolationsschicht und dem Kanalbereich nicht sicherstellen. Das macht die Schwellenspannungswerte der programmierten Speicherzellen ungleich. Wenn mindestens eine der programmierten Speicherzellen nicht eine gewünschte Schwellenspannung erreicht, werden Fehlerdaten ausgelesen. Um dieses Problem zu lösen, ist eine Programmierverifikationsvorrichtung vorgeschlagen worden, um zu verifizieren ob die ausgewählten Speicherzellen erfolgreich programmiert sind oder nicht. Eine solche Programmierverifikationstechnik ist z. B. in der oben erwähnten Koreanischen Patent-Veröffentlichung Nr. 94-18870 offenbart. Da die Wiederprogrammierungsoperation nach der Programmierverifikationsoperation mit einer konstanten Programmierspannung durchgeführt wird, sind die Schwellenspannungen der programmierten Speicherzellen jedoch immer noch ungleich. Die Veränderlichkeiten der Umstände und Bedingungen, wie etwa der Versorgungsspannung oder der Betriebstemperatur, können die Zuverlässigkeit des EEPROMs verschlechtern.
Patent Abstract Vol. 11, Nr. 216 (S-595) JP 62 033 397 beschreibt eine Schaltung nach dem Oberbegriff des Anspruchs 1. IBM Technical disclosure Bulletin, November 1984, US, Vol.-27, NR-6 m PG - 3302-3307 offenbart eine den oben beschriebenen ähnliche Speichervorrichtung. US-Patent 5,175,706 beschreibt einen Sägezahngenerator und eine Kombination aus Sägezahngenerator und Referenzspannungsquelle zum allmählichen Anlegen einer vorbestimmten Programmierspannung an ausgewählte Speicherzellen.
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Halbleiterspeicher zu schaffen, der in der Lage ist, ohne Rücksicht auf die Varianz der Betriebstemperatur und der Versorgungsspannung eine einheitliche Schwellenspannung der Speicherzellen zu halten.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen nicht-flüchtigen Halbleiterspeicher mit verbesserter Zuverlässigkeit unabhängig von der Varianz des Verfahrens bereitzustellen.
Dementsprechend schafft die vorliegende Erfindung einen Selbstprogrammier-Spannungsgenerator zur Verwendung in einem nicht-flüchtigen Halbleiterspeicher, der eine Vielzahl von Speicherzellen und Mitteln zur Ausführung von wiederholten, aufeinanderfolgenden Programmier- und Programmierverifikationsoperationen auf ausgewählten Speicherzellen bis die ausgewählten Speicherzellen erfolgreich programmiert sind aufweist. Der Selbstprogrammier-Spannungsgenerator weist Mittel zum Erzeugen einer Programmierspannung auf, die sich nach erfolglosen Programmieroperationen auf den ausgewählten Speicherzellen schrittweise erhöht, und umfasst:
einen Hochspannungsgenerator zum Erzeugen einer Programmierspannung; und eine Trimmschaltung zum Einstellen des Pegels der Programmierspannung, um die Programmierspannung schrittweise innerhalb eines vorbestimmten Spannungsbereiches jedesmal zu erhöhen, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden. Die Trimmschaltung umfasst: ein erstes Widerstandselement, das zwischen einen gemeinsamen Knoten und einen Erdungsknoten geschaltet ist; ein zweites Widerstandselement, das zwischen den gemeinsamen Knoten und einen Programmierspannungsausgang des Hochspannungsgenerators geschaltet ist; Mittel zur Änderung eines Widerstandes des ersten Widerstandselementes; und Mittel, um eine Potentialdifferenz zwischen der Erdspannung und dem gemeinsamen Knoten durch Anpassen der Programmierspannung auf einem festen, vorbestimmten Wert zu halten.
Das erste Widerstandselement kann eine Vielzahl von Teilwiderstandselementen in Reihenschaltung aufweisen, wobei der Widerstand des ersten Widerstandselementes durch selektives Kurzschließen ausgewählter Teilwiderstandselemente verändert wird.
Eine Vielzahl steuerbarer Überbrückungsmittel ist bevorzugt jeweils zwischen den Erdungsknoten und einen jeweiligen Knoten zwischen einem jeweiligen Paar von direkt benachbarten Teilelementen geschaltet, um ausgewählte Teilwiderstandselemente selektiv kurzzuschließen.
In einer Ausführungsform der Erfindung ist der Erdungsknoten mit der Erdspannung nur dann verbunden, wenn die Programmierung durchgeführt wird.
Die Mittel zum Ändern des Widerstandes können Mittel zum Aktivieren eines ausgewählten Überbrückungsmittels aufweisen.
Das erste und zweite Widerstandselement kann eine Vielzahl von Widerständen aufweisen, die in Reihe zwischen einen Programmierspannungs-Erzeugungsanschluss des Hochspannungsgenerators und eine Referenzspannung geschaltet sind. Die Überbrückungsmittel können eine Vielzahl von Transistoren zur jeweiligen Überbrückung von ausgewählten aus der Vielzahl der Widerstände aufweisen, um die Programmierspannung schrittweise zu erhöhen.
Ein Trimmsignalgenerator kann angeschlossen sein, um jedes aus der Vielzahl der Überbrückungsmittel zu steuern, um die Programmierspannung schrittweise zu erhöhen. Der Trimmsignalgenerator kann Haltemittel aufweisen, um eine konstante Spannung zu erzeugen, nachdem die Programmierspannung schrittweise erhöht worden ist. Jeder solche Selbstprogrammier-Spannungsgenerator kann ferner einen binären Zähler aufweisen, der mit dem Trimmsignalgenerator verbunden ist, um die Vielzahl von Überbrückungsmitteln nacheinander zu aktivieren. Zum Beenden der Erzeugung der Programmierspannung in Reaktion auf von dem binären Zähler ausgegebene Zählsignale kann eine Schleifenzählerschaltung vorgesehen sein.
Die vorliegende Erfindung schafft ein Verfahren zur Programmierung eines nicht-flüchtigen Halbleiterspeichers, der eine Vielzahl von Speicherzellen hat, das die aufeinanderfolgende Ausführung von Programmier- und Programmierverifikationsoperationen auf ausgewählten Speicherzellen bis die ausgewählten Speicherzellen erfolgreich programmiert sind umfasst. Die Programmierspannung wird jedesmal erhöht, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden. Das Verfahren umfasst: (a) Erzeugen einer Programmierspannung in einem Hochspannungsgenerator; (b) Durchleiten eines Stromes durch eine Reihenschaltung aus: einem ersten Widerstandselement, das zwischen einem gemeinsamen Knoten und eine Erdspannung geschaltet ist; und ein zweites Widerstandselement, das zwischen den gemeinsamen Knoten und einen Programmierspannungsausgang geschaltet ist; (c) Vergleichen des Pegels einer Spannung an dem gemeinsamen Knoten mit einer Referenzspannung; (d) Erzeugen eines Vergleichssignals entsprechend dem Ergebnis des Vergleichs aus Schritt (c); (e) Aktivieren des Hochspannungsgenerators in Abhängigkeit von dem Vergleichssignal, um die Programmierspannung so einzustellen, dass der Spannungspegel des gemeinsamen Knotens im Wesentlichen gleich der Referenzspannung ist; und (f) schrittweises Erhöhen der Programmierspannung innerhalb eines vorbestimmten Spannungsbereiches jedes Mal, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden, indem der Widerstand des ersten Widerstandselementes schrittweise erniedrigt wird, und Wiederholen der Schritte (b) bis (e).
Das erste Widerstandselement kann eine Vielzahl von Teilwiderstandselementen in Reihenschaltung aufweisen, wobei der Widerstand des ersten Widerstandselementes durch selektives Kurzschließen ausgewählter Teilwiderstandselemente verändert wird. Eine Vielzahl steuerbarer Überbrückungsmittel kann jeweils zwischen den Erdungsknoten und einen jeweiligen Knoten zwischen einem jeweiligen Paar direkt benachbarter Teilelemente geschaltet sein, um ausgewählte Teilwiderstandselemente selektiv kurzzuschließen. Der Widerstand des ersten Widerstandselementes kann durch selektive Aktivierung von einem der Übechrückungsmittel schrittweise erniedrigt werden.
Die Programmierspannung wird bevorzugt innerhalb eines vorbestimmten Spannungsbereiches schrittweise erhöht und hält dann einen konstanten Spannungspegel. Der konstante Spannungspegel ist bevorzugt eingestellt, um den Grenzschichtdurchbruch und den Durchbruch der Gate-Oxidschicht der Speicherzellen zu verhindern. Der vorbestimmte Spannungsbereich kann ungefähr zwischen 15 V und 19,5 V liegen.
Die vorliegende Erfindung schafft ferner wie beschrieben einen nicht-flüchtigen Halbleiterspeicher mit einer Vielzahl von Speicherzellen, Mitteln zum Ausführen aufeinanderfolgender Programmier- und Programmierverifikationsoperationen auf ausgewählten Speicherzellen bis die ausgewählten Speicherzellen erfolgreich programmiert sind und einen Selbstprogrammier-Spannungsgenerator.
Der Speicher umfaßt bevorzugt: eine Vielzahl von NAND-Zellen-Einheiten, die in einem Speicherzellenfeld in einer Matrix mit Spalten und Zeilen angeordnet sind, wobei jede NAND-Zellen- Einheit eine Vielzahl der Speicherzellen aufweist, deren Kanäle in Reihe miteinander verbunden sind, wobei jede Speicherzelle ein Transistor vom Floating-Gate-Typ mit einem Floating Gate und einem Steuergate ist, und umfasst eine Vielzahl von Wortleitungen, die mit den Steuergates der in derselben Spalte angeordneten Speicherzellen verbunden sind; Programmiermittel zum Programmieren vorbestimmter Speicherzellen der mit einer ausgewählten Wortleitung verbundenen Zellen und Programmierverifikationsmittel zum Verifizieren ob die vorbestimmten Speicherzellen erfolgreich programmiert sind oder nicht; und einen Durchlassspannungsgenerator zum Anlegen einer Durchlassspannung an nicht-ausgewählte Wortleitungen, die schrittweise unter Beibehaltung einer vorbestimmten Spannungsdifferenz im Vergleich zu der schrittweise ansteigenden Programmierspannung ansteigt. Der Durchlassspannungsgenerator umfasst bevorzugt einen Spannungsgenerator zum Erzeugen einer Durchlassspannung; und eine Trimmschaltung zum Einstellen des Pegels der Durchlassspannung, um die Durchlassspannung innerhalb eines vorbestimmten Spannungsbereiches jedes Mal schrittweise zu erhöhen, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden. Die Trimmschaltung weist bevorzugt ein erstes Widerstandselement auf, das zwischen einen gemeinsamen Knoten und einen Endungsknoten geschaltet ist; ein zweites Widerstandselement, das zwischen den gemeinsamen Knoten und einen Durchlassspannungsausgang des Spannungsgenerators geschaltet ist; Mittel zum Verändern eines Widerstandes des ersten Widerstandselementes; und Mittel, um eine Potentialdifferenz zwischen der Erdspannung und dem gemeinsamen Knoten auf einem festen vorbestimmten Wert zu halten.
Die vorliegende Erfindung wird nun beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 ein Diagramm ist, das einen Programmierspannungsgenerator darstellt;
Fig. 2 ein Diagramm ist, das einen Trimmsignalgenerator darstellt;
Fig. 3A ein Diagramm ist, das einen binären Zähler gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 3B ein Diagramm ist, das jede Stufe in dem binären Zähler aus Fig. 3A darstellt;
Fig. 4 ein Diagramm ist, das einen Taktsignalgenerator zum Erzeugen eines Taktsignals zum Treiben des binären Zählers aus Fig. 3A darstellt;
Fig. 5 ein Diagramm ist, das einen Steuersignalgenerator darstellt;
Fig. 6 ein Diagramm ist, das einen Schleifenzähler darstellt;
Fig. 7 ein Zeitdiagramm ist, das die Operationen von jedem. Teil der Schaltungen bezogen auf den Programmierspannungsgenerator zeigt;
Fig. 8 ein Diagramm ist, das die Beziehung zwischen der Programmierschleife und der Programmierspannung zeigt;
Fig. 9 ein Ersatzschaltbild ist, das einen Teil des Speicherzellenfeldes mit konventionellen NAND-strukturierten Speicherzellen zeigt;
Fig. 10 ein schematisches Schaltbild ist, das einen Durchlassspannungsgenerator zeigt;
Fig. 11 ein Zeitdiagramm ist, das die Operation von jedem Teil der Schaltungen bezogen auf den Durchlassspannungsgenerator zeigt; und
Fig. 12 ein Diagramm ist, das die Beziehung zwischen der Programmierschleife und der Programmierspannung und der Durchlassspannung zeigt.
N-Kanal-Transistoren vom Verarmungstyp (im Folgenden als "D-Typ-Transistoren" bezeichnet) mit einer Schwellenspannung von -1,8 V, N-Kanal-MOS-Transistoren vom Anreicherungstyp (im Folgenden als "N-Typ-Transistoren" bezeichnet) mit einer Schwellenspannung von 0,7 V und P-Kanal-MOS-Transistoren (im Folgenden als "P-Typ-Transistoren" bezeichnet) mit einer Schwellenspannung von -0,9 V werden in der vorliegenden Erfindung verwendet.
Fig. 1 stellt einen Programmierspannungsgenerator 200 dar. In dieser Figur fungiert ein Hochspannungsgenerator 10, um eine Programmierspannung Vpgm, in Reaktion auf ein Ladungspumpsignal Φpp und seinem komplementären Signal pp zu erzeugen, die von einer Hochspannungserzeugungs-Steuerschaltung 20 ausgegeben werden. Der Hochspannungsgenerator 10 ist eine wohlbekannte Schaltung zum Erzeugen einer Programmierspannung Vpgm die höher ist als die Versorgungsspannung Vcc, indem ein Ladungspumpverfahren verwendet wird. Der Hochspannungsgenerator 10 umfasst einen N- Typ-Transistor 17, der eine Anfangsspannung Vcc-Vth an einem Knoten 1 bereitstellt, N-Typ-Transistoren 11 bis 16, deren eigene Kanäle in Reihe zwischen den Knoten 1 und einen Ausgangsknoten 2 geschaltet sind, und MOS-Kondensatoren 3 bis 8, die jeweils mit den Gates der N-Typ-Transistoren 11 bis 16 verbunden sind. Die Gates der N-Typ-Transistoren 11 bis 16 sind jeweils mit ihren Drains verbunden. Die gemeinsamen Drain-Source-Knoten der ungeraden MOS-Kondensatoren 3, 5 und 7 und die gemeinsamen Drain-Source-Knoten der geraden MOS-Kondensatoren 4, 6 und 8 sind mit dem Ladungspumpsignal Φpp bzw. seinem komplementären Signal Φpp verbunden.
Die Kanäle der D-Typ-Transistoren 18 und 19 sind in Reihe zwischen den Ausgangsknoten 2 des Hochspannungsgenerators 10 und die Versorgungsspannung Vcc geschaltet, und ihre Gates sind mit einem Programmier-Steuersignal bzw. der Versorgungsspannung Vcc verbunden. Bei Beendigung der Programmieroperation bewirken die D-Typ-Transistoren 18 und 19, dass die Programmierspannung Vpgm, auf die Versorgungsspannung Vcc abgesenkt wird.
Eine Trimmschaltung 30 zum schrittweisen Erhöhen der Programmierspannung Vpgm während der Programmieroperation ist mit dem Ausgangsknoten 2 verbunden. Die Trimmschaltung 30, in der der Kanal eines N-Typ-Transistors 31 und die Widerstände R&sub1; bis R&sub1;&sub0;, Rn und Rm in Reihe miteinander verbunden sind und das Gate des N-Typ-Transistors 31 über einen Inverter 32 mit dem Programmier-Steuersignal verbunden ist, ist zwischen die Erdspannung Vss und den Ausgangsknoten 2 geschaltet. Ein Verbindungsknoten 37 zwischen den Widerständen Rn und R&sub1;&sub0; ist über den Kanal eines N-Typ-Transistors 33 mit einem Verbindungsknoten 38 zwischen dem Widerstand R&sub1; und dem Drain des N-Typ-Transistors 31 verbunden. Die Verbindungsknoten zwischen den Widerständen R&sub1;&sub0; bis R&sub1; sind jeweils über die Kanäle der Transistoren 34 und 35 mit dem Verbindungsknoten 38 verbunden. Die Gates der Transistoren 33 bis 35 sind jeweils mit den Trimmsignalen TRMP1 bis TRMP10 verbunden. Die Transistoren 33 bis 35 sind Überbrückungsmittel zum schrittweisen Überbrücken der Transistoren R&sub1; bis R&sub1;&sub0;.
Eine Vergleichsschaltung 40 fungiert, um die Referenzspannung Vpref mit der Spannung V&sub3;&sub6; des Verbindungsknotens 36 zwischen den Widerständen Rm und Rn zu vergleichen. In der Vergleichsschaltung 40 ist der Kanal eines Transistors 41 zwischen die Erdspannung Vss und einen gemeinsamen Knoten 46 geschaltet und dessen Gate ist über einen Inverter 47 mit dem Programmier-Steuersignal verbunden. Ein erster Zweig, in dem die Kanäle des P-Typ-Transistors 44 und des N-Typ-Transistors 42 in Reihe verbunden sind, und ein zweiter Zweig, in dem die Kanäle des P-Typ- Transistors 45 und des N-Typ-Transistors 43 in Reihe verbunden sind, sind in Parallelschaltung zwischen die Versorgungsspannung Vcc und den gemeinsamen Knoten 46 geschaltet. Die Gates der P- Typ-Transistoren 44 und 45 sind gemeinsam miteinander verbunden und sind auch mit einem Verbindungsknoten 48 zwischen dem P-Typ- Transistor 45 und dem N-Typ-Transistor 43 verbunden. Die Referenzspannung Vpref. d. h. ungefähr 1,67 V, ist an dem Gate des N- Typ-Transistors 43 angelegt. Das Gate des N-Typ-Transistors 42 ist mit dem gemeinsamen Knoten 36 verbunden. Der Verbindungsknoten 49 zwischen dem P-Typ-Transistor 44 und dem N-Typ-Transistor 42 dient als ein Ausgangsanschluss der Vergleichsschaltung 40. Die Vergleichsschaltung 40 gibt den logischen "Niedrig"-Zustand aus, wenn die Spannung V&sub3;&sub6; > Referenzspannung Vpref, und gibt den logischen "Hoch"-Zustand aus, wenn V&sub3;&sub6; < Vpref.
Die Hochspannungserzeugungs-Steuerschaltung 20 ist zwischen die Vergleichsschaltung 40 und den Hochspannungsgenerator 10 geschaltet und fungiert, um die Programmierspannung Vpgm, zu regeln, damit sie einen vorbestimmten konstanten Spannungspegel hält. Die Hochspannungserzeugungs-Steuerschaltung 20 weist ein NAND-Glied 22 auf, dessen einer Eingang mit dem Verbindungsknoten 49 und dessen anderer über einen Inverter 21 mit dem Programmier-Steuersignal verbunden ist. Die ersten Eingänge der NAND-Glieder 24 und 25 empfangen über einen Inverter 23 die Ausgabe des HAND-Gliedes 22, und deren zweite Eingänge empfangen den Taktimpuls p bzw. Φp von einem Ringoszillator (nicht gezeigt). Zur Zeit haben die Taktimpulse Φp und Φp eine Frequenz von ungefähr 8 MHz. Die NAND-Glieder 24 und 25 geben die Ladungspumpsignale pp und Φpp über Inverter 26 und 27 aus.
Wenn V&sub3;&sub6; > Vpref, wird die Hochspannungserzeugungs-Steuerschaltung 20 inaktiviert, und wenn V&sub3;&sub6; < Vpref, wird sie aktiviert. Wenn die Programmierspannung Vpgm ansteigt, steigt die Spannung V&sub3;&sub6; somit ebenfalls an. Daher wird die Hochspannungserzeugungs- Steuerschaltung 20 inaktiviert und der Hochspannungsgenerator 10 erniedrigt somit die Programmierspannung Vpgm. Wenn die Programmierspannung Vpgm andererseits erniedrigt wird, erhöht der Hochspannungsgenerator 10 die Programmierspannung Vpgm. Daher hält die Programmierspannung Vpgm durch die Regelung der Hochspannungserzeugungs-Steuerschaltung 20 einen konstanten Spannungspegel.
Im Abschaltzustand der Transistoren 33 bis 35 kann die Anfangs-Programmierspannung Vpgmin an dem Ausgangsknoten 2 wie folgt dargestellt werden:
Im Anschaltzustand des Transistors 35 kann die Programmierspannung Vpgm1 an dem Ausgangsknoten 2 wie folgt dargestellt werden:
Im Anschaltzustand des Transistors 34 kann die Programmierspannung Vpgm2 an dem Ausgangsknoten 2 wie folgt dargestellt werden:
Wie aus den obigen Gleichungen ersichtlich ist, wird die Programmierspannung an dem Ausgangsknoten 2 schrittweise erhöht, wenn die Transistoren 35 bis 33 nacheinander angeschaltet werden. Demgemäß kann durch aufeinanderfolgendes Ausführen der Programmier- und Programmierverifikationsoperationen bei gleichzeitigem schrittweisen Erhöhen der Programmierspannung innerhalb eines vorbestimmten Spannungsbereiches, d. h. von 15 V bis 19,5 V, realisiert werden, dass die Speicherzellen ungeachtet verschiedener Änderungen, wie etwa Verfahrensänderungen oder Änderungen der Bedingungen, konstante Schwellenspannungen haben.
Fig. 2 ist ein Trimmsignalgenerator 300 zum Erzeugen von Trimmsignalen, die die Programmierspannung Vpgm schrittweise erhöhen, indem sie nacheinander die Transistoren 35 bis 33 in Fig. 1 anschalten. Der Trimmsignalgenerator 300 hat eine Vielzahl von NOR-Gliedern 51 bis 55, die die Kombinationen der Ausgangssignale LP&sub1; bis LP&sub4; eines binären Zählers und ihre komplementären Signale bis empfangen. Der Ausgang des NOR- Gliedes 55 ist an einen Eingang eines NOR-Gliedes 56 in einem Flip-Flop gekoppelt. Der Ausgang des NOR-Gliedes 56 ist an die NOR-Glieder 51 bis 55 über einen Inverter 58 angelegt und auch an einen Eingang eines NOR-Gliedes 57. Der andere Eingang des NOR-Gliedes 57 in dem Flip-Flop ist an das Programmier-Steuersignal gekoppelt, und sein Ausgang ist mit dem Trimmsignal TRMP10 und auch mit dem anderen Eingang des NOR-Gliedes 56 verbunden. Während der Programmieroperation hält der aus den NOR- Gliedern 56 und 57 bestehende Flip-Flop das Trimmsignal TRmP10 in dem logischen "Hoch"-Zustand, wenn das NOR-Glied 55 ausgewählt ist, d. h. das NOR-Glied 55 den logischen "Hoch"-Zustand ausgibt. Der Inverter 58 stellt die Ausgabe des NOR-Gliedes 56 als ein Rückführungssignal bereit.
Somit sind die NOR-Glieder 56 und 57 und der Inverter 58 Haltemittel, um die Trimmsignale TRMP1 bis TRMP10 in dem logischen "Niedrig"-Zustand zu halten. Wenn die ausgewählte Speicherzelle auch nach der Beendigung der 10. Programmierverifikationsoperation nicht erfolgreich programmiert ist, behalten die Programmieroperationen daher danach den erhöhten maximalen Programmierspannungspegel Vpgmmax bei, d. h. 19,5 V gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung. Während die maximale Programmierspannung Vpgmmax als der Wert gewählt ist, der den Grenzschichtdurchbruch und den Durchbruch der Gate-Oxidschicht der Speicherzellen verhindern kann, sollte beachtet werden, dass die vorliegende Erfindung nicht auf den maximalen Programmierspannungspegel von 19,5 V beschränkt ist. Weiterhin verwendet die vorliegende Erfindung 10 Trimmsignale, ist jedoch ebenfalls nicht darauf beschränkt. Es ist jedoch erwünscht, dass das Programmierspannungsinkrement ΔV, um das sie mit jeder Programmieroperation erhöht wird, unter 1 V, bevorzugt unter 0,5 V sein sollte.
Fig. 3A zeigt den binären Zähler und Fig. 3B ein schematisches Schaltbild jeder Stufe in dem binären Zähler aus Fig. 3A.
Unter Bezugnahme auf Fig. 3B sind die Kanäle der N-Typ- Transistoren 65 bis 68 in Reihe zwischen einen Ausgangsanschluss Oi+1 und seinen komplementären Ausgangsanschluss i+1 geschaltet, die Gates der Transistoren 66 und 67 sind gemeinsam mit einem komplementären Takteingangsanschluss i verbunden und die Gates der Transistoren 65 und 68 mit dem Takteingangsanschluss Oi. Ein Inverter 64 ist zwischen den Ausgangsanschluss Oi+1 und seinen komplementären Ausgangsanschluss i+1 geschaltet. Ein zweiter Eingang eines NAND-Gliedes 61 ist mit einem Verbindungsknoten zwischen den Transistoren 65 und 66 gekoppelt und der Ausgang davon über einen Inverter 63 mit einem Verbindungsknoten zwischen den Transistoren 66 und 67. Ein zweiter Eingang des NAND- Gliedes 62 ist mit einem Verbindungsknoten zwischen den Transistoren 67 und 68 gekoppelt und der Ausgang davon mit dem komplementären Ausgangsanschluss i+1. Wenn ein Rücksetzsignal, das dem logischen "Niedrig"-Zustand entspricht, an einen Rücksetzanschluss angelegt wird, kommt der Ausgangsanschluss Oi+1 somit in den logischen "Niedrig"-Zustand, und sein komplementärer Ausgangsanschluss i+1 kommt in den logischen "Hoch"-Zustand. Zusätzlich wird der Ausgangszustand des Ausgangsanschlusses Oi+1 jedesmal geändert, wenn der Eingang des Eingangsanschlusses Oi von dem logischen "Hoch"-Zustand in den logischen "Niedrig"- Zustand übergeht.
Der binäre Zähler 400 aus Fig. 3A besteht aus 7 in Reihe miteinander verbundenen Stufen. Der Rücksetzanschluss ist mit dem Rücksetzsignal gekoppelt, und der Takteingangsanschluss Oi und sein komplementärer Takteingangsanschluss i in der ersten Stufe sind mit dem Taktsignal CK bzw. seinem komplementären Taktsignal verbunden. Die 7 Stufen 71 bis 77 geben komplementäre Zählsignale bis aus, und die 4 Stufen 71 bis 74 geben die Zählsignale LP&sub1; bis LP&sub4; aus. Jedesmal, wenn das Taktsignal CK in den logischen "Niedrig"-Zustand übergeht, werden die Zählsignale LP&sub1; bis LP&sub4; hochgezählt und die komplementären Zählsignale bis heruntergezählt.
Fig. 4 ist ein Schaltbild, das einen Taktsignalgenerator zum Erzeugen des dem binären Zählers 400 aus Fig. 3A zuzuführenden Taktsignals zeigt. In der Figur wird ein Programmier- und Verifikationssignal von einem Zeitgeber (nicht gezeigt) in Abhängigkeit von dem Programmier-Steuersignal erzeugt. Der Taktsignalgenerator umfasst einen Kurzimpuls-Generator 80, der aus den Invertern 81 bis 83 und einem NAND-Glied 84 besteht, die Inverter 85 bis 88 und die NOR-Glieder 89 und 90. Die NDR-Glieder 89 und 90 sind in einem Flip-Flop enthalten. Der Kurzimpuls- Generator 80 erzeugt die kurzen Impulse des logischen "Niedrig"- Zustandes, wenn das Programmier- und Verifikationssignal in den logischen "Hoch"-Zustand übergeht.
Fig. 5 ist ein schematisches Schaltbild eines Steuersignalgenerators zum Erzeugen des Rücksetzsignals und des Programmier-Steuersignals . Der Steuersignalgenerator aus Fig. 5 erzeugt das Rücksetzsignal durch einen Kurzimpuls- Generator 91 und Inverter 92 und 93 in Reaktion auf ein von einem Befehlsregister (nicht gezeigt) ausgegebenes Selbstprogrammier-Zustandssignal Sapgm. Das Selbstprogrammier-Zustandssignal Sapgm wird über einen Inverter 94 an einen ersten Eingang eines NDR-Gliedes 95, ein Programmiernachweissignal PDS an einen zweiten Eingang davon und ein Schleifenzählersignal PCout an einen dritten Eingang davon angelegt. Das NDR-Glied 95 gibt das Programmier-Steuersignal über einen Inverter 96 aus. Das Programmiernachweissignal PDS wird gemäß der Programmierverifikationsoperation erzeugt. Wenn alle ausgewählten Speicherzellen erfolgreich programmiert worden sind, wird das Programmiernachweissignal PDS der logische "Hoch"-Zustand. Wenn dagegen mindestens eine der ausgewählten Speicherzellen nicht erfolgreich programmiert worden ist, wird das Programmiernachweissignal PDS der logische "Niedrig"-Zustand. Solch ein Programmierverifikationsverfahren ist in der oben erwähnten Koreanischen Patentveröffentlichung Nr. 94-18870 offenbart.
Fig. 6 zeigt eine Schleifenzählerschaltung 500 zum Erzeugen des Schleifenzählersignals PCout. Die Schleifenzählerschaltung 500 ist eine aus den NAND-Gliedern 101 bis 110 und einem NDR-Glied 111 bestehende logische Schaltung. Die komplementären Zählsignale bis werden den NAND-Gliedern 101 bis 107 jeweils von dem binären Zähler 400 zugeführt. Die Anschlüsse N0 bis N6 sind entsprechend der Schleifenzählerfrequenz mit der Erdspannung Vss oder der Versorgungsspannung Vcc verbunden. Da die Schleifenzählerfrequenz gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung auf 20 gesetzt wird, sind die Anschlüsse N2 und N5 mit der Versorgungsspannung Vcc und die übrigen Anschlüsse N0, N1, N3, N4 und N6 mit der Erdspannung Vss verbunden.
Die Selbstprogrammier-Schaltung gemäß der bevorzugten Ausführungsform wird unter Bezugnahme auf das Zeitdiagramm aus Fig. 7 beschrieben.
Wie in Fig. 7 gezeigt, beginnt die Selbstprogrammier-Operation in Reaktion auf den Übergang des Selbstprogrammier-Zustandssignals Sapgm aus dem logischen "Niedrig"-Zustand in den logischen "Hoch"-Zustand. Da das Programmiernachweissignal PDS und das Schleifenzählersignal PCout am Anfang der Selbstprogrammier-Operation in dem logischen "Niedrig"-Zustand sind, erzeugt der Steuersignalgenerator in Reaktion auf den Übergang des Selbstprogrammier-Zustandssignals Sapgm aus dem logischen "Niedrig"-Zustand in den logischen "Hoch"-Zustand ein Programmier- Steuersignal , das dem logischen "Niedrig"-Zustand entspricht. Darüber hinaus erzeugt der Kurzimpuls-Generator 91 in Reaktion auf das Selbstprogrammier-Zustandssignal Sapgm, das in den logischen "Hoch"-Zustand übergeht, den kurzen Impuls, der dem logischen "Niedrig"-Zustand entspricht, und dadurch wird der binäre Zähler 400 aus Fig. 3A zurückgesetzt. Wie in Fig. 7 gezeigt, erzeugt der Zeitgeber (nicht gezeigt) das Programmier- und Verifikationssignal in Reaktion auf den Übergang des Programmier-Steuersignals aus dem logischen "Hoch"-Zustand in den logischen "Niedrig"-Zustand. Das Programmier- und Verifikationssignal ist der Taktimpuls, der den logischen "Niedrig"-Zustand von 30 usec und den logischen "Hoch"-Zustand von 10 usec hat, wenn das Programmier-Steuersignal in dem logischen "Niedrig"-Zustand ist. Die Periode, in der das Programmier-Steuersignal in dem logischen "Niedrig"-Zustand bleibt, ist für die Programmieroperation und die Periode, in der das Programmier-Steuersignal in dem logischen "Hoch"-Zustand bleibt, ist für die Programmierverifikationsoperation.
Zur Zeit t&sub1; in Fig. 7 wird der Programmierspannungsgenerator 200 aus Fig. 1 in Reaktion auf den Übergang des Programmier-Steuersignals aus dem logischen "Hoch"-Zustand in den logischen "Niedrig"-Zustand freigegeben. Das bedeutet, dass der Transistor 41 angeschaltet wird und somit die Vergleichsschaltung 40 aktiviert und der Transistor 31 angeschaltet wird und somit die Trimmschaltung 30 aktiviert. Am Beginn der Operation, wenn Vpref > V&sub3;&sub6;, gibt die Vergleichsschaltung 40 den logischen "Hoch"-Zustand aus. Daher gibt der Inverter 23 den logischen "Hoch"-Zustand aus, und dadurch erzeugt die, Hochspannungserzeugungs-Steuerschaltung 20 das Ladungspumpsignal Φpp und sein komplementäres Signal pp. Somit erzeugt der Hochspannungsgenerator 10 durch die Signale Φpp und pp die allmählich ansteigende Hochspannung. Die Programmierspannung Vpgm, steigt an bis die Spannung V&sub3;&sub6; an dem Verbindungsknoten 36 die Referenzspannung Vpref erreicht. Dementsprechend hält die Programmierspannung Vpqm die Anfangsprogrammierspannung Vpgmmin. die in der oben beschriebenen Gleichung (1) gezeigt ist. Das Verfahren zum Programmieren der ausgewählten Speicherzellen mit der Programmierspannung Vpgm ist in der Koreanischen Patent-Veröffentlichung Nr. 94-18870 offenbart.
Zur Zeit t&sub2; geht das Programmier- und Verifikationssignal in den logischen "Hoch"-Zustand über, und die Programmierverifikationsoperation für die programmierten Speicherzellen wird während der Zeit zwischen t&sub1; und t&sub2; ausgeführt. In Abhängigkeit von dem Programmier- und Verifikationssignal , das zur Zeit t&sub2; in den logischen "Hoch"-Zustand übergeht, erzeugt der Kurzimpuls-Generator 80 aus Fig. 4 den kurzen Impuls, und der Inverter 86 erzeugt das Kurzimpuls-Signal sp, das dem logischen "Niedrig"-Zustand entspricht. Das Taktsignal CK wird als ein dem Kurzimpuls-Signal sp ähnliches Signal erzeugt. Dann bringt der binäre Zähler 400 aus Fig. 3A das Zählsignal LP&sub1; wie in Fig. 7 gezeigt in den logischen "Hoch"-Zustand. Dadurch erzeugt das NOR-Glied 51 aus Fig. 2 das Trimmsignal TRMP1, das dem logischen "Hoch"-Zustand entspricht. Mit dem Anschaltzustand des Transistors aus Fig. 1 wird somit der Widerstand R&sub1; überbrückt, und die Spannung V&sub3;&sub6; an dem Verbindungsknoten 36 wird kleiner als die Referenzspannung Vpref. Als ein Ergebnis wird die Hochspannungserzeugungs-Steuerschaltung 20 aktiviert, und der Hochspannungsgenerator 10 erzeugt die erhöhte Programmierspannung Vpgm1, wie in der obigen Gleichung (2) gezeigt.
Wenn die ausgewählten Speicherzellen während der Programmierverifikationsoperation zwischen der Zeit t&sub2; und t&sub3;, d. h. der Dauer von 10 usec, nicht erfolgreich programmiert werden, wird automatisch eine Wiederprogrammieroperation mit der erhöhten Programmierspannung Vpgm1 während der Zeit zwischen t&sub3; und t&sub4; ausgeführt.
Zur Zeit t&sub4;, wenn das Programmier- und Verifikationssignal in den logischen "Hoch"-Zustand übergeht, erzeugt der Kurzimpuls-Generator 80 aus Fig. 4 den kurzen Impuls, der dem logischen "Niedrig"-Zustand entspricht, und der Inverter 86 gibt, wie in Fig. 7 gezeigt, den kurzen Impuls sp aus, der dem logischen "Niedrig"-Zustand entspricht. Das Taktsignal CK wird der kurze Impuls, der dem logischen "Niedrig"-Zustand entspricht, und die Zählsignale LP&sub1; und LP&sub2; des binären Zählers 400 werden der logische "Niedrig"- bzw. logische "Hoch"-Zustand. Daher erzeugt das NOR-Glied 52 aus Fig. 2 das Trimmsignal TRMP2, das in den logischen "Hoch"-Zustand übergeht. In Reaktion auf das Trimmsignal TRMP2, das dem logischen "Hoch"-Zustand entspricht, werden die Widerstände R&sub1; und R&sub2; aus Fig. 1 überbrückt, und die Spannung V&sub3;&sub6; an dem Verbindungsknoten 36 wird kleiner als die Referenzspannung Vpref. Infolgedessen wird die Hochspannungserzeugungs-Steuerschaltung 20 aktiviert, und dadurch erzeugt der Hochspannungsgenerator 10 die Programmierspannung Vpgm2, wie in der obigen Gleichung (3) gezeigt.
Wenn die ausgewählten Speicherzellen trotz der Wiederprogrammieroperation nicht erfolgreich programmiert werden, wird die Programmieroperation während der Zeit zwischen t&sub5; und t&sub5; erneut ausgeführt. In derselben Weise, mit der schrittweisen Erhöhung der Programmierspannung, werden die Programmier- und Programmierverifikationsoperationen automatisch ausgeführt bis alle ausgewählten Speicherzellen erfolgreich programmiert sind.
Das Zeitdiagramm aus Fig. 7 zeigt den Fall, dass die ausgewählten Speicherzellen bei der fünften Programmieroperation erfolgreich programmiert werden. Nach der Beendigung der fünften Programmieroperation geht das Programmiernachweissignal PDS, das anzeigt, dass die ausgewählten Speicherzellen erfolgreich programmiert worden sind, bei der Programmierverifikationsoperation zwischen der Zeit t&sub1;&sub0; und t&sub1;&sub1; in den logischen "Hoch"-Zustand über. Dadurch führt der Steuersignalgenerator aus Fig. 5 den logischen "Hoch"-Zustand des Programmier-Steuersignals herbei, und die Schaltungen, die mit der Programmierung wie ein Ringzähler (nicht gezeigt) verknüpft sind, werden inaktiviert. Nach ungefähr 2,5 usec nachdem das Programmier-Steuersignal in den logischen "Hoch"-Zustand übergeht, kommt das Selbstprogrammier-Zustandssignal Sapgm in den logischen "Niedrig"-Zustand. Es ist möglich, mit den komplementären Zählsignalen bis , die von dem binären Zähler 400 ausgegeben werden, feststellen, wie viele Programmierschleifen während der 2,5 usec erfolgt sind.
Fig. 8 ist ein Diagramm, das die Beziehung zwischen der Programmierschleife und der Programmierspannung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Unter Bezugnahme auf Fig. 8 können die Programmieroperationen für die ausgewählten Speicherzellen bis zu 20 Mal ausgeführt werden. Die Programmierspannung Vpgm steigt bis zur 10. Programmieroperation schrittweise von 15 V bis 19,5 V um 0,5 V an. Während der 11. bis 20. Programmieroperation behält die Programmierspannung Vpgm durch die Halteoperation des aus den NOR-Gliedern 56 und 57 bestehenden Flip-Flops den maximalen konstanten Spannungspegel Vpgmmax von 19,5 V bei. Wenn die ausgewählten Speicherzellen nach der 20. Programmieroperation nicht erfolgreich programmiert sind, erzeugt die Schleifenzählerschaltung 500 aus Fig. 6 das Schleifenzählersignal PCout, das in den logischen "Hoch"-Zustand übergeht, und dadurch erzeugt der Steuersignalgenerator aus Fig. 5 das Programmier-Steuersignal , das in den logischen "Hoch"-Zustand übergeht und so die Erzeugung der Programmierspannung Vpgm, beendet.
Wie oben beschrieben, erzeugt der Selbstprogrammier-Spannungsgenerator gemäß der vorliegenden Erfindung in Abhängigkeit von der Programmierschleife eine Programmierspannung, die schrittweise innerhalb eines vordefinierten Spannungsbereiches ansteigt. Die Programmierspannung wird an die ausgewählten Wortleitungen angelegt. Jedoch sollte die Varianz der Schwellenspannung und die Belastung der Speicherzellen, die unter den mit der ausgewählten Wortleitung verbundenen Speicherzellen nicht programmiert werden sollen, verhindert werden.
Bei der Programmieroperation des konventionellen Verfahrens wird die Durchlassspannung Vpass. d. h. eine konstante Spannung von 10 V, an die nicht ausgewählten Wortleitungen angelegt. In der Annahme, dass die Wortleitung WL2 ausgewählt ist, die gemäß der Programmierschleife angestiege maximale Programmierspannung Vpgmmax, d. h., dass 19, 5 V an die ausgewählte Wortleitung WL2 angelegt ist, die Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU2 als Information "0" programmiert werden soll, und die Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU1 im Löschzustand, d. h. Information "1", gehalten werden soll, wird während der Programmieroperation z. B. die Versorgungsspannung Vcc von 5 V an die erste Auswahlleitung SL1 angelegt, die konstante Durchlassspannung Vpass von 10 V an die nicht ausgewählten Wortleitungen WL1 und WL3 bis WL8 und die Erdspannung Vss an die zweite Auswahlleitung SL2. Zugleich wird die Erdspannung Vss an die Bitleitung BL2 angelegt, die zu der Speicherzelle M2, die mit der Information "0" programmiert werden soll, innerhalb der NAND-Zellen-Einheit NU2 gehört, und die Versorgungsspannung V von 5 V wird an die Bitleitung BL1 angelegt, die zu der Speicherzelle M2, die in dem Löschzustand, d. h. der Information "1", gehalten werden soll, innerhalb der NAND-Zellen-Einheit NU1 gehört. Dann wird der erste Auswahltransistor 120 innerhalb der NAND-Zellen-Einheit NU2 angeschaltet und dadurch wird die Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU2 mit der Information "0" programmiert.
Da jedoch die Versorgungsspannung Vcc von 5 V an die Bitleitung BL1, die mit der NAND-Zellen-Einheit NU1 verbunden ist, und an das Gate des ersten Auswahltransistors 120 innerhalb der NAND-Zellen-Einheit NU1 angelegt wird und die Durchlassspannung Vpags von 10 V an das Steuergate der Speicherzelle M1 innerhalb der NAND-Zellen-Einheit NU1 angelegt wird, wird die Source des ersten Auswahltransistors 120 auf die Durchlassspannung Vpass geladen und dadurch der erste Auswahltransistor 120 abgeschaltet. Auf diese Weise werden Source und Drain der Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU1 mit der Durchlassspannung Vpass (= 10 V) geladen und die erhöhte Programmierspannung von 19,5 V wird abrupt an das Steuergate der Speicherzelle M2 angelegt. Daher empfängt die Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU1 die Spannungsbelastung von 9,5 V und die dünne Tunneloxidschicht oder die dazwischenliegende Isolationsschicht können aufgrund der Varianz des Herstellungsprozesses versagen. Währenddessen wird die Schwellenspannung der Speicherzelle M2 innerhalb der NAND-Zellen-Einheit NU2 geändert. Daher verschlechtert das Anlegen der konstanten Durchlassspannung Vpass an die nicht ausgewählten Wortleitungen die Zuverlässigkeit des EEPROM. Um dieses Problem zu lösen, wird die bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 10 bis 12 beschrieben.
Fig. 10 zeigt einen Durchlassspannungsgenerator zum Erzeugen der an die nicht ausgewählten Wortleitungen anzulegenden Durchlassspannung. Unter Bezugnahme auf die Figur hat der Durchlassspannungsgenerator dieselbe Struktur wie der Programmierspannungsgenerator 200 aus Fig. 1, mit der Ausnahme, dass die Werte der Widerstände R&sub1;' bis R&sub1;&sub0;', Rn' und Rm' in dem Durchlassspannungsgenerator 600 von denen der Widerstände R&sub1; bis R&sub1;&sub0;, Rn und Rm in dem Programmierspannungsgenerator 200 verschieden sind, und dass die Durchlassspannung Vpass anstelle der Programmierspannung Vpgm, von dem Ausgangsknoten 2 ausgegeben wird. Die in den Fig. 2 bis 6 gezeigten Steuersignalgeneratoren werden auch eingesetzt, um den Durchlassspannungsgenerator 600 zu steuern. Der Durchlassspannungsgenerator 600 erzeugt die Durchlassspannung Vpass, die entsprechend der Programmierschleife schrittweise von der Anfangs-Durchlassspannung Vpaasin von 8 V auf die maximale Durchlassspannung Vpassmax von 12,5 V ansteigt. Die Erzeugung der ansteigenden Durchlassspannung Vpass kann durch die Verwendung der passenden Werte der Widerstände R&sub1;' bis R&sub1;&sub0;'. Rn und Rm realisiert werden. Die Operationen des Durchlassspannungsgenerators 600 sind mit denen des Programmierspannungsgenerators 200 mit Ausnahme des Wertes der Durchlassspannung Vpass identisch, und diese Operationen werden nicht beschrieben. Die in den Fig. 2 bis 6 gezeigten Steuersignalgeneratoren werden in dem Durchlassspannungsgenerator 600 aus Fig. 10 eingesetzt, und diese werden ebenfalls nicht beschrieben.
Fig. 11 ist ein Zeitdiagramm zum Beschreiben der Operationen des Durchlassspannungsgenerators aus Fig. 10. Fig. 11 ist zu Fig. 7 identisch, außer dass die Durchlassspannung Vpass anstelle der Programmierspannung Vpgm, erzeugt wird.
Fig. 12 ist ein Diagramm, das die Beziehung zwischen der Programmierspannung Vpgm und der Durchlassspannung Vpass entsprechend der Programmierschleife zeigt. Wie aus der Figur ersichtlich ist, hält die Spannungsdifferenz zwischen der Programmierspannung Vpgm und der Durchlassspannung Vpass bis zu 10. Programmieroperation den Wert 5 V. Solch eine Spannungsdifferenz kann entsprechend der Struktur oder Eigenschaften der Speicherzellen geeignet festgelegt werden, um das Isolationsversagen oder die Varianz der Schwellenspannung der Speicherzellen, die nicht programmiert werden sollen, zu verhindern.
Wie oben beschrieben, kann die Zuverlässigkeit des Chips ohne Versagen der Isolationsschicht oder einer Varianz der Schwellenspannung der Speicherzellen, die nicht programmiert werden sollen, verbessert werden, da der Selbstprogrammier-Spannungsgenerator und der Durchlassspannungsgenerator gemäß der vorliegenden Erfindung Programmier- und Durchlassspannungen erzeugen, die schrittweise innerhalb eines vorbestimmten Spannungsbereiches ansteigen. Weiterhin ist es möglich, einheitliche Schwellenspannungen zu erreichen und die Leistung des Chips ohne Rücksicht auf Verfahrensvariationen und Variationen der Bedingungen zu verbessern.

Claims

1. Selbstprogrammier-Spannungsgenerator (200) zur Verwendung in einem nicht-flüchtigen Halbleiterspeicher, der eine Vielzahl von Speicherzellen (M) und Mittel zur Ausführung von wiederholten, aufeinanderfolgenden Programmier- und Programmierverifikationsoperationen auf ausgewählten Speicherzellen bis die ausgewählten Speicherzellen erfolgreich programmiert sind aufweist, wobei der Selbstprogrammier- Spannungsgenerator Mittel zur Erzeugung einer Programmierspannung aufweist, die sich nach erfolglosen Programmieroperationen auf den ausgewählten Speicherzellen schrittweise erhöht, wobei der Selbstprogrammier-Spannungsgenerator aufweist:

einen Hochspannungsgenerator (10) zur Erzeugung einer Programmierspannung (Vpgm);

eine Trimmschaltung (30) zur Einstellung des Pegels der Programmierspannung, um die Programmierspannung schrittweise (TRMp1-TRMp10; 33-35) innerhalb eines vorbestimmten Spannungsbereiches jedes Mal zu erhöhen, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden;

wobei die Trimmschaltung aufweist:

- ein erstes Widerstandselement (Rn, R1-R10), das zwischen einen gemeinsamen Knoten (36) und einen Erdungsknoten (38) geschaltet ist;

- ein zweites Widerstandselement (Rm), das zwischen den gemeinsamen Knoten und einen Programmierspannungsausgang (Vpgm) des Hochspannungsgenerators geschaltet ist;

- Mittel (33-35) zur Änderung des Widerstandes des ersten Widerstandselementes; und

dadurch gekennzeichnet, daß sie auch

- Mittel (40, 20, 10) aufweist, um eine Potentialdifferenz (V36) zwischen der Erdspannung und dem gemeinsamen Knoten durch Anpassung der Programmierspannung auf einem festen, vorbestimmten Wert (Vpref) zu halten.

2. Selbstprogrammier-Spannungsgenerator nach Anspruch 1, wobei das erste Widerstandselement in Reihenschaltung eine Vielzahl von Teilwiderstandselementen (R1-R10) aufweist, und wobei der Widerstand des ersten Widerstandselementes durch selektives Kurzschließen (TRMp) von ausgewählten Teilwiderstandselementen verändert wird.

3. Selbstprogrammier-Spannungsgenerator nach Anspruch 2, wobei eine Vielzahl von steuerbaren Überbrückungsmitteln (33-35) jeweils zwischen den Erdungsknoten (38) und einen jeweiligen Knoten zwischen einem jeweiligen Paar von direkt benachbarten Teilelementen geschaltet ist, um ausgewählte Teilwiderstandselemente selektiv kurzzuschließen.

4. Selbstprogrammier-Spannungsgenerator nach einem der Ansprüche 1-3, wobei der Erdungsknoten (38) mit der Erdspannung (Vss) nur dann verbunden ist, wenn die Programmierung durchgeführt wird.

5. Selbstprogrammier-Spannungsgenerator nach Anspruch 3 oder 4, wobei die Mittel zur Änderung des Widerstandes Mittel zur Aktivierung eines ausgewählten Überbrückungsmittels aufweisen.

6. Selbstprogrammier-Spannungsgenerator nach einem der Ansprüche 3-5, wobei das erste und zweite Widerstandelement eine Vielzahl von Widerständen (Rm-R1), die in Reihe zwischen einen Programmierspannungserzeugungsanschluß (2) des Hochspannungsgenerators und eine Referenzspannung (38; Vss) geschaltet sind, und die Überbrückungsmittel eine Vielzahl von Transistoren zur jeweiligen Überbrückung von ausgewählten aus der Vielzahl der Widerstände aufweisen, um die Programmierspannung schrittweise zu erhöhen.

7. Selbstprogrammier-Spannungsgenerator nach Anspruch 5 oder 6, der außerdem einen Trimmsignalgenerator (300) aufweist, der angeschlossen ist, um jedes aus der Vielzahl der Überbrückungsmittel zu steuern, um die Programmierspannung schrittweise zu erhöhen.

8. Selbstprogrammier-Spannungsgenerator nach Anspruch 7, wobei der Trimmsignalgenerator Haltemittel (56-58) aufweist, um eine konstante Spannung zu erzeugen, nachdem die Programmierspannung schrittweise erhöht worden ist.

9. Selbstprogrammier-Spannungsgenerator nach Anspruch 7 oder 8, der außerdem einen binären Zähler (400) aufweist, der mit dem Trimmsignalgenerator verbunden ist, um die Vielzahl von Überbrückungsmitteln nacheinander zu aktivieren.

10. Selbstprogrammier-Spannungsgenerator nach Anspruch 9, der außerdem eine Schleifenzählerschaltung (500) zum Beenden der Erzeugung der Programmierspannung in Reaktion auf von dem binären Zähler ausgegebene Zählsignale aufweist.

11. Verfahren zur Programmierung eines nicht-flüchtigen Halbleiterspeichers, der eine Vielzahl von Speicherzellen (M) hat, das die aufeinanderfolgende Ausführung von Programmier- und Programmierverifikationsoperationen auf ausgewählten Speicherzellen bis die ausgewählten Speicherzellen erfolgreich programmiert sind umfaßt, und bei dem die Programmierspannung jedes Mal erhöht wird, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden, wobei das Verfahren umfaßt:

(a) Erzeugung einer Programmierspannung (Vpgm) in einem Hochspannungsgenerator (10);

(b) Durchleiten eines Stroms durch eine Reihenschaltung aus:

- einem ersten Widerstandselement (Rn, R1-R10), das zwischen einen gemeinsamen Knoten (36) und eine Erdspannung (Vss) geschaltet ist; und

- ein zweites Widerstandselement (rm), das zwischen den gemeinsamen Knoten und einen Programmierspannungsausgang (Vpgm) geschaltet ist;

gekennzeichnet durch:

(c) Vergleich des Pegels einer Spannung (V&sub3;&sub6;) an dem gemeinsamen Knoten (36) mit einer Referenzspannung (Vpref);

(d) Erzeugung eines Vergleichssignals (4) entsprechend dem Ergebnis des Vergleichs von Schritt (c);

(e) Aktivierung des Hochspannungsgenerators in Reaktion auf das Vergleichssignal, um die Programmierspannung so einzustellen, daß der Spannungspegel (V&sub3;&sub6;) des gemeinsamen Knotens im wesentlichen gleich der Referenzspannung ist; und

(f) schrittweise Erhöhung (TRMp1-TRMp10; 33-35) der Programmierspannung innerhalb eines vorbestimmten Spannungsbereiches jedes Mal, wenn die ausgewählten Speicherzellen nicht erfolgreich programmiert werden, durch schrittweise Erniedrigung des Widerstandes des ersten Widerstandselementes und Wiederholung der Schritte (b)-(e).

12. Verfahren nach Anspruch 11, wobei das erste Widerstandselement in Reihenschaltung eine Vielzahl von Teilwiderstandselementen (R1-R10) aufweist, und wobei der Widerstand des ersten Widerstandselementes durch selektives Kurzschließen (TRMp) von ausgewählten Teilwiderstandselementen verändert wird.

13. Verfahren nach Anspruch 12, wobei eine Vielzahl von steuerbaren Überbrückungsmitteln (TRMp1-TRMp10) jeweils zwischen den Erdungsknoten (38) und einen jeweiligen Knoten zwischen einem jeweiligen Paar von direkt benachbarten Teilelementen geschaltet wird, um ausgewählte Teilwiderstandselemente selektiv kurzzuschließen (TRMp).

14. Verfahren nach Anspruch 12 oder 13, wobei der Widerstand des ersten Widerstandselementes durch selektive Aktivierung von einem der Überbrückungsmittel schrittweise erniedrigt wird.

15. Verfahren nach einem der Ansprüche 11-14, wobei die Programmierspannung innerhalb eines vorbestimmten Spannungsbereichs schrittweise erhöht wird und dann einen konstanten Spannungspegel hält.

16. Verfahren nach Anspruch 15, wobei der konstante Spannungspegel eingestellt ist, um den, Grenzschichtdurchbruch und den Durchbruch der Gate-Oxidschicht der Speicherzellen zu verhindern.

17. Verfahren nach Anspruch 15 oder 16, wobei der vorbestimmte Spannungsbereich ungefähr zwischen 15 V und 19.5 V liegt.