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KR101495789B1 - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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KR101495789B1
KR101495789B1 KR20080114027A KR20080114027A KR101495789B1 KR 101495789 B1 KR101495789 B1 KR 101495789B1 KR 20080114027 A KR20080114027 A KR 20080114027A KR 20080114027 A KR20080114027 A KR 20080114027A KR 101495789 B1 KR101495789 B1 KR 101495789B1
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voltage
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삼성전자주식회사
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Abstract

본 발명은 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 불휘발성 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 워드 라인들 중 선택된 워드라인에 인가되는 프로그램 전압, 그리고 상기 선택된 워드 라인에 인접한 적어도 하나의 워드 라인에 패스 전압을 생성하는 고전압 발생기; 및 프로그램 동작 동안, 상기 프로그램 전압을 단계적으로 증가하도록 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 단계적으로 증가되는 프로그램 전압에 응답하여 상기 패스 전압의 레벨이 변경되는 경우 상기 단계적으로 증가되는 프로그램 전압의 폭을 감소한다. 따라서, 본 발명에 따른 불 휘발성 메모리 장치는 ISPP에 따른 프로그램 전압의 증가 폭을 일정하게 유지하여 정확한 프로그램 동작을 수행한다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 동작 동안, 증가되는 프로그램 전압에 따라 패스 전압의 레벨을 제어하는 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
불휘발성 메모리 장치는 플래시 메모리 장치, 가변 저항 메모리 장치 등을 포함한다. 플래시 메모리 장치는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가진다. 따라서, NOR 플래시 메모리는 우수한 랜덤 억세스 시간 특성을 갖는다.
NAND 플래시 메모리는 복수의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택트만을 필요로 한다. 따라서, NAND 플래시 메모리는 집적도면에서 우수한 특성을 갖는다.
최근에, 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수의 데이타를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행된다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell;MLC)이라고 하고, 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single-Level Cell;SLC)이라 한다. 일반적으로, 멀티 레벨 셀(MLC)은 일반적으로 2개 이상의 드레솔드(Threshold) 전압분포를 가진다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 ISPP에 따른 프로그램 전압의 증가 폭을 일정하게 유지하는 데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 워드 라인들 중 선택 워드라인에 인가되는 프로그램 전압 및 비선택 워드 라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및 프로그램 동작 동안, 상기 프로그램 전압을 단계적으로 증가하도록 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 단계적으로 증가되는 프로그램 전압에 따라 상기 패스 전압의 레벨을 증가시키되, 상기 선택된 워드 라인에 인접한 워드 라인의 패스 전압은 일정 레벨로 고정된다.
실시 예로서, 상기 증가되는 패스 전압은 상기 단계적으로 증가되는 프로그램 전압 펄스의 일정 횟수 동안 일정 레벨로 유지된 후, 소정의 레벨로 증가된다.
실시 예로서, 상기 제어 로직은 상기 증가되는 패스 전압이 상기 소정의 레벨로 증가되는 때, 상기 단계적으로 증가되는 프로그램 전압의 증가폭을 감소시키 다.
본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 워드 라인들 중 선택 워드라인에 인가되는 프로그램 전압 및 비선택 워드 라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및 프로그램 동작 동안, 상기 프로그램 전압을 단계적으로 증가하도록 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 단계적으로 증가되는 프로그램 전압에 따라 상기 패스 전압의 레벨을 증가시키되, 상기 패스 전압이 증가되는 때, 상기 단계적으로 증가되는 프로그램 전압의 증가폭을 감소시킨다.
실시 예로서, 상기 선택 워드라인에 인가되는 프로그램 전압은 상기 선택된 워드 라인에 인접한 비선택 워드 라인의 패스 전압의 증가에 의하여 증가된다.
실시 예로서, 상기 감소된 프로그램 전압의 증가폭은 상기 증가되는 패스 전압의 증가에 의하여 증가되는 프로그램 전압의 증가폭만큼 보상된다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은 중앙 처리 장치; 상기 중앙 처리 장치의 제어에 따라 동작하는 불휘발성 메모리 장치; 및 이들을 상호 연결하는 인터페이스 장치를 포함하되, 상기 불휘발성 메모리 장치는 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 워드 라인들 중 선택 워드라인에 인가되는 프로그램 전압 및 비선택 워드 라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및 프로그램 동작 동안, 상기 프로그램 전압을 단계적으로 증가하도록 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 단계적 으로 증가되는 프로그램 전압에 따라 상기 패스 전압의 레벨을 증가시키되, 상기 선택된 워드 라인에 인접한 워드 라인의 패스 전압은 일정 레벨로 고정된다.
본 발명에 의하면, ISPP에 따른 프로그램 전압의 증가 폭을 일정하게 유지하여 정확한 프로그램 동작을 수행하도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
최근의 플래시 메모리 장치는 디자인 룰(Design Rule)이 계속 감소됨에 따라 패스 전압(VPASS) 윈도우(Window) 확보가 큰 이슈(issue)가 되고 있다. 예를 들면, 플래시 메모리의 프로그램 동작에 있어서 선택된 워드 라인(Word Line)에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인에는 패스 전압(Vpass)이 인가된다. 패스 전압이 낮아서 발생하는 프로그램 전압 디스터브(Vpgm Disturb)는 프로그램 전압(Vpgm)이 인가되는 워드 라인에 연결된 복수의 메모리 셀들 중 프로그램 금지된 셀들이 프로그램되어 페일(fail)되는 것이다. 패스 전압(Vpass)이 높아서 발생하는 패스 전압 디스터브(Vpass Disturb)는 동일한 셀 스트링에 연결된 메모리 셀들 중 패스 전압(Vpass)이 인가되는 셀들이 프로그램되어 페일되는 것이다. 즉, 패스 전압 원도우(PASS VOLTAGE WINDOW)란 패스 전압 디스터브 및 프로그램 전압 디스터브가 발생하지 않는 패스 전압의 범위를 의미한다. 따라서, 패스 전압 원도우 가 크면 클수록 플래시 메모리 장치의 신뢰성은 향상될 것이다.
따라서, 본 발명은 패스 전압 윈도우를 개선하기 위하여 프로그램 동작 동안, ISPP에 따라 증가되는 프로그램 전압에 응답하여 패스 전압을 제어하되, 프로그램 전압의 증가 폭을 일정하게 유지하여 정확한 프로그램 동작을 수행한다.
도 1은 본 발명의 바람직한 실시예에 따른 메모리 시스템(100)을 도시한 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(100)은 메모리 장치(110)와 메모리 컨트롤러(또는 플래시 컨트롤러)(120)를 포함한다.
예시적인 실시한 예들에 있어서, 메모리 장치(110)는 플래시 메모리 장치일 것이다. 또는, 메모리 장치(110)는 PRAM, MRAM(Magnetoresistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 것이다.
계속해서 도 1을 참조하면, 메모리 장치(110)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(111)를 포함한다. 메모리 셀 어레이(111)는 복수의 영역들로 구분될 수 있다. 그러한 영역들은 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 것이다. 메모리 셀 어레이(111)의 영역들 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 구성은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 메모리 장치(110)는 페이지 버퍼 회로(112), 디코더 회로(113), 전압 발생 회로(114), 제어 회로(115), 그리고 입출력 인터페이스 회로(116)를 더 포함한다. 페이지 버퍼 회로(112)는 제어 회로(115)의 제어에 따라 메모리 셀 어레이(111)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(113)는 제어 회로(115)에 의해서 제어되며, 메모리 셀 어레이(111)의 메모리 블록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(114)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(114)는 제어 회로(115)에 의해서 제어되며, 메모리 셀 어레이(111)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압, 등)을 발생하도록 구성될 것이다. 제어 회로(115)는 플래시 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 메모리 컨트롤러(120)는 외부(예를 들면, 호스트)로부터의 요청에 응답하여 메모리 장치(110)를 제어하도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 컨트롤러(120)는 중앙처리장치 또는 마이크로프로세서와 같은 프로세싱 유니트, ECC, 버퍼 메모리 등을 포함하며, 이는 이 분야에 잘 알려져 있다.
본 발명의 바람직한 실시예에 따른 메모리 장치는 패스 전압 윈도우를 개선하기 위하여 프로그램 동작 동안, 증가형 스텝 펄스 프로그램(ISPP)에 따라 증가되는 프로그램 전압에 응답하여 패스 전압은 단계적으로 증가시킬 것이다.
도 2는 도 1에 도시된 메모리 셀 어레이 내 스트링 셀 중 임의의 하나를 도시한다. 바람직한 실시예에 따라, 도 2에 도시된 스트링 셀 중 중앙에 위치한 메모리 셀에 프로그램 전압(Vpgm)이 인가된다. 그리고, 중앙의 메모리 셀의 워드라인에 프로그램 전압(Vpgm)이 인가되고, 나머지 메모리 셀의 워드라인에 다이나믹 패스 전압(Dynamic Vpass)이 인가된다. 다이나믹 패스 전압(Dynamic Vpass)은 패스 전압 원도우를 개선하기 위하여 증가형 스텝 펄스 프로그램(ISPP)에 따라 단계적으로 증가된다. 예를 들면, 도 3에 도시된 바와 같이 프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그램(ISPP)에 따라 단계적으로 증가된다. 초기의 프로그램 전압 펄스(P1-P3), 중기의 프로그램 전압 펄스(Pk-1-Pk) 및 말기의 프로그램 전압 펄스(Pj-1-Pj)에서 인가되는 패스 전압(Vpass)은 서로 다른 전압 레벨을 가진다.
본 발명의 실시예에 따른 패스 전압(Vpass)은 증가형 스텝 펄스 프로그램(ISPP)이 진행됨에 따라 증가되도록 제어된다.
프로그램 동작에서 증가형 스텝 펄스 프로그램(ISPP)에 따른 패스 전압의 증가는 프로그램 전압이 인가되는 선택된 워드라인과 상기 선택된 워드라인에 인접하여 패스 전압이 인가되는 비선택된 워드라인 간의 기생 캐패시터들로 인하여 상기 프로그램 전압이 인가되는 메모리 셀의 플로팅 게이트(floating gate)의 포텐셜(Potential)이 증가되는 원인이 될 것이다. 이러한 현상은 도 4 내지 도 8에서 상세히 설명될 것이다.
도 4는 도 1에 도시된 메모리 셀 어레이 내에서 하나의 셀 스트링을 도시한다. 도 5는 증가형 스텝 펄스 프로그램(ISPP) 대 문턱전압의 비율을 도시한 그래프이다.
도 4를 참조하면, 패스 전압(Vpass)이 인가되는 메모리 셀과 프로그램 전압(Vpgm)이 인가되는 메모리 셀 사이에 기생 캐패시터(Cp)가 존재한다. 또한, 도시되지는 않았으나 기생 캐패시터는 모든 메모리 셀들 사이에 존재할 것이다. 프로그램 전압이 인가되는 선택 워드라인에 가장 큰 영향을 주는 기생 캐피시터는 선택된 워드라인과 인접한 비선택 워드라인 사이에 존재하는 기생 캐피시터(Cp)이다.
증가형 스텝 펄스 프로그램(ISPP)이 진행됨에 따라 패스 전압(Vpass)이 증가되면, 기생 캐패시터(Cp)의 영향으로 인하여 프로그램 전압(Vpgm)이 인가되는 선택 워드라인에 연결된 메모리 셀의 플로팅 게이트의 포텐셜은 영향을 받게 될 것이다.
도 4 및 도 5를 참조하면, 증가형 스텝 펄스 프로그램(ISPP)의 기울기(Slope)는 0.3이다. 즉, 프로그램 전압 펄스는 0.3V씩 증가된다. 기생 캐패시터(Cp)의 커플 비율(Couple ratio)를 0.1로 가정하고, 인접한 비선택 워드라인에 인가되는 패스 전압(Vpass)이 1.0V 증가한다고 가정하면, 선택 워드라인에 연결된 메모리 셀의 플로팅 게이트의 포텐셜은 0.2V 증가된다. 따라서, 도 5에 도시된 바와 같이 패스 전압(Vpass) 변화하는 지점에서 증가형 스텝 펄스 프로그램(ISPP)의 프로그램 전압 증가량(△V)은 0.2만큼 더 증가된다.
도 6은 본 발명의 실시예에 따른 프로그램 전압 및 패스 전압을 도시한 타이밍도이다. 도 7은 도 6에 도시된 프로그램 전압의 증가형 스텝 펄스 프로그램(ISPP) 대 문턱전압의 비율을 도시한 그래프이다.
도 6을 참조하면, 제1 내지 제3 프로그램 전압 펄스(P1-P3)이 인가되는 동안, 8V의 패스 전압(Vpass)이 인가된다. 제k-1 및 제k 프로그램 전압 펄스(Pk-1,Pk)이 인가되는 동안, 9V의 패스 전압(Vpass)이 인가된다. 그리고, 제j-1 및 제j 프로그램 전압 펄스(Pj-1,Pj)이 인가되는 동안, 10V의 패스 전압(Vpass)이 인가된 다.
바람직한 실시예에 따라, 본 발명은 각각의 프로그램 전압 펄스에 따라 인가되는 패스 전압을 제어할 수 있고, 각각의 프로그램 전압 펄스를 몇 개의 그룹으로 나누어 그룹에 따라 인가되는 패스 전압을 제어할 수 있다. 또한, 본 발명은 프로그램 전압 디스터브가 집중적으로 발생하는 제j-1 및 제j 프로그램 전압 펄스(Pj-1,Pj)가 인가되는 동안, 패스 전압(Vpass)을 제어할 수 있다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 패스 전압은 T-1 및 T-2에서 변동된다. 제 k-1 프로그램 전압 펄스(Pk-1)는 T-1에서 인가되고, 제j-1 프로그램 전압 펄스(Pj-1)는 T-2에서 인가된다. 증가형 스텝 펄스 프로그램(ISPP)의 기울기(Slope)는 0.3이다. 즉, 프로그램 전압 펄스는 0.3V씩 증가된다. 패스 전압(Vpass) 변화하는 T-1 및 T-2시점에서 증가형 스텝 펄스 프로그램(ISPP)의 기울기(Slope)는 0.2으로 변동된다. 즉, T-1 및 T-2시점에서 프로그램 전압 펄스의 전압 레벨은 증가될 것이다. 따라서, 이로 인하여 도 8에 도시된 바와 같이 문턱 전압(Vth)의 분포는 더 넓어지게 될 것이다.
도 9는 본 발명의 실시예에 따른 셀 스트링을 도시한다. 도 1에 도시된 메모리 셀 어레이(111)은 복수의 셀 스트링들을 포함한다. 도 9에 도시된 셀 스트링은 도 1에 도시된 복수의 셀 스트링들 중 어느 하나일 것이다.
도 9를 참조하면, 선택된 워드라인에 프로그램 전압(Vpgm)이 인가된다. 선택된 워드라인에 인접한 워드라인에는 변하지 않는 패스 전압(Constant Vpass)이 인가된다. 그리고, 나머지 비선택된 워드라인에 패스 전압(Vpass)이 인가된다.
도 10은 도 9에 도시된 프로그램 전압, 패스 전압 및 일정한 패스 전압을 도시한 타이밍이다.
도 9 및 도 10를 참조하면, 모든 프로그램 전압 펄스에 대응하여 선택된 워드라인에 인접한 워드라인에는 변하지 않는 패스 전압(Constant Vpass)이 9V로 인가된다. 제1 내지 제3 프로그램 전압 펄스(P1-P3)이 인가되는 동안, 8V의 패스 전압(Vpass)이 인가된다. 제k-1 및 제k 프로그램 전압 펄스(Pk-1,Pk)이 인가되는 동안, 9V의 패스 전압(Vpass)이 인가된다. 그리고, 제j-1 및 제j 프로그램 전압 펄스(Pj-1,Pj)이 인가되는 동안, 10V의 패스 전압(Vpass)이 인가된다.
도 4에 도시된 기생 캐패시터(Cp)는 모든 셀 스트링 사이에 존재할 것이다. 그러나, 프로그램 전압(Vpgm)에 가장 큰 영향을 주는 기생 캐패시터(Cp)는 바로 인접된 셀 스트링 사이에 존재하는 기생 캐패시터(Cp)일 것이다. 따라서, 선택된 워드라인에 프로그램 전압(Vpgm)이 인가되고, 선택된 워드라인에 인접한 워드라인에는 변하지 않는 패스 전압(Constant Vpass)이 인가되면, 선택 워드라인에 연결된 메모리 셀의 플로팅 게이트의 포텐셜은 기생 캐패시터(Cp)에 의하여 변동되지 않을 것이다. 도시되지 않은 기생 캐패시터에 의하여 영향을 받는다 해도 그 영향은 매우 적을 것이다.
도 11은 본 발명의 또 다른 실시예에 따른 타이밍도이다.
도 11을 참조하면, 제1 내지 제3 프로그램 전압 펄스(P1-P3)이 인가되는 동안, 8V의 패스 전압(Vpass)이 인가된다. 제k-1 및 제k 프로그램 전압 펄스(Pk-1,Pk)이 인가되는 동안, 9V의 패스 전압(Vpass)이 인가된다. 그리고, 제j-1 및 제j 프로그램 전압 펄스(Pj-1,Pj)이 인가되는 동안, 10V의 패스 전압(Vpass)이 인가된다.
패스 전압(Vpass)이 변동하는 제k-1 프로그램 전압 펄스(Pk-1) 및 제j-1 프로그램 전압 펄스(Pj-1)의 변동은 도 4에 도시된 기생 캐패시터(Cp)에 의한 영향에 따라 증가되는 ISPP의 기울기의 상승폭만큼을 미리 차감한다. 따라서, 기생 캐피시터(Cp)에 의하여 ISPP의 기울기의 상승을 미리 차감하므로, 본 발명의 실시예에 따른 프로그램 동작을 예상한 바와 같이 진행될 것이다.
본 발명은 패스 전압 윈도우를 개선하기 위하여 프로그램 동작 동안, ISPP에 따라 증가되는 프로그램 전압에 응답하여 패스 전압을 제어하되, ISPP의 기울기를 일정하게 유지하여 정확한 프로그램 동작을 수행한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 12에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(200)은 버스(270)에 전기적으로 연결된 중앙처리장치(230), 사용자 인터페이스(240), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(220), 메모리 제어기(210), 그리고 플래시 메모리 장치(260)를 포함한다. 메모리 제어기(210)는 플래시 메모리 장치(260)를 제어한다. 플래시 메모리 장치(260)에는 중앙처리장치(230)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(410)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(250)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(210)와 플래시 메모리 장치(460)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(210)와 플래시 메모리 장치(260)는 데이터를 저장하는 데 불휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 13는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다. 도 13에 도시된 메모리 기반 저장 장치(300)는 메모리(311)와 메모리 제어기(312)가 카드(310)를 구성하도록 구현된다. 예를 들면, 카드(310)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(310)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(312)가 카드(310)에 의해 또는 호스트(320)으로부터 수신된 제어 신호들에 기초하여 메모리(311)를 제어할 수 있다는 것이 이해될 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 메모리 시스템(100)을 도시한 블록도.
도 2는 도 1에 도시된 메모리 셀 어레이 내 스트링 셀 중 임의의 하나를 도시.
도 3은 증가형 스텝 펄스 프로그램(ISPP)에 따라 단계적으로 증가되는 프로그램 전압(Vpgm)을 도시한 타이밍도.
도 4는 도 1에 도시된 메모리 셀 어레이 내에서 하나의 셀 스트링.
도 5는 증가형 스텝 펄스 프로그램(ISPP) 대 문턱전압의 비율을 도시한 그래프.
도 6은 본 발명의 실시예에 따른 프로그램 전압 및 패스 전압을 도시한 타이밍도.
도 7은 도 6에 도시된 프로그램 전압의 증가형 스텝 펄스 프로그램(ISPP) 대 문턱전압의 비율을 도시한 그래프.
도 8은 도 6 및 도 7에 따른 문턱 전압의 분포를 도시한 그래프.
도 9는 본 발명의 실시예에 따른 셀 스트링.
도 10은 도 9에 도시된 프로그램 전압, 패스 전압 및 일정한 패스 전압을 도시한 타이밍.
도 11은 본 발명의 또 다른 실시예에 따른 타이밍도.
도 12는 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템의 블록도.
도 13는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
100; 메모리 시스템 110; 메모리 장치
111; 메모리 셀 어레이 112; 페이지 버퍼
113; 디코더 114; 전압 발생기
115; 컨트롤 로직 120; 메모리 컨트롤러

Claims (12)

  1. 워드라인들 및 비트라인들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 동작 동안, 상기 워드라인들 중 선택 워드라인으로 인가되는 프로그램 전압 펄스 및 비선택 워드라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및
    프로그램 동작 동안 증가량에 따라 상기 프로그램 전압 펄스의 레벨을 반복적으로 증가시키고, 상기 증가량과 다른 증가량에 따라 상기 패스 전압의 레벨을 조절하는 제어 로직을 포함하고,
    상기 패스 전압은 상기 프로그램 전압 펄스 증가 사이클의 복수의 횟수만큼 일정 레벨로 유지된 후, 미리 정해진 레벨로 증가되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    프로그램 동작 동안, 상기 제어 로직은 상기 선택 워드라인과 인접한 비선택 워드라인으로 인가되는 패스 전압의 레벨을 고정하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압 펄스의 반복적인 증가에 따라 상기 패스 전압의 레벨을 조절하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직은 증가형 스텝 펄스 프로그램(ISPP)에 따라 상기 프로그램 전압 펄스를 반복적으로 증가시키는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 전압의 증가량은 고정되고,
    상기 제어 로직은 연속 증가 동안 상기 프로그램 전압 펄스의 레벨을 단계적으로 증가시키는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프로그램 동작 동안 상기 비선택 워드라인으로 인가되는 상기 패스 전압은 상기 증가형 스텝 펄스 프로그램에 따라 변화하는 불휘발성 메모리 장치.
  7. 워드라인들 및 비트라인들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 동작 동안, 상기 워드라인들 중 선택 워드라인으로 인가되는 프로그램 전압 펄스 및 비선택 워드라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및
    프로그램 동작 동안 증가량에 따라 상기 프로그램 전압 펄스의 레벨을 반복적으로 증가시키고, 상기 증가량과 다른 증가량에 따라 패스 전압의 레벨을 조절하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 패스 전압의 변화에 따라 상기 프로그램 전압 펄스를 증가시키는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택 워드 라인으로 인가되는 상기 프로그램 전압 펄스는 상기 선택 워드라인과 인접한 비선택 워드라인으로 인가되는 패스 전압의 증가량에 영향을 받는 불휘발성 메모리 장치.
  9. 워드라인들 및 비트라인들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 워드라인들 중 선택 워드라인으로 인가되는 프로그램 전압 펄스 및 비선택 워드라인에 인가되는 패스 전압을 생성하는 고전압 발생기; 및
    프로그램 동작 동안 반복적으로 증가된 프로그램 전압 펄스를 상기 선택 워드라인으로 인가하고, 상기 프로그램 동작 동안 단계적으로 증가된 패스 전압을 상기 선택 워드라인과 인접하지 않은 비선택 워드라인으로 인가하고, 상기 프로그램 동작 동안 상기 선택 워드라인과 인접한 비선택 워드라인으로 고정된 패스 전압을 인가하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  10. 복수의 워드라인들 및 복수의 비트라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 동작 동안, 상기 복수의 워드라인들 중 선택 워드라인으로 인가되는 프로그램 전압 펄스 및 상기 복수의 워드라인들 중 비선택 워드라인들로 인가되는 패스 전압을 생성하는 고전압 발생기; 및
    상기 프로그램 동작 동안 상기 프로그램 전압 펄스를 반복적으로 증가시키고, 상기 패스 전압을 조절하는 제어 로직을 포함하고,
    상기 비선택 워드라인들은 상기 선택 워드라인과 인접한 비선택 워드라인들 및 나머지 비선택 워드라인들을 포함하고,
    상기 제어 로직은 상기 나머지 비선택 워드라인들로 인가되는 패스 전압을 상기 프로그램 전압 펄스 증가 사이클의 복수의 횟수만큼 일정 레벨로 유지한 후에, 미리 정해진 레벨로 증가시키는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 인접한 비선택 워드라인들로 인가되는 패스 전압 및 상기 나머지 비선택 워드라인들로 인가되는 패스 전압을 서로 다르게 제어하는 불휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제어 로직은 상기 인접한 비선택 워드라인들로 인가되는 패스 전압을 일정 레벨로 유지하는 불휘발성 메모리 장치.
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