CN100538888C

CN100538888C - 具有省电及速度提升能力的存储单元检测电路及其方法

Info

Publication number: CN100538888C
Application number: CNB2006100819437A
Authority: CN
Inventors: 赵文贤; 廖俊尧
Original assignee: Holtek Semiconductor Inc
Current assignee: Holtek Semiconductor Inc
Priority date: 2006-05-11
Filing date: 2006-05-11
Publication date: 2009-09-09
Anticipated expiration: 2026-05-11
Also published as: CN101071632A

Abstract

本发明揭示一种具有省电及速度提升能力的存储单元检测电路及其方法，其中一检测信号被提供以产生一第一脉冲信号及一第二脉冲信号，该第一脉冲信号控制开启该存储单元检测电路，并在一检测结果被获得后闩锁该检测结果，且关闭该存储单元检测电路，借以节省该存储单元检测电路的耗电量。该第二脉冲信号控制该存储单元检测电路自一第一状态快速转变为一第二状态而得到该检测结果，借以提升该存储单元检测电路的检测速度。

Description

具有省电及速度提升能力的存储单元检测电路及其方法

技术领域

本发明有关一种存储单元检测电路及方法。具体说，本发明有关一种具有省电及速度提升能力的存储单元检测电路及其方法。

背景技术

存储器为现代各式电子装置中所不可或缺的元件，且皆以存储单元阵列的形式出现，即阵列上具有多存储单元行及多存储单元列，且所述存储单元通常是以一MOS晶体管构成。当欲选择对一存储单元动作时，一列选择信号先被提供以选择该存储单元所在的列，接着一行选择信号被提供以选择该存储单元所在的行，此时即可对该存储单元进行写入及检测(读取)动作，以将数据写入存储单元中，或将存储单元所存数据读出，其中检测动作的进行是以一存储单元检测电路进行的。

图1所示即为存储器及其传统检测电路的连接示意图，其中存储器12是由行位0至行位n及列位0至列位m所构成的一存储单元阵列形式，信号检测电路11可在一待检测存储单元被选及时对该存储单元进行检测。

图2所示为图1的存储器及其传统检测电路的详细示意图。如图所示，该存储单元检测电路21包含一第一晶体管M1、一第二晶体管M2、一非门INV及一关闭/开启用或非门NOR，并以该晶体管M2连接至所述存储单元22。晶体管M1可为一PMOS晶体管或NMOS晶体管(图中所示为PMOS晶体管)，并以其源极(或漏极)接收一直流电压VDD，其栅极连接至地。晶体管M2为一NMOS晶体管，其漏极通过一节点A与晶体管M1的漏极(或源极)相接，其栅极与关闭/开启用或非门NOR的一输出端相接，其源极则通过一节点B与该存储器22相接。该存储器22具有多存储单元行及多存储单元列，即如图1所示，但图中仅显示一列位MOS晶体管M3及一行位MOS晶体管M4，并以该行位MOS晶体管M4作为一待检测存储单元。

当晶体管M4中数据为″1″时，其本身导通，直流电压VDD提供一电流流经晶体管M1、M2、M3及M4，直至该晶体管M1及M4上流经的电流相等止，此时节点A的电压为低位准电压，即″0″；该低位准电压经由反相器INV输出为高位准电压″1″。当晶体管M4中数据为″0″时，其本身不导通，此时晶体管M1对节点A、B及C构成的路径上的晶体管M2及M3充电，当节点A的电压高至一预定准位时经由反相器INV输出为一低位准信号″0″。当节点A、B及C构成的路径上有一大负载时，晶体管M1势必需要许久方能被充至一特定电位而由反相器INV输出为″0″，即该存储单元中″0″数据被检测得的速度缓慢。因此，目前的存储单元检测技术在速度上确有加以提升的必要。

此外，图中一外部信号CE是用以开启及关闭该检测电路21。当信号CE为持续低位准信号时，或非门NOR会一直处于用电状态，且晶体管M4在导通时也会使得晶体管M1、M2、M3及M4构成的路径处于用电状态，这与某一存储单元中数据已被检测后即不需用电的想法不符，故是处于一耗电状态。因此，目前存储单元检测电路确有加以省电功能的必要。

鉴于上述问题，本发明发明人经密集试验与研究，最后终于开发出一种具有省电及提升速度能力的存储单元检测电路，其足以克服现有技术的缺点，并具有产业利用性。

发明内容

鉴于上述，本发明的目的即在于提出一种具有省电能力的存储单元检测电路及节省存储单元检测电路的方法，借以节省该存储单元检测电路的耗电量。

本发明的另一目的在于提出一种具有提升速度能力的存储单元检测电路及提升存储单元电路的检测速度的方法，借以加速该存储单元检测电路的检测速度。

本发明的一态样为一种存储单元检测电路，其包含一主检测单元、一数字化单元、一闩锁单元、一开启/关闭单元及一延迟单元，该主检测单元与被选定的一特定列位存储单元及一特定行位存储单元依序串接，具有一第一状态及一第二状态，并在该第一及第二状态时输出该存储单元的一反相检测结果；该数字化单元用以对该反相检测结果加以反相而得到一数字形式的检测结果；该闩锁单元用以对该检测结果加以闩锁；该开启/关闭单元用以控制开启或关闭该主检测单元的运作；该延迟单元具有一第一延迟电路，用以接收一检测信号，并根据该检测信号输出一第一延迟脉冲信号，以控制该开启/关闭单元在该检测信号起始时使开启该主检测单元，并控制该闩锁单元在该主检测单元达到该第二状态时闩锁该检测结果。

本发明的另一存储单元检测电路包含一主检测单元、一数字化单元、一开启/关闭单元、一速度提升单元及一延迟单元；该主检测单元与被选定的一特定列位存储单元及一特定行位存储单元依序串接，具有一第一状态及一第二状态，并在该第一及第二状态时输出该存储单元的一反相检测结果；该数字化单元用以对该反相检测结果加以反相而得到一数字形式的检测结果；该开启/关闭单元用以控制开启或关闭该主检测单元的运作；该速度提升单元被预设为一开启状态，以使该主检测单元由该第一状态在该开启/关闭单元被开启后更快达到该第二状态，该速度提升单元并在该主检测单元达到该第二状态后再度被开启；该延迟单元包含一第一延迟电路，用以接收一检测信号，并根据该检测信号输出一第一延迟脉冲信号，用以控制在该检测信号起始一预定时间后关闭该速度提升单元，并控制在该主检测单元达到该第二状态时开启该速度提升单元。

本发明的又另一态样为一种节省存储单元检测电路的耗电的方法，包含下列步骤：提供一检测信号；该存储单元检测电路的一第一延迟电路接收该检测信号而产生一第一延迟脉冲信号；该检测信号的上升缘触发该第一延迟脉冲信号的下降缘，以开启该存储单元检测电路；及待该存储单元检测电路被开启一预定时间而得到一检测结果后，该检测信号的下降缘触发该第一延迟脉冲信号的上升缘，以闩锁该检测结果及关闭该存储单元检测电路。

本发明的又再一态样为一种提升存储单元检测电路的检测速度的方法，其包含下列步骤：提供一检测信号；该存储单元检测电路的一第二延迟电路接收该检测电路而产生一第二延迟脉冲信号；待该存储单元检测电路输出一第一结果后，进入一第一状态；该检测信号的下降缘触发该第二延迟脉冲信号的下降缘，以开启该存储单元检测电路之一速度提升单元，以提升该存储单元检测电路自该第一状态进入一第二状态；及在一第二结果被获得后，该检测信号的上升缘触发该第二延迟脉冲信号的上升缘，以关闭该速度提升单元。

借由对本发明的实施，存储单元检测电路的操作可在节省耗电及较快速度下完成。

本发明的其它目的、特征及功效可在参阅过后文的实施方式后得到更进一步的了解。

附图说明

本发明的较佳实施例配合下列附图被说明，其中：

图1为存储器及其传统检测电路的连接示意图；

图2为图1的存储器及其传统检测电路的详细示意图；

图3为本发明的具有省电及速度提升能力的存储单元检测电路的功能方块图；

图4为本发明的一具有省电及速度提升能力的存储单元检测电路较佳实施例的示意图；

图5A和图5B为本发明存储单元检测电路的延迟电路的相关信号波形图；

图6为产生图5相关信号波形的一电路实施例示意图；

图7为本发明的节省存储单元检测电路的耗电的方法的流程图；以及

图8为本发明的提升存储单元检测电路的检测速度的方法的流程图。

具体实施方式

本发明揭示一种具有省电及速度提升能力的存储单元检测电路及其方法，其内容将借由较佳实施例说明如下，然而所述实施例仅为其中的较佳者，本发明的实施并非仅限于所述较佳实例，熟悉同领域技术的人士可以依据除可经既揭示的实施例执行本发明外，其可依本发明的精神推衍出其它实施例，所述实施例皆当属于本发明的范围。

请参阅图3，其为本发明的具有省电及速度提升能力的存储单元检测电路的方块图。如图所示，该存储单元检测电路30包含一主检测单元31、一数字化单元32、一闩锁单元33、一开启/关闭单元34一速度提升单元35及一延迟单元36。该主检测单元31与被选定的一存储单元组相接，具有一第一状态及一第二状态，并在该第一及第二状态时输出该存储单元的一反相检测结果，该存储单元组包含一列位存储单元及一行位存储单元，且该行位存储单元为一待检测存储单元。该数字化单元32是用以对该反相检测结果加以反相，以得到一数字形式的检测结果DR。该闩锁单元33是用以对该检测结果DR加以闩锁，借以使主检测单元31在得到该反相检测结果时即被关闭，以节省整个电路30的耗电量。该开启/关闭单元34是用以控制开启或关闭该主检测单元31的运作，以配合该闩锁单元33节省整个电路30的耗电量。该速度提升单元35是用以将该主检测单元31自该第一状态在该检测结果DR对应该第二状态时快速转变至该第二状态，并使整个电路30快速得到该检测结果DR。该延迟单元36具有一第一及一第二延迟电路，用以接收一检测信号，并分别输出一第一及一第二延迟信号，其中该第一延迟信号是用以控制该开启/关闭单元34在该检测信号起始时开启该主检测单元31，并控制该闩锁单元33在该主检测单元31进入该第二状态时对该检测结果DR加以闩锁，该第二延迟信号是用以控制该速度提升单元35的开启及关闭，如前所述。

图4为本发明的一具有省电及速度提升能力的存储单元检测电路较佳实施例的示意图。如图所示，该电路40包含一第一及第二晶体管M1，M2(即上述的主检测单元)、一反相器(即上述的数字化单元)INV、一闩锁电路(即上述的闩锁单元)Latch、一或非(NOR)逻辑门(即上述的开启/关闭单元)NOR、一第三MOS晶体管M3(即上述的速度提升单元)及一延迟电路(即上述的延迟单元)DCKT。

该第一MOS晶体管M1可为一PMOS晶体管或一NMOS晶体管，其源极或漏极接收一直流电压VDD，其栅极连接至地，不过其本身仍以为PMOS晶体管(如图中所示的)为较佳，因其所提供的电压不会少了一临界电压Vt。第二晶体管M2为一NMOS晶体管，并以其漏极连接第一MOS晶体管M1的漏极或源极，其源极或漏极经由一节点B连接至前文的列位存储单元M4，该列位存储单元M4再与行位存储单元M5相接，该行位存储单元M5则再连接至地。

该反相器INV与该第一及第二晶体管M1，M2间的一节点A相接，其中该节点A上有一反相检测结果，该反相检测结果被送至反相器INV以获得一检测结果DR。接着，该检测结果DR被送至该闩锁电路Latch，借以在一适当时机(请参阅下述配合图5的说明)利用闩锁方式输出该检测结果DR。该或非逻辑门NOR的输出端与第二MOS晶体管M2的栅极相接，其一输入端与第二MOS晶体管M2的源极相接。该第三晶体管M3可为一PMOS晶体管或NMOS晶体管，但仍以为PMOS晶体管为更佳，其漏极(或源极)与该节点A相接，借以在行位存储单元M5中数据为″0″时对第二MOS晶体管M2及列位存储单元M4加以充电，以使在实际真测动作进行的时使节点A能快速达到一高位准状态，即使检测结果DR快速获致。

该延迟电路DCKT是用以根据一脉冲形式的检测信号DOCLK产生二延迟脉冲信号，借以分别控制上述闩锁电路Latch、或非逻辑门NOR及第三晶体管M3的运作。具体说，一外部电路产生该检测信号DOCLK，该检测信号DCOLK的相邻上升缘及下降缘构成一检测周期，且所述上升缘及下降缘可被利用以触发产生该二延迟脉冲信号，分别连接至该闩锁电路及或非逻辑门NOR与该第三晶体管M3(如图4所示)，借以达到上述对闩锁电路Latch、或非逻辑门NOR及第三晶体管M3运作的控制功能，进而达成整个存储单元检测电路的省电及速度提升效果，其更进一步说明将配合图5进行的。事实上，该延迟信号DOCLK也可为一用以选择该存储单元检测电路的选择信号CE所产生。

图5A及图5B所示为本发明存储单元检测电路的延迟电路的相关信号波形图。请同时参阅图4、图5A及图5B，该检测信号DOCLK出现一上升缘时表示欲对检测结果DR进行检测，此时触发产生一第一延迟脉冲信号PULSE1的下降缘，借以经由前述或非逻辑门NOR开启该第二MOS晶体管M2，并使第一及第二MOS晶体管M1，M2得以运作而对该行位存储单元M5加以检测。该检测信号DOCLK出现该上升缘一段时间后，产生一下降缘，当检测结果DR被获得时，该第一延迟脉冲信号PULSE1的之上升缘被检测信号DOCLK的下降缘触发产生，用以对该检测结果DR加以闩锁输出，并将或非逻辑门NOR的输出降为低位准，以闩锁该检测结果DR并关闭第二MOS晶体管M2，借以降低整个电路40的耗电量(如图5A所示)。待该第一延迟脉冲信号PULSE1的上升缘出现后一段时间，该检测信号触发该第二延迟脉冲信号PULSE2产生一上升缘，藉以关闭第三MOS晶体管，使之停止对第三MOS晶体管M3及列位存储单元进行预充，以节省整个电路的耗电量。若此第一延迟脉冲信号PULSE1的上升缘早于检测信号DOCLK的下降缘出现时，其是由延迟电路DCKT自行产生(如图5B所示)。此外，检测信号DOCLK的下降缘并触发产生第二脉冲信号PULSE2的下降缘，以利用第三晶体管M3进预充，以使第二晶体管M2及列位存储单元M4在进行下一检测周期时被预充至一特定位准，并使在列位存储单元M4的数据为″0″时被迅速充至达到该第二状态，使检测结果″0″能被快速获得。

图6所示为产生图5A和图5B相关信号波形的一电路实施例示意图。请同时参阅图4及图6所示，该电路选择信号CE及该检测信号DOCLK为进行该行位存储单元M5检测所需者，并皆是由外部所提供，此时该检测信号DOCLK的提供必须符合存储单元检测电路的检测结果DR输出周期。此外，检测信号DOCLK亦可由复数个逻辑门接收电路选择信号CE而产生。前述延迟电路包含一第一延迟电路DCKT1及第一复数个逻辑门(图中电路一所指)、一第二延迟电路DCKT2及第二复数个逻辑门(图中电路二所指)、及第三复数个逻辑门(图中其余逻辑门所指)。当电路选择信号CE及检测信号DOCLK被接收时，第一及第二延迟电路DCKT1，DCKT2及该第一与第二复数个逻辑门配合外部的该第三复数个逻辑门将的转变为该第一及第二延迟脉冲信号PULSE1，PULSE2，故该闩锁电路Latch、第三晶体管M3及或非逻辑门NOR得以受到控制，也因此省电及速度提升的目的得以被达成。然而，图6所示的延迟电路所配合的逻辑门仅为其中一范例，任何其它可配合达成该目的的逻辑门设计皆可适用。在本发明中，该第一延迟脉冲信号是因其低位准部份的所在时间被加以延迟而命名，该第二延迟脉冲信号则因其高位准部份出现的时间被延迟而命名。

请参阅图7，其为本发明的节省存储单元检测电路的耗电的方法的流程图。如图所示，该方法包含下列步骤：开启该存储单元检测电路(S71)。待该存储单元检测电路被开启一预定时间而得到一检测结果后，闩锁该检测结果(S72)。最后，关闭该存储单元检测电路(S73)。

请参阅图8，其为本发明的提升存储单元检测电路的检测速度的方法的流程图。如图所示，该方法包含下列步骤：提升该存储单元检测电路自一第一状态至一特定状态，以更近于一第二状态(S81)，其中该第一状态是指该存储单元检测电路输出一第一结果时的状态，该第二状态是指该存储单元检测电路输出一第二结果时的状态。接着，待该第二结果被获得时，停止该提升步骤的进行(S82)。

本发明得由熟悉本领域技术人员还可以作出种种的等同的改变或替换，然而皆不脱离如附本申请权利要求范围所欲保护的。举例而言，本发明的存储单元中数据的定义可以相反，此时数字化单元中的反相器个数可以改变。此外，第一及第二延迟脉冲信号的高低位准(上升缘及下降缘)可以被任意设计，此时只要对所述逻辑门及所述MOS晶体管加以配合改变即可。此外，开启/关闭单元的或非逻辑门亦可以其它不同逻辑门代替，只要能达相同功能即可。此外，上述的速度提升及节省耗电功能的相关第一及第二延迟脉冲信号可独立提供而只存在其中一种功能。

Claims

1.一种存储单元检测电路，包含：

一主检测单元，与被选定的一特定列位存储单元及一特定行位存储单元依序串接，具有一第一状态及一第二状态，并在该第一及第二状态时输出该存储单元的一反相检测结果；

一数字化单元，用以对该反相检测结果加以反相而得到一数字形式的检测结果；

一闩锁单元，用以对该数字形式的检测结果加以闩锁；

一开启/关闭单元，用以控制开启或关闭该主检测单元的运作；

一延迟单元，具有一第一延迟电路，用以接收一检测信号，并根据该检测信号输出一第一延迟脉冲信号，以控制该开启/关闭单元在该检测信号起始时使开启该主检测单元，并控制该闩锁单元在该主检测单元达到该第二状态时闩锁该数字形式的检测结果。

2.如权利要求1所述的存储单元检测电路，其特征在于：还包含一速度提升单元，且该延迟单元还包含一第二延迟电路以接收并根据该检测信号输出一第二延迟脉冲信号，用以控制在该检测信号起始前开启该速度提升单元，以使该主检测单元由该第一状态在该开启/关闭单元被开启后快速达到该第二状态，并控制在该主检测单元达到该第二状态后关闭该速度提升单元。

3.如权利要求2所述的存储单元检测电路，其特征在于：

当该检测信号结束时，若该第一延迟脉冲信号仍在控制该主检测单元为开启时，该第一延迟脉冲信号对该开启/关闭单元的开启及对该闩锁单元的对该检测结果的闩锁的控制是分别由该检测信号的一位准变迁缘及另一位准变迁缘所触发进行，该第二延迟脉冲信号对于该速度提升单元的关闭及开启是分别由该检测信号的该位准变迁缘及该另一位准变迁缘所触发进行；

当该第一延迟脉冲信号早于该检测信号结束前关闭该闩锁单元，则该第一延迟脉冲信号对该开启/关闭单元的关闭及对该闩锁单元的开启的控制是分别由该检测信号的一位准变迁缘及另一位准变迁缘所触发进行，该第二延迟脉冲信号对于该速度提升单元的关闭及开启是分别由该检测信号的该位准变迁缘及该另一位准变迁缘所触发进行；及/或

该检测信号是由一存储单元检测电路选择信号经过至少一逻辑门所产生。

4.如权利要求2所述的存储单元检测电路，其特征在于该检测信号是一外部电路所提供，其中：

该主检测单元包含：

一第一MOS晶体管，为PMOS晶体管及NMOS晶体管之一，包含一漏极、一栅极及一源极，并在为该PMOS晶体管时以该源极接收一直流电压，且在为该NMOS晶体管时以该漏极接收该直流电压，该栅极连接至地；及

一第二MOS晶体管，为一NMOS晶体管，具有一漏极、一栅极及一源极；

该数字化单元为一反相器，具有一输入端及一输出端，该输入端与该第一MOS晶体管为PMOS晶体管的漏极电性相接，且与该第一MOS晶体管为NMOS晶体管的源极电性相接，以在该输出端输出该数字形式的检测结果；

该闩锁单元为一闩锁电路，与该反相器的输出端电性相接，以对该数字形式的检测结果加以闩锁；

该开启/关闭单元为一或非逻辑门，具有二输入端及一输出端，该二输入端分别接收该第一延迟脉冲信号及电性连接至该第二MOS晶体管的源极；

该第一延迟电路及该第二延迟电路各是以复数个逻辑门构成；且

该速度提升单元为一第三MOS晶体管，为PMOS晶体管及NMOS晶体管之一，具有一漏极、一栅极及一源极，在为该PMOS晶体管时以该源极接收该直流电压，以该漏极电性连接至该第二MOS晶体管的漏极，且在为该NMOS晶体管时以该漏极接收该直流电压，以该源极电性连接至该第二MOS晶体管的漏极，并以该栅极接收该第二延迟脉冲信号，

其中该第三MOS晶体管在接收得并为该第二延迟脉冲信号所开启时，对该第二MOS晶体管及该特定列位存储单元加以预充，以使该第二MOS晶体管及该特定列位存储单元在该主检测单元处于该第一状态时受到预充电而使该主检测单元处于该第二状态。

5.一种存储单元检测电路，包含：

一速度提升单元，被预设为一开启状态，以使该主检测单元由该第一状态在该开启/关闭单元被开启后快速达到该第二状态，该速度提升单元并在该主检测单元达到该第二状态后再度被开启；

一延迟单元，包含一第一延迟电路，用以接收一检测信号，并根据该检测信号输出一第一延迟脉冲信号，用以控制在该检测信号起始一预定时间后关闭该速度提升单元，并控制在该主检测单元达到该第二状态时开启该速度提升单元。

6.如权利要求5所述的存储单元检测电路，其特征在于还包含一闩锁单元，且该延迟单元还包含一第二延迟脉冲信号，用以控制该开启/关闭单元在该检测信号起始时使开启该主检测单元，并控制该闩锁单元在该主检测单元达到该第二状态时闩锁该数字形式的检测结果。

7.如权利要求6所述的存储单元检测电路，其特征在于：

当该第一延迟脉冲信号早于该检测信号结束前关闭该闩锁单元，则该第一延迟脉冲信号对该开启/关闭单元的关闭及对该闩锁单元的开启的控制是分别由该检测信号的一位准变迁缘及另一位准变迁缘所触发进行，该第二延迟脉冲信号对于该速度提升单元的关闭及开启是分别由该检测信号的该位准变迁缘及该另一位准变迁缘所触发进行；

该检测信号是由一存储单元检测电路选择信号经过至少一逻辑门所产生；及/或

该检测信号是一外部电路所提供。

8.一种节省存储单元检测电路的耗电的方法，包含下列步骤：

提供一检测信号；

该存储单元检测电路的一第一延迟电路接收该检测信号而产生一第一延迟脉冲信号；

该检测信号的上升缘触发该第一延迟脉冲信号的下降缘，以开启该存储单元检测电路；及

待该存储单元检测电路被开启一预定时间而得到一检测结果后，该检测信号的下降缘触发该第一延迟脉冲信号的上升缘，以闩锁该检测结果及

关闭该存储单元检测电路。

9.一种提升存储单元检测电路的检测速度的方法，包含下列步骤：

提供一检测信号；

该存储单元检测电路的一第二延迟电路接收该检测信号而产生一第二延迟脉冲信号；

待该存储单元检测电路输出一第一结果后，进入一第一状态；

该检测信号的下降缘触发该第二延迟脉冲信号的下降缘，以开启该存储单元检测电路之一速度提升单元，以提升该存储单元检测电路自该第一状态进入一第二状态；及

在一第二结果被获得后，该检测信号的上升缘触发该第二延迟脉冲信号的上升缘，以关闭该速度提升单元。