DE3882278T2

DE3882278T2 - MOS-Speicher.

Info

Publication number: DE3882278T2
Application number: DE88106204T
Authority: DE
Inventors: Robert Edward Busch; Endre Philip Thoma
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-05-18
Filing date: 1988-04-19
Publication date: 1994-02-17
Anticipated expiration: 2008-04-20
Also published as: JPS63293790A; JPH0634352B2; US4807195A; EP0291706A2; EP0291706B1; DE3882278D1; EP0291706A3

Description

Die vorliegende Erfindung betrifft eine Verbesserung der Arbeitsweise von MOS-Speichern (MOS - metal-oxide-semiconductor).
Die Forschung und Entwicklung im Bereich der Halbleitertechnologie hat Halbleiterspeicher hervorgebracht, die durch herausragende Kapazitäts- und Leistungsmerkmale gekennzeichnet sind.
Ein Speicher dieses Typs ist in der Patentschrift EP-A-0 180 054 niedergelegt, in dem ein Schema zur Adressierung von Speicherzellen im Arbeitsspeicherbereich mit Bitleitungen, die in mehrere Segmente unterteilt sind, offenbart wird. Jedes Paar Bitleitungen verfügt über einen Leseverstärker an jedem Ende, der mit beiden Bitleitungen des Paars gekoppelt ist. Wortleitungen adressieren Speicherzellen, die mit jeder Bitleitung des Paars gekoppelt sind. Wenn auf ein Paar Speicherzellen zugegriffen wird, werden die Bitleitungen elektrisch geteilt, so daß eine Speicherzelle mit einem Leseverstärker über eine Bitleitung gekoppelt ist, und die andere Speicherzelle mit dem anderen Leseverstärker über die andere Bitleitung gekoppelt ist. Die Speicherzellen können mit den Bitleitungen über Segmentleitungen gekoppelt werden, wobei jede Segmentleitung zusammen mit einer Untergruppe der Speicherzellen mit einer Bitleitung verbunden ist, um die Kapazitanz an den Leseverstärkern zu reduzieren. Eine alternierende lineare Anordnung von Leseverstärkern und Bitleitungspaaren kann zur Erhöhung der Gesamtdichte des Speicherfelds verwendet werden, um den Leseverstärkern den Zugriff auf mehr als ein Bitleitungspaar zu gestatten. Die Bitleitungen werden so adressiert, daß jeder Leseverstärker von nur jeweils einem Bitleitungspaar Daten zu einem bestimmten Zeitpunkt erhält.
In der Patentschrift EPA-0 185 572 wird ein Halbleiterspeicher beschrieben, dessen Bitleitungen in Blöcke unterteilt sind.
In dem Speicher ist jedes Paar von Bitleitungen in Blöcke unterteilt, die jeweils Speicherzellen, in die Bitleitungen eingefügte Schaltelemente sowie einen Blockleseverstärker enthalten. Außerdem sind Mittel vorhanden, die auf die Auswahl einer Speicherzelle ansprechen und nur den Leseverstärker des Blocks, der die gewählte Speicherzelle enthält, aktivieren. Die Leseverstärker verfügen über unterschiedliche Ansteuereigenschaften, und zwar dergestalt, daß sich die Ansteuereigenschaften mit zunehmender Entfernung zwischen den entsprechenden Blöcken und den Datenbussen verbessern.
Heutzutage lassen sich Halbleiterspeicher in zwei Klassen unterteilen:
zum einen in statische Speicher und zum anderen in dynamische Speicher. Statische Speicher sind für den Gegenstand der Erfindung nicht relevant und werden daher nicht weiter behandelt. Ein Beispiel für einen statischen Speicher ist in dem US-Patent Nr. 4.402.066 aufgeführt, das Itoh et al erteilt wurde und in dem ein verbesserter Schaltkreis für einen statischen Speicher mit reduzierter Lesezugriffszeit offenbart wird.
Fig. 1 zeigt ein vereinfachtes dynamisches Speicherfeld, in dem ein Leseverstärker 10 von gegenüberliegend angeordneten Bitleitungen 50 und 51 flankiert wird. Die eigentlichen Schaltungen des Leseverstärkers 10 sind für den Gegenstand der Erfindung unmaßgeblich und werden nicht weiter diskutiert. In einem typischen dynamischen Speicher gemäß Fig. 1 werden Digitaldaten in einer Anordnung von Speicherzellen gespeichert, von denen jede über einen Kondensator zum Speichern einer Ladung von logisch 1 oder 0 verfügt.
Für jede der in Fig. 1 gezeigten Speicherzellen 100 und 110 ist ein Speicherzellen-Kondensator CM dargestellt.
Die Speicherzellen-Kondensatoren CM können an eine zugehörige Bitleitung durch einen Isolationstransistor TM, der in jeder der beiden Speicherzellen 100 und 110 vorhanden ist, angeschlossen werden. Die Speicherzellen-Isolationstransistoren TM der Speicherzellen 100 bzw. 110 werden von den Wortleitungen 160 bzw. 180 gesteuert.
An diesem Punkt ist anzumerken, daß in einem typischen dynamischen Speicher eine große Anzahl von Speicherzellen mit jeder der Bitleitungen verbunden ist. Zur Vereinfachung der nachstehenden Erläuterungen werden die Bitleitungen jedoch mit nur einer Speicherzelle oder mit nur einer geringen Anzahl von Speicherzellen dargestellt.
Neben den Speicherzellen 100 und 110 ist in der in Fig. 1 gezeigten Leseverstärker-Anordnung ferner die Verwendung von Bezugszellen, auch als "Pseudozellen" bezeichnet, erforderlich. Im Gegensatz zu Speicherzellen ist normalerweise nur eine "Pseudozelle" mit einer bestimmten Bitleitung verbunden. Pseudozellen sind durch die Bezugszahlen 105 bzw. 115 für die Bitleitungen 50 bzw. 51 gekennzeichnet. Die Pseudozellen 105 und 115 werden von den Wortleitungen 170 bzw. 190 gesteuert und sind ähnlich wie die Speicherzellen aufgebaut. Die in dem Pseudokondensator gespeicherte Ladung wird als Bezugsladung verwendet, die für den Vergleich mit der Ladung des Speicherzellen-Kondensators herangezogen wird.
Für eine Leseoperation mit der in Fig. 1 gezeigten Leseverstärker-Anordnung müssen zwei Bitleitungen verwendet werden. Die erste Bitleitung wird für den Zugriff auf die in einer adressierten Speicherzelle gespeicherten Speicherladung verwendet, während die zweite Bitleitung für den Zugriff auf eine Bezugsladung in einer "Pseudozelle" verwendet wird. Um mit der Leseoperation zu beginnen, wird der Isolationstransistor TM einer adressierten Speicherzelle durch ein Signal auf der entsprechenden Wortleitung 160 oder 180 aktiviert. Nach Aktivieren des Isolationstransistors TM kann die Ladung in dem ersten Speicherzellen-Kondensator in eine erste Bitleitung übertragen werden. In ähnlicher Weise kann die Ladung in dem Pseudozellen-Kondensator in eine zweite Bitleitung übertragen werden. Die sich daraus ergebende Differenzspannung zwischen den beiden Bitleitungen wird von dem Leseverstärker 10 ermittelt und dient als Hinweis darauf, ob in der Speicherzelle ein Wert von logisch 1 oder logisch 0 gespeichert war.
Im Rahmen der Forschung und Entwicklung auf dem Gebiet der Halbleitertechnologie und Speicherfeldauslegung wurden zahlreiche Verbesserungen für dynamische Speicherfelder erarbeitet. Beispielsweise wird in der von Wu veröffentlichten US- Patentschrift 4.375.600 ein Leseverstärker beschrieben, der einen FET-Schaltkreis zur Verstärkung des Bitsignals verwendet, das von Streukapazität abgeschwächt wurde und ansonsten von Rauschspannungen der Schaltkreise überlagert worden wäre. In dem US-Patent 4.070.590, das Ieda et al erteilt wurde, wird ein Leseschaltkreis beschrieben, in dem zum einen Stromversorgungstransistoren zwischen Stromversorgungsquellen und Bitleitungen eingefügt und zum anderen Separationstransistoren zwischen einem Leseverstärker und jeder Bitleitung eingefügt sind. Die Stromversorgungstransistoren ermöglichen eine Signaldetektion bei nur geringem Stromverbrauch; des weiteren gestatten die Separationstransistoren der Einheit die Durchführung einer hochempfindlichen Leseoperation mit hoher Geschwindigkeit. In dem Donoghue erteilten US-Patent 4.312.047 wird ein Speicherfeld beschrieben, das mit Dioden verbundene Transistoren zur Isolation von gemeinsamen Bitleitungspaaren sowie zwischen jeder Bitleitung und den zugehörigen Selektions-Schaltkreisen verwendet. Durch diese Verbesserung werden höhere Betriebsgeschwindigkeiten und bessere Differentialsignale zum Abtasten durch den Leseverstärker erzielt. In der Veröffentlichung IEEE International Solid-States Circuits Conference mit Datum vom 25. Februar 1983, S. 234 und 235, wird unter der Überschrift "Session XVI: 256 K DRAMs" eine Anordnung für einen 256 K DRAM-Chip mit einer auf dem Chip integrierten Fehlerprüf- und Korrektur-(Paritäts-) Schaltung und einem schwellendifferenzkompensierten Verstärker erläutert.
Eine Verbesserung, die in bezug auf das in Fig. 1 gezeigte dynamische Speicherfeld entwickelt wurde, betrifft einen gemeinsamen Leseverstärker. Das Konzept dieses gemeinsamen Leseverstärkers wird unter Bezugnahme auf Fig. 2 beschrieben, in der der Leseverstärker 10 dem Leseverstärker in Fig. l entspricht, jedoch mit zusätzlichen Bitleitungen 250, 251, 255 und 256 verbunden ist.
Auf den Bitleitungen 250, 251, 255 und 256 werden die Speicherzellen 200, 210, 220 und 230 jeweils von den Wortleitungen 260, 280, 265 und 285 gesteuert. Analog hierzu werden die Pseudozellen 205, 215, 225 und 235 von den Pseudoleitungen 270, 290, 275 und 295 gesteuert.
In bezug auf die Verbindung der Bitleitungen mit dem Leseverstärker ist anzumerken, daß jede der Bitleitungen 250, 251, 255 und 256 mit dem gemeinsamen Leseverstärker 10 über die Multiplex-Schalter 296, 298, 297 und 299 verbunden werden kann. In einer Abtastoperation mit der in Fig. 2 gezeigten Anordnung werden zwei der Multiplex-Schalter 296, 298, 297 oder 299 so geschlossen, daß eine Bitleitung als Bitleitung für eine Speicherzelle und eine zweite Bitleitung als Bitleitung für eine Pseudozelle betrieben werden kann. Weitere Erläuterungen zu dynamischen Speichern mit einer gemeinsamen Leseverstärker-Anordnung können der oben genannten Veröffentlichung auf den Seiten 230 und 231 entnommen werden. Neben der oben genannten Veröffentlichung wird in dem Eaton et al erteilten US-Patent 4.351.034 ebenfalls eine verbesserte Anordnung für einen gemeinsamen Leseverstärker beschrieben, wobei die Verbesserung darin besteht, daß in der Anordnung "gefaltete" (d. h. durch einen Schalter trenn- und schließbare) Bitleitungen verwendet werden.
Dieses Konzept der gefalteten Bitleitungen kann auch unter Bezugnahme auf Fig. 2 veranschaulicht werden. In der in Fig. 2 gezeigten Leseverstärker-Anordnung wurden zu Beginn gegenüberliegende bzw. diagonal gegenüberliegende Bitleitungen als Bitleitungspaar verwendet. Beispielsweise wäre dann die Bitleitung 250 entweder mit Bitleitung 251 oder Bitleitung 256 verbunden. Diese Anordnung mit den gegenüberliegenden Bitleitungen wurde jedoch aufgrund des Leitungsrauschens als nicht wünschenswert empfunden. Da die Bitleitungen in einem verbundenen Paar voneinander getrennt sind, ist jede Bitleitung dem Leitungsrauschen ausgesetzt, das sich von dem der anderen Bitleitung unterscheidet. Die unterschiedlichen Rauschpegel auf jeder der Bitleitungen können irrtümlicherweise als Differenzspannung auf dem Bitleitungspaar interpretiert werden und beeinflussen daher in erheblichem Maße die Empfindlichkeit des Leseverstärkers. Eaton et al beschreibt eine gefaltete Bitleitung, in der dieses Rauschproblem eliminiert wird.
Bei Eaton et al werden Bitleitungen, die eng benachbart und auf der gleichen Seite des Leseverstärkers angeordnet sind, zu Bitleitungspaaren zusammengefaßt. Somit würden beispielsweise in Fig. 2 die Bitleitungen 250 und 255 oder Bitleitungen 251 und 256 zu Bitleitungspaaren zusammengefaßt werden. Da diese Bitleitungspaare eng zusammen liegen, sind beide Bitleitungen in gleicher Weise exponiert und weisen somit den gleichen Rauschpegel und die gleiche Wellenform auf, die in jeder Leitung induziert wird. Da der Leseverstärker nur die Differenzspannung in einem Bitleitungspaar abtastet, wird ein gleicher Rauschpegel auf jeder der beiden Bitleitungen von dem Leseverstärker 10 ignoriert. Somit ergibt sich aus der gefalteten Bitleitungsanordnung ein hervorragendes Gleichtaktunterdrückungsverhältnis.
Obgleich die oben beschriebene, dem Stand der Technik entsprechende Anordnung dynamische Speicher mit herausragenden Kapazitäts- und Leistungsmerkmalen hervorgebracht hat, wurden weitere Verbesserungen entwickelt. Ein Bereich, der seit kurzem im Vordergrund des Interesses steht, betrifft dynamische Speicherfelder mit einer dualen Leseverstärker-Anordnung. Dem Stand der Technik entsprechende Ausführungsformen im Umfeld von dualen Leseverstärkern werden in der 1983 erschienenen Veröffentlichung IEEE International Solid-States Circuits Conference mit Datum vom 23. Februar 1983, S. 56-57 und S. 285 und 286, unter der Überschrift "Section D-1: CMOS Memory" beschrieben.
Eine dem Stand der Technik entsprechende duale Leseverstärker-Anordnung wird unter Bezugnahme auf Fig. 3 beschrieben, die einen dualen Leseverstärker zeigt, der einen P-Kanal-Signalspeicher 300 und einen N-Kanal-Signalspeicher 305 enthält. Im Gegensatz zu der einfachen Leseverstärker-Anordnung gemäß Fig. 1 und 2 verwendet die in Fig. 3 gezeigte duale Leseverstärker-Anordnung eine erste Hälfte eines Leseverstärkers, der in einem bestimmten Abstand zu einer zweiten Hälfte des Leseverstärkers angeordnet ist.
Zwischen den beiden Hälften der Leseverstärker sind die Bitleitungen 340 und 345 angeordnet, wobei die ersten Enden der Bitleitungen 340 und 345 mit dem P-Kanal-Signalspeicher 300 verbunden und die zweiten Enden der Bitleitungen 340 und 345 mit dem N-Kanal-Signalspeicher 305 verbunden sind. Entlang der Bitleitungen 340 und 345 befinden sich die Speicherzellen 310, 315, 325 und 330, die von den Wortleitungen 360, 370, 380, 390 gesteuert werden. Die Speicherzellen-Anordnung entspricht jener, die unter Bezugnahme auf Fig. 1 beschrieben wurde. In diesem Zusammenhang wird erneut darauf aufmerksam gemacht, daß die Anzahl der Speicherzellen entlang der Bitleitungen 340 und 345 in Fig. 3 aus Gründen der Übersichtlichkeit begrenzt wurde. Im Gegensatz zu dem zuvor beschriebenen Konzept des einfachen Leseverstärkers entfällt hier die Notwendigkeit von "Pseudo"- oder Bezugszellen. Somit ist Fig. 3 durch die Abwesenheit solcher "Pseudo"-Zellen entlang der Bitleitungen 340 und 345 gekennzeichnet.
Obgleich die duale Signalspeicher-Anordnung für den Leseverstärker in einer beliebigen MOS-Technologie ausgeführt werden kann, kann diese Anordnung besonders gut in CMOS-Technologie (CMOS - Complementary Metal Oxide Semiconductor) ausgeführt werden. Daher kommt auch in einem bevorzugten Ausführungsbeispiel die CMOS-Technologie bei der Ausführung des dualen Leseverstärkers zum Einsatz.
Im folgenden wird die Arbeitsweise des dualen Leseverstärker- Speichers unter Bezugnahme auf Fig. 3 beschrieben.
Vor Beginn einer Abtastoperation werden die Bitleitungen 340 und 345 vorübergehend durch die beiden Leseverstärkerhälften 300, 305 kurzgeschlossen, um sicherzustellen, daß an beiden Bitleitungen der gleiche Spannungspegel anliegt. Um den Status einer adressierten Speicherzelle zu ermitteln, wird die entsprechende Wortleitung aktiviert, mit der der Speicherzellen-Isolationstransistor eingeschaltet und damit die Ladung des Speicherzellen-Kondensators auf die betreffende Bitleitung übertragen wird. Zusätzlich zur Speicherzellen-Ladung, die auf die erste Bitleitung übertragen wurde, wird die Ladung auf der gegenüberliegenden Bitleitung von dem dualen Leseverstärker auch als Bezugsladung verwendet. In der Abtastoperation nehmen sowohl der P-Kanal-Signalspeicher 300 als auch der N-Kanal-Signalspeicher 305 eine partielle Verstärkung des gelesenen Speicherwerts vor, wobei einer der Signalspeicher die positivere Leitung zu der positiven Versorgungsspannungsquelle ablenkt, und der andere Signalspeicher die negativere Leitung zur negativen Versorgungsspannungsquelle ablenkt. Der kombinierte Effekt ist eine volle Verstärkung durch den P-Kanal- und den N-Kanal-Signalspeicher, die einen vollen differentiellen Spannungsversorgungspegel auf den beiden Bitleitungen bereitstellen. Der Ausgabeschaltkreis der dualen Leseverstärker-Anordnung ist für den Gegenstand der Erfindung nicht weiter relevant und wird folglich nicht dargestellt.
An dieser Stelle erscheint es nützlich, auf die Unterschiede zwischen der dualen Leseverstärker-Anordnung gemäß Fig. 3 und der zuvor unter Bezugnahme auf Fig. 1 und 2 beschriebenen Leseverstärker-Anordnung hinzuweisen. Im Gegensatz zu den in Fig. 1 und 2 gezeigten, gemäß dem Stand der Technik ausgelegten Einheiten verwendet das Speicherfeld in Fig. 3 eine duale Leseverstärker-Anordnung mit einem P-Kanal-Signalspeicher, der von einem N-Kanal-Signalspeicher getrennt angeordnet ist. Da jede der beiden dualen Leseverstärkerhälften einen Teil der zur Durchführung einer Abtastoperation erforderlichen Gesamtverstärkung leisten muß, müssen beide Leseverstärkerhälften mit einer Bitleitung verbunden sein, um die erforderliche Verstärkung des auf einer bestimmten Bitleitung gelesenen Speicherwerts zu gewährleisten. Somit sind die Bitleitungen in Fig. 3 zwischen den Leseverstärkerhälften angeordnet, und nicht zu beiden Seiten einer einfachen Leseverstärker-Anordnung, wie in Fig. 1 und 2 gezeigt.
Obgleich die in Fig. 3 gezeigte, duale Leseverstärkerspeicher-Anordnung eine wichtige Entwicklung im Bereich der Speichertechnologie war, besteht noch Bedarf an weiteren Verbesserungen, wie nachstehend gezeigt wird.
Wie zuvor erläutert wurde, werden Digitaldaten eines dynamischen Speichers in dynamischen Speicherzellen gespeichert. Bei der Adressierung einer bestimmten Speicherzelle wird ein Speicherzellen-Kondensator CM an eine zugehörige Bitleitung über einen Isolationstransistor TM angekoppelt. Infolgedessen findet eine Ladungsübertragung zwischen dem Speicherzellen- Kondensator und der Bitleitung statt, wodurch der Spannungspegel auf dieser Bitleitung verändert wird. In einer praktischen Einheit wurde ermittelt, daß das Maß der Spannungsänderung von der Kapazitanz auf der zugehörigen Bitleitung abhängig ist. Diese Bitleitungskapazitanz ist auf die Kapazitanz der Leitung selbst zurückzuführen, sowie auf die Kapazitanz von anderen Speicherzellen, die mit der Bitleitung verbunden sind. Diese Kapazitanz CL wird in Fig. 3 in Form von Kondensatoren 301 bzw. 303 für die Bitleitungen 340 bzw. 345 dargestellt.
Während der Ladungsübertragung in einer Abtastoperation muß die in dem Speicherzellen-Kondensator gespeicherte Speicherladung zuerst zur Überwindung der Bitleitungskapazitanz verwendet werden, bevor sie Spannungsänderungen auf der zugehörigen Bitleitung induzieren kann. Je größer die Bitleitungskapazitanz CL ist, desto größer wird der Anteil der Speicherladung, der zur Überwindung der Bitleitungskapazitanz erforderlich ist.
Je größer die zur Überwindung der Bitleitungskapazitanz erforderliche Speicherladung ist, desto geringer ist die Änderung des Spannungspegels, der in dieser Leitung induziert wird. Somit muß eine ausreichende Speicherladung in dem Speicherzellen-Kondensator CM gespeichert sein, mit der die Bitleitungskapazitanz CL überwunden und in der Bitleitung eine ausreichende Spannungsänderung erzeugt wird, die gelesen und verstärkt werden kann.
Da die Größe des Speicherzellen-Kondensators in einem praktischen Halbleiterspeicher begrenzt ist, ist folglich auch die Speicherladungsmenge begrenzt, die in diesem Speicherzellen- Kondensator gespeichert werden kann. Da diese begrenzte Speicherladung ausreichend sein muß, um die Bitleitungskapazitanz CL zu überwinden und eine ausreichende Spannungsänderung zu erzeugen, darf die Bitleitungskapazitanz CL einen bestimmten Maximalwert für die Kapazitanz nicht überschreiten. Da sich die Bitleitungskapazitanz CL sowohl aus der Bitleitungslänge als auch aus der Anzahl der mit der Bitleitung verbundenen Speicherzellen ergibt, folgt daraus, daß der Kombination aus Bitleitungslänge und der mit der Bitleitung verbundenen Speicherzellen durch praktische Größenbeschränkungen, die für den Speicherzellen-Kondensator CM gelten, Grenzen gesetzt sind.
Obgleich die Bitleitungen trotz solcher Beschränkungen immer noch über eine große Anzahl von zugeordneten Speicherzellen verfügen, gilt: je größer die Anzahl von Speicherzellen, die mit einer bestimmten Bitleitung und einem Leseverstärker verbunden werden kann, desto effizienter wird der Einsatz von teuren Halbleitersubstraten. Anders ausgedrückt bedeutet dies, Halbleiterspeichereinheiten mit einer größeren Speicherfelddichte können kostengünstiger ausgeführt werden, wenn mehr Speicherzellen mit einer bestimmten Bitleitung und einem Leseverstärker verbunden werden können. Somit ist ein Ansatz erforderlich, der es gestattet, eine größere Anzahl von Speicherzellen mit einer bestimmten Bitleitung in einer Speichereinheit, die eine duale Leseverstärker-Anordnung verwendet, zu verbinden.
Ziel der vorliegenden Erfindung ist es, ein neues System und Verfahren zur Erfüllung der oben genannten Anforderungen vorzustellen.
Der Gegenstand dieser Erfindung ist in den Ansprüchen 1 und 11 niedergelegt.
Im spezielleren Sinn basiert die vorliegende Erfindung auf einem Konzept, bei dem ein Schalter zur Teilung einer Bitleitung in zwei Bitleitungssegmente verwendet wird. Wenn der Schalter geschlossen ist, sind die Segmente der Bitleitung miteinander verbunden, und dadurch ist die gesamte Bitleitung der gesamten Bitleitungskapazitanz ausgesetzt. Wenn der Schalter geöffnet ist, wird die Bitleitung in ein erstes Bitleitungssegment und in ein zweites Bitleitungssegment unterteilt, wobei auf jedes Segment eine Hälfte der Bitleitungskapazitanz entfällt. In einer Leseoperation wird der Schalter geöffnet, unmittelbar bevor die Speicherladung in dem Speicherzellen-Kondensator auf die Bitleitung übertragen wird, so daß die Speicherladung nur eine Hälfte der Bitleitungskapazitanz überwinden muß und eine größere Spannungsänderung induziert wird. Diese Spannungsänderung wird abgetastet und von der ersten Leseverstärkerhälfte vorverstärkt. Beim Schließen des Bitleitungsschalters mit dem Ziel, eine vollständige Verstärkung zu ermöglichen, wurde der gelesene Speicherwert bereits teilweise verstärkt, so daß die Auswirkungen der Bitleitungskapazitanz von der anderen Hälfte vernachlässigbar sind.
Die vorliegende Anwendung beinhaltet ein Konzept zur Teilung und Isolierung von Bitleitungen, welches in Verbindung mit dualen Leseverstärker-Anordnungen eingesetzt werden kann. Dies bedeutet konkret, daß mit dem oben beschriebenen Konzept zur Teilung und Isolierung von Bitleitungen doppelt so viele Speicherzellen wie bisher mit einer bestimmten Bitleitung verbunden werden können, da eine Hälfte dieser Speicherzellen jederzeit isoliert werden kann.
Wahlweise können auch kleinere Speicherzellen-Kondensatoren verwendet werden, da nur eine Hälfte der Bitleitungskapazitanz überwunden werden muß, wodurch wiederum Speicherfeldeinheiten mit größerer Speicherkapazität hervorgebracht werden, die kostengünstiger ausgelegt werden können.
Der Gegenstand und die Vorteile der Erfindung sind aus der nachstehenden Beschreibung deutlicher erkennbar, in der auf die beigefügten Zeichnungen Bezug genommen wird, in denen:
Fig. 1 ein vereinfachtes Schaltbild für ein gemäß dem Stand der Technik ausgelegtes Speicherfeld zeigt, in dem eine einfache Leseverstärker-Anordnung zum Einsatz kommt;
Fig. 2 ein vereinfachtes Schaltbild eines Speicherfeldes mit der einfachen Leseverstärker-Anordnung gemäß Fig. 1 zeigt, in dem jedoch ein gemeinsamer Leseverstärker und gefaltete Bitleitungen als zusätzliche Verbesserungen implementiert sind;
Fig. 3 ein vereinfachtes Schaltbild eines gemäß dem Stand der Technik ausgelegten dynamischen Speicherfelds zeigt, das einen dualen Leseverstärker verwendet, der mit einem P-Kanal- und N-Kanal-Signalspeicher ausgestattet ist;
Fig. 4 ein vereinfachtes Schaltbild des in Fig. 3 gezeigten dynamischen Speicherfelds zeigt, das ein Ausführungsbeispiel für das Konzept der Teilung und Isolierung von Bitleitungen gemäß der vorliegenden Erfindung veranschaulicht;
Fig. 5 das vereinfachte Schaltbild von Fig. 4 zeigt, jedoch mit einer detaillierteren Darstellung des dualen Leseverstärkers;
Fig. 6 ein vereinfachtes Schaltbild mit einem bevorzugten Ausführungsbeispiel für eine Anordnung von Multiplexern zeigt, welche die Schaltvorgänge zur Bitleitungsisolierung gemäß der vorliegenden Erfindung vornehmen;
Fig. 7A bis 7K zeitabhängige Wellenformen an verschiedenen Punkten des in Fig. 6 gezeigten, vereinfachten Schaltkreises veranschaulichen;
Fig. 8 ein vereinfachtes Schaltbild mit einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt, in dem ebenfalls das Konzept des gemeinsamen Leseverstärkers und der gefalteten Bitleitungen zum Einsatz kommt.
Vor dem Hintergrund der nun folgenden, detaillierten Beschreibung eines bevorzugten Ausführungsbeispiels ist anzumerken, daß Fig. 4 ein vereinfachtes Schaltbild ähnlich wie in Fig. 3 gezeigt darstellt. Insbesondere ist eine erste Leseverstärkerhälfte 400 von einer zweiten Leseverstärkerhälfte 405 getrennt angeordnet. Die erste Leseverstärkerhälfte 400 ist als P-Kanal-Signalspeicher ausgebildet, und die zweite Hälfte als N-Kanal-Signalspeicher.
Wie bei der weiter oben beschriebenen, dem Stand der Technik entsprechenden Anordnung müssen zwei Bitleitungen für jede Leseoperation verwendet werden. Zur Vereinfachung der folgenden Erläuterungen werden die Bitleitungen zwischen dem P- Kanal-Signalspeicher 400 und dem N-Kanal-Signalspeicher 405 als obere und untere Bitleitungen bezeichnet. Wie aus den folgenden Erläuterungen hervorgehen wird, bewirkt die vorliegende Erfindung eine Unterteilung der Bitleitungen in Segmente, wobei diese Segmente als obere und untere, linke und rechte Bitleitungssegmente bezeichnet werden.
Der in Fig. 4 gezeigte Schaltkreis unterscheidet sich von der gegenwärtigen Schaltkreisauslegung insofern, als Schalter 406 und 407 integriert wurden, welche die Teilung und Isolierung der Bitleitungen gemäß der vorliegenden Erfindung sicherstellen. Konkret bedeutet dies, daß der Schalter 406 für die Unterteilung einer oberen Bitleitung in ein oberes linkes Bitleitungssegment 440 und ein oberes rechtes Bitleitungssegment 450 vorgesehen ist. Analog dazu dient der Schalter 407 zur Unterteilung einer unteren Bitleitung in ein unteres linkes Bitleitungssegment 445 und ein unteres rechtes Bitleitungssegment 455. Wenn der Schalter 406 geöffnet wird, können die Bitleitungslänge und Speicherzellen, die mit dem oberen linken Bitleitungssegment 440 verbunden sind, von der Bitleitungslänge und den Speicherzellen, die mit dem oberen rechten Bitleitungssegment 450 verbunden sind, isoliert werden. In einem bevorzugten Ausführungsbeispiel ist der Schalter 406 in der Mitte einer Bitleitung angeordnet; damit kann jede Hälfte der Bitleitung von der anderen Hälfte isoliert werden. Wenn der Schalter 406 geöffnet wird, entspricht die im oberen linken Bitleitungssegment 440 entstehende Kapazitanz etwa der Hälfte der Bitleitungskapazitanz, die auf der gesamten Länge der oberen Bitleitung vorhanden gewesen wäre. Obgleich sich die obige Beschreibung nur auf das obere linke Bitleitungssegment bezieht, wäre eine ähnliche Beschreibung auf das obere rechte, untere linke und untere rechte Bitleitungssegment 450, 445, 455 anwendbar.
Die Funktionsweise des Konzepts der geteilten Bitleitungen gemäß der vorliegenden Erfindung wird im folgenden detaillierter beschrieben. Hierbei wird angenommen, daß auf den in Speicherzelle 410 gespeicherten Speicherwert zugegriffen werden soll. Vor Einleitung der Leseoperation werden die oberen und unteren Bitleitungen kurzzeitig durch die Leseverstärkerhälften 400, 405 kurzgeschlossen, um sicherzustellen, daß an beiden Bitleitungen der gleiche Spannungspegel anliegt. Nach dem vorübergehenden Kurzschließen wird der Schalter 406 geöffnet, um das obere linke Bitleitungssegment 440 von dem oberen, rechten Bitleitungssegment 450 zu isolieren. Die mit der Speicherzelle 410 verbundene Wortleitung 460 wird dann aktiviert, um den Isolationstransistor TM einzuschalten. Nach dem Einschalten des Isolationstransistors TM wird es der Speicherladung im Speicherzellen-Kondensator CM ermöglicht, die Ladung in das obere linke Leitungssegment 440 zu übertragen.
Wie bereits oben beschrieben, müssen Teile dieser Speicherladung zur Überwindung der in dieser Leitung vorhandenen Kapazitanz verwendet werden, wenn eine Speicherladung in eine Bitleitung übertragen wird. Da der Schalter 406 zuvor geöffnet wurde, wird die in dem oberen linken Bitleitungssegment 440 vorhandene Kapazitanz effektiv von der Leitungskapazitanz isoliert, welche in dem oberen rechten Bitleitungssegment 450 vorhanden ist. Somit beträgt die in dem oberen linken Bitleitungssegment 440 vorhandene Kapazitanz effektiv die Hälfte der normalen Kapazitanz in der oberen Bitleitung, wie am Kondensator 401 in Fig. 4 gezeigt. Wenn die Speicherladung gemäß der vorliegenden Erfindung in die geteilte Bitleitung übertragen wird, ist eine deutlich geringere Speicherladung erforderlich, um die in dem Bitleitungssegment vorhandene Kapazitanz zu überwinden, wodurch ein größerer Anteil der Ladung zur Spannungsänderung in diesem Bitleitungssegment verfügbar ist.
Da die Speicherladung in das obere linke Bitleitungssegment 440 übertragen wird, übernimmt der P-Kanal-Signalspeicher 400 das Auslesen und die partielle Verstärkung des Speicherwertes auf dem oberen linken Bitleitungssegment 440. Da die Übertragung von Speicherladung effizienter zur Erzeugung einer größeren Spannungsänderung verwendet wurde, gibt es eine größere Garantie, daß der P-Kanal-Signalspeicher in den entsprechenden Zustand speichernd gesetzt wird und diese Signalspeicheroperation wesentlich schneller erfolgt. Sobald der Speicherladungswert im oberen linken Teil des Bitleitungssegments 440 partiell durch den P-Kanal-Signalspeicher verstärkt wurde, weist die Speicherladung in dieser Leitung einen ausreichenden Spannungspegel auf, so daß die zweite Hälfte der Bitleitungskapazitanz nicht mehr ins Gewicht fällt. Nachdem der Speicherladungswert erhöht wurde, wird der Schalter 406 geschlossen, um das obere linke Bitleitungssegment 440 und das obere rechte Bitleitungssegment 450 effektiv wieder miteinander zu verbinden. Nach Verbindung dieser Segmente wird dem Speicherladungswert auf dem oberen linken Bitleitungssegment 440 die Übertragung (der Ladung) in das obere rechte Bitleitungssegment 450 gestattet. Damit wird der Speicherladungswert in die N-Kanal-Signalspeicher-Anordnung 405 eingespeist, deren Funktionsweise dergestalt ist, daß sie auf der unteren Bitleitung (445 und 455) eine Spannungsänderung erzeugt, die das Komplement zu der Spannungsänderung bildet, die von dem P-Kanal-Signalspeicher 400 auf der oberen Bitleitung erzeugt wurde.
Damit bewirkt die vorliegende Erfindung eine Unterteilung des Verstärkungsvorgangs in eine Vorverstärkungsphase und in eine anschließende komplementäre Verstärkungsphase. Um dies zu erreichen, wird zuerst der Bitleitungsschalter verwendet, um das Speicherfeld des dualen Leseverstärkers in zwei Hälften zu unterteilen. Anschließend erfolgt der Zugriff auf einen Speicherladungswert, der auf einer ersten Bitleitung in einer ersten Speicherfeldhälfte verstärkt wird. Der Bitleitungsschalter wird dann geschlossen, um die beiden Speicherfeldhälften wieder miteinander zu verbinden, und der zweiten Speicherfeldhälfte wird die komplementäre Verstärkung auf der zweiten Bitleitung ermöglicht.
Zu beachten ist, daß der P-Kanal-Signalspeicher 400 nicht dediziert für die Erzeugung einer Verstärkung auf der oberen Bitleitung und der N-Kanal-Signalspeicher 405 nicht dediziert für eine Verstärkung auf der unteren Bitleitung eingesetzt sind. Beispielsweise erfolgte in dem obigen Beispiel, in dem ein Wert von logisch 1 in der Speicherzelle 410 gespeichert ist, eine Vorverstärkung auf der oberen Bitleitung durch den P-Kanal-Signalspeicher, und eine komplementäre Verstärkung auf der unteren Bitleitung durch den N-Kanal-Signalspeicher. Wenn statt dessen ein Wert von logisch 0 in der Speicherzelle 410 gespeichert gewesen wäre, hätte der P-Kanal-Signalspeicher 400 eine Verstärkung auf der unteren Bitleitung und der N-Kanal-Signalspeicher 405 eine Verstärkung auf der oberen Bitleitung durchgeführt.
Außerdem ist anzumerken, daß neben der Möglichkeit zur Verstärkung auf den oberen oder unteren Bitleitungen die P-Kanal- und N-Kanal-Signalspeicher hinsichtlich der Verstärkungsstufen untereinander austauschbar sind. In dem obigen Beispiel erfolgte die Vorverstärkung durch den P-Kanal-Signalspeicher, da sich die Speicherzelle, auf die zugegriffen wurde, in der linken Speicherfeldhälfte befand, und danach erfolgte die komplementäre Verstärkung durch den N-Kanal-Signalspeicher. Hätte sich die Speicherzelle, auf die zugegriffen wurde, statt dessen in der rechten Speicherfeldhälfte befunden, wären die Verstärkungsoperationen der Signalspeicher untereinander vertauscht worden, wobei der N-Kanal-Signalspeicher die Vorverstärkung und der P-Kanal-Signalspeicher die komplementäre Verstärkung sichergestellt hätten. Aus diesen Ausführungen wird deutlich, daß die Funktionsprinzipien des P-Kanal-Signalspeichers 1 und des N-Kanal-Signalspeichers 2 unbeeinflußt davon sind, ob sich die adressierte Speicherzelle in der linken Bitleitungssegmenthälfte oder in der rechten Bitleitungssegmenthälfte befindet. Die einzige Einschränkung beim Einsatz einer dualen Leseverstärker-Anordnung gemäß Fig. 3 und Fig. 4 besteht darin, daß der Speicherladungswert einer Verstärkung sowohl durch den P-Kanal-Signalspeicher als auch durch den N-Kanal-Signalspeicher unterzogen werden muß, um in den oberen und unteren Bitleitungen eine Differenzspannung zu erzeugen, die dem vollen Versorgungsspannungspegel entspricht.
Die obigen Ausführungen gelten auch für Leseoperationen beim Zugriff auf Speicherzellen, die mit dem unteren linken Bitleitungssegment 445 und dem unteren rechten Bitleitungssegment 455 verbunden sind.
Als Ergebnis des gemäß dieser Erfindung implementierten Konzepts der geteilten Bitleitungen ist festzuhalten, daß viele weitere Speicherzellen mit einer bestimmten Bitleitung verbunden werden können, die zwischen den Leseverstärkerhälften angeordnet ist. Konkret bedeutet dies für ein bevorzugtes Ausführungsbeispiel, bei dem sich der Bitleitungsschalter in der Mitte der Bitleitung befindet, daß etwa die doppelte Menge an Speicherzellen für eine Bitleitung und einen Leseverstärker vorgesehen werden kann.
In Fig. 5 sind die Schaltkreise des P-Kanal-Signalspeichers 400 und des N-Kanal-Signalspeichers 405 detaillierter dargestellt.
In dem P-Kanal-Signalspeicher 400 sind die Transistoren T1, T2, T3 und T4 des bevorzugten Ausführungsbeispiels in P-Kanal-CMOS-Technologie ausgeführt. In dem P-Kanal-Signalspeicher 400 ist der Transistor T3 in Nebenschluß (quer) mit dem oberen linken Bitleitungssegment 440 und dem unteren linken Bitleitungssegment 445 verbunden. Das Gate des Transistors T3 ist mit einem externen Anschluß PRP so verbunden, daß beim Einschalten des Transistors T3 über ein Signal auf der Leitung PREP das obere linke Bitleitungssegment 440 mit dem unteren linken Bitleitungssegment 445 kurzgeschlossen wird. Diese Operation wird vor einer Leseoperation verwendet, um sicherzustellen, daß das obere linke Bitleitungssegment 440 und das untere linke Bitleitungssegment 445 den gleichen Spannungspegel aufweisen. Ebenfalls im Nebenschluß (quer) mit dem oberen linken Bitleitungssegment 440 und dem unteren linken Bitleitungssegment 445 verbunden sind die Transistoren T1 und T2, die in einer kreuzgekoppelten Anordnung vorliegen. Die übrigen Anschlüsse von T1 und T2 sind mit einem Knoten 505 verbunden, mit dem auch ein erster Anschluß des Transistors T4 verbunden ist. Der Gate-Anschluß des Transistors T4 ist mit einem externen Anschluß PSET verbunden. Der verbliebene Anschluß des Transistors T4 ist mit einer positiven Spannungsquelle verbunden, so daß - wenn der Transistor über ein Signal auf der Leitung PSET angesteuert wird - die Transistoren T1 und T2 vorgespannt werden, wodurch sie ansprechen und einen Speicherladungswert verstärken können, der entlang einer der oberen linken oder unteren linken Bitleitungssegmente 440 oder 445 ermittelt wurde.
Der N-Kanal-Signalspeicher 405 hat einen ähnlichen Aufbau. Ein Transistor T7 und eine kreuzgekoppelte Signalspeicher-Anordnung von T5 und T6 sind quer mit dem oberen rechten bzw. mit dem unteren rechten Bitleitungssegment 450 bzw. 455 verbunden. Die übrigen Anschlüsse der Transistoren T5 und T6 sind mit einem Knoten 510 verbunden. Ebenfalls mit dem Knoten 510 verbunden ist ein erster Anschluß des Transistors T8. Der Gate-Anschluß des Transistors T8 ist mit einem externen Anschluß NSET verbunden, und der verbliebene Anschluß des Transistors T8 ist mit einer negativen Spannungsquelle verbunden. Die Funktionsweise des N-Kanal-Signalspeichers 405 ist auch hier vergleichbar mit der des P-Kanal-Signalspeichers 400.
In Fig. 6 ist der Schaltkreis aus Fig. 5 mit den Bitleitungsschaltern dargestellt, die als Multiplexer A 550 und Multiplexer B 560 implementiert sind. Der Multiplexer A 550 ist mit der oberen Bitleitung und der Multiplexer B 560 mit der unteren Bitleitung verbunden. In einer bevorzugten Ausführungsform des Multiplexers 550 ist der Transistor T10 in CMOS-Technologie Typ P ausgeführt, und der gegenüberliegend angeschlossene Transistor T11 ist in CMOS-Technologie Typ N ausgeführt. In einer bevorzugten Ausführungsform des Multiplexers 560 ist der Transistor T12 in N-Kanal-CMOS-Technologie und der Transistor T13 in P-Kanal-CMOS-Technologie ausgeführt. Der Gate-Anschluß des Transistors T10 des Multiplexers 550 und der Gate-Anschluß des Transistors T13 des Multiplexers 560 sind mit einem externen Anschluß MUXP verbunden. Der Gate-Anschluß des Transistors T11 von Multiplexer 550 und der Gate-Anschluß des Transistors T12 von Multiplexer 560 sind mit dem externen Anschluß MUXN verbunden.
Im folgenden wird der Funktionsablauf des in Fig. 6 veranschaulichten bevorzugten Ausführungsbeispiels unter Bezugnahme auf die in Figs. 7A bis 7K dargestellten zeitabhängigen Wellenformen beschrieben.
Wie in Fig. 7G bis 7H dargestellt, sind die über die Anschlüsse PSET und NSET induzierten Wellenformen zum Zeitpunkt T = 0 dergestalt, daß die Transistoren T4 und T8 abgeschaltet sind. Da die Transistoren T4 und T8 nicht mehr als Spannungsquellen fungieren, sind der kreuzgekoppelte, die Transistoren T1 und T2 enthaltende Signalspeicher und der kreuzgekoppelte, die Transistoren T5 und T6 enthaltende Signalspeicher effektiv abgeschaltet. Somit werden die Leseverstärker-Hälften 400 und 405 effektiv daran gehindert, Ladungswerte auf der oberen oder unteren Bitleitung zu lesen und zu verstärken. Von den Zeitpunkten T = 0 bis T = 2 sind die induzierten Wellenformen an den Anschlüssen MUXN und MUXP dergestalt (wie in Fig. 7I und 7J gezeigt), daß die Transistoren T10, T11, T12 und T13 leitend sind. Bei leitenden Transistoren T10 und T11 sind die oberen Bitleitungssegmente 440 und 450 effektiv zu einer vollständigen oberen Bitleitung verbunden. Analog dazu sind bei leitenden Transistoren T12 und T13 die unteren Bitleitungssegmente 445 und 455 effektiv zu einer vollständigen unteren Bitleitung verbunden.
Zwischen den Zeitpunkten T = 1 und T = 2 wird eine Wellenform wie in Fig. 7E und 7F gezeigt für kurze Zeit in die Anschlüsse PREP und PREN induziert, so daß die obere Bitleitung effektiv mit der unteren Bitleitung kurzgeschlossen wird, wodurch die Bitleitungen ihre Ladung übertragen, woraufhin die obere und untere Bitleitung den gleichen Spannungspegel aufweisen (wie zwischen den Zeitpunkten T = 1 und T = 2 in Fig. 7A bis 7D dargestellt) und dadurch sicherstellen, daß die Bitleitungssegmente vor Beginn einer Leseoperation den gleichen Spannungspegel aufweisen.
Zum Zeitpunkt T = 3 sind die an den Anschlüssen MUXN und MUXP anliegenden Wellenformen dergestalt, daß die Bitleitungsschalter (Multiplexer 550 und Multiplexer 560) effektiv geöffnet werden, wodurch das obere linke Bitleitungssegment bzw. das untere linke Bitleitungssegment von dem oberen rechten Bitleitungssegment bzw. dem unteren rechten Bitleitungssegment isoliert werden. Damit enthält jedes Bitleitungssegment jetzt nur die Hälfte der Bitleitungslänge und Bitleitungsspeicherzellen, und zeigt nur die Hälfte der Bitleitungskapazitanz an.
In dieser Beschreibung des bevorzugten Ausführungsbeispiels wird angenommen, daß der Inhalt der Speicherzelle 410 gelesen werden soll. Daher wird in Fig. 7K eine Wellenform in die Wortleitung 460 eingespeist, so daß der Isolationstransistor TM der Speicherzelle 410 aktiviert wird. Ebenfalls zum Zeitpunkt T = 4 ist die am Anschluß PSET (siehe Fig. 6) anliegende Wellenform dergestalt, daß der Transistor T4 über das Gate angesteuert wird (siehe Fig. 7G). Bei aktiviertem Transistor T4 wird der kreuzgekoppelte, die Transistoren T1 und T2 enthaltende Signalspeicher effektiv aktiviert und kann alle Speicherladungswerte verstärken, die auf den oberen linken oder unteren linken Leitungssegmenten 440 und 445 ermittelt werden.
Wurde der Isolationstransitor TM von Speicherzelle 410 wie für Fig. 7K beschrieben über das Gate angesteuert, erfolgt eine Ladungsübertragung zwischen dem Speicherzellenkondensator CM und dem oberen linken Bitleitungssegment 440. Während der Ladungsübertragung tastet der kreuzgekoppelte, die Transistoren T1 und T2 enthaltende Signalspeicher den Speicherladungswert ab und verstärkt diesen.
In der vorliegenden Beschreibung des Funktionsablaufs im bevorzugten Ausführungsbeispiel gemäß Fig. 6 wurde angenommen, daß ein hoher logischer Wert in dem Speicherzellenkondensator CM der Speicherzelle 410 gespeichert war. Daher erfolgt in diesem Beispiel eine Vorverstärkung mit einem hohen logischen Speicherwert, der an das obere linke Bitleitungssegment 440 übertragen und dort verstärkt wird. Fig. 7A zeigt, daß sich die Spannung auf dem oberen linken Bitleitungssegment zwischen den Zeitpunkten T = 4 und T = 5 auf einen hohen Spannungswert hin bewegt. Zu beachten ist, daß zwischen den Zeitpunkten T = 4 und T = 5 das obere rechte, untere linke und untere rechte Bitleitungssegment immer noch das Zwischenspannungsniveau wie in Fig. 7B bis 7D gezeigt aufweisen. Zum Zeitpunkt T = 6 weist die an den Anschlüssen MUXN und MUXP (wie in Fig. 7I bzw. 7J gezeigt) anliegende Wellenform darauf hin, daß der obere Bitleitungsschalter 550 und der untere Bitleitungsschalter 560 geschlossen und die linken und rechten Bitleitungssegmente somit verbunden sind. Angesichts dessen, daß das obere linke Bitleitungssegment 440 mit dem oberen rechten Bitleitungssegment 450 verbunden ist, bewegt sich das obere rechte Bitleitungssegment zu einem hohen logischen Spannungswert, wie der Zeitpunkt T = 6 in Fig. 7C zeigt. Zu beachten ist, daß das verbundene untere linke und untere rechte Bitleitungssegment auf einem Zwischenspannungsniveau bleibt, wie aus dem Zeitpunkt T = 6 in Fig. 7B und 7D ersichtlich ist.
Zu dem Zeitpunkt T = 9 ist die am Anschluß NSET (siehe Fig. 7H) induzierte Wellenform dergestalt, daß der Transistor T8 eingeschaltet wird, wodurch der kreuzgekoppelte Signalspeicher mit den Transistoren T5 und T6 effektiv aktiviert wird und die auf der oberen rechten und unteren rechten Bitleitung gelesenen Speicherladungswerte verstärkt. Während auf der oberen Bitleitung der hohe Spannungswert in das kreuzgekoppelte Gate von Transistor T6 eingespeist wird, wird der Transistor T6 aktiviert und bringt die untere Spannungsleitung auf einen komplementären, niedrigen logischen Spannungswert. Dies wird durch die Spannungswellenform auf den unteren Bitleitungssegmenten verdeutlicht, die zwischen den Zeitpunkten T = 9 und T = 10 (siehe Fig. 7B und 7D) auf ein niedrigeres Spannungsniveau gebracht werden.
Aus der vorstehenden Beschreibung ist ersichtlich, daß die duale Leseverstärker-Anordnung, die in dem bevorzugten Ausführungsbeispiel gemäß Fig. 6 zum Einsatz kommt, die zweistufige Verstärkungsoperation unterstützt. Dabei hat der kreuzgekoppelte, T1 und T2 enthaltende Signalspeicher in der Vorverstärkungsphase den Speicherladungswert auf dem oberen linken Bitleitungssegment ermittelt und einen verstärkten hohen Spannungspegel auf der oberen Bitleitung erzeugt. In der komplementären Verstärkungsphase hat der kreuzgekoppelte, die Transistoren T5 und T6 enthaltende Signalspeicher eine Verstärkung der unteren Bitleitung auf einen komplementären, niedrigen logischen Spannungswert bewirkt.
Beim Einsatz des bevorzugten Ausführungsbeispiels mit einem oberen Multiplexerschalter 550 und einem unteren Multiplexerschalter 560 können die Speicherzellen-Kondensatoren CM des in Fig. 6 gezeigten Speicherfelds verkleinert werden, da die Speicherzellenladung nur eine Hälfte der Bitleitungskapazitanz überwinden muß. Wahlweise können auch mehr Speicherzellen für eine bestimmte Bitleitung vorgesehen werden. In dem in Fig. 6 gezeigten, bevorzugten Ausführungsbeispiel wird ein Verfahren zur Anordnung einer größeren Anzahl von Speicherzellen entlang einer bestimmten Bitübertragungsleitung, die sich zwischen einer dualen Leseverstärker-Anordnung befindet, vereinfacht.
Bezugnehmend auf Fig. 8 ist ein bevorzugtes Ausführungsbeispiel dargestellt, in dem überdies das Konzept des gemeinsamen Leseverstärkers in Verbindung mit gefalteten Bitleitungen zum Einsatz kommt, welches zuvor unter Bezugnahme auf den Stand der Technik beschrieben wurde. In Fig. 8 ist ein dualer Leseverstärker gezeigt, der einen P-Kanal-Signalspeicher 800 und einem N-Kanal-Signalspeicher 805 umfaßt. Verbunden mit der dualen Leseverstärker-Anordnung sind die oberen Bitleitungssegmente 820, 825, 830 und 835, sowie die unteren Bitleitungssegmente 840, 845, 850 und 855. Jedes dieser acht Bitleitungssegmente stellt ein Viertel einer oberen bzw. unteren Bitleitung dar. Aus dem Schaltbild geht hervor, daß die Bitleitungssegmente 820, 840, 825 und 845 mit dem P-Kanal-Signalspeicher 800 über die Multiplexerschalter MS1, MS2, MS3 bzw. MS4 verbunden werden können. Diese Multiplexer-Anordnung ist in dem gestrichelten Bereich 860 gezeigt, der eine Hälfte des gemeinsamen dualen Leseverstärkers bildet. Die Bitleitungssegmente 830, 850, 835 und 855 können mit dem N-Kanal- Signalspeicher 805 über die Multiplexer-Schalter MS5, MS6, MS7 bzw. MS8 verbunden werden. Diese Multiplexer-Anordnung ist in dem gestrichelten Bereich 865 gezeigt, der die zweite Hälfte des gemeinsamen dualen Leseverstärkers bildet.
Die oberen und unteren Bitleitungssegmente 825 und 845 können mit den oberen und unteren Bitleitungssegmenten 830 und 850 über die oberen und unteren Bitleitungsschalter 810 bzw. 815 verbunden werden, durch welche die Teilung und Bitleitungsisolierung gemäß der vorliegenden Erfindung sichergestellt wird.
Zu beachten ist, daß - wenn die Multiplexerschalter MS3, MS4, MS5 und MS6 geschlossen würden - die aus dem P-Kanal-Signalspeicher 800, dem N-Kanal-Signalspeicher 805, den Bitleitungssegmenten 825, 830, 845 und 850 sowie den oberen und unteren Bitleitungsschaltern 810 und 815 bestehende Anordnung den Schaltkreis bilden würde, der zuvor unter Bezugnahme auf Fig. 4 beschrieben wurde. Die Leseoperation in dieser Schaltkreisauslegung ist mit der für Fig. 4 beschriebenen Operation identisch.
Aus Fig. 8 ist ersichtlich, daß der P-Kanal-Signalspeicher 800 sowie der N-Kanal-Signalspeicher 805 überdies von den Bitleitungssegmenten 820, 840 bzw. 835, 855 gemeinsam benutzt werden. Somit wurde das Konzept eines gemeinsamen Leseverstärkers mit der vorliegenden Erfindung verwirklicht.
In Fig. 8 wird das Konzept der gefalteten Bitleitungen auch durch Definieren der folgenden Bitleitungssegmentpaare verwirklicht: 820 und 840; 825 und 845; 830 und 850; sowie 835 und 855. Zur Veranschaulichung der Funktionsweise der gemeinsamen Leseverstärker-/gefalteten Bitleitungs-Anordnung gemäß Fig. 8 wird jetzt eine Leseoperation für das Bitleitungssegmentpaar 820 und 840 beschrieben.
Vor Beginn einer Leseoperation werden die Multiplexerschalter MS1-MS8 geschlossen, damit die oberen Bitleitungssegmente und die unteren Bitleitungssegmente verbunden sind. Nachdem diese Segmente verbunden wurden, wird die obere Bitleitung mit der unteren Bitleitung kurzgeschlossen, um sicherzustellen, daß alle Bitleitungssegmente den gleichen Spannungspegel aufweisen. Um einen Speicherwert auf dem oberen Bitleitungssegment 820 zu ermitteln, werden die Multiplexer-Schalter MS3 und MS4 geöffnet, um das Bitleitungssegmentpaar 820, 840 sowie den P- Kanal-Signalspeicher 800 von den restlichen Teilen des Schaltkreises zu isolieren. Nach der Isolierung wird die betreffende Speicherzelle (nicht gezeigt) auf dem oberen Bitleitungssegment 820 adressiert, damit sie die Speicherladung auf die Leitung überträgt. Zu beachten ist, daß in dem Ausführungsbeispiel gemäß Fig. 8 die Speicherladung nur ein Viertel der gesamten Kapazitanz auf der oberen Bitleitung überwinden muß. Der P-Kanal-Signalspeicher 800 tastet die Speicherladung ab und führt die erforderliche Vorverstärkung durch. Nachdem die abgetastete Speicherladung vorverstärkt wurde, sind die verbliebenen Bitleitungskapazitanzen nicht weiter von Belang. Daher werden die Multiplexerschalter MS3 und MS4 und die oberen und unteren Bitleitungsschalter 810 und 815 geschlossen, damit die Ladung übertragen und in den N-Kanal-Signalspeicher eingespeist werden kann. Durch die Einspeisung der verstärkten Speicherladung in den N-Kanal-Signalspeicher 805 erfolgt die zweite Stufe der komplementären Verstärkung. Auf diese Weise wird der abgetastete Speicherladungswert auf einen vollen Differenzspannungspegel über die oberen und unteren Bitleitungen verstärkt.
In der in Fig. 8 gezeigten Anordnung können etwa viermal so viele Speicherzellen (nicht gezeigt) mit einer bestimmten Bitleitung verbunden werden.
In der vorliegenden Erfindung wurde ein verbessertes Verfahren zur Isolation von geteilten Bitleitungen offenbart. Diese Verbesserung gestattet es, eine größere Anzahl von Speicherzellen mit einer bestimmten Bitleitung zu verbinden oder kleinere Kondensatorzellen zu konstruieren. Infolgedessen können dynamische Speichereinheiten mit dichteren Speicherfeldern kostengünstiger ausgeführt werden.
Der Gegenstand der vorliegenden Erfindung und viele ihrer beabsichtigten Vorteile gehen aus der vorstehenden Beschreibung hervor. Außerdem dürfte deutlich geworden sein, daß zahlreiche Änderungen hinsichtlich der Form, Ausführung und Anordnung der Komponenten vorgenommen werden können, ohne vom Geltungsbereich der Erfindung abzuweichen, zumal es sich bei der vorstehend beschriebenen Form lediglich um eine bevorzugte oder exemplarische Ausführungsform handelte. Der Geltungsbereich der Erfindung ist in den folgenden Patentansprüchen definiert.

Claims

1. Speicherfeld mit mindestens einem Paar geteilter, gefalteter Bitleitungen (440, 445, 450, 455; 825, 830, 845, 850) mit einem dualen Leseverstärkermittel (400, 405; 860, 865) zum Abtasten (Lesen) logischer Speicherwerte, die in Speicherzellen (TM, CM) gespeichert sind, wobei dieses duale Leseverstärkermittel aus einem ersten Signalspeicher (400; 860) und einem zweiten Signalspeicher (405; 865) besteht, die jeweils mit entgegengesetzten Enden des Bitleitungspaares verbunden und so angeordnet sind, daß eine elektrische Verbindung zwischen dem ersten und dem zweiten Signalspeicher ermöglicht wird, wobei von mindestens einem Bitleitungspaar die ersten Enden elektrisch an den ersten Signalspeicher anschließbar sind, und die zweiten Enden elektrisch an den zweiten Signalspeicher anschließbar sind; und mit Schaltermitteln (406, 407; 810, 815), die so angeordnet sind, daß sie mindestens ein Bitleitungspaar in ein erstes Paar von Bitleitungssegmenten (440, 445; 825, 845) und in ein zweites Paar von Bitleitungssegmenten (450, 455; 830, 850) unterteilen, wobei dieses Schaltermittel eine elektrische Verbindung zwischen dem ersten und dem zweiten Paar von Bitleitungssegmenten herstellt, wenn dieser Schalter geschlossen ist, und eine elektrische Isolierung zwischen dem ersten und zweiten Paar von Bitleitungssegmenten herstellt, wenn dieses Schaltermittel offen ist,

wobei Kontrollmittel (MUXP, MUXN) bereitgestellt werden, die sicherstellen, daß die Funktionsweise des Speicherfelds dergestalt ist, daß:

während eines ersten Teils des Lesezyklus das erste und zweite Paar von Bitleitungssegmenten voneinander isoliert werden und nur jener der ersten und zweiten Signalspeicher, der mit diesem, die gewählte Speicherzelle enthaltenden Bitleitungssegmentpaar verbunden ist, aktiviert wird, und daß während eines anschließenden zweiten Teils des Lesezyklus die Paare der Bitleitungssegmente wieder verbunden werden, und der andere des ersten und zweiten Signalspeichers aktiviert wird; sowie

der erste und zweite Signalspeicher so adaptiert werden, daß komplementäre Spannungsänderungen im zugehörigen Bitleitungspaar erzeugt werden, wobei jeder der ersten und zweiten Signalspeicher das Potential auf nur einer der Bitleitungen ändert.

2. Speicherfeld wie in Anspruch 1 offenbart,

wobei im ersten Signalspeicher N-Kanal-Transistoren und im zweiten Signalspeicher P-Kanal-Transistoren zum Einsatz kommen.

3. Speicherfeld wie in Anspruch 1 offenbart,

wobei das Schaltermittel (406, 407; 550, 560) aus Halbleitermaterial besteht.

4. Speicherfeld wie in Anspruch 1 offenbart,

wobei das duale Leseverstärkermittel und das Schaltermittel aus CMOS-Halbleiter bestehen.

5. Speicherfeld wie in Anspruch 1 offenbart,

wobei zwei Bitleitungen (BL-U; BL-L) zwischen dem ersten und dem zweiten Signalspeicher angeordnet sind.

6. Speicherfeld wie in Anspruch 1 offenbart,

wobei das Schaltermittel in der Mitte von mindestens einem Bitleitungspaar angeordnet ist, um mindestens ein Bitleitungspaar in ein erstes Paar von Bitleitungshälften und ein zweites Paar von Bitleitungshälften zu unterteilen.

7. Speicherfeld wie in Anspruch 6 offenbart,

wobei eine Vielzahl von Bitleitungspaaren mit dem dualen Leseverstärkermittel verbunden ist, wobei jedes der Bitleitungspaare elektrisch an dieses duale Leseverstärkermittel über einen Multiplexerschalter (MUXP, MUXN) anschließbar ist.

8. Speicherfeld wie in Anspruch 1 offenbart,

wobei mindestens ein Paar von Bitleitungen eine Vielzahl von Speicherzellen besitzt, die auf ihrer Länge angeordnet sind, wobei das Schaltermittel jene Vielzahl von Speicherzellen in einen ersten Teil von Speicherzellen, welche entlang des ersten Paares von Bitleitungssegmenten angeordnet sind, und in einen zweiten Teil von Speicherzellen unterteilt, die entlang des zweiten Paares von Bitleitungssegmenten angeordnet sind.

9. Speicherfeld wie in Anspruch 1 offenbart,

wobei das Schaltermittel mindestens ein Feldeffekttransistor ist, wobei der Basisanschluß eines solchen Feldeffekttransistors zum Öffnen und Schließen des Schaltermittels verwendet wird.

10. Speicherfeld wie in Anspruch 1 offenbart,

wobei das Schaltermittel einen P-Kanal-Feldeffekttransistor und einen N-Kanal-Feldeffekttransistor umfaßt.

11. Verfahren zur Bereitstellung eines Speicherfelds mit mindestens einem Paar von geteilten, gefalteten Bitleitungen (440, 445, 450, 455; 825, 830, 845, 850) gemäß den Ansprüchen 1-10, welches die folgenden Schritte umfaßt:

Bereitstellung des dualen Leseverstärkermittels (400, 405; 860, 865) zum Lesen von logischen, in den Speicherzellen (TM, CM) gespeicherten Speicherwerten, wobei das duale Leseverstärkermittel aus einem ersten Signalspeicher und einem zweiten Signalspeicher besteht, die jeweils mit entgegengesetzten Enden des Paares von Bitleitungen verbunden sind, wobei die Bitleitungen so angeordnet sind, daß eine elektrische Verbindung zwischen dem ersten und dem zweiten Signalspeicher ermöglicht wird, wobei mindestens ein Paar von Bitleitungen erste Enden hat, die elektrisch an den ersten Signalspeicher anschließbar sind, und zweite Enden, die elektrisch an den zweiten Signalspeicher anschließbar sind; Bereitstellung eines Schaltermittels (406, 407; 810, 815) zwecks Teilung von mindestens einem Paar von Bitleitungen in ein Paar von ersten Bitleitungssegmenten (440, 445; 825, 845) und in ein zweites Paar von Bitleitungssegmenten (450,455, 830, 850), wobei das Schaltermittel eine elektrische Verbindung zwischen den Paaren der ersten und zweiten Bitleitungssegmente ermöglicht, wenn ein Schließvorgang des Schalters gewählt wird, sowie eine elektrische Isolierung zwischen den Paaren der ersten und zweiten Bitleitungssegmente, wenn ein Öffnungsvorgang des Schaltermittels gewählt wird, und Bereitstellung der Kontrollmittel (MUXP, MUXN), um sicherzustellen, daß der Funktionsablauf im Speicherfeld dergestalt ist, daß während eines ersten Teils des Lesezyklus die ersten und zweiten Paare von Bitleitungssegmenten voneinander isoliert werden und nur jener der ersten und zweiten Signalspeicher, der mit diesem Paar von Bitleitungssegmenten verbunden ist, welches die gewählte Speicherzelle enthält, aktiviert wird, und während eines nachfolgenden zweiten Teils des Lesezyklus die Paare von Bitleitungssegmenten wieder verbunden werden und der andere des ersten und zweiten Signalspeichers aktiviert wird; sowie

Adaptierung des ersten und zweiten Signalspeichers, um komplementäre Spannungsänderungen in dem zugehörigen Paar von Bitleitungen zu erzeugen, wobei jeder der ersten und zweiten Signalspeicher das Potential auf nur einer der Bitleitungen ändert.