JPH0634352B2 - メモリ・アレイ・デバイス - Google Patents
メモリ・アレイ・デバイスInfo
- Publication number
- JPH0634352B2 JPH0634352B2 JP63090483A JP9048388A JPH0634352B2 JP H0634352 B2 JPH0634352 B2 JP H0634352B2 JP 63090483 A JP63090483 A JP 63090483A JP 9048388 A JP9048388 A JP 9048388A JP H0634352 B2 JPH0634352 B2 JP H0634352B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory
- sense amplifier
- latch
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims description 154
- 230000003321 amplification Effects 0.000 claims description 26
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 12
- 230000009977 dual effect Effects 0.000 description 26
- 238000002955 isolation Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 238000012546 transfer Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 240000008881 Oenanthe javanica Species 0.000 description 1
- 206010036790 Productive cough Diseases 0.000 description 1
- LCTONWCANYUPML-UHFFFAOYSA-M Pyruvate Chemical compound CC(=O)C([O-])=O LCTONWCANYUPML-UHFFFAOYSA-M 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011896 sensitive detection Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 210000003802 sputum Anatomy 0.000 description 1
- 208000024794 sputum Diseases 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、ＭＯＳ（金属酸化半導体）メモリの動作の改
善に関し、特に、双対センス増幅器構成内で分割ビツト
線分離を使用することに関する。
善に関し、特に、双対センス増幅器構成内で分割ビツト
線分離を使用することに関する。
Ｂ．従来技術 半導体技術分野の研究開発により、膨大なメモリ容量と
すぐれた性能特性をもつ半導体メモリが産み出されてき
ている。現在、半導体メモリは、スタチツク・メモリと
ダイナミツク・メモリの２つの類に分けることができ
る。
すぐれた性能特性をもつ半導体メモリが産み出されてき
ている。現在、半導体メモリは、スタチツク・メモリと
ダイナミツク・メモリの２つの類に分けることができ
る。
尚、ここではスタチツク・メモリは当面の課題ではない
のでこれ以上論じない。しかし、米国特許第４４０２０
６６号にはスタチツク・メモリの例が記載されており、
これは読取アクセス時間が短い改善されたスタチツク・
メモリを開示する。
のでこれ以上論じない。しかし、米国特許第４４０２０
６６号にはスタチツク・メモリの例が記載されており、
これは読取アクセス時間が短い改善されたスタチツク・
メモリを開示する。
第６図は、センス増幅器１０が対向配置されたビツト線
５０及び５１にその両側を接している簡略化された従来
技術のダイナミツク・メモリ・アレイを示すものであ
る。尚、センス増幅器１０の実際の回路は当面の関心で
はないのでここでは論じない。第６図に示すような典型
的なダイナミツク・メモリにおいては、デイジタル・デ
ータがメモリ・セルのマトリクス中に記憶され、各々の
メモリ・セルは、論理１または０に対応する電荷を記憶
するためのキヤパシタをもつている。第６図において
は、メモリ・セル１００及び１１０のそれぞれに対して
メモリ・セル・キヤパシタＣＭが図示されている。
５０及び５１にその両側を接している簡略化された従来
技術のダイナミツク・メモリ・アレイを示すものであ
る。尚、センス増幅器１０の実際の回路は当面の関心で
はないのでここでは論じない。第６図に示すような典型
的なダイナミツク・メモリにおいては、デイジタル・デ
ータがメモリ・セルのマトリクス中に記憶され、各々の
メモリ・セルは、論理１または０に対応する電荷を記憶
するためのキヤパシタをもつている。第６図において
は、メモリ・セル１００及び１１０のそれぞれに対して
メモリ・セル・キヤパシタＣＭが図示されている。
メモリ・セル・キヤパスタＣＭは、各メモリ・セリ１０
０及び１１０の分離トランジスタＴＭによつて、対応ビ
ツト線に接続可能である。メモリ・セル１００及び１１
０のメモリ・セル分離トランジスタＴＭは、それぞれワ
ード線１６０及び１８０によつて制御される。
０及び１１０の分離トランジスタＴＭによつて、対応ビ
ツト線に接続可能である。メモリ・セル１００及び１１
０のメモリ・セル分離トランジスタＴＭは、それぞれワ
ード線１６０及び１８０によつて制御される。
この時点で、典型的なダイナミツク・メモリにおいて
は、各ビツト線に多数のメモリ・セルが接続されている
ことに留意されたい。しかし、説明の便宜のために、ビ
ツト線とメモリ・セルはわずかの個数しか示されていな
い。
は、各ビツト線に多数のメモリ・セルが接続されている
ことに留意されたい。しかし、説明の便宜のために、ビ
ツト線とメモリ・セルはわずかの個数しか示されていな
い。
メモリ・セル１００及び１１０に加えて、第６図のセン
ス増幅器構成はまた、しばしばダミー・セルとも呼ばれ
る基準セルの使用を必要とする。ダミー・セルは、メモ
リ・セルとは違つて、典型的には、任意のビツト線に１
個しか接続されていない。ダミー・セルは、ビツト線５
０及び５１のそれぞれについて参照番号１０５及び１１
５で示されている。ダミー・セル１０５及び１１５は、
それぞれワード線１７０及び１９０によつて制御され、
メモリ・セルと同様の構成を有する。そして、ダミー・
キヤパシタにたくわえられた電荷は、メモリ・セル・キ
ヤパシタの電荷を比較するための基準電荷として使用さ
れる。
ス増幅器構成はまた、しばしばダミー・セルとも呼ばれ
る基準セルの使用を必要とする。ダミー・セルは、メモ
リ・セルとは違つて、典型的には、任意のビツト線に１
個しか接続されていない。ダミー・セルは、ビツト線５
０及び５１のそれぞれについて参照番号１０５及び１１
５で示されている。ダミー・セル１０５及び１１５は、
それぞれワード線１７０及び１９０によつて制御され、
メモリ・セルと同様の構成を有する。そして、ダミー・
キヤパシタにたくわえられた電荷は、メモリ・セル・キ
ヤパシタの電荷を比較するための基準電荷として使用さ
れる。
第６図のセンス増幅器構成のセンス動作のためには、２
本のビツト線を使用しなくてはならない。その第１のビ
ツト線は、アドレスされたメモリ・セル中に記憶された
メモリ電荷にアクセスするために使用され。第２のビツ
ト線は、基準電荷にアクセスするために使用される。セ
ンス動作を開始するためには、適切なワード線１６０ま
たは１８０に沿つて入来する信号により、アドレスされ
たメモリ・セルの分離トランジスタＴＭがターン・オン
される。分離トランジスタが一たんターン・オンする
と、そのメモリ・セル・キヤパシタ上の電荷が第１のビ
ツト線へ移行することが可能ならしめられる。同様にし
て、ダミー・セル・キヤパシタ上の電荷が第２のビツト
線へ移行することが可能ならしめられる。そして、２つ
のビツト線の間の結果の電圧差がセンス増幅器１０によ
つてセンスされ、そのことが、メモリ・セルが論理１ま
たは０のどちらの情報を記憶していたかを示す表示とな
る。
本のビツト線を使用しなくてはならない。その第１のビ
ツト線は、アドレスされたメモリ・セル中に記憶された
メモリ電荷にアクセスするために使用され。第２のビツ
ト線は、基準電荷にアクセスするために使用される。セ
ンス動作を開始するためには、適切なワード線１６０ま
たは１８０に沿つて入来する信号により、アドレスされ
たメモリ・セルの分離トランジスタＴＭがターン・オン
される。分離トランジスタが一たんターン・オンする
と、そのメモリ・セル・キヤパシタ上の電荷が第１のビ
ツト線へ移行することが可能ならしめられる。同様にし
て、ダミー・セル・キヤパシタ上の電荷が第２のビツト
線へ移行することが可能ならしめられる。そして、２つ
のビツト線の間の結果の電圧差がセンス増幅器１０によ
つてセンスされ、そのことが、メモリ・セルが論理１ま
たは０のどちらの情報を記憶していたかを示す表示とな
る。
半導体技術及びメモリ・アレイ構成における研究開発に
より、ダイナミツク・メモリ・アレイに多数の改善がな
し遂げられてきた。例えば、米国特許第４３７５６００
号は、漂遊キヤパシタンスによつて減衰されたビツト信
号を、回路ノイズ電圧によつて凌駕されるレベルから増
幅するためのＦＥＴ回路を採用したセンス増幅器を開示
する。米国特許第４０７０５９０号は、電源とビツト線
の間に電力トランジスタＡが挿入され、センス増幅器と
各ビツト線の間に分離トランジスタが挿入されてなるセ
ンス回路を開示する。この電力トランジスタは、ほとん
ど電力を消費することなく信号検出を行うことを可能な
らしめ、また、分離トランジスタは、デバイスの高速か
つ高感度検出動作を可能とする。米国特許第４３１２０
４７号は、ビツト線対間、各ビツト線及びそれに対応す
る列選択回路間を分離するために、トランジスタに接続
されたダイオードを使用するメモリ・アレイを開示す
る。この改良により、センス増幅器によりセンスするた
めの高い動作速度とよりよい差動信号が得られる。１９
８３年ＩＥＥＥ国際固体回路会議刊行物、（１９８３、
ＩＥＥＥ Internetional Sobid-States Circuits Conf
erence Publication）、１９８３年２月２５日、２３４
及び２３５ページの“Session ＸＶＩ：２５６Ｋ ＤＲ
ＡＭｓ”と題する記事には、オン・チップ・エラー・チ
ツク及び訂正（パリテイ）回路としきい値差分補償増幅
器をもつ２５６Ｋ Ｄ ＲＡＭの構成が開示されてい
る。
より、ダイナミツク・メモリ・アレイに多数の改善がな
し遂げられてきた。例えば、米国特許第４３７５６００
号は、漂遊キヤパシタンスによつて減衰されたビツト信
号を、回路ノイズ電圧によつて凌駕されるレベルから増
幅するためのＦＥＴ回路を採用したセンス増幅器を開示
する。米国特許第４０７０５９０号は、電源とビツト線
の間に電力トランジスタＡが挿入され、センス増幅器と
各ビツト線の間に分離トランジスタが挿入されてなるセ
ンス回路を開示する。この電力トランジスタは、ほとん
ど電力を消費することなく信号検出を行うことを可能な
らしめ、また、分離トランジスタは、デバイスの高速か
つ高感度検出動作を可能とする。米国特許第４３１２０
４７号は、ビツト線対間、各ビツト線及びそれに対応す
る列選択回路間を分離するために、トランジスタに接続
されたダイオードを使用するメモリ・アレイを開示す
る。この改良により、センス増幅器によりセンスするた
めの高い動作速度とよりよい差動信号が得られる。１９
８３年ＩＥＥＥ国際固体回路会議刊行物、（１９８３、
ＩＥＥＥ Internetional Sobid-States Circuits Conf
erence Publication）、１９８３年２月２５日、２３４
及び２３５ページの“Session ＸＶＩ：２５６Ｋ ＤＲ
ＡＭｓ”と題する記事には、オン・チップ・エラー・チ
ツク及び訂正（パリテイ）回路としきい値差分補償増幅
器をもつ２５６Ｋ Ｄ ＲＡＭの構成が開示されてい
る。
第６図のダイナミツク・メモリ・アレイに関連して開発
された１つの改良としては、共有センス増幅器がある。
この共有センス増幅器の技法は、第７図により説明す
る。第７図を第６図と比較すると、センス増幅器１０は
同一のままであるが、余分のビツト線２５０、２５１、
２５５及び２５６が接続されている点で異なる。
された１つの改良としては、共有センス増幅器がある。
この共有センス増幅器の技法は、第７図により説明す
る。第７図を第６図と比較すると、センス増幅器１０は
同一のままであるが、余分のビツト線２５０、２５１、
２５５及び２５６が接続されている点で異なる。
ビツト線２５０、２５１、２５５及び２５６に沿つて、
ワード線２６０、２８０、２６５及び２８５によつてそ
れぞれメモリ・セル２００、２１０、２２０及び２３０
が制御される。同様に、ダミー・セル２０５、２１５、
２２５及び２３５はそれぞれ、ダミー線２７０、２９
０、２７５及び２９５によつて制御される。
ワード線２６０、２８０、２６５及び２８５によつてそ
れぞれメモリ・セル２００、２１０、２２０及び２３０
が制御される。同様に、ダミー・セル２０５、２１５、
２２５及び２３５はそれぞれ、ダミー線２７０、２９
０、２７５及び２９５によつて制御される。
ビツト線のセンス増幅器との接続に関しては、各ビツト
線２５０、２５１、２５５及び２５６を、多重化スイツ
チ２９６、２９８、２９７及び２９９によつて共通セン
ス増幅器に接続することができる。第７図に示す構成の
センス動作においては、多重化スイツチ２９６、２９
８、２９７または２９９のうちの２つが、１つのビツト
線がメモリ・セル・ビツト線として働き、第２のビツト
線がダミー・セル・ビツト線として動作することができ
るように閉じられる。共通センス増幅器構成をもつダイ
ナミツク・メモリについてのより詳しい説明は、上述の
ＩＥＥＥ刊行物の２３０及び２３１ページにある。上述
の刊行物の他に、米国特許第４３５１０３４号もまた、
上記の構成を折りかえしビツト線の形式で利用するさら
なる改良を有する共有増幅器構成を開示する。
線２５０、２５１、２５５及び２５６を、多重化スイツ
チ２９６、２９８、２９７及び２９９によつて共通セン
ス増幅器に接続することができる。第７図に示す構成の
センス動作においては、多重化スイツチ２９６、２９
８、２９７または２９９のうちの２つが、１つのビツト
線がメモリ・セル・ビツト線として働き、第２のビツト
線がダミー・セル・ビツト線として動作することができ
るように閉じられる。共通センス増幅器構成をもつダイ
ナミツク・メモリについてのより詳しい説明は、上述の
ＩＥＥＥ刊行物の２３０及び２３１ページにある。上述
の刊行物の他に、米国特許第４３５１０３４号もまた、
上記の構成を折りかえしビツト線の形式で利用するさら
なる改良を有する共有増幅器構成を開示する。
この折りかえしビツト線の改良は、第７図にも図示され
ている。第７図に示す共有センス増幅器構成において
は、初期には、ビツト線対としては、対向し、あるいは
対角線対に対向するビツト線が使用された。例えば、ビ
ツト線２５０は、ビツト線２５１またはビツト線２５６
のどちらかと接続されることになる。しかし、この対向
ビツト線構成は、回路ノイズのために、望ましくないこ
とが分かつた。すなわち、対応対におけるおのおののビ
ツト線が分離されているので、おのおののビツト線が、
他方のビツト線とは異なる回路ノイズにさらされること
になる。このように、おのおののビツト線上のノイズ・
レベルが異なると、それはビツト線対間の差分電圧とし
て誤つてセンスされ、よつて、センス増幅器の感度が実
質的な影響を受けることがある。米国特許第４３５１０
３４号は、このノイズの問題を解決する折りかえしビツ
ト線を開示する。
ている。第７図に示す共有センス増幅器構成において
は、初期には、ビツト線対としては、対向し、あるいは
対角線対に対向するビツト線が使用された。例えば、ビ
ツト線２５０は、ビツト線２５１またはビツト線２５６
のどちらかと接続されることになる。しかし、この対向
ビツト線構成は、回路ノイズのために、望ましくないこ
とが分かつた。すなわち、対応対におけるおのおののビ
ツト線が分離されているので、おのおののビツト線が、
他方のビツト線とは異なる回路ノイズにさらされること
になる。このように、おのおののビツト線上のノイズ・
レベルが異なると、それはビツト線対間の差分電圧とし
て誤つてセンスされ、よつて、センス増幅器の感度が実
質的な影響を受けることがある。米国特許第４３５１０
３４号は、このノイズの問題を解決する折りかえしビツ
ト線を開示する。
米国特許第４３５１０３４号においては、センス増幅器
と同一の側に近接して配置されたビツト線が、ビツト線
対として選択される。こうして例えば第７図において
は、ビツト線２５０及び２５５、またはビツト線２５１
及び２５６がビツト線対として選択されることになる。
このとき、選択されたビツト線対は近接配置されている
ので、どちらのビツト線も同一のノイズにさらされ、ゆ
えに各線に同一レベルかつ同一波形のノイズが誘導され
る。センス増幅器はビツト線対間の差の電圧のみをセン
スするので、各ビツト線上にあらわれる共通のノイズ
は、センス増幅器１０によつて無視されることになる。
このように、折りかえしビツト線構成は、共通モード・
ノイズの拒絶比において優れている。
と同一の側に近接して配置されたビツト線が、ビツト線
対として選択される。こうして例えば第７図において
は、ビツト線２５０及び２５５、またはビツト線２５１
及び２５６がビツト線対として選択されることになる。
このとき、選択されたビツト線対は近接配置されている
ので、どちらのビツト線も同一のノイズにさらされ、ゆ
えに各線に同一レベルかつ同一波形のノイズが誘導され
る。センス増幅器はビツト線対間の差の電圧のみをセン
スするので、各ビツト線上にあらわれる共通のノイズ
は、センス増幅器１０によつて無視されることになる。
このように、折りかえしビツト線構成は、共通モード・
ノイズの拒絶比において優れている。
上述の従来技術は、絶大なメモリ容量と性能特性を達成
しているけれども、ダイナミツク・メモリにおける改良
はたゆむことなく続けられている。最近大きい関心をも
たれているとしては双対センス増幅器構成を使用したダ
イナミツク・メモリ・アレイがある。双対センス増幅器
に関連する最近の従来技術は、ＩＥＥＥ国際固体回路会
議（ＩＥＥＥ International Solid-States Circuits
Conference）刊行物、１９８３年２月２３日、５６、５
７ページ及び２８５、２８６ページの“Section Ｄ−
Ｉ：ＣＭＯＳ Memory”と題する記事に述べられてい
る。
しているけれども、ダイナミツク・メモリにおける改良
はたゆむことなく続けられている。最近大きい関心をも
たれているとしては双対センス増幅器構成を使用したダ
イナミツク・メモリ・アレイがある。双対センス増幅器
に関連する最近の従来技術は、ＩＥＥＥ国際固体回路会
議（ＩＥＥＥ International Solid-States Circuits
Conference）刊行物、１９８３年２月２３日、５６、５
７ページ及び２８５、２８６ページの“Section Ｄ−
Ｉ：ＣＭＯＳ Memory”と題する記事に述べられてい
る。
従来技術の双対センス増幅器構成は、Ｐ−チヤネル・ラ
ツチ３００とＮチヤネル・ラツチ３０５からなる双対セ
ンス増幅器を示す第８図を参照して説明する。題８図に
示されている双対センス増幅器構成は、第６図及び第７
図の単一センス増幅器構成とは対照的に、第１半分のセ
ンス増幅器からある距離だけ隔離された第２半分のセン
ス増幅器を利用する。
ツチ３００とＮチヤネル・ラツチ３０５からなる双対セ
ンス増幅器を示す第８図を参照して説明する。題８図に
示されている双対センス増幅器構成は、第６図及び第７
図の単一センス増幅器構成とは対照的に、第１半分のセ
ンス増幅器からある距離だけ隔離された第２半分のセン
ス増幅器を利用する。
それらの半分のセンス増幅器の間にはビツト線３４０及
び３４５が配置され、ビツト線３４０及び３４５の一端
はＰ−チヤネル・ラツチ３００に接続され、ビツト線３
４０及び３４５の他端はＮ−チヤネル・ラツチ３０５に
接続されている。そして、ビツト線３４０と３４５に沿
つてメモリ・セル３１０、３１５、３２５及び３３０が
配置され、これらは、それぞれワード線３６０、３７
０、３８０、３９０によつて制御される。メモリ・セル
構成は、第１図に関連して説明したのと同一である。
尚、第８図において、ビツト線３４０及び３４５に沿う
メモリ・セルの数は便宜上限定してあることに再度留意
されたい。前述の単一センス増幅器技法とは対照的に、
この場合には、ダミー基準セルを設ける必要性がなくな
つている。このため、第８図では、ビツト線３４０及び
３４５に沿つてダミー・セルは存在しない。
び３４５が配置され、ビツト線３４０及び３４５の一端
はＰ−チヤネル・ラツチ３００に接続され、ビツト線３
４０及び３４５の他端はＮ−チヤネル・ラツチ３０５に
接続されている。そして、ビツト線３４０と３４５に沿
つてメモリ・セル３１０、３１５、３２５及び３３０が
配置され、これらは、それぞれワード線３６０、３７
０、３８０、３９０によつて制御される。メモリ・セル
構成は、第１図に関連して説明したのと同一である。
尚、第８図において、ビツト線３４０及び３４５に沿う
メモリ・セルの数は便宜上限定してあることに再度留意
されたい。前述の単一センス増幅器技法とは対照的に、
この場合には、ダミー基準セルを設ける必要性がなくな
つている。このため、第８図では、ビツト線３４０及び
３４５に沿つてダミー・セルは存在しない。
センス増幅器のための双対ラツチ構成は任意のＭＯＳ技
術で設計することができるけれども、この構成はＣＭＯ
Ｓ（相補的金属酸化半導体）技術で特に良好に実現され
る。このように、好適な実施例においては、双対センス
増幅器の構成にＣＭＯＳ技術が使用される。
術で設計することができるけれども、この構成はＣＭＯ
Ｓ（相補的金属酸化半導体）技術で特に良好に実現され
る。このように、好適な実施例においては、双対センス
増幅器の構成にＣＭＯＳ技術が使用される。
次に、第８図に示す双対センス増幅器メモリの動作につ
いて説明する。センス動作が開始される前に、２つのビ
ツト線が同一電圧レベルにチヤージされることを保証す
るために、ビツト線３４０及び３４５がセンス増幅器対
３００、３０５によつて瞬間的に短絡される。アドレス
されたメモリ・セルの状態をセンスするためには、メモ
リ・セル分離トランジスタをターン・オンさせ、以てメ
モリ・セルの電荷を個別のビツト線上に移送するべく、
適切なワード線が付勢される。そして、第１のビツト線
上に移送されたメモリ・セル電荷に加えて、対向ビツト
線上の電荷もまた双対センス増幅器によつて基準電荷と
して使用される。センス動作においては、Ｐ−チヤネル
・ラツチ３００とＮ−チヤネル・ラツチ３０５の両方が
センス・メモリ値の部分的な増幅器を行う。すなわち、
一方のラツチが正電圧側の線を正電源電圧へと引上げ、
他方のラツチが負電圧側の線を負電源電圧側へ引き下げ
る。この結合した効果は、Ｐ−チヤネル・ラツチとＮ−
チヤネル・ラツチによる全幅増幅であつて、２本のビツ
ト線の間に亘る全幅差動電源電圧レベルを与える。尚、
双対センス増幅器構成の出力回路は本発明にとつて重要
ではないので図示しない。この時点で、第８図の双対セ
ンス増幅器構成と、第６図及び第７図に関連して説明し
たセンス増幅器構成との差異を明らかにしておくことは
有用である。第６図及び第７図のデバイスとは対照的
に、第８図のメモリ・アレイは、Ｎ−チヤネル・ラツチ
から隔離されたＰ−チヤネル・ラツチをもつ双対センス
増幅器構成を利用する。このとき、双対センス増幅器の
各半分は、センス動作を完了するために必要な全増幅率
の一部をそれぞれが担わなくてはならないので、双対セ
ンス増幅器の半分は両方とも、所与のビツト線に沿つて
センスされるメモリ値の必要な増幅を行うためにビツト
線に接続されなくてはならない。このため、第８図のビ
ツト線は、第６図及び第７図に示すように単一センス増
幅器構成の側面に接続されるのではなく、センス増幅器
の半分間に配置されている。
いて説明する。センス動作が開始される前に、２つのビ
ツト線が同一電圧レベルにチヤージされることを保証す
るために、ビツト線３４０及び３４５がセンス増幅器対
３００、３０５によつて瞬間的に短絡される。アドレス
されたメモリ・セルの状態をセンスするためには、メモ
リ・セル分離トランジスタをターン・オンさせ、以てメ
モリ・セルの電荷を個別のビツト線上に移送するべく、
適切なワード線が付勢される。そして、第１のビツト線
上に移送されたメモリ・セル電荷に加えて、対向ビツト
線上の電荷もまた双対センス増幅器によつて基準電荷と
して使用される。センス動作においては、Ｐ−チヤネル
・ラツチ３００とＮ−チヤネル・ラツチ３０５の両方が
センス・メモリ値の部分的な増幅器を行う。すなわち、
一方のラツチが正電圧側の線を正電源電圧へと引上げ、
他方のラツチが負電圧側の線を負電源電圧側へ引き下げ
る。この結合した効果は、Ｐ−チヤネル・ラツチとＮ−
チヤネル・ラツチによる全幅増幅であつて、２本のビツ
ト線の間に亘る全幅差動電源電圧レベルを与える。尚、
双対センス増幅器構成の出力回路は本発明にとつて重要
ではないので図示しない。この時点で、第８図の双対セ
ンス増幅器構成と、第６図及び第７図に関連して説明し
たセンス増幅器構成との差異を明らかにしておくことは
有用である。第６図及び第７図のデバイスとは対照的
に、第８図のメモリ・アレイは、Ｎ−チヤネル・ラツチ
から隔離されたＰ−チヤネル・ラツチをもつ双対センス
増幅器構成を利用する。このとき、双対センス増幅器の
各半分は、センス動作を完了するために必要な全増幅率
の一部をそれぞれが担わなくてはならないので、双対セ
ンス増幅器の半分は両方とも、所与のビツト線に沿つて
センスされるメモリ値の必要な増幅を行うためにビツト
線に接続されなくてはならない。このため、第８図のビ
ツト線は、第６図及び第７図に示すように単一センス増
幅器構成の側面に接続されるのではなく、センス増幅器
の半分間に配置されている。
第８図に示す双対センス増幅器メモリ構成はメモリ技術
における重要な発展であつたけれども、以下に述べるよ
うに依然として改良の必要性は残つている。
における重要な発展であつたけれども、以下に述べるよ
うに依然として改良の必要性は残つている。
すなわち、上述のように、ダイナミツク・メモリ中のデ
イジタル・データはダイナミツク・メモリ・セル中に記
憶される。そして、特定のメモリ・セルがアドレスされ
るとき、メモリ・セル・キヤパシタＣＭは、分離トラン
ジスタＴＭを介して対応ビツト線に接続される。その結
果、メモリ・セル・キヤパシタとビツト線の間で電荷の
転送が生じ、そのビツト線上の電圧レベルを変更してし
まう。実際のデバイスにおいては、誘導された電圧変動
の大きさは、対応ビツト線に沿うキヤパシタンスに依存
することが分かつている。このビツト線のキヤパシタン
スは、線自体のキヤパシタンスと、そのビツト線に接続
された他のメモリ・セルによるキパヤシタンスに帰する
ことができる。このキヤパシタンスＣＬは、第８図にお
いて、ビツト線３４０及び３４５について、それぞれキ
ヤパシタ３０１及び３０３として図示されている。
イジタル・データはダイナミツク・メモリ・セル中に記
憶される。そして、特定のメモリ・セルがアドレスされ
るとき、メモリ・セル・キヤパシタＣＭは、分離トラン
ジスタＴＭを介して対応ビツト線に接続される。その結
果、メモリ・セル・キヤパシタとビツト線の間で電荷の
転送が生じ、そのビツト線上の電圧レベルを変更してし
まう。実際のデバイスにおいては、誘導された電圧変動
の大きさは、対応ビツト線に沿うキヤパシタンスに依存
することが分かつている。このビツト線のキヤパシタン
スは、線自体のキヤパシタンスと、そのビツト線に接続
された他のメモリ・セルによるキパヤシタンスに帰する
ことができる。このキヤパシタンスＣＬは、第８図にお
いて、ビツト線３４０及び３４５について、それぞれキ
ヤパシタ３０１及び３０３として図示されている。
センス動作における電荷の転送の間に、メモリ・セル・
キヤパシタに記憶されたメモリ電荷は先ず、対応ビツト
線に沿つて何らかの電圧変動をひき起こす前に、任意の
ビツト線キヤパシタンスを満たすために使用される。そ
して、ビツト線キヤパシタンスＣＬが大きければ大きい
ほど、ビツト線キヤパシタンスを満たすために使用され
るメモリ電荷の部分も大きくなる。また、ビツト線キヤ
パシタンスを満たすために使用されるメモリ電荷の量が
大きいほど、その線に沿つて誘導される電圧レベルの変
化が小さくなる。このため、ビツト線キヤパシタンスＣ
Ｌを満たし、且つビツト線に沿つてセンスし増幅するこ
とのできる十分な電圧変化をもたらすためには、メモリ
・セル・キヤパシタＣＭ内に十分なメモリ電荷がたくわ
えられなくてはならないのである。
キヤパシタに記憶されたメモリ電荷は先ず、対応ビツト
線に沿つて何らかの電圧変動をひき起こす前に、任意の
ビツト線キヤパシタンスを満たすために使用される。そ
して、ビツト線キヤパシタンスＣＬが大きければ大きい
ほど、ビツト線キヤパシタンスを満たすために使用され
るメモリ電荷の部分も大きくなる。また、ビツト線キヤ
パシタンスを満たすために使用されるメモリ電荷の量が
大きいほど、その線に沿つて誘導される電圧レベルの変
化が小さくなる。このため、ビツト線キヤパシタンスＣ
Ｌを満たし、且つビツト線に沿つてセンスし増幅するこ
とのできる十分な電圧変化をもたらすためには、メモリ
・セル・キヤパシタＣＭ内に十分なメモリ電荷がたくわ
えられなくてはならないのである。
しかし、実際の半導体メモリにおけるメモリ・セル・キ
ヤパシタのサイズは限定されているので、このメモリ・
セル・キヤパシタにたくわえることのできるメモリ電荷
の量も限定されている。そして、この限定されたメモリ
電荷は、ビツト線キヤパシタンスＣＬに打ち克ち且つ十
分な電圧変動をもたらすものでなくてはならないので、
ビツト線キヤパシタンスＣＬは、ある最大キヤパシタン
ス値より大きくなくてはならない。ビツト線キヤパシタ
ンスＣＬは、ビツト線の長さとそれに接続されたメモリ
・セルの数によつて決定されるので、ビツト線の長さと
それに接続されるメモリ・セルの数の組合せは、メモリ
・セル・キヤパシタＣＭに課せられる実際上のサイズの
限界によつて限定されるということが導き出される。
ヤパシタのサイズは限定されているので、このメモリ・
セル・キヤパシタにたくわえることのできるメモリ電荷
の量も限定されている。そして、この限定されたメモリ
電荷は、ビツト線キヤパシタンスＣＬに打ち克ち且つ十
分な電圧変動をもたらすものでなくてはならないので、
ビツト線キヤパシタンスＣＬは、ある最大キヤパシタン
ス値より大きくなくてはならない。ビツト線キヤパシタ
ンスＣＬは、ビツト線の長さとそれに接続されたメモリ
・セルの数によつて決定されるので、ビツト線の長さと
それに接続されるメモリ・セルの数の組合せは、メモリ
・セル・キヤパシタＣＭに課せられる実際上のサイズの
限界によつて限定されるということが導き出される。
そのような限界は、今のところビツト線により多数のメ
モリ・セルを接続することを許容しているけれども、所
与のビツト線とセンス増幅器に接続し得るメモリ・セル
の数が多いほど、貴重な半導体基板領域を一層有効に利
用できるということになる。言いかえると、もしより多
数のメモリ・セルを所与のビツト線及びセンス増幅器に
接続することができるなら、より高いメモリ・アレイ密
度をもつ半導体メモリ・デバイスがより安価に構成され
うるということである。このように、双対センス増幅器
構成を利用するメモリ・デバイス中で所与のビツト線に
より多数のメモリ・セルを接続することを可能ならしめ
るような技法に対する要望が存在する。
モリ・セルを接続することを許容しているけれども、所
与のビツト線とセンス増幅器に接続し得るメモリ・セル
の数が多いほど、貴重な半導体基板領域を一層有効に利
用できるということになる。言いかえると、もしより多
数のメモリ・セルを所与のビツト線及びセンス増幅器に
接続することができるなら、より高いメモリ・アレイ密
度をもつ半導体メモリ・デバイスがより安価に構成され
うるということである。このように、双対センス増幅器
構成を利用するメモリ・デバイス中で所与のビツト線に
より多数のメモリ・セルを接続することを可能ならしめ
るような技法に対する要望が存在する。
Ｃ．発明が解決しようとする問題点 本発明の目的は、所与のビツト線に多数のメモリ・セル
を接続することを可能ならしめる方法及び装置を提供す
ることにある。
を接続することを可能ならしめる方法及び装置を提供す
ることにある。
Ｄ．問題点を解決するための手段 より詳しく述べると、本発明は、ビツト線を２つのビツ
ト線セグメントに分割するためのスイツチを使用する。
もしこのスイツチが閉じられているならビツト線セグメ
ントは接続され、すなわちビツト線全体がビツト線全体
のキヤパシタンスにさらされる。もしスイツチが開かれ
ているなら、ビツト線は第１のビツト線セグメント及び
第２のビツト線セグメントに分割され、各々が１／２ず
つのビツト線キヤパシタンスをもつ。センス動作におい
ては、メモリ電荷がビツト線キヤパシタンスの１／２を
満たしさえすればよいように、メモリ・セル・キヤパシ
タ中のメモリ電荷をビツト線に転送すべき時の直前にス
イツチが開かれ、以てより大きい電圧変化が誘導され
る。この電圧変化はセンス増幅器の第１の半分によつて
センスされ前段階増幅される。増幅の完了を可能ならし
めるためにビツト線スイツチを閉じる際には、センス増
幅器の第２の半分の効果が無視し得るものとなるように
センスされたメモリ値が既に部分的に増幅されている。
ト線セグメントに分割するためのスイツチを使用する。
もしこのスイツチが閉じられているならビツト線セグメ
ントは接続され、すなわちビツト線全体がビツト線全体
のキヤパシタンスにさらされる。もしスイツチが開かれ
ているなら、ビツト線は第１のビツト線セグメント及び
第２のビツト線セグメントに分割され、各々が１／２ず
つのビツト線キヤパシタンスをもつ。センス動作におい
ては、メモリ電荷がビツト線キヤパシタンスの１／２を
満たしさえすればよいように、メモリ・セル・キヤパシ
タ中のメモリ電荷をビツト線に転送すべき時の直前にス
イツチが開かれ、以てより大きい電圧変化が誘導され
る。この電圧変化はセンス増幅器の第１の半分によつて
センスされ前段階増幅される。増幅の完了を可能ならし
めるためにビツト線スイツチを閉じる際には、センス増
幅器の第２の半分の効果が無視し得るものとなるように
センスされたメモリ値が既に部分的に増幅されている。
このように、本発明は、双対センス増幅器構成に使用す
ることのできる分割されたビツト線分離技法を与える。
より詳しく述べると上述の分割ビツト線分離技法を用い
ると、任意の時点でメモリ・セルの１／２を分離するこ
とができるために、所与のビツト線に２倍の数のメモリ
・セルを接続することができるのである。あるいは、ビ
ツト線キヤパシタンスの１／２のみを満たせばよいの
で、より小さいメモリ・セル・キャパンシタンスを使用
することができ、このことはメモリ・アレイ・デバイス
のメモリ容量及びコスト・パーフオーマンスの増大につ
ながる。
ることのできる分割されたビツト線分離技法を与える。
より詳しく述べると上述の分割ビツト線分離技法を用い
ると、任意の時点でメモリ・セルの１／２を分離するこ
とができるために、所与のビツト線に２倍の数のメモリ
・セルを接続することができるのである。あるいは、ビ
ツト線キヤパシタンスの１／２のみを満たせばよいの
で、より小さいメモリ・セル・キャパンシタンスを使用
することができ、このことはメモリ・アレイ・デバイス
のメモリ容量及びコスト・パーフオーマンスの増大につ
ながる。
Ｅ．実施例 本発明の実施例の説明においては、第１図は、第８図に
類似する簡単な回路図である。特に、センス増幅器の第
１の半分４００は、センス増幅器の第２の半分から隔離
配置されている。その第１の半分４００はＰ−チヤネル
・ラツチとして示され、第２の半分４０５はＮ−チヤネ
ル・ラツチとして示されている。
類似する簡単な回路図である。特に、センス増幅器の第
１の半分４００は、センス増幅器の第２の半分から隔離
配置されている。その第１の半分４００はＰ−チヤネル
・ラツチとして示され、第２の半分４０５はＮ−チヤネ
ル・ラツチとして示されている。
上述の従来技術と同様に、各センス動作の間に２本のビ
ツト線を使用しなくてはならない。また、説明を簡易化
するために、Ｐ−チヤネル・ラツチ４００とＮ−チヤネ
ル・ラツチ４０５の間に配置されたビツト線を上方及び
下方ビット線を呼ぶことにする。さらに、以下の説明
が、本発明がビツト線のセグメントへの分割を行うこと
を示すにつれて、これらのセグメントは、上方、下方、
左方及び右方ビツト線セグメントと呼ぶことにする。
ツト線を使用しなくてはならない。また、説明を簡易化
するために、Ｐ−チヤネル・ラツチ４００とＮ−チヤネ
ル・ラツチ４０５の間に配置されたビツト線を上方及び
下方ビット線を呼ぶことにする。さらに、以下の説明
が、本発明がビツト線のセグメントへの分割を行うこと
を示すにつれて、これらのセグメントは、上方、下方、
左方及び右方ビツト線セグメントと呼ぶことにする。
第１図に示す回路は、本発明の分割ビツト線分離を与え
るために、スイツチ４０６及び４０７が組み込まれてい
るという点で従来技術とは異なる。より詳しく述べる
と、スイツチ４０６は、上方ビツト線を上左方ビツト線
セグメント４４０と上右方ビツト線セグメント４５０に
分割するために組み込まれている。同様に、スイツチ４
０７は、下方ビツト線を、下左方ビツト線セグメント４
４５と下右方ビツト線セグメント４５５に分割するため
に組み込まれている。
るために、スイツチ４０６及び４０７が組み込まれてい
るという点で従来技術とは異なる。より詳しく述べる
と、スイツチ４０６は、上方ビツト線を上左方ビツト線
セグメント４４０と上右方ビツト線セグメント４５０に
分割するために組み込まれている。同様に、スイツチ４
０７は、下方ビツト線を、下左方ビツト線セグメント４
４５と下右方ビツト線セグメント４５５に分割するため
に組み込まれている。
スイツチ４０６が開かれている時は、上左方ビツト線セ
グメント４４０に接続されたビツト線の長さとメモリ・
セルが、上右方ビツト線セグメント４５０に接続された
ビツト線の長さのメモリ・セルから分離されうる。
グメント４４０に接続されたビツト線の長さとメモリ・
セルが、上右方ビツト線セグメント４５０に接続された
ビツト線の長さのメモリ・セルから分離されうる。
好適な実施例においては、スイツチ４０６はビツト線の
中央に組みこまれ、したがつて、ビツト線の各半分が互
いに分離されうる。スイツチ４０６が開かれている時
は、上左方ビツト線セグメントに関連するキヤパシタン
スは、上方ビツト線全体に関連するビツト線キヤパシタ
ンスの約半分である。なお上記説明は、上左方ビツト線
セグメントに就いてのみ述べているが、それと同様の事
は、上右方、上左方、下右方ビツト線セグメント４５
０、４４５及び４５５の夫々についても同様に当てはま
る。
中央に組みこまれ、したがつて、ビツト線の各半分が互
いに分離されうる。スイツチ４０６が開かれている時
は、上左方ビツト線セグメントに関連するキヤパシタン
スは、上方ビツト線全体に関連するビツト線キヤパシタ
ンスの約半分である。なお上記説明は、上左方ビツト線
セグメントに就いてのみ述べているが、それと同様の事
は、上右方、上左方、下右方ビツト線セグメント４５
０、４４５及び４５５の夫々についても同様に当てはま
る。
さて、本発明の分割ビツト線技法の動作について説明す
る。今、メモリ・セル４１０に記憶されているメモリ値
にアクセスすることが要望されていると仮定する。する
と、センス動作が開始される前に、上下のビツト線が瞬
間的にセンス増幅器対４００、４０５によつて短絡さ
れ、両ビツト線が同一の電圧レベルにあることが保障さ
れる。この短絡動作の後、上左方ビツト線セグメント４
４０上右方ビツト線４５０から分離するためにスイツチ
４０６が開かれる。次にメモリ・セル４１０に接続され
たワード線４６０が付勢されて、これにより分離トラン
ジスタＴＭがターン・オンされる。分離トランジスタＴ
Ｍが一たんターン・オンされると、メモリ・セル・キヤ
パシタＣＭ中のメモリ電荷が上左方ビツト線セグメント
４４０に移行することが可能ならしめられる。
る。今、メモリ・セル４１０に記憶されているメモリ値
にアクセスすることが要望されていると仮定する。する
と、センス動作が開始される前に、上下のビツト線が瞬
間的にセンス増幅器対４００、４０５によつて短絡さ
れ、両ビツト線が同一の電圧レベルにあることが保障さ
れる。この短絡動作の後、上左方ビツト線セグメント４
４０上右方ビツト線４５０から分離するためにスイツチ
４０６が開かれる。次にメモリ・セル４１０に接続され
たワード線４６０が付勢されて、これにより分離トラン
ジスタＴＭがターン・オンされる。分離トランジスタＴ
Ｍが一たんターン・オンされると、メモリ・セル・キヤ
パシタＣＭ中のメモリ電荷が上左方ビツト線セグメント
４４０に移行することが可能ならしめられる。
上述のように、メモリ電荷がビツト線の方へ移送された
とき、メモリ電荷の一部は、その線に関連するキヤパシ
タンスを満たすために使用される。このとき、スイツチ
４０６は予め開かれているので、上左方ビツト線４４０
に関連するキヤパシタンスは上右方ビツト線セグメント
４５０に関連する線キヤパシタンスからは有効に分離さ
れる。このため、上左方ビツト線セグメント４４０に関
連するセグメント４４０は、第１図のキヤパシタ４０１
で示すように、通常の上方ビツト線キヤパシタンスの半
分である。このように、本発明においてメモリ電荷が分
割ビツト線に転送されたとき、そのビツト線セグメント
に関連するキヤパシタンスを満たすためにきわめてわず
かのメモリ電荷しか必要とせず、よつてビツト線セグメ
ントに沿う電圧を変更するためにより多くの電荷が利用
可能となる。
とき、メモリ電荷の一部は、その線に関連するキヤパシ
タンスを満たすために使用される。このとき、スイツチ
４０６は予め開かれているので、上左方ビツト線４４０
に関連するキヤパシタンスは上右方ビツト線セグメント
４５０に関連する線キヤパシタンスからは有効に分離さ
れる。このため、上左方ビツト線セグメント４４０に関
連するセグメント４４０は、第１図のキヤパシタ４０１
で示すように、通常の上方ビツト線キヤパシタンスの半
分である。このように、本発明においてメモリ電荷が分
割ビツト線に転送されたとき、そのビツト線セグメント
に関連するキヤパシタンスを満たすためにきわめてわず
かのメモリ電荷しか必要とせず、よつてビツト線セグメ
ントに沿う電圧を変更するためにより多くの電荷が利用
可能となる。
メモリ電荷は、上左方ビツト線セグメント４４０に転送
されるので、Ｐ−チヤネル・ラツチ４００が、上左方ビ
ツト線セグメント４４０に沿うメモリ値をセンスしてそ
れを部分的に増幅する。このとき、メモリ電荷の転送が
電圧の変化をもたらすためにより有効に利用されるの
で、Ｐ−チヤネル・ラツチが適切な状態にラツチされ、
このラツチ動作がより迅速に行なわれることがより確か
に保証される。上左方ビツト線セグメント４４０に沿う
メモリ電荷値がＰ−チヤネル・ラツチによつて一たん部
分的に増幅されると、その線に沿うメモリ電荷は、ビツ
ト線キヤパシタンスのあと半分は最早考慮されない程度
に十分な電圧レベルとなる。こうして、メモリ電荷値が
一たんブーストされると、上左方ビツト線セグメント４
４０を上右方ビツト線セグメント４５０と効果的に再結
合するためにスイツチ４０６が閉じられる。一たん再接
続されると、上左方ビツト線セグメント４４０に沿うメ
モリ電荷値が上右方ビツト線セグメント４５０に移行す
ることが可能ならしめられる。こうしてメモリ電荷値が
Ｎ−チヤネル・ラツチ構成４０５に加えられ、Ｎ−チヤ
ネル・ラツチ構成４０５の動作は、下方ビツト線（４４
５及び４５５）に沿つて、上方ビツト線に沿つてＰ−チ
ヤネル・ラツチ４００によつてもたらされた電圧変化と
相補的な電圧変化をもたらすようなものである。
されるので、Ｐ−チヤネル・ラツチ４００が、上左方ビ
ツト線セグメント４４０に沿うメモリ値をセンスしてそ
れを部分的に増幅する。このとき、メモリ電荷の転送が
電圧の変化をもたらすためにより有効に利用されるの
で、Ｐ−チヤネル・ラツチが適切な状態にラツチされ、
このラツチ動作がより迅速に行なわれることがより確か
に保証される。上左方ビツト線セグメント４４０に沿う
メモリ電荷値がＰ−チヤネル・ラツチによつて一たん部
分的に増幅されると、その線に沿うメモリ電荷は、ビツ
ト線キヤパシタンスのあと半分は最早考慮されない程度
に十分な電圧レベルとなる。こうして、メモリ電荷値が
一たんブーストされると、上左方ビツト線セグメント４
４０を上右方ビツト線セグメント４５０と効果的に再結
合するためにスイツチ４０６が閉じられる。一たん再接
続されると、上左方ビツト線セグメント４４０に沿うメ
モリ電荷値が上右方ビツト線セグメント４５０に移行す
ることが可能ならしめられる。こうしてメモリ電荷値が
Ｎ−チヤネル・ラツチ構成４０５に加えられ、Ｎ−チヤ
ネル・ラツチ構成４０５の動作は、下方ビツト線（４４
５及び４５５）に沿つて、上方ビツト線に沿つてＰ−チ
ヤネル・ラツチ４００によつてもたらされた電圧変化と
相補的な電圧変化をもたらすようなものである。
このように、本発明は、増幅処理を、前段増幅段階と、
それに続く相補増幅段階に分割する。この結果を達成す
るために、先ず、双対センス増幅器メモリ・アレイを２
つの部分に分割するべくビツト線スイツチが使用され
る。次に、メモリ電荷値がアクセスされ、第１の半分の
メモリ・アレイ部中の第１のビツト線に沿つて前段増幅
される。次にビツト線スイツチが閉じられてこれにより
メモリ・アレイ半部分が再結合され、第２のメモリ・ア
レイ半部分が第２のビツト線に沿う相補的な増幅を行う
ことを可能をならしめられる。
それに続く相補増幅段階に分割する。この結果を達成す
るために、先ず、双対センス増幅器メモリ・アレイを２
つの部分に分割するべくビツト線スイツチが使用され
る。次に、メモリ電荷値がアクセスされ、第１の半分の
メモリ・アレイ部中の第１のビツト線に沿つて前段増幅
される。次にビツト線スイツチが閉じられてこれにより
メモリ・アレイ半部分が再結合され、第２のメモリ・ア
レイ半部分が第２のビツト線に沿う相補的な増幅を行う
ことを可能をならしめられる。
尚、Ｐ−チヤネル・ラツチ４００は下方ビツト線に沿う
増幅動作専用ではなく、Ｎ−チヤネル・ラツチ４０５も
上方ビツト線に沿う増幅動作専用ではないということに
注意されたい。例えば、上記の例でメモリ・セル４１０
に論理１が記憶されているものとすると、Ｐ−チヤネル
・ラツチは上方ビツト線に沿う前段増幅を行い、Ｎ−チ
ヤネル・ラツチは下方ビツト線に沿う相補的な増幅を行
うことになる。そうではなくて、もし論理０電荷がメモ
リ・セル４１０に記憶されているなら、Ｐ−チヤネル・
ラツチ４００は、下方ビツト線に沿い増幅を行い、Ｎ−
チヤネル・ラツチ４０５は上方ビツト線に沿い増幅を行
うことになる。
増幅動作専用ではなく、Ｎ−チヤネル・ラツチ４０５も
上方ビツト線に沿う増幅動作専用ではないということに
注意されたい。例えば、上記の例でメモリ・セル４１０
に論理１が記憶されているものとすると、Ｐ−チヤネル
・ラツチは上方ビツト線に沿う前段増幅を行い、Ｎ−チ
ヤネル・ラツチは下方ビツト線に沿う相補的な増幅を行
うことになる。そうではなくて、もし論理０電荷がメモ
リ・セル４１０に記憶されているなら、Ｐ−チヤネル・
ラツチ４００は、下方ビツト線に沿い増幅を行い、Ｎ−
チヤネル・ラツチ４０５は上方ビツト線に沿い増幅を行
うことになる。
さらにまた、上方または下方のビツト線に沿い増幅を行
い得るのみならず、Ｐ−チヤネル及びＮ−チヤネル・ラ
ツチは増幅段に関して交換可能であることに注意された
い。上述の例において、アクセスされたメモリが左半分
のメモリ・アレイにあつたがゆえにＰ−チヤネル・ラツ
チが前段増幅を行い、次にＮ−チヤネル・ラツチが相補
増幅を行つたのであつた。しかし、もしアクセスされた
メモリ・セルがメモリ・セル・アレイの右半分にあつた
ならラツチの増幅動作は交換され、Ｎ−チヤネル・ラツ
チが前段増幅を行い、Ｐ−チヤネル・ラツチが相補増幅
動作を行うことになる。
い得るのみならず、Ｐ−チヤネル及びＮ−チヤネル・ラ
ツチは増幅段に関して交換可能であることに注意された
い。上述の例において、アクセスされたメモリが左半分
のメモリ・アレイにあつたがゆえにＰ−チヤネル・ラツ
チが前段増幅を行い、次にＮ−チヤネル・ラツチが相補
増幅を行つたのであつた。しかし、もしアクセスされた
メモリ・セルがメモリ・セル・アレイの右半分にあつた
ならラツチの増幅動作は交換され、Ｎ−チヤネル・ラツ
チが前段増幅を行い、Ｐ−チヤネル・ラツチが相補増幅
動作を行うことになる。
このように、Ｐ−チヤネル・ラツチとＮ−チヤネル・ラ
ツチの動作はアドレスされたメモリ・セルが左半分のビ
ツト線セグメントにあるかまたは右半分のビツト線セグ
メントにあるかによつて影響されない。第１図及び第８
図に示すような双対センス増幅器構成の使用の際の唯一
の制約は、上下ビツト線に亘つて、全幅供給電圧レベル
に等しい電圧差をもたらすために、メモリ電荷値がＰ−
チヤネル・ラツチとＮ−チヤネル・ラツチの両方による
増幅を受けなくてはならない、ということである。
ツチの動作はアドレスされたメモリ・セルが左半分のビ
ツト線セグメントにあるかまたは右半分のビツト線セグ
メントにあるかによつて影響されない。第１図及び第８
図に示すような双対センス増幅器構成の使用の際の唯一
の制約は、上下ビツト線に亘つて、全幅供給電圧レベル
に等しい電圧差をもたらすために、メモリ電荷値がＰ−
チヤネル・ラツチとＮ−チヤネル・ラツチの両方による
増幅を受けなくてはならない、ということである。
上述のことは、下左方ビツト線セグメント４４５及び下
右方ビツト線セグメント４５５に接続されたメモリ・セ
ルにアクセスするためのセンス動作についても同様にあ
てはまる。
右方ビツト線セグメント４５５に接続されたメモリ・セ
ルにアクセスするためのセンス動作についても同様にあ
てはまる。
本発明の分割ビツト線技法の利用の結果として、センス
増幅器対の間に接続された所与のビツト線により多くの
メモリ・セルを接続することができる。より詳しく述べ
ると、ビツト線の中央にビツト線スイツチを接続してな
る好適な実施例においては、所与のビツト線及びセンス
増幅器に従来の約２倍の数のメモリ・セルを接続するこ
とが可能である。
増幅器対の間に接続された所与のビツト線により多くの
メモリ・セルを接続することができる。より詳しく述べ
ると、ビツト線の中央にビツト線スイツチを接続してな
る好適な実施例においては、所与のビツト線及びセンス
増幅器に従来の約２倍の数のメモリ・セルを接続するこ
とが可能である。
第２図においては、Ｐ−チヤネル・ラツチ４００とＮ−
チヤネル・ラツチ４０５の回路がより詳細に図示されて
いる。
チヤネル・ラツチ４０５の回路がより詳細に図示されて
いる。
Ｐ−チヤネル・ラツチ４００において、トランジスタＴ
1、Ｔ2、Ｔ3及びＴ4は、好適な実施例では、Ｐ−チヤネ
ルＣＭＯＳ構成である。Ｐ−チヤネル・ラツチ４００に
おいて、トランジスタＴ３は、上左方ビツト線セグメン
ト４４０と下左方ビツト線セグメント４４５に亘つて接
続されている。トランジスタＴ3のゲートは、トランジ
スタＴ3が線ＰＲＥＰに沿つて入来する信号によりター
ン・オンされるときに、上左方ビツト線セグメント４４
０と下左方ビツト線セグメント４４５に短絡されるよう
に外部端子ＰＲＥＰに接続されている。この動作は、上
左方ビツト線セグメント４４０と下左方ビツト線セグメ
ント４４５が同一電圧レベルにあることを保証するため
に、センス動作の前に使用される。また、やはり上左方
ビツト線セグメント４４０と下左方ビツト線セグメント
４４５の間にはトランジスタＴ1及びＴ2が交差結合配置
に接続されている。Ｔ1及びＴ2の残りの端子は、ノード
５０５に接続され、ノード５０５にはまたトランジスタ
Ｔ4の第１の端子が接続されている。トランジスタＴ4の
ゲート端子は、外部端子ＰＳＥＴに接続されている。ト
ランジスタＴ4の残りの端子は、正電源に接続され、こ
れにより、トランジスタＴ4が線ＰＳＥＴに沿つて入来
する信号によりオンにゲートされるとき、トランジスタ
Ｔ1及びＴ2がオンにバイアスされ、以てトランジスタＴ
1及びＴ2が、上左方または下左方ビツト線セグメント４
４０または４４５に沿つてセンスされたメモリ電荷値に
応答しそれを増幅することができる。
1、Ｔ2、Ｔ3及びＴ4は、好適な実施例では、Ｐ−チヤネ
ルＣＭＯＳ構成である。Ｐ−チヤネル・ラツチ４００に
おいて、トランジスタＴ３は、上左方ビツト線セグメン
ト４４０と下左方ビツト線セグメント４４５に亘つて接
続されている。トランジスタＴ3のゲートは、トランジ
スタＴ3が線ＰＲＥＰに沿つて入来する信号によりター
ン・オンされるときに、上左方ビツト線セグメント４４
０と下左方ビツト線セグメント４４５に短絡されるよう
に外部端子ＰＲＥＰに接続されている。この動作は、上
左方ビツト線セグメント４４０と下左方ビツト線セグメ
ント４４５が同一電圧レベルにあることを保証するため
に、センス動作の前に使用される。また、やはり上左方
ビツト線セグメント４４０と下左方ビツト線セグメント
４４５の間にはトランジスタＴ1及びＴ2が交差結合配置
に接続されている。Ｔ1及びＴ2の残りの端子は、ノード
５０５に接続され、ノード５０５にはまたトランジスタ
Ｔ4の第１の端子が接続されている。トランジスタＴ4の
ゲート端子は、外部端子ＰＳＥＴに接続されている。ト
ランジスタＴ4の残りの端子は、正電源に接続され、こ
れにより、トランジスタＴ4が線ＰＳＥＴに沿つて入来
する信号によりオンにゲートされるとき、トランジスタ
Ｔ1及びＴ2がオンにバイアスされ、以てトランジスタＴ
1及びＴ2が、上左方または下左方ビツト線セグメント４
４０または４４５に沿つてセンスされたメモリ電荷値に
応答しそれを増幅することができる。
Ｎ−チヤネル・ラツチ４０５も同様の構成を有する。す
なわち、トランジスタＴ7と、交差結合ラツチ配置Ｔ5及
びＴ6がそれぞれ上右方及び下右方ビツト線セグメント
４５０及び４５５に接続されている。トランジスタＴ5
及びＴ6の残りの端子はノード５１０に接続されてい
る。ノード５１０にはまた、トランジスたＴ8の第１の
端子が接続されている。トランジスタＴ8のゲート端子
は外部端子ＮＳＥＴに接続され、トランジスタＴ8の残
りの端子は、負の電源に接続されている。Ｎ−チヤネル
・ラツチ４０５の動作はＰ−チヤネル・ラツチ４００と
同様である。
なわち、トランジスタＴ7と、交差結合ラツチ配置Ｔ5及
びＴ6がそれぞれ上右方及び下右方ビツト線セグメント
４５０及び４５５に接続されている。トランジスタＴ5
及びＴ6の残りの端子はノード５１０に接続されてい
る。ノード５１０にはまた、トランジスたＴ8の第１の
端子が接続されている。トランジスタＴ8のゲート端子
は外部端子ＮＳＥＴに接続され、トランジスタＴ8の残
りの端子は、負の電源に接続されている。Ｎ−チヤネル
・ラツチ４０５の動作はＰ−チヤネル・ラツチ４００と
同様である。
次に第３図を参照すると、第２図の回路が図示されてお
り、そこでは、ビツト線スイツチが、マルチプレクサ
Ａ ５５０及びマルチプレクサ Ｂ ５６０として実施
されている。マルチプレクサ Ａ ５５０は、上方ビツ
ト線に接続され、マルチプレクサ Ｂ ５６０は、下方
ビツト線に接続されている。マルチプレクサ５５０の好
適な構成においては、トランジスタＴ10はＰ型ＣＭＯＳ
構成であり、対向接続されたトランジスタＴ11はＮ型Ｃ
ＭＯＳ構成である。マルチプレクサ５６０の好適な構成
においては、トランジスタＴ12はＮ−チヤネルＣＭＯＳ
構成であり、トランジスタＴ13はＰ−チヤネルＣＭＯＳ
構成である。マルチプレクサ５５０のトランジスタＴ10
のゲート端子と、マルチプレクサ５６０のトランジスタ
Ｔ13のゲート端子は、外部端子ＭＵＸＰに接続されてい
る。マルチプレクサ５５０のトランジスタＴ11のゲート
端子と、マルチプレクサ５６０のトランジスタＴ11のゲ
ート端子と、マルチプレクサ５６０のトランジスタＴ12
のゲート端子は、外部端子ＭＵＸＮに接続されている。
り、そこでは、ビツト線スイツチが、マルチプレクサ
Ａ ５５０及びマルチプレクサ Ｂ ５６０として実施
されている。マルチプレクサ Ａ ５５０は、上方ビツ
ト線に接続され、マルチプレクサ Ｂ ５６０は、下方
ビツト線に接続されている。マルチプレクサ５５０の好
適な構成においては、トランジスタＴ10はＰ型ＣＭＯＳ
構成であり、対向接続されたトランジスタＴ11はＮ型Ｃ
ＭＯＳ構成である。マルチプレクサ５６０の好適な構成
においては、トランジスタＴ12はＮ−チヤネルＣＭＯＳ
構成であり、トランジスタＴ13はＰ−チヤネルＣＭＯＳ
構成である。マルチプレクサ５５０のトランジスタＴ10
のゲート端子と、マルチプレクサ５６０のトランジスタ
Ｔ13のゲート端子は、外部端子ＭＵＸＰに接続されてい
る。マルチプレクサ５５０のトランジスタＴ11のゲート
端子と、マルチプレクサ５６０のトランジスタＴ11のゲ
ート端子と、マルチプレクサ５６０のトランジスタＴ12
のゲート端子は、外部端子ＭＵＸＮに接続されている。
第３図の好適な実施例の動作を第４Ａないし第４Ｋ図の
タイミング・チヤートを参照して説明する。
タイミング・チヤートを参照して説明する。
第４Ｇ図及び第４Ｈ図に示されているように、時間Ｔ＝
０で、端子ＰＳＥＴ及びＮＳＥＴに加えられる波形は、
トランジスタＴ4及びＴ8をターン・オフさせるようなも
のである。すると、トランジスタＴ4及びＴ8は最早電流
源としては動作しないので、トランジスタＴ1及びＴ2を
有する交差結合ラツチと、トランジスタＴ5及びＴ6を有
する交差結合ラツチが、有効にターン・オフされる。こ
うして、センス増幅器対４００及び４０５が、上下のビ
ツト線に沿ういかなる電荷値をもセンスあるいは増幅す
ることが有効に防止される。時間Ｔ＝０からＴ＝２まで
は、ＭＵＸＮ及びＭＵＸＰ端子に印加される波形は、第
４Ｉ図及び第４Ｊ図に示すように、トランジスタＴ10、
Ｔ11、Ｔ12及びＴ13を導通させるようなものである。ト
ランジスタＴ10及びＴ11が導通すると、上方ビツト線全
体が導通するように上方ビツト線セグメント４４０及び
４５０が有効に接続される。同様にトランジスタＴ12及
びＴ13が導通すると、下方ビツト線セグメント４４５及
び４５５が有効に接続されて下方ビツト線を形成する。
０で、端子ＰＳＥＴ及びＮＳＥＴに加えられる波形は、
トランジスタＴ4及びＴ8をターン・オフさせるようなも
のである。すると、トランジスタＴ4及びＴ8は最早電流
源としては動作しないので、トランジスタＴ1及びＴ2を
有する交差結合ラツチと、トランジスタＴ5及びＴ6を有
する交差結合ラツチが、有効にターン・オフされる。こ
うして、センス増幅器対４００及び４０５が、上下のビ
ツト線に沿ういかなる電荷値をもセンスあるいは増幅す
ることが有効に防止される。時間Ｔ＝０からＴ＝２まで
は、ＭＵＸＮ及びＭＵＸＰ端子に印加される波形は、第
４Ｉ図及び第４Ｊ図に示すように、トランジスタＴ10、
Ｔ11、Ｔ12及びＴ13を導通させるようなものである。ト
ランジスタＴ10及びＴ11が導通すると、上方ビツト線全
体が導通するように上方ビツト線セグメント４４０及び
４５０が有効に接続される。同様にトランジスタＴ12及
びＴ13が導通すると、下方ビツト線セグメント４４５及
び４５５が有効に接続されて下方ビツト線を形成する。
時間Ｔ＝１とＴ＝２の間で、第４Ｅ図と第４Ｆ図に示す
ような波形がＰＲＥＰとＰＲＥＮ端子に加えられる。こ
れは、上方ビツト線を下方ビツト線に有効に短絡させる
働きを行う。これにより、２つのビツト線は互いに電荷
を転送し、第４Ａ図及び第４Ｄ図の時間Ｔ＝１及びＴ＝
２間で示すように、上下のビツト線は同一電圧レベルに
移行する。このことは、センス動作が行なわれる前に、
ビツト線セグメントが同一電圧レベルにあることを保証
する。
ような波形がＰＲＥＰとＰＲＥＮ端子に加えられる。こ
れは、上方ビツト線を下方ビツト線に有効に短絡させる
働きを行う。これにより、２つのビツト線は互いに電荷
を転送し、第４Ａ図及び第４Ｄ図の時間Ｔ＝１及びＴ＝
２間で示すように、上下のビツト線は同一電圧レベルに
移行する。このことは、センス動作が行なわれる前に、
ビツト線セグメントが同一電圧レベルにあることを保証
する。
時間Ｔ＝３では、端子、ＭＵＸＮ及びＭＵＸＰに加えら
れる波形は、ビツト線スイツチ（マルチプレクサ５５０
及びマルチプレクサ５６０）が有効に開かれるようにす
るものであつて、これにより、上左方ビツト線セグメン
トと下左方ビツト線セグメントが、それぞれ上右方ビツ
ト線セグメントと、下右方ビツト線セグメントから分離
される。こうして各ビツト線セグメントは今や、１／２
のビツト線長と１／２のビツト線メモリ・セルしか含ま
ず、そして１／２のビツト線キヤパシタンスしか呈さな
いのである。
れる波形は、ビツト線スイツチ（マルチプレクサ５５０
及びマルチプレクサ５６０）が有効に開かれるようにす
るものであつて、これにより、上左方ビツト線セグメン
トと下左方ビツト線セグメントが、それぞれ上右方ビツ
ト線セグメントと、下右方ビツト線セグメントから分離
される。こうして各ビツト線セグメントは今や、１／２
のビツト線長と１／２のビツト線メモリ・セルしか含ま
ず、そして１／２のビツト線キヤパシタンスしか呈さな
いのである。
この好適な実施例の説明において、メモリ・セル４１０
の内容がセンスされることになつていると仮定する。こ
のため、第４Ｋ図では、メモリ・セル４１０の分離トラ
ンジスタＴＭがターン・オンされるようにワード線４６
０に波形が加えられる。また、時間Ｔ＝４では、第４Ｇ
図に示すように、ＰＳＥＴ端子（第３図参照）に加えら
れる波形は、トランジスタＴ4がオンにゲートされるよ
うなものである。トランジスタＴ4がターン・オンされ
ていると、トランジスタＴ1及びＴ2を含む交差結合ラツ
チが有効にアクティベートされ、上左方ビツト線セグメ
ント４４０または下左方ビツト線セグメント４４５に沿
つてセンスされた何らかのメモリ電荷値を増幅する。
の内容がセンスされることになつていると仮定する。こ
のため、第４Ｋ図では、メモリ・セル４１０の分離トラ
ンジスタＴＭがターン・オンされるようにワード線４６
０に波形が加えられる。また、時間Ｔ＝４では、第４Ｇ
図に示すように、ＰＳＥＴ端子（第３図参照）に加えら
れる波形は、トランジスタＴ4がオンにゲートされるよ
うなものである。トランジスタＴ4がターン・オンされ
ていると、トランジスタＴ1及びＴ2を含む交差結合ラツ
チが有効にアクティベートされ、上左方ビツト線セグメ
ント４４０または下左方ビツト線セグメント４４５に沿
つてセンスされた何らかのメモリ電荷値を増幅する。
第４Ｋ図に示すように、メモリ・セル４１０の分離トラ
ンジスタＴＭがオンにゲートされているときは、メモリ
・セル・キヤパシタＣＭと上左方ビット線セグメント４
４０の間で電荷の転送が行なわれる。その電荷の転送が
行なわれると、トランジスタＴ1及びＴ2を含む交差結合
ラツチが、メモリ電荷値をセンスして増幅する。
ンジスタＴＭがオンにゲートされているときは、メモリ
・セル・キヤパシタＣＭと上左方ビット線セグメント４
４０の間で電荷の転送が行なわれる。その電荷の転送が
行なわれると、トランジスタＴ1及びＴ2を含む交差結合
ラツチが、メモリ電荷値をセンスして増幅する。
第３図の好適な実施例の動作の説明において、メモリ・
セル４１０のメモリ・セル・キヤパシタＣＭには高論理
値が記憶されていると仮定されていた。このため、この
例では、前段増幅段階は、上左方ビツト線セグメント４
４０に対する高論理メモリ値の転送と、上左方ビツト線
セグメント４４０に沿うブーストを伴つて行なわれる。
第４Ａ図は、上左方ビツト線セグメントに沿う電圧が、
時間Ｔ＝４とＴ＝５の間に高電圧値まで移行することを
示す。尚、時間Ｔ＝４とＴ＝５の間では、第４Ｂ図ない
し第４Ｄ図に示すように上右方、下左方、下右方ビツト
線セグメントは依然として中間電圧レベルにあることに
注意されたい。
セル４１０のメモリ・セル・キヤパシタＣＭには高論理
値が記憶されていると仮定されていた。このため、この
例では、前段増幅段階は、上左方ビツト線セグメント４
４０に対する高論理メモリ値の転送と、上左方ビツト線
セグメント４４０に沿うブーストを伴つて行なわれる。
第４Ａ図は、上左方ビツト線セグメントに沿う電圧が、
時間Ｔ＝４とＴ＝５の間に高電圧値まで移行することを
示す。尚、時間Ｔ＝４とＴ＝５の間では、第４Ｂ図ない
し第４Ｄ図に示すように上右方、下左方、下右方ビツト
線セグメントは依然として中間電圧レベルにあることに
注意されたい。
時間Ｔ＝６で、端子ＭＵＸＮ及びＭＵＸＰに加えられる
波形は（第４Ｉ図及び第４Ｊ図にそれぞれ示すよう
に）、左右のビツト線セグメントを再結合させるために
上方ビツト線スイツチ５５０と下方ビツト線スイツチ５
６０が閉じられるようなものである。このとき、上左方
ビツト線セグメント４４０は上右方ビツト線セグメント
４５０に再結合されているので、上右方ビツト線セグメ
ントは、第４Ｃ図の時間Ｔ＝６で示すように、高論理電
圧値に移行する。尚、再結合された下左方及び下右方ビ
ツト線セグメントは、第４Ｂ図及び第４Ｄ図の時間Ｔ＝
６から見てとれるように、依然として中間電圧レベルの
とどまつていることに注意されたい。
波形は（第４Ｉ図及び第４Ｊ図にそれぞれ示すよう
に）、左右のビツト線セグメントを再結合させるために
上方ビツト線スイツチ５５０と下方ビツト線スイツチ５
６０が閉じられるようなものである。このとき、上左方
ビツト線セグメント４４０は上右方ビツト線セグメント
４５０に再結合されているので、上右方ビツト線セグメ
ントは、第４Ｃ図の時間Ｔ＝６で示すように、高論理電
圧値に移行する。尚、再結合された下左方及び下右方ビ
ツト線セグメントは、第４Ｂ図及び第４Ｄ図の時間Ｔ＝
６から見てとれるように、依然として中間電圧レベルの
とどまつていることに注意されたい。
時間Ｔ＝９では、端子ＮＳＥＴに加えられる波形（第４
Ｈ図参照）は、トランジスタＴ8をターン・オンさせ、
以つてトランジスタＴ5及びＴ6を含む交差結合ラツチが
上右方ビツト線及び下右方ビツト線に沿つてセンスされ
たメモリ電荷値をブーストすべく有効にアクテイベート
されるようにするものである。トランジスタＴ6の交差
結合のゲートに、上方ビツト線に沿いあらわれる高電圧
値が供給されている場合、トランジスタＴ6がターン・
オンされて下方ビツト線は相補低論理電圧値に引き下げ
る。このことは、下方ビツト線セグメントに沿う電圧波
形が、第４Ｂ図及び第４Ｄ図において時間Ｔ＝９及びＴ
＝１０の間に示すように低レベルに引き下げられてい
る、ということにより示される。
Ｈ図参照）は、トランジスタＴ8をターン・オンさせ、
以つてトランジスタＴ5及びＴ6を含む交差結合ラツチが
上右方ビツト線及び下右方ビツト線に沿つてセンスされ
たメモリ電荷値をブーストすべく有効にアクテイベート
されるようにするものである。トランジスタＴ6の交差
結合のゲートに、上方ビツト線に沿いあらわれる高電圧
値が供給されている場合、トランジスタＴ6がターン・
オンされて下方ビツト線は相補低論理電圧値に引き下げ
る。このことは、下方ビツト線セグメントに沿う電圧波
形が、第４Ｂ図及び第４Ｄ図において時間Ｔ＝９及びＴ
＝１０の間に示すように低レベルに引き下げられてい
る、ということにより示される。
このように、第３図の好適な実施例で使用される双対セ
ンス増幅器構成が２段階増幅動作を行うことが見てとれ
よう。より詳しく述べると、前段増幅においては、トラ
ンジスタＴ1及びＴ2を含む交差結合ラツチが、上左方ビ
ツト線セグメントに沿うメモリ電荷値をセンスし、上方
ビツト線に沿つてブーストされた高電圧レベルを与えた
のである。相補増幅段においては、トランジスタＴ5及
びＴ6を含む交差結合ラツチが、相補低論理電圧値に、
下方ビツト線のブーストを行なつた。
ンス増幅器構成が２段階増幅動作を行うことが見てとれ
よう。より詳しく述べると、前段増幅においては、トラ
ンジスタＴ1及びＴ2を含む交差結合ラツチが、上左方ビ
ツト線セグメントに沿うメモリ電荷値をセンスし、上方
ビツト線に沿つてブーストされた高電圧レベルを与えた
のである。相補増幅段においては、トランジスタＴ5及
びＴ6を含む交差結合ラツチが、相補低論理電圧値に、
下方ビツト線のブーストを行なつた。
上方マルチプレクサ・スイツチ５５０と、下方マルチプ
レクサ・スイツチ５６０の好適な実施例の使用の際に
は、第３図に示すメモリ・アレイのメモリ・セル・キヤ
パシタＣＭを小さくすることができる。というのは、メ
モリ・セルの電荷は、ビツト線キヤパシタンスの１／２
のみを満たせばよいからである。あるいは、そのこと
は、よりたくさんのメモリ・セルを所与のビツト線に接
続できるということである。このように、第３図の好適
な実施例においては、双対センス増幅器構成の間に配置
された所与のビツト線に沿つてより多数のメモリ・セル
を接続するということが可能ならしめられる。
レクサ・スイツチ５６０の好適な実施例の使用の際に
は、第３図に示すメモリ・アレイのメモリ・セル・キヤ
パシタＣＭを小さくすることができる。というのは、メ
モリ・セルの電荷は、ビツト線キヤパシタンスの１／２
のみを満たせばよいからである。あるいは、そのこと
は、よりたくさんのメモリ・セルを所与のビツト線に接
続できるということである。このように、第３図の好適
な実施例においては、双対センス増幅器構成の間に配置
された所与のビツト線に沿つてより多数のメモリ・セル
を接続するということが可能ならしめられる。
第５図を参照すると、従来技術に関連して前に説明した
共通センス増幅器／折りかえしビツト線技法をさらに利
用した好適な実施例が示されている。第５図には、Ｐ−
チヤネル・ラツチ８００と、Ｎ−チヤネル・ラツチ８０
５から構成される双対センス増幅器が示されている。こ
の双対センス増幅器構成には、上方ビツト線セグメント
８２０、８２５、８３０及び８３５と、下方ビツト線セ
グメント８４０、８４５、８５０及び８５５が接続され
ている。これらの８本のビツト線セグメントの各々は、
上方または下方ビツト線の１／４をあらわす。
共通センス増幅器／折りかえしビツト線技法をさらに利
用した好適な実施例が示されている。第５図には、Ｐ−
チヤネル・ラツチ８００と、Ｎ−チヤネル・ラツチ８０
５から構成される双対センス増幅器が示されている。こ
の双対センス増幅器構成には、上方ビツト線セグメント
８２０、８２５、８３０及び８３５と、下方ビツト線セ
グメント８４０、８４５、８５０及び８５５が接続され
ている。これらの８本のビツト線セグメントの各々は、
上方または下方ビツト線の１／４をあらわす。
ビツト線セグメント８２０、８４０、８２５及び８４５
は、マルチプレクサ・スイツチＭＳ1、ＭＳ2、ＭＳ3及
びＭＳ4によつてそれぞれＰ−チヤネル・ラツチ８００
に接続可能であるように図示されている。このマルチプ
レクサ配置は、共通双対センス増幅器の１／２をあらわ
す破線８６０内に示されている。ビツト線セグメント８
３０、８５０、８３５及び８５５は、マルチプレクサ・
スイツチＭＳ5、ＭＳ6、ＭＳ7及びＭＳ8によつてそれぞ
れＮ−チヤネル・ラツチ８０５に接続可能であるように
図示されている。このマルチプレクサ配置は、共通双対
センス増幅器の残りの１／２をあらわす破線８６５内に
示されている。
は、マルチプレクサ・スイツチＭＳ1、ＭＳ2、ＭＳ3及
びＭＳ4によつてそれぞれＰ−チヤネル・ラツチ８００
に接続可能であるように図示されている。このマルチプ
レクサ配置は、共通双対センス増幅器の１／２をあらわ
す破線８６０内に示されている。ビツト線セグメント８
３０、８５０、８３５及び８５５は、マルチプレクサ・
スイツチＭＳ5、ＭＳ6、ＭＳ7及びＭＳ8によつてそれぞ
れＮ−チヤネル・ラツチ８０５に接続可能であるように
図示されている。このマルチプレクサ配置は、共通双対
センス増幅器の残りの１／２をあらわす破線８６５内に
示されている。
上方及び下方のビツト線セグメント８２５及び８４５
は、それぞれ、上方及び下方のビツト線スイツチ８１０
及び８１５により上方及び下方のビツト線セグメント８
３０及び８５０に接続可能であり、スイツチ８１０及び
８１５は、本発明の分割ビツト線分離を与える。
は、それぞれ、上方及び下方のビツト線スイツチ８１０
及び８１５により上方及び下方のビツト線セグメント８
３０及び８５０に接続可能であり、スイツチ８１０及び
８１５は、本発明の分割ビツト線分離を与える。
尚、もしマルチプレクサ・スイツチＭＳ3、ＭＳ4、ＭＳ
5及びＭＳ6が閉じられているなら、Ｐ−チヤネル・ラツ
チ８００と、Ｎ−チヤネル・ラツチ８０５と、ビツト数
セグメント８２５、８３０、８４５及び８５０と、上方
及び下方ビツト線スイツチ８１０及び８１５からなる組
合せが、第１図に関連して前に説明した回路をあらわす
ことになる。
5及びＭＳ6が閉じられているなら、Ｐ−チヤネル・ラツ
チ８００と、Ｎ−チヤネル・ラツチ８０５と、ビツト数
セグメント８２５、８３０、８４５及び８５０と、上方
及び下方ビツト線スイツチ８１０及び８１５からなる組
合せが、第１図に関連して前に説明した回路をあらわす
ことになる。
第５図においては、ビツト線セグメント８２０、８４０
と、ビツト線セグメント８３５、８５５によつてそれぞ
れ、Ｐ−チヤネル・ラツチ８００とＮ−チヤネル・ラツ
チ８０５がさらに共有されていることが見てとれる。こ
うして、本発明により、共有されたセンス増幅器技法が
達成されている。
と、ビツト線セグメント８３５、８５５によつてそれぞ
れ、Ｐ−チヤネル・ラツチ８００とＮ−チヤネル・ラツ
チ８０５がさらに共有されていることが見てとれる。こ
うして、本発明により、共有されたセンス増幅器技法が
達成されている。
第５図において折りかえしビツト線技法が、次のような
ビツト線セグメント対、すなわち８２０と８４０、８２
５と８４５、８３０と８５０、８３５と８５０を決定す
ることによつて達成される。
ビツト線セグメント対、すなわち８２０と８４０、８２
５と８４５、８３０と８５０、８３５と８５０を決定す
ることによつて達成される。
さて、第５図の共通センス増幅器／折りかえしビツト線
構成の動作を示す例として、ビツト線セグメント対８２
０及び８４０によるセンス動作について説明する。
構成の動作を示す例として、ビツト線セグメント対８２
０及び８４０によるセンス動作について説明する。
センス動作が開始される前に、上方ビツト線セグメント
と下方ビツト線セグメントを接続するためにマルチプレ
クサＭＳ1〜ＭＳ8が閉じられる。それらが一たん閉じら
れると、上方ビツト線は下方ビツト線に対して短絡され
て、すべてのビツト線セグメントが同一電圧レベルにあ
ることが保証される。上方ビツト線セグメント８２０に
沿うメモリ値をセンスするために、ビツト線セグメント
対８２０、８４０とＰ−チヤネル・ラツチ８００を回路
の他の部分から分離するべくマルチプレクサ・スイッチ
ＭＳ3及びＭＳ4が開かれる。上方ビツト線セグメント８
２０に沿う適当なメモリ・セル（図示しない）は、一た
ん分離されると、メモリ電荷を線に転送するためにアド
レスされる。このとき、第５図の実施例においては、メ
モリ電荷は、全ビツト線キヤパシタンスの１／４を満た
しさえすればよいということに留意されたい。Ｐ−チヤ
ネル・ラツチ８００はメモリ電荷をセンスし、必要な前
段増幅を行う。メモリ電荷は、一たんセンスされると前
段増幅され、残余のビット線キヤパシタンスは最早関与
しなくなる。こうして、電荷をＮ−チヤネル・ラツチに
転送し供給するためにマルチプレクサ・スイツチＭ
Ｓ3、ＭＳ4と、上方及び下方ヒツト線スイツチ８１０、
８１５が閉じられる。増幅されたメモリ電荷がＮ−チヤ
ネル・ラツチ８０５に供給されると、相補増幅という第
２段階が行なわれる。こうして、センスされたメモリ電
荷値が、上下のビツト線に亘つて電源全幅差動電圧まで
増幅される。第５図の構成により、所与のビツト線に沿
つて従来より約４倍の数のメモリ・セルを接続すること
ができる。
と下方ビツト線セグメントを接続するためにマルチプレ
クサＭＳ1〜ＭＳ8が閉じられる。それらが一たん閉じら
れると、上方ビツト線は下方ビツト線に対して短絡され
て、すべてのビツト線セグメントが同一電圧レベルにあ
ることが保証される。上方ビツト線セグメント８２０に
沿うメモリ値をセンスするために、ビツト線セグメント
対８２０、８４０とＰ−チヤネル・ラツチ８００を回路
の他の部分から分離するべくマルチプレクサ・スイッチ
ＭＳ3及びＭＳ4が開かれる。上方ビツト線セグメント８
２０に沿う適当なメモリ・セル（図示しない）は、一た
ん分離されると、メモリ電荷を線に転送するためにアド
レスされる。このとき、第５図の実施例においては、メ
モリ電荷は、全ビツト線キヤパシタンスの１／４を満た
しさえすればよいということに留意されたい。Ｐ−チヤ
ネル・ラツチ８００はメモリ電荷をセンスし、必要な前
段増幅を行う。メモリ電荷は、一たんセンスされると前
段増幅され、残余のビット線キヤパシタンスは最早関与
しなくなる。こうして、電荷をＮ−チヤネル・ラツチに
転送し供給するためにマルチプレクサ・スイツチＭ
Ｓ3、ＭＳ4と、上方及び下方ヒツト線スイツチ８１０、
８１５が閉じられる。増幅されたメモリ電荷がＮ−チヤ
ネル・ラツチ８０５に供給されると、相補増幅という第
２段階が行なわれる。こうして、センスされたメモリ電
荷値が、上下のビツト線に亘つて電源全幅差動電圧まで
増幅される。第５図の構成により、所与のビツト線に沿
つて従来より約４倍の数のメモリ・セルを接続すること
ができる。
Ｆ．発明の効果 以上のように、本発明によれば、分割ビツト線セグメン
ト構成を実現したことにより、各セル・キヤパシタが打
ち克たねばならないビツト線キヤパシタンスが減少し、
以てセルを小型化して集積度を向上できるとともに、所
与のビツト線により多数のメモリ・セルを接続すること
ができるという顕著な効果が与えられる。
ト構成を実現したことにより、各セル・キヤパシタが打
ち克たねばならないビツト線キヤパシタンスが減少し、
以てセルを小型化して集積度を向上できるとともに、所
与のビツト線により多数のメモリ・セルを接続すること
ができるという顕著な効果が与えられる。
第１図は、本発明に係る分割ビツト線セグメント構成を
採用したダイナミツク・メモリの概要回路ブロツク図、 第２図は、第１図の構成をより詳細に示す実施例の回路
図、 第３図は、第２図の構成をより詳細に示す実施例の回路
図、 第４Ａ図ないし第４Ｋ図は、第３図の回路のさまざまな
部分の信号波形のタイミング図、 第５図は、本発明のさらに他の実施例の回路ブロツク
図、 第６図ないし第８図は、従来技術を示す図である。 ４００、４０５……センス増幅器ラツチ、４４０、４４
５、４５０、４５５……ビツト線セグメント、４０６、
４０７……スイツチ。
採用したダイナミツク・メモリの概要回路ブロツク図、 第２図は、第１図の構成をより詳細に示す実施例の回路
図、 第３図は、第２図の構成をより詳細に示す実施例の回路
図、 第４Ａ図ないし第４Ｋ図は、第３図の回路のさまざまな
部分の信号波形のタイミング図、 第５図は、本発明のさらに他の実施例の回路ブロツク
図、 第６図ないし第８図は、従来技術を示す図である。 ４００、４０５……センス増幅器ラツチ、４４０、４４
５、４５０、４５５……ビツト線セグメント、４０６、
４０７……スイツチ。
Claims (1)
- 【請求項１】ワード線によって制御されるＭＯＳトラン
ジスタとキヤパシタとよりなる複数のメモリ・セルを夫
々有する１対のビツト線と、 上記１対のビツト線に第１の位置において接続されたＰ
−チヤネル・ラツチと、 上記１対のビツト線に、上記第１の位置とは離隔した第
２の位置において接続されたＮ−チャネル・ラツチと、 上記第１及び第２の位置の間のほぼ中間位置において各
上記ビツト線に挿入され、開状態で各上記ビツト線を２
つのセグメントに分離し、閉状態で各上記ビツト線の２
つのセグメントを相互接続するスイツチ手段とを有し、 上記スイツチ手段は、センス増幅動作の前に開にされ、
上記Ｐ−チヤネル・ラツチ及びＮ−チャネル・ラツチの
うち、読取られるべきメモリ・セルが接続されたビツト
線セグメントに接続された一方のラツチが、上記スイツ
チ手段が開状態にある間に前段増幅を行ない、この前段
増幅の後に上記スイツチ手段が閉にされ、上記スイツチ
手段が閉状態にある間に他方のラツチが相補増幅動作を
行なうことを特徴とするメモリ・アレイ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/050,361 US4807195A (en) | 1987-05-18 | 1987-05-18 | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
| US50361 | 1987-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293790A JPS63293790A (ja) | 1988-11-30 |
| JPH0634352B2 true JPH0634352B2 (ja) | 1994-05-02 |
Family
ID=21964819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090483A Expired - Lifetime JPH0634352B2 (ja) | 1987-05-18 | 1988-04-14 | メモリ・アレイ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807195A (ja) |
| EP (1) | EP0291706B1 (ja) |
| JP (1) | JPH0634352B2 (ja) |
| DE (1) | DE3882278T2 (ja) |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0230960B1 (en) * | 1986-01-20 | 1992-05-13 | Nec Corporation | Microcomputer having a highspeed operation mode and a low-speed operation mode |
| JPH0632232B2 (ja) * | 1987-07-01 | 1994-04-27 | 日本電気株式会社 | 行デコ−ダ |
| EP0479170B1 (en) * | 1990-09-29 | 1996-08-21 | Nec Corporation | Semiconductor memory device having low-noise sense structure |
| US5715189A (en) * | 1993-04-13 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical bit line arrangement |
| US5502683A (en) * | 1993-04-20 | 1996-03-26 | International Business Machines Corporation | Dual ported memory with word line access control |
| JPH0757464A (ja) * | 1993-08-10 | 1995-03-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| JPH07111083A (ja) * | 1993-08-20 | 1995-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2783271B2 (ja) * | 1995-01-30 | 1998-08-06 | 日本電気株式会社 | 半導体記憶装置 |
| US5745422A (en) * | 1996-11-12 | 1998-04-28 | International Business Machines Corporation | Cross-coupled bitline segments for generalized data propagation |
| US5880988A (en) * | 1997-07-11 | 1999-03-09 | International Business Machines Corporation | Reference potential for sensing data in electronic storage element |
| US5875141A (en) * | 1997-08-14 | 1999-02-23 | Micron Technology, Inc. | Circuit and method for a memory device with P-channel isolation gates |
| US5862089A (en) * | 1997-08-14 | 1999-01-19 | Micron Technology, Inc. | Method and memory device for dynamic cell plate sensing with ac equilibrate |
| KR100261217B1 (ko) * | 1997-11-21 | 2000-07-01 | 윤종용 | 반도체 메모리장치의 셀 어레이 제어장치 |
| KR100335267B1 (ko) | 1998-06-29 | 2002-09-25 | 주식회사 하이닉스반도체 | 센싱전류의소모를줄이는반도체메모리장치 |
| DE10015278B4 (de) | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| DE10301856B4 (de) * | 2003-01-17 | 2005-04-21 | Infineon Technologies Ag | Integrierter Speicher mit Trennschaltungen an Bitleitungs-Verkreuzungsstellen |
| US7133321B2 (en) * | 2003-10-09 | 2006-11-07 | Micron Technology, Inc. | Sense amplifier circuit |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| US7492632B2 (en) * | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
| US7933142B2 (en) * | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
| US8069377B2 (en) * | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 |
| US8518774B2 (en) * | 2007-03-29 | 2013-08-27 | Micron Technology, Inc. | Manufacturing process for zero-capacitor random access memory circuits |
| US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
| US8194487B2 (en) | 2007-09-17 | 2012-06-05 | Micron Technology, Inc. | Refreshing data of memory cells with electrically floating body transistors |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US8349662B2 (en) * | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
| US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
| US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8189376B2 (en) * | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7957206B2 (en) * | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
| US7947543B2 (en) * | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
| US8050072B2 (en) | 2008-10-08 | 2011-11-01 | Seagate Technology Llc | Dual stage sensing for non-volatile memory |
| US7924630B2 (en) * | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
| US8223574B2 (en) * | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
| US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
| US8319294B2 (en) * | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
| WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
| KR20120006516A (ko) | 2009-03-31 | 2012-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 디바이스를 제공하기 위한 기술들 |
| US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
| US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9076543B2 (en) * | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8199595B2 (en) * | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| US8310893B2 (en) * | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
| US8416636B2 (en) * | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
| US8411513B2 (en) * | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
| US8576631B2 (en) * | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8369177B2 (en) * | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
| WO2011115893A2 (en) | 2010-03-15 | 2011-09-22 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
| US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
| US8958256B2 (en) * | 2012-04-10 | 2015-02-17 | Micron Technology, Inc. | Apparatuses and methods for improved memory operation times |
| KR20210147132A (ko) | 2020-05-27 | 2021-12-07 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치를 포함하는 메모리 모듈 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2634089C3 (de) * | 1975-08-11 | 1988-09-08 | Nippon Telegraph And Telephone Corp., Tokio/Tokyo | Schaltungsanordnung zum Erfassen schwacher Signale |
| JPS5931155B2 (ja) * | 1979-10-11 | 1984-07-31 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 感知増幅回路 |
| JPS5942399B2 (ja) * | 1979-12-21 | 1984-10-15 | 株式会社日立製作所 | メモリ装置 |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
| US4287576A (en) * | 1980-03-26 | 1981-09-01 | International Business Machines Corporation | Sense amplifying system for memories with small cells |
| US4312047A (en) * | 1980-05-29 | 1982-01-19 | Motorola, Inc. | Memory array having improved isolation between sense lines |
| US4351034A (en) * | 1980-10-10 | 1982-09-21 | Inmos Corporation | Folded bit line-shared sense amplifiers |
| DE3101802A1 (de) * | 1981-01-21 | 1982-08-19 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
| JPS57186289A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory |
| JPS6098597A (ja) * | 1983-11-01 | 1985-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60234297A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| EP0180054A3 (en) * | 1984-10-31 | 1988-05-11 | Texas Instruments Incorporated | Dual ended adaptive folded bitline scheme |
| US4730280A (en) * | 1984-11-20 | 1988-03-08 | Fujitsu Limited | Semiconductor memory device having sense amplifiers with different driving abilities |
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-05-18 US US07/050,361 patent/US4807195A/en not_active Expired - Fee Related
-
1988
- 1988-04-14 JP JP63090483A patent/JPH0634352B2/ja not_active Expired - Lifetime
- 1988-04-19 DE DE88106204T patent/DE3882278T2/de not_active Expired - Fee Related
- 1988-04-19 EP EP88106204A patent/EP0291706B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63293790A (ja) | 1988-11-30 |
| US4807195A (en) | 1989-02-21 |
| EP0291706B1 (en) | 1993-07-14 |
| EP0291706A3 (en) | 1991-01-16 |
| EP0291706A2 (en) | 1988-11-23 |
| DE3882278T2 (de) | 1994-02-17 |
| DE3882278D1 (de) | 1993-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0634352B2 (ja) | メモリ・アレイ・デバイス | |
| US4716320A (en) | CMOS sense amplifier with isolated sensing nodes | |
| US5315555A (en) | Sense amplifier for performing a high-speed sensing operation | |
| US5293563A (en) | Multi-level memory cell with increased read-out margin | |
| KR900006191B1 (ko) | 반도체 기억장치 | |
| US4069475A (en) | MOS Dynamic random access memory having an improved sense and restore circuit | |
| US4533843A (en) | High performance dynamic sense amplifier with voltage boost for row address lines | |
| US4375600A (en) | Sense amplifier for integrated memory array | |
| JPH0518198B2 (ja) | ||
| US4748349A (en) | High performance dynamic sense amplifier with voltage boost for row address lines | |
| US4543500A (en) | High performance dynamic sense amplifier voltage boost for row address lines | |
| US4653029A (en) | MOS amplifier and semiconductor memory using the same | |
| KR950006334B1 (ko) | 반도체 기억장치 | |
| WO1999030325A1 (fr) | Memoire a semiconducteurs, dispositif a semiconducteurs et appareil electronique utilisant ledit dispositif a semiconducteurs | |
| US4069474A (en) | MOS Dynamic random access memory having an improved sensing circuit | |
| US5528545A (en) | Semiconductor memory device | |
| JPH0462437B2 (ja) | ||
| US5329479A (en) | Dynamic semiconductor memories | |
| US4370575A (en) | High performance dynamic sense amplifier with active loads | |
| JP2666184B2 (ja) | 集積可能な評価回路 | |
| JPH07169261A (ja) | 半導体記憶装置 | |
| JPH03296989A (ja) | ダイナミック型センスアンプ | |
| JPS5925311B2 (ja) | 感知増幅器 | |
| JPH0697393A (ja) | ２ポートｒａｍセル | |
| JPS5935114B2 (ja) | 増巾回路 |