Feld der Erfindung
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Die Erfindung betrifft eine Halbleiterspeicheranordnung und
insbesondere eine Halbleiterspeicheranordnung, die eine
Mehrzahl Bitleitungspaare und eine Mehrzahl Leseverstärker
enthält, um jeweils Spannungsdifferenzen in jedem Paar der
Bitleitungen zu verstärken, wie sie im Oberbegriff des
Anspruchs 1 angegeben und in der US-A-4 807 194 offenbart
ist.
Beschreibung des Standes der Technik
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Eine Halbleiterspeicheranordnung enthält einen
Speicherzellen-Array mit mehreren in Form eines Arrays angeordneten
Speicherzellen, mehreren mit den jeweiligen Speicherzellen
verbundenen Bitleitungen und mehreren in ähnlicher Weise
mit den Speicherzellen verbunden Wortleitungen. Jede dieser
Anzahl Bitleitungen des Speicherzellen-Arrays umfaßt ein
Bitleitungspaar, an das eine bestimmte Spannung
komplementär angelegt wird, und für jedes Bitleitungspaar ist ein
Leseverstärker vorgesehen. Zum Zeitpunkt des Lese- oder
Schreibvorgangs oder zum Zeitpunkt des Auffrischvorgangs
werden die Leseverstärker entsprechend
Leseverstärker-Aktivierungssignalen aktiviert, um die Spannungsdifferenz
zwischen den Bitleitungen eines jeden Bitleitungspaars
verstärken.
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Durch die in den letzten Jahren erreichten hohen
Integrationsdichte der Halbleiterspeichervorrichtungen ist jedoch
der Abstand zwischen den Bitleitungen extrem eng geworden,
und im Ergebnis steigt die Streukapazität zwischen diesen
an, wodurch verschiedene Probleme verursacht werden.
Genauer gesagt, verzögert sich, wenn die Spannungsdifferenz
zwischen einem der Bitleitungspaare kleiner als ein
vorgegebener Wert ist, aufgrund der Fluktuation der
Eigenschaften eines Transistors oder eines kapazitiven Elementes der
Speicherzelle, der Anstieg der Ausgabe des Leseverstärkers,
der mit dem entsprechenden Bitleitungspaar verbunden ist,
im Vergleich mit anderen Leseverstärkern (die Ausgabe eines
Leseverstärkers steigt schneller wenn die
Spannungsdifferenz zwischen den Bitleitungen des Paares ansteigt). Wenn
andererseits die an das dem fraglichen Bitleitungspaar
benachbarte Bitleitungspaar angelegte Spannungsdifferenz
größer als ein vorgegebener Wert ist, tritt keine
Verzögerung des mit dem letzten Bitleitungspaar verbundenen
Leseverstärkers auf. Doch aufgrund der Streukapazität zwischen
den Bitleitungspaaren tritt ein Übersprechen zwischen den
Ausgabespannungen der beiden Bitleitungspaare in
Abhängigkeit der Leseverstärker-Aktivierungssignale auf, wodurch
unerwünschte Fehler beim Auslesevorgang auftreten.
KURZE ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der Erfindung
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Eine Aufgabe der Erfindung ist es, eine
Halbleiterspeichervorrichtung zu schaffen, die das Übersprechen zwischen
Bitleitungspaaren verringern kann.
Zusammenfassung der Erfindung
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Die erfindungsgemäße Halbleiterspeichervorrichtung, wie sie
im Anspruch 1 definiert ist, enthält einen Speicherzellen-
Array, mit einer Anzahl Speicherzellen in Form eines
Arrays, eine Anzahl Bitleitungspaare und eine Anzahl
Wortleitungen, die jeweils mit den Speicherzellen verbunden sind,
Leseverstärker, die für jedes der Bitleitungspaare
vorgesehen sind und die die Spannungsdifferenz zwischen zwei
Bitleitungen eines Paares in Abhängigkeit von einem
Aktivierungssignal verstärken, und Übertragungsgates, die die
Bitleitungspaare in zumindest zwei Gruppen entsprechend einem
Steuerungssignal unterteilen, und wobei die mit zwei
benachbarten Bitleitungspaaren verbundenen Leseverstärker
asymmetrisch in bezug auf die Übertragungsgates angeordnet
sind.
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Die Halbleiterspeichervorrichtung enthält vorzugsweise eine
Energieversorgungsleitung, die eine konstante Spannung
zuführt, und ein Verbindungmittel, das die Verbindung
zwischen den Bitleitungspaaren und der
Energieversorgungsleitung in Abhängigkeit von einem Vorladungssignal steuert.
Kurze Beschreibung der Zeichnungen
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Die genannten Aufgaben, Merkmale und Vorteile der Erfindung
werden unter Bezug auf die folgende detaillierte
Beschreibung der Erfindung in Zusammenhang mit den beiliegenden
Zeichnungen deutlicher, in denen zeigt:
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Fig. 1 ein Schaltdiagramm, das eine erste Ausführungsform
der erfindungsgemäßen
Halbleiterspeichervorrichtung zeigt;
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Fig. 2 eine Signalverlaufstafel, um den Betrieb der in
Fig. 1 gezeigten Halbleiterspeichervorrichtung zu
erläutern;
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Fig. 3 ein Schaltdiagramm, dasß die zweite
Ausführungsform der erfindungsgemäßen
Halbleiterspeichervorrichtung zeigt;
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Fig. 4 eine Signalverlaufstafel, um den Betrieb der in
Fig. 3 gezeigten Halbleiterspeichervorrichtung zu
erläutern;
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Fig. 5 ein Schaltdiagramm, das die dritte Ausführungsform
der erfindungsgemäßen
Halbleiterspeichervorrichtung zeigt;
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Fig. 6 eine Signalverlaufstafel, um den Betrieb der in
Fig. 5 gezeigten Halbleiterspeichervorrichtung zu
erörtern;
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Fig. 7 ein Schaltdiagramm, das die vierte Ausführungsform
der erfindungsgemäßen
Halbleiterspeichervorrichtung zeigt;
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Fig. 8 und 9 Signalverlaufstafeln, um den Betrieb der in
Fig. 7 gezeigten Halbleiterspeichervorrichtung zu
erläutern.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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In Fig. 1 umfaßt ein Speicherzellen-Array dieser
Ausführungsform mehrere Speicherzellen MC, die jeweils einen N-
Kanal-Transistor und ein Kondensatorelement enthalten und
die in Form eines Arrays in Zeilen und Spalten angeordnet
sind (mit anderen Worten, es umfaßt
Ein-Transistor-ein-Kondensator-Typ-Zellen MC, die in Form eines Arrays angeordnet
sind). Die Bitleitungen sind in Paaren gruppiert (nämlich
BL1a/BL1b, BL2a/BL2b, ...), die jeweils einzeln mit einem
Leseverstärker SA (nämlich SA1, SA2, ...) verbunden sind.
Um zu verhindern, daß mit benachbarten Bitleitungspaaren
verbundene Leseverstärker nebeneinander angeordnet sind,
sind sie in einem Bereich entlang einer Seite parallel zu
einer Wortleitung des Speicherzellen-Arrays (nämlich in dem
Bereich B1 in Fig. 1) und in einem Bereich entlang der
Seite, die achsensymmetrisch zur ersten Seite (nämlich dem
Bereich B2 in Fig. 1) ist, angeordnet. Genauer gesagt, sind
die Leseverstärker SA1, SA3, ..., Sam, die jeweils mit dem
Bitleitungspaar BL1a/BL1b, dem Bitleitungspaar BL3a/BL3b
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nicht benachbart dem ersten Paar - und BLma/BLmb verbunden
sind, in dem Bereich B1 an der oberen Seite der Figur
angeordnet, während die Leseverstärker SA2, SA4, die jeweils
mit dem Bitleitungspaaren BL2a/BL2b bzw. BL4a/BL4b
verbunden sind, im Bereich B2 auf der unteren Seite der Figur
angeordnet sind.
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Die Leseverstärker SA1 bis SAm werden mit den
Leseverstärker-Aktivierungssignalen φS aktiviert, um die
Spannungsdifferenz zwischen den Bitleitungen eines Paars, etwa zwischen
BL1a und BL2b, zu verstärken.
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Die Bitleitungen (BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb)
sind jeweils in ihrer Mitte mit dem Source-/Drainanschluß
der Übertragungsgatetransistoren Q1a/Q1b, Q2a/Q2b, ... und
Qma/Qmb verbunden, die in Abhängigkeit von einem
Steuerungssignal φC, das an die Gateanschlüsse angelegt wird,
AN-/AUS-gesteuert werden. Der Speicherzellen-Array ist
durch diese Übertragungsgatetransistoren Q1a/Q1b bis
Qma/Qmb in die Bereiche A1 und A2 unterteilt.
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Die Wortleitungen dieser Ausführungsform umfassen die in
dem Bereich A1 angeordneten Wortleitungen W1-1, W1-2,
W1-n und die in dem Bereich A2 angeordneten Wortleitungen
W2-1, W2-2, ... W2-n (in dieser Ausführungsform ist die
Anzahl der im Bereich A1 angeordneten Wortleitungen gleich
derjenigen im Bereich A2).
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Vorladungstransistoren QP1a/QP1b, QP2a/QP2b, ... QPma/QPmb
sind zwischen den Bitleitungspaaren BL1a/BL1b, BL2a/BL2b,
... BLma/BLmb und einer auf einer vorgegebenen Spannung VH
gehaltenen Energieversorgungsleitung VHL vorgesehen und
werden durch Vorladungssignale φP AN-/AUS-gesteuert.
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In den Fig. 1 und 2 gehen, wenn ein Vorladungssignal φP von
einem hohen in einen niedrigen Pegel verschoben wird, alle
diese Vorladungstransistoren QP1a/QP1b, QP2a/QP2b, ...,
QPma/QPmb in den AUS-Zustand über, um alle Bitleitungen von
den Energieversorgungsleitungen elektrisch abzutrennen.
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Ein Zeilendekoder (nicht gezeigt) wählt eine Wortleitung
(beschrieben wird der Fall, in dem die Wortleitung W1-1
ausgewählt wird) aus, um deren Spannung auf einen hohen
Pegel zu verschieben. Die in der Speicherzelle MC, die mit
der ausgewählten Wortleitung W1-1 verbunden ist,
gespeicherten Daten werden jeweils durch die Spannungen der
jeweiligen Bitleitungen (siehe den Zeitpunkt t21 in Fig. 2)
repräsentiert. Wenn z.B. Daten mit niedrigem Pegel in der
mit den Bitleitungen BL1a und der Wortleitung W1-1
verbundenen Speicherzelle gespeichert sind, wird die Spannung der
Bitleitung BL1a leicht niedriger als die Spannung VH, aber
wenn Daten mit hohem Pegel in derselben Speicherzelle
gespeichert sind, wird im Gegenzug die Spannung der
Bitleitung BL1a etwas höher als die Spannung VH. (Fig. 2 zeigt
den Fall, in dem Daten mit niedrigem Pegel gespeichert
sind).
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Wenn im Anschluß das Steuerungssignal φC vom hohen in den
niedrigen Pegel übergeht, gelangen alle
Übertragungsgatetransistoren Q1a/Q1b, Q2a/Q2b, ..., Qma/Qmb in den
AUS-Zustand, um so elektrisch alle Bitleitungen in solche im
Bereich A1 und solche im Bereich A2 elektrisch zu
unterteilen. Genauer gesagt, werden die Bitleitungspaare BL1a/BL1b,
BL2a/BL2b, ..., BLma/BLmb in solche unterteilt, die
elektrisch mit den Leseverstärkern SA1 bis SAm verbunden sind,
und solche, die elektrisch von den vorgenannten
Leseverstärkern getrennt sind. Da die mit benachbarten
Bitleitungspaaren verbundenen Leseverstärker, wie oben genannt,
jeweils entlang der beiden asymmetrischen Seiten bzw. in
den Bereichen B1 und B2 in Fig. 1 in zwei verschiedenen
Bereichen angeordnet sind, ist das Bitleitungspaar benachbart
einem elektrisch mit einem Leseverstärker verbundenen
Bitleitungspaar
elektrisch von diesem mit dem Bitleitungspaar
benachbart dem ersten Bitleitungspaar verbundenen
Leseverstärker abgetrennt. Genauer gesagt, wenn das
Steuerungssignal φC von einem hohen in einen niedrigen Pegel verschoben
wird, wird der Leseverstärker SA2 mit dem Bitleitungspaar
BL2a/BL2b verbunden, aber die Leseverstärker SA1 und SA3
werden elektrisch durch die Übertragungsgatetransistoren
Q1a/Q1b und Q3a/Q3b von den Bitleitungspaaren BL1a, BL1b,
BL3a und BL3b benachbart den oben genannten
Bitleitungsabschnitten im Bereich A2 abgetrennt.
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Da das Leseverstärker-Aktivierungssignal φS in einen hohen
Pegel verschoben wird (zum Zeitpunkt t22 in Fig. 2), werden
alle Leseverstärker SA1, SA2, SA3, ..., SAm aktiviert, um
die Spannungsdifferenz zwischen den Bitleitungen eines
jeden Paares BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb zu
verstärken. Da zu diesem Zeitpunkt diese Bitleitungspaare durch
die Übertragungsgatetransistoren Q1a/Q1b, Q2a/Q2b, ...,
Qma/Qmb in zwei Gruppen unterteilt sind, wird nur die
Ausgabespannung der Hälfte der direkt mit den Leseverstärkern
verbundenen Bitleitungspaare durch die Leseverstärker
verstärkt. Da Bitleitungspaare benachbart dem elektrisch mit
einem Leseverstärker verbundenen Bitleitungspaar elektrisch
von dem Leseverstärker abgetrennt sind, wird, unmittelbar
nachdem das Aktivierungssignal φS in einen hohen Pegel
verschoben wurde, dieser Leseverstärker nicht durch ein
Übersprechen von benachbarten Bitleitungspaaren beeinflußt.
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Auch wenn z.B. die Spannungsdifferenz zwischen den
Bitleitungen in dem Paar BL2a/BL2b im Bereich A2 durch den
Leseverstärker SA2 verstärkt wird, werden jene zwischen den
Leitungen der Paare BL1a/BL1b und BL3a/BL3b - benachbart
dem Paar im selben Bereich A2 - nicht verstärkt, um dadurch
den Einfluß von Übersprechen zu vermeiden (siehe BL1(A2)
und BL2(A1) in Fig. 2).
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Nachdem die Spannungsdifferenz in dem Bitleitungspaar
BL2a/BL2b durch den Leseverstärker SA2 voll verstärkt wurde
und das Steuerungssignal φC einen hohen Pegel erreicht hat
(zum Zeitpunkt t23 in Fig. 2), werden alle
Übertragungsgatetransistoren Q1a/Q1b bis Qma/Qmb AN-geschaltet, und die
Bitleitungen BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb, die in
zwei Gruppen in den Bereichen A1 und A2 unterteilt wurden,
werden erneut zur Verstärkung der Spannungsdifferenz in
allen Bitleitungspaaren geschaltet.
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Da die Spannungen der anderen Hälfte der Bitleitungspaare,
die vorhergehend nicht durch die
Übertragungsgatetransistoren Q1a/Q1b bis Qma/Qmb verbunden waren, bis zu diesem
Moment nicht verstärkt wurden (nämlich BL1(A2), BL2(A1)
usw.), werden die Spannungen der Bitleitungspaare
BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb entweder jeweils von
Vcc um 1/4 Vcc abfallen oder um 1/4 Vcc vom Massepegel
ansteigen, unmittelbar nachdem die
Übertragungsgatetransistoren Q1a/Q1b bis Qma/Qmb AN-geschaltet wurden, dann aber
kurzfristig auf die Pegel Vcc bzw. Masse (GND) mittels der
Leseverstärker SA1 bis SAm zurückkehren. Anschließend
werden Daten mit einem neuen Pegel, der durch die
Leseverstärker SA1 bis SAm verstärkt wurde, in den Speicherzellen MC
gespeichert.
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Wenn dann die Spannung der ausgewählten Wortleitung (W1-1,
wie oben erwähnt) einen niedrigen Pegel erreicht, wird die
Verbindung zwischen den Bitleitungen und den Speicherzellen
MC unterbrochen. Wenn das Leseverstärker-Aktivierungssignal
φS niedrig wird, werden alle Leseverstärker inaktiviert.
Wenn das Vorladungssignal φP hochgeht, werden die
Vorladungstransistoren QP1a/QP1b bis QPma/QPmb AN-geschaltet, um
alle Bitleitungen mit der Energieversorgungsleitung VHL zu
verbinden und um ihre Potentiale auf das feste Potential VH
zu verschieben.
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Die zweite Ausführungsform der Erfindung in Fig. 3
unterscheidet sich von der ersten Ausführungsform nur
dahingehend, daß das Steuerungssignal φC der ersten
Ausführungsform durch die Steuerungssignale φ1 und φ2, das
Vorladungssignal φP durch die Vorladungssignale φP1 und φP2 und das
Leseverstärker-Aktivierungssignal φS durch die
Leseverstärkersignale φS1 und φS2 ersetzt wurden. Das Steuerungssignal
φC1 wird den Gateelektroden der
Übertragungsgatetransistoren Q1a/Q1b, Q3a/Q3b, ... der Bitleitungspaare zugeführt,
die mit den Leseverstärkern SA1, SA3, ..., SAm verbunden
sind, welche im Bereich B1 angeordnet sind. Das
Steuerungssignal φC2 wird den Gateanschlüssen der
Übertragungsgatetransistoren Q2a/Q2b und Q4a/Q4b der Bitleitungspaare
zugeführt, die mit den im Bereich B2 angeordneten
Leseverstärkern SA2, SA4, ... verbunden sind. In ähnlicher Weise wird
das Leseverstärker-Aktivierungssignal φS1 den
Leseverstärkern SA1, SA3 im Bereich B1 zugeführt, während das Signal
φS2 die Aktivierung der Leseverstärker SA2, SA4, ... im
Bereich B2 steuert. Das Vorladungssignal φP1 wird den
Vorladungstransistoren QP2a/QP2b, QP4a/QP4b, ... zugeführt, die
mit den Leseverstärkern SA1, SA3, ..., SAm im Bereich B1
verbunden sind, während das Signal φP2 den
Vorladungstransistoren QP1a/QP1b, QP3a/QP3b, ... zugeführt wird, die mit
den Leseverstärkern SA2, SA4, ... im Bereich B1 verbunden
sind. Außer den Modifikationen bezüglich der ersten
Ausführungsform, die ein Anlegen der drei Signalgruppen φC1/φC2,
φP1/φP2 und φS1/φS2 ermöglichen, ist die zweite
Ausführungsform mit der ersten Ausführungsform identisch, und
eine detaillierte Beschreibung wird weggelassen.
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Unter Bezug auf die Fig. 4 wird der Fall beschrieben, in
dem eine Wortleitung W1-1 im Bereich A1 ausgewählt wurde.
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Das beruhend auf den Daten in dem Zeilendecoder erzeugte
Steuerungssignal φP1 wird, wenn die Wortleitung W1-1
ausgewählt wurde, in einem niedrigen Pegel verschoben, und die
Übertragungsgatetransistoren Q1a/Q1b, Q3a/Q3b, ... der
Bitleitungspaare BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb, die mit
den jeweiligen Leseverstärkern SA1, SA3, ..., SAm im
Bereich B1 verbunden sind, werden AUS-geschaltet. Da das
Vorladungssignal φP1 in einen niedrigen Pegel verschoben wird,
werden die jeweils mit den Leseverstärkern SA2, SA4, ... im
Bereich B2 verbundenen Bitleitungspaare BL2a/BL2b,
BL4a/BL4b, ... elektrisch von den
Energieversorgungsleitungen VHL getrennt. In diesem Zustand wird das
Vorladungssignal φP2 auf einem hohen Pegel gehalten.
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In diesem Zustand werden von den Bitleitungspaaren
BL1a/BL1b, BL3a/BL3b, ... nur jene im Bereich A1 jeweils
mit den Leseverstärkern SA1, SA3, ..., SAm über die
Übertragungsgatetransistoren Q1a/Q1b, Q3a/Q3b, ... verbunden
und sind von der Energiezufuhrleitung VHL getrennt.
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Dann wird die Wortleitung W1-1 durch einen Zeilendekoder
(nicht gezeigt) ausgewählt und ihre Spannung geht hoch
(siehe den Zeitpunkt t41 in Fig. 4). Die in der mit der
ausgewählten Wortleitung W1-1 verbundenen Speicherzelle MC
gespeicherten Daten spiegeln sich in jeder
Spannungsdifferenz der Bitleitungspaare. Da nur die in dem Bereich A1
angeordneten Bitleitungspaare der Bitleitungspaare BL1a/BL1b,
BL2a/BL2b, ..., BLma/BLmb mit den Leseverstärkern SA1, SA3,
... und SAm über die Übertragungsgatetransistoren verbunden
sind, wird die Länge der Bitleitungen im wesentlichen
halbiert. Dies macht die Spannungsdifferenz jedes
Bitleitungspaares doppelt so groß wie beim Stand der Technik und
halbiert ebenso das Laden/Entladen jeder Bitleitung. Da
jene Bitleitungspaare im Bereich A2 mit der
Energiezufuhrleitung VHL verbunden sind, werden sie auf dem
Spannungspegel VH gehalten (siehe BL1(A1) und BL1(A2) in Fig. 4).
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Die Spannungsdifferenzen der mit den Leseverstärkern SA2,
SA4 im Bereich B2 verbundenen Bitleitungspaare BL2a/BL2b,
BL4a/BL4b, ... spiegeln, wie bei der ersten Ausführungsform
(BL2(A1) und BL2(A2) in Fig. 4), die in den Speicherzellen
gespeicherten Daten wider.
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Wenn das Steuerungssignal φC2 von einem hohen in einen
niedrigen Pegel verschoben wird, schalten die
Übertragungsgatetransistoren Q2a/Q2b, Q4a/Q4b, ... der Bitleitungspaare
BL2a/BL2b, BL4a/BL4b, ... auf AUS. In diesem Zustand sind
alle Bitleitungen in die Bereiche A1 und A2 unterteilt, und
im wesentlichen wird derselbe Zustand wie bei der ersten
Ausführungsform erhalten, mit der Ausnahme, daß die
Spannungen der Bitleitungen in den Paaren BL1a/BL1b, BL2a/BL2b,
..., BLma/BLmb, die im Bereich A2 sind, auf VH gehalten
werden. Auf diese Art kann ein Teil der Bitleitungspaare,
die benachbart dem Teil der Bitleitungspaare sind, die mit
den Leseverstärkern verbunden sind, von diesen mit den
benachbarten Bitleitungspaaren verbundenen Leseverstärkern
getrennt werden.
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Wenn die Leseverstärker-Aktivierungssignale φS1 und φS2 in
einen hohen Pegel verschoben werden (zum Zeitpunkt t42 in
Fig. 4), werden alle Leseverstärker aktiviert, um die
Spannungsdifferenzen jener Hälfte der Bitleitungspaare zu
verstärken, mit denen sie jeweils verbunden sind. Da die
Ausgabespannungsdifferenz der Bitleitungspaare, die einander
benachbart sind, nicht durch die mit den anderen
benachbarten Bitleitungspaaren verbundenen Leseverstärker verstärkt
werden, kann aufgrund des oben genannten Betriebs der
Übertragungsgatetransistoren ein Übersprechen von benachbarten
Bitleitungspaaren verhindert werden.
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Nachdem die Spannungsdifferenzen der Bitleitungspaare durch
die Leseverstärker SA1 bis SAm voll verstärkt wurden,
erreicht das Steuerungssignal φC2 einen hohen Pegel, während
die Übertragungsgatetransistoren Q2a/Q2b, Q4a/Q4b, ... AN-
geschaltet werden, um so die Spannungsdifferenz der
Bitleitungspaare
(BL2(A1) und BL2(A2) in Fig. 4) zu verstärken.
Da das Steuerungssignal φC1 andererseits auf einem
niedrigen Pegel verbleibt, wird die Spannung jenes Teils der
Bitleitungspaare BL1a/BL1b, BL3a/BL3b, ... - nämlich jener
Bitleitungspaare im Bereich A2 - auf VH gehalten (BLa(A2)
in Fig. 4).
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Anschließend werden die durch die Leseverstärker
verstärkten Daten mit einem neuen Pegel in den Speicherzellen MC
gespeichert. Dann wird die Spannung der ausgewählten
Wortleitung (in diesem Fall die Wortleitung W1-1) niedrig,
wobei die Verbindung zwischen den Bitleitungen und den
Speicherzellen MC unterbrochen wird, und, wenn die
Leseverstärker-Aktivierungssignale φS1 und φS2 in einen niedrigen
Pegel verschoben werden, werden alle Leseverstärker
inaktiviert. Wenn darüber hinaus das Vorladungssignal φP1 und das
Steuerungssignal φC1 jeweils hoch werden, werden die
Spannungen aller Bitleitungen auf den festen Pegel VH
verschoben.
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Entsprechend dieser Ausführungsform wird, bevor die
Spannung der Wortleitungen in einen hohen Pegel in Abhängigkeit
von ihrer Auswahl verschoben wird, die Länge jedes
Bitleitungspaares im wesentlichen aufgrund der Wirkung der
Übertragungsgatetransistoren halbiert, wie es oben erwähnt
wurde, wobei die Spannungsdifferenz zum Zeitpunkt des
Datenauslesens aus den Speicherzellen doppelt so hoch wie
beim Stand der Technik wird, während das Laden/Entladen
jedes Bitleitungspaares ein halb wird. Dies verringert den
Energieverbrauch des Speicherzellen-Arrays insgesamt um
25%.
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Die Beschreibung des Betriebs, bei dem die Wortleitung W1-1
ausgewählt ist, ist auf den Fall anwendbar, in dem
irgendeine der Wortleitungen, wie etwa W2-1, W2-2 im Bereich A2,
ausgewählt wurde, indem das Vorladungssignal φP1 durch φP2,
das Steuerungssignal φC1 durch φC2 und das Bitleitungspaar
BL1 durch BL2 ersetzt wird. Ansonsten ist der Grundbetrieb
identisch.
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Obwohl die Beschreibung unter der Annahme erfolgt, daß die
Leseverstärker-Aktivierungssignale φS1 und φS2 denselben
Signalverlauf haben, können sie sich voneinander
unterscheiden. Es ist möglich, den Unterschied der Anstiegszeit
eines Leseverstärkers zu verringern, indem zuerst das
Signal φS2 eingegeben wird, da die Spannungsdifferenz des
Bitleitungspaares, das mit dem durch das Signal φS1
aktivierten Leseverstärker verbunden ist, etwa doppelt so hoch
ist wie die Spannungsdifferenz des mit dem durch das Signal
φS2 aktivierten Leseverstärker verbundenen
Bitleitungspaares. Durch diese Technik kann, da die Zeit zum
Laden/Entladen beim Verstärken der Ausgabe der
Bitleitungspaare durch die Leseverstärker durch 2 geteilt wird,
verhindert werden, daß der Spitzenstrom des
Speicherzellen-Arrays ansteigt.
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In Fig. 5 ist die dritte Ausführungsform der Erfindung
identisch mit der ersten Ausführungsform, mit der Ausnahme,
daß das Vorladungssignal φP der ersten Ausführungsform
sagt, ist die dritte Ausführungsform identisch mit der
ersten Ausführungsform in bezug auf die Bauweise, mit der
Ausnahme, daß das Vorladungssignal φP11 zur Steuerung der
Aktivierung der Vorladungstransistoren QP1a, QP2a, QP3a,
... verwendet wird, die eine der Bitleitungen BL1a, BL2a,
BL3a, ..., BLma der Bitleitungspaare BL1a/BL1b, BL2a/BL2b,
..., BLma/BLmb mit der Energieversorgungsleitung VHL
verbindet, während das Vorladungssignal φP12 zur Steuerung der
Aktivierung der Vorladungstransistoren QP1b, QP2b, QP3b,
... verwendet wird, die die anderen Bitleitungen BL1b,
BL2b, BL3b, ... mit der Energieversorgungsleitung VHL
verbindet.
Deshalb wird eine detaillierte Beschreibung
weggelassen.
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Nun wird unter Bezug auf Fig. 6 der Fall beschrieben, in
dem die Wortleitung W1-1 im Bereich A1 ausgewählt wird.
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Wenn die Wortleitung W1-1 ausgewählt wird, wird das
beruhend auf den Daten in Zeilendecodern (nicht gezeigt)
erzeugte Vorladungssignal φP11 von hoch auf niedrig
umgeschaltet, und die Vorladungstransistoren QP1a, QP2a, QP3a,
... werden AUS-geschaltet. Dies trennt eine der
Bitleitungen BL1a, BL2a, BL3a, ... BLma in jedem Paar elektrisch von
der Energieversorgungsleitung VHL.
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Wenn die Wortleitung W1-1 ausgewählt ist, wird ihr
Potential auf einen hohen Pegel verschoben. Die Daten, die in
der mit der ausgewählten Wortleitung W1-1 verbundenen
Speicherzelle MC gespeichert sind, spiegeln sich in der
Spannung in einer der Bitleitungen BL1a, BL2a, BL3a, BLma
eines jeden Paares (zum Zeitpunkt 61 in Fig. 6) wider.
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Wenn das Steuerungssignal φC von einem hohen auf einen
niedrigen Pegel verschoben wird, werden alle
Übertragungsgatetransistoren Q1a/Q1b, Q2a/Q2b, ... AUS-geschaltet und
alle Bitleitungspaare werden in den Teil im Bereich A1 und
den Teil im Bereich A2 unterteilt.
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Dann wird das Leseverstärker-Aktivierungssignal φS in einen
hohen Pegel verschoben, und alle Leseverstärker SA1, SA2,
SA3, ..., SAm werden aktiviert, um die Spannungsdifferenzen
der jeweils mit den Leseverstärkern verbundenen
Bitleitungspaare BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb zu
verstärken. Da die Bitleitungspaare durch die
Übertragungsgatetransistoren Q1a/Q1b, Q2a/Q2b, ... in zwei Gruppen
unterteilt sind, verstärken die Leseverstärker SA1 bis SAm die
Spannungsdifferenzen für eine Hälfte der Bitleitungspaare.
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Aus dem von den Leseverstärkern getrennten Teil der
Bitleitungspaare werden die Bitleitungen BL1b, BL2b, BL3b, ...
auf der Energieversorgungsspannung VH gehalten. In diesem
Zustand ist das Vorladungssignal φ12 in einem hohen Pegel,
wobei die Vorladungstransistoren QP1b, QP2b, QP3b aktiviert
werden, so daß die Konstantspannung VH über diese
Transistoren dem Teil der Bitleitungen BL2b, BL4b des Bereichs A1
und dem Teil der Bitleitungen BL1b und BL3b im Bereich A2
jeweils zugeführt werden kann. Deshalb wird, unmittelbar
nachdem das Leseverstärker-Aktivierungssignal φS nach oben
verschoben wurde, eine der Bitleitungen eines jeden Paares
benachbart dem mit den Leseverstärkern verbundenen Teil der
Bitleitungspaare - nämlich der Bitleitungen BL1b, BL2b,
BL3b, ... - auf der konstanten Spannung VH gehalten, um den
Nachteil des Übersprechens zu vermeiden.
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Nachdem die Spannungsdifferenzen der Bitleitungspaare durch
die Leseverstärker SA1 bis SAm voll verstärkt wurden, wird
das Vorladungssignal φP12 auf einen niedrigen Pegel
verschoben, und alle Bitleitungen werden von der
Energiezufuhrleitung VHL getrennt, wobei das Steuerungssignal φC in
einen hohen Pegel verschoben wird und die Bitleitungen
BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb, die abgetrennt waren,
elektrisch erneut zur Verstärkungs der Spannungsdifferenzen
aller Bitleitungspaare durch die Leseverstärker SA1 bis SAm
verbunden werden.
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Der anschließende Betrieb ist identisch mit dem in bezug
auf Fig. 1 beschriebenen, mit der Ausnahme, daß die
Vorladungssignale φP11 und φP12 auf einen hohen Pegel mit
derselben Zeitsteuerung verschoben werden wie das
Vorladungssignal φP in der ersten Ausführungsform, und eine
detaillierte Beschreibung wird weggelassen.
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In Fig. 7 wird die vierte Ausführungsform der Erfindung
beschrieben. Während der Speicherzellen-Array der
vorgenannten
ersten bis dritten Ausführungsformen in zwei Bereiche
A1 und A2 unterteilt war, ist der Speicherzellen-Array
dieser Ausführungsform in drei Bereiche A1, A2 und A3
unterteilt, wobei jedes Bitleitungspaar mit zwei
Übertragungsgates versehen ist, die jeweils zur Unterteilung des
Speicherzellen-Arrays verwendet werden. Diese
Ausführungsform enthält Übertragungsgatetransistoren Q11a, Q11b, Q12a,
Q12b, Q13a, Q13b, ..., die den Speicherzellen-Array in die
Bereiche A1 und A3 unterteilen, und die
Übertragungsgatetransistoren Q21a, Q21b, Q22a, Q22b, Q23a, Q23b, ..., die
den Speicherzelle-Array in die Bereiche A3 und A2
unterteilen. Diese Transistoren werden mit den Steuerungssignalen
φC1, φC2, φC3 und φC4 in bezug auf ihren Betrieb gesteuert
und ihnen werden die Vorladungssignale φPC1 bis φPC4
zugeführt. Außer dieser Modifikation ist diese Ausführungsform
identisch mit der ersten Ausführungsform, und eine
detaillierte Beschreibung der Schaltungsbauweise wird deshalb
weggelassen.
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Beispielhaft wird der Fall betrachtet, in dem die
Wortleitung W1-1 im Bereich A1 ausgewählt ist, wobei der Betrieb
der Ausführungsform unter Bezug auf Fig. 8 beschrieben
wird. Das Vorladungssignal φP wird zunächst von einem hohen
auf einen niedrigen Pegel verschoben, und alle
Bitleitungspaare BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb werden von der
Energieversorgungsleitung VHL getrennt.
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Da die Wortleitung W1-1 ausgewählt wurde, wird das beruhend
auf den Daten des Leitungs-Decoders (nicht gezeigt)
erzeugte Steuerungssignal φC1 von einem hohen auf einen
niedrigen Pegel verschoben, um die Übertragungsgatetransistoren
Q11a/Q11b, Q13a/Q13b, ... AUS-zuschalten. Dies führt dazu,
daß nur der Teil der Bitleitungspaare BL1a/BL1b, BL3a/BL3b,
..., die im Bereich A1 angeordnet sind - oder ein Drittel
der Gesamtheit - elektrisch mit den Leseverstärkern
verbunden sind, während der Rest, der in den Bereichen A2 und A3
ist - oder zwei Drittel der Gesamtheit - von den
Leseverstärkern abgetrennt ist.
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Anschließend wird die Wortleitung W1-1 ausgewählt, und ihre
Spannung auf einen hohen Pegel verschoben. In diesem
Zustand spiegeln sich die in der mit der ausgewählten
Wortleitung W1-1 verbundenen Speicherzelle MC gespeicherte
Daten in den Spannungsdifferenzen der Bitleitungspaare
jeweils wider, wobei aber die Spannungen der von den
Leseverstärkern durch die Übertragungsgatetransistoren Q11a/Q11b,
Q13a/Q13b, ... abgetrennten Bitleitungspaare auf VH
gehalten werden (BL1(A2, A3) in Fig. 8).
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Dann wird das Steuerungssignal φC4 auf einen niedrigen
Pegel verschoben, die Übertragungsgatetransistoren Q22a/Q22b,
Q24a/Q24b, ... werden AUS-geschaltet, und ein Drittel der
Bitleitungspaare BL2a/BL2b, BL4a/BL4b, ... - oder jene im
Bereich A2 - werden mit den Leseverstärkern SA1, SA4, ...
verbunden, während der Rest - oder zwei Drittel - von den
Leseverstärkern abgetrennt werden.
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Zu diesem Zeitpunkt wird die effektive Länge jedes
Bitleitungspaares aufgrund der Übertragungsgatetransistoren
Q11a/Q11b, Q13a/Q13b, ... und Q22a/Q22b, Q24a/Q24b, ...
gedrittelt. Dann wird in diesem Zustand das Leseverstärker-
Aktivierungssignal φS auf den hohen Pegel verschoben, um
alle Leseverstärker SA1 bis SAm zu aktivieren, so daß die
Spannungsdifferenz von dem Drittel der Bitleitungspaare mit
der effektiven Länge verstärkt wird.
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Dann wird das Steuerungssignal φC4 auf einen hohen Pegel
verschoben, und die Übertragungsgatetransistoren Q22a/Q22b,
Q24a/Q24b, ... werden AN-geschaltet. Dies führt dazu, daß
die Ausgabe der Bitleitungspaare im Bereich A1 und A3
- nämlich zwei Drittel der Bitleitungspaare BL2a/BL2b,
BL4a/BL4b, ... - verstärkt werden. Die Spannung der
Bitleitungspaare
wird auf ein Drittel Vcc verschoben, geht aber
schnell wieder auf den Spannungspegel Vcc oder auf Masse
(GND) (BL2(A2, A3) und BL2(A1) in Fig. 8) zurück.
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Da das Steuerungssignal φC1 in einem niedrigen Pegel
verbleibt, wird der Teil der Bitleitungspaare BL1a/BL1b,
BL3a/BL3b, ... in den Bereichen A2 und A3 auf der Spannung
von VH gehalten, während der Teil im Bereich A1 auf
derselben Spannung unverändert gehalten wird (BL1(A1) und BL1(A2,
A3) in Fig. 8).
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Der weitere Betrieb ist identisch dem Betrieb, der im
Zusammenhang mit der ersten Ausführungsform in Fig. 2
beschrieben wurde, mit der Ausnahme, daß das Steuerungssignal
φC1 synchron mit dem Abfall des
Leseverstärker-Aktivierungssignals φS ansteigt, und eine detaillierte
Beschreibung wird deshalb weggelassen (bei dem oben genannten
Betrieb verbleiben die Steuerungssignale φC2 und φC3 auf
einem hohen Pegel).
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Die oben gegebene Beschreibung dieser Ausführungsformen ist
auf den Fall anwendbar, daß die Wortleitungen W2-1, ...,
W2-n ausgewählt werden. In diesem Fall wird das
Steuerungssignal φC1 durch φC3 und das Steuerungssignal φC4 durch φC2
jeweils ersetzt.
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Der Betrieb dieser Ausführungsform wird nun unter Bezug auf
Fig. 9 für den Fall beschrieben, in dem die Wortleitung W3-
1 im Bereich A3 ausgewählt wird. Das Vorladungssignal φP
wird auf einen niedrigen Pegel verschoben, und alle
Bitleitungspaare BL1a/BL1b, BL2a/BL2b, ..., BLma/BLmb werden von
der Energieversorgungsleitung VHL getrennt.
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Da die Wortleitung W3-1 ausgewählt wurde, werden die
Steuerungssignale φC2 und φC3 von einem hohen auf niedrigen
Pegel verschoben, und die Übertragungsgatetransistoren
Q12a/Q12b, Q14a/Q14b, ..., Q21a/Q21b, Q23a/Q23b, ...
werden AUS-geschaltet. Deshalb werden von den
Bitleitungspaaren BL1a/BL1b, BL3a/BL3b, ... nur jene in den Bereichen A1
und A3 mit den Leseverstärkern verbunden, während von den
Bitleitungspaaren BL2a/BL2b, BL4a/BL4b, ... jene in den
Bereichen A2 und A3 mit den Verbindungsleitungn verbunden
werden, und der Rest der Bitleitungspaarteile - oder ein
Drittel davon - abgetrennt wird.
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Dann wird die Wortleitung W3-1 ausgewählt, und ihre
Spannung wird hoch. Die in der mit der ausgewählten Wortleitung
W3-1 verbundenen Speicherzelle MC gespeicherten Daten,
spiegeln sich in der Spannungsdifferenz zwischen den
Bitleitungspaaren wider, deren effektive Länge zwei Drittel
beträgt. Die Spannung des verbleibenden Drittels der
Bitleitungspaare wird auf dem Pegel von VH gehalten (siehe
BL1(A2) in Fig. 8).
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Dann wird das Leseverstärker-Aktivierungssignal φS auf den
hohen Pegel verschoben, und alle Leseverstärker SA1 bis SAm
werden aktiviert, so daß die Spannungsdifferenz von den
Bitleitungspaaren, deren effektive Länge auf zwei Drittel
verringert wurde, durch die mit ihnen verbundenen
Leseverstärker verstärkt wird.
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Der anschließende Betrieb ist identisch mit jenem der
ersten Ausführungsform, der in bezug auf Fig. 2 beschrieben
wurde, mit der Ausnahme, daß das Steuerungssignal φC2
gleichzeitig mit dem Abfall der Leseverstärker-Aktivierung
φS ansteigt, und eine detaillierte Beschreibung wird
deshalb weggelassen.
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Wie in den vorangehenden Ausführungen beschrieben wurde,
kann diese Ausführungsform ein Übersprechen zwischen
benachbarten Bitleitungspaaren verhindern, das ansonsten,
unmittelbar nachdem das Leseverstärker-Aktivierungssignal auf
einen hohen Pegel verschoben wurde, auftritt.
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Ähnlich der dritten Ausführungsform kann diese
Ausführungsform den gleichen Effekt wie die dritte Ausführungsform
haben, indem verschiedene Signale für jedes der
Bitleitungspaare gegeben werden.
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Obwohl die Erfindung unter Bezug auf bestimmte
Ausführungsformen beschrieben wurde, ist diese Beschreibung nicht in
einem begrenzenden Sinne zu verstehen. Verschiedene
Abänderungen der unter Bezug auf die Beschreibung der Erfindung
offenbarten Ausführungsformen sind für den Fachmann
offensichtlich. Es ist deshalb davon auszugehen, daß die
beiliegenden Ansprüche den Rahmen der Erfindung abdecken.