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Die Erfindung betrifft eine integrierte
Feldeffekttransistor-Speicherschaltung mit in Zeilen und Spalten angeordneten Speicherzellen, wobei jede Spalte aus
Speicherzellen über Selektionsmittel mit einer Bitleitung und einer Nicht-Bitleitung
verbunden ist, sowie mit mindestens einem Leseverstärker, der einen ersten und einen zweiten
Eingang zum Koppeln mit einer Bitleitung und einer zugehörigen Nicht-Bitleitung einer
Spalte umfaßt, von denen jeder über eine Last mit einem Versorgungsanschluß
gekoppelt ist, wobei der Leseverstärker während des Lesens von am ersten und am zweiten
Eingang vorhandenen Informationen eine Strommessung am ersten und am zweiten
Eingang ausführt, und wobei der Leseverstärker eine Parallelschaltung aus einem ersten
und einem zweiten Stromzweig enthält, wobei jeder Stromzweig einen Steuertransistor
mit einem Gate, einer Source und einem Drain umfaßt, wobei die Source des
Steuertransistors im ersten und im zweiten Stromzweig mit dem ersten bzw. zweiten Eingang
verbunden ist. Eine Speicherschaltung dieser Art ist aus "Design tricks speed up IN-
MOS's SRAMS" in "Electronics", April 16, 1987, S. 34 bekannt. Der genannte Artikel
beschreibt eine Speicherschaltung, in der ein Leseverstärker die auf Bitleitungen
vorhandenen Informationen durch Detektion von Strom statt durch Detektion von
Spannungsdifferenzen liest und verstärkt. Folglich ist die Verarbeitungsgeschwindigkeit eines
solchen Leseverstärkers nahezu unabhängig von der parasitären Bitleitungskapazität, so
daß ein Speicherentwurf einfacher sein kann.
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Der Erfindung liegt unter anderem die Aufgabe zugrunde, die
Implementierung einer solchen integrierten Speicherschaltung zu verschaffen, wobei auch die
Empfindlichkeit gegenüber Störungen geringer ist.
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Zur Lösung dieser Aufgabe ist eine erflndungsgemaße integrierte
Feldeffekttransistor-Speicherschaltung dadurch gekennzeichnet, daß das Gate des
Steuertransistors (T1, T2) in jedem Stromzweig mit dem Drain des Steuertransistors (T1, T2)
in dem anderen Stromzweig verbunden ist, in jedem Stromzweig der Kanal eines
Lasttransistors (T3, T4), welcher ein Gate, eine Source und ein Drain hat, zwischen den
Drain des betreffenden Steuertransistors (T1, T2) und einen Versorgungsanschluß (Vss)
geschaltet ist, wobei das Breiten/Längenverhältnis (W/L) des Lasttransistors (T3, T4)
und des Steuertransistors (T1, T2) in jedem Stromzweig nahezu einander gleich sind,
der genannte Lasttransistor (T3, T4) vom gleichen Leitungstyp wie der Steuertransistor
(T1, T2) in dem betreffenden Stromzweig ist und die gekoppelten Gates der genannten
Lasttransistoren (T3, T4) ein Selektionssignal zur selektiven Aktivierung des
Leseverstärkers empfangen. Ein erfindungsgemäßer integrierter Speicher bietet den Vorteil, daß
der Leseverstärker mit nur 4 Transistoren aufgebaut ist, wobei die 4 Transistoren
vollständigen Ausgleich der Spannungen an den Eingängen des Leseverstärkers bieten.
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Eine Ausführungsform eines erfindungsgemaßen integrierten Speichers ist
dadurch gekennzeichnet, daß der Lasttransistor und der Steuertransistor in jedem
Stromzweig p-Transistoren sind. Da Bitleitungen in einem Speicher im allgemeinen auf
nahezu die positive Versorgungsspannung vorgeladen sind, um die Datenintegrität der
Speicherzelle während des Auslesens der Zelle zu erhalten, sollte die absolute
Spannungsdifferenz zwischen dem Gate und der Source des Steuertransistors größer als die
Schwellenspannung dieses Transistors sein. Wenn statt p-leitender n-leitende Steuertransistoren
verwendet werden, sollte daher die Gate-Spannung größer als die positive
Versorgungsspannung sein, so daß die Verwendung eines zusätzlichen Schaltkreises zur Erzeugung
dieser Gate-Spannung erforderlich ist.
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Eine andere Ausführungsform eines ertindungsgemaßen integrierten
Speichers ist dadurch gekennzeichnet, daß in jedem Stromzweig ein
Breiten/Langenverhäitnis (W/L) des Lasttransistors nahezu gleich dem Breiten/Langenverhäitnis (W/L) des
Steuertransistors ist. An einem solchen Speicher durchgeführte Simulationen haben
gezeigt, daß die Spannungen an den Gates der Steuertransistoren somit nicht auf einer der
Spannungen an den Versorgungsanschlüssen einrasten. Daher ist ein Leseverstärker in
einem erfindungsgemaßen integrierten Speicher selbstrückstellend, wodurch verhindert
wird, daß die Einstellung eines der Transistoren den Sättigungsbereich verlaßt.
Außerdem ist die Implementierung eines solchen Leseverstarkers auf einem Chip sehr einfach.
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Ausfuhrungsbeispiele der Erfindung sind in der Zeichnung dargestellt und
werden im folgenden näher beschrieben. Es zeigen:
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Fig. 1 eine Ausführungsform eines erfindungsgemaßen Leseverstärkers
und
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Fig. 2 eine Ausführungsform eines integrierten Speichers mit mehreren
erfindungsgemäßen Leseverstärkern.
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Fig. 1 zeigt eine Ausführungsform eines erfindungsgemäßen
Leseverstärkers. Der Leseverstarker umfaßt 4 PMOS-Transistoren T1, T2, T3 und T4. Die Sources
der Transistoren T1 und T2 sind mit dem ersten Eingang C bzw. dem zweiten Eingang
D des Leseverstarkers verbunden. Die Knotenpunkte C und D sind auch mit
Bitleitungen BL und BLN einer Speicherspalte verbunden, wobei die Bitleitungen BL und BLN
jeweils mit dem Versorgungsanschluß VDD über eine Last 1 bzw. eine Last 1N
verbunden sind. Eine Anzahl von N Speicherzellen, von denen in Fig. 1 der Deutlichkeit
halber nur 2 gezeigt werden, sind mit den Bitleitungen BL und BLN verbunden. Unter
Verwendung bekannter Techniken kann eine einzelne Speicherzelle in einer
Speicherspalte selektiert werden, d.h. mit Zeilenselektionstransistoren, die die Bitleitung und die
Nicht-Bitleitung mit der Speicherzelle verbinden. Das Drain der Transistoren T1 bzw.
T2 ist mit der Source des Transistors T3 bzw. T4 und mit Knotenpunkten A bzw. B
verbunden. Die Drains der Transistoren T3 und T4 sind mit Datenleitungen DL bzw.
DLN verbunden. Die Gates der Transistoren empfangen ein gemeinsames
Selektionssignal YSELj. Das Selektionssignal YSELj selektiert eine Spalte j, mit 1 ≤ j ≤ m. Die
Gates der Transistoren T1 und T2 sind mit den Drains der Transistoren T2 bzw. T1
verbunden. Die Bitleitungen BL und BLN haben eine parasitäre Bitleitungskapazität
CBL bzw. CBLN, die in Fig. 1 zwischen den jeweiligen Knotenpunkten C und D und
dem Versorgungsanschluß VSS parallel geschaltet dargestellt ist.
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Die Funktionsweise der in Fig. 1 gezeigten Schaltung ist folgende: Die
Bitleitungen BL und BLN werden erst über die Lasten 1 und 1N geladen, so daß die
eingestellte Spannung an den Knotenpunkten C und D einen Wert zwischen den
Spannungen an den Versorgungsanschlüssen VSS und VDD annimmt (im allgemeinen etwa 4
V bei einer Versorgungsspannung bis zu 5 V). Folglich liegen die Knotenpunkte A und
B auf einer Spannung, die eine Schwellenspannung der Transistoren T1 und T2 kleiner
ist als die eingestellte Spannung an den Knotenpunkten C und D (ungefähr 3 V für eine
Schwellenspannung von etwa 1 V für eine Einstellspannung von etwa 4 V) Wenn
anschließend das Selektionssignal YSEL logisch niedrig ist, werden die Transistoren T3
und T4 leitend. Die Transistoren T1, T2, T3 und T4 werden so dimensioniert, daß sie
alle im Sättigungsbereich arbeiten, wenn von dem Leseverstärker auf den Bitleitungen
BL und BLN Informationen ausgelesen werden. Für nahezu die gleichen Abmessungen
der Transistoren T1 und T3 bzw. T2 und T4 sind die Spannungsdifferenzen zwischen
dem Gate und der Source der Transistoren T1 und T3 bzw. T2 und T4 gleich, weil
durch die Transistoren T1 und T3 bzw. T2 und T4 gleiche Ströme fließen. Für eine
Spannungsdifferenz V1 und V2 zwischen dem Gate und der Source der Transistoren T1
und T3 bzw. T2 und T4 haben die Knotenpunkte A und B eine Spannung V1 bzw. V2
(Selektionssignal YSELj ist logisch niedrig). Das Gate des jeweiligen Transistors T1
und T2 hat somit eine Spannung V2 bzw. V1. Die Knotenpunkte C und D haben somit
eine Spannung (V1 + V2). Nach der Selektion einer einzelnen Speicherzelle i in der
Spalte j wird entweder der Knotenpunkt C oder der Knotenpunkt D durch den
Entladestrom geringfügig entladen, je nach den Informationen in der Speicherzelle i. Zum
Beispiel wird in Fig. 1 angenommen, daß der Knotenpunkt C geringfügig entladen ist.
Die Spannung am Knotenpunkt C nimmt wegen des Entladestroms I leicht ab. Weil
jedoch die Spannungen an den Knotenpunkten C und D durch den erfindungsgemäßen
Leseverstarker gleich gehalten werden (Ausgleichseffekt), senkt der Leseverstarker auch
die Spannung am Knotenpunkt D in gleichem Maße, wie die Spannung am Knotenpunkt
C abfallt. Der Spannungsabfall am Knotenpunkt D wird mittels eines Entladestroms l
realisiert. Der Unterschied zwischen den Drain-Strömen der Transistoren T3 und T4 ist
gleich Strom I, und damit gleich dem Entladestrom I der Speicherzelle i. Wegen des
intrinsischen Ausgleichseffekts auf die Spannungen an den Knotenpunkten C und D (die
mit den Bitleitungen BL und BLN verbunden sind) bietet ein erfindungsgemaßer
Leseverstarker den Vorteil, daß die Ausleseverzögerung des Leseverstarkers nahezu
unabhängig von der Bitleitungskapazität CBL oder CBLN ist, da keine oder nahezu keine
Entladung der Bitleitungskapazität zum Auslesen der Informationen in der Speicherzelle
i erforderlich ist.
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Simulationen an einem erfindungsgemäßen Leseverstarker haben ergeben,
daß für nahezu die gleichen Breiten-/Langenverhäitnisse (W/L) der Transistoren T1 und
T3 bzw. T2 und T4 die Spannungen an den Knotenpunkten A und B nicht auf eine der
Spannungen an den Versorgungsanschlüssen festgelegt sind. Dies bietet den Vorteil, daß
ein erfindungsgemäßer Leseverstarker selbstrückstellend ist, so daß die Einstellung des
Transistors T3 oder T4 den Sättigungsbereich nicht verläßt.
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Es gibt zwei Möglichkeiten, ein aus dem Leseverstärker kommendes
Signal abzuleiten, erstens durch Messung einer Spannungsdifferenz an den
Knotenpunkten A und B und zweitens über einen Unterschied der Ströme durch den ersten
Stromzweig über die Transistoren T1 und T3 zur Datenleitung DL und durch den zweiten
Stromzweig über die Transistoren T2 und T4 zur Nicht-Datenleitung DLN.
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Im ersten Fall tritt eine Spannungsdifferenz zwischen den Knotenpunkten
A und B wegen des Auftreten eines durch die Transistoren T3 und T4 fließenden
Differenzstroms I auf. Für eine weitere Verstärkung können die Knotenpunkte A und B mit
einer weiteren Leseverstärkerstufe verbunden werden, wobei dann die Drains der
Transistoren T3 und T4 mit dem Versorgungsanschluß VSS verbunden werden können.
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Im zweiten Fall können die durch die Transistoren T3 und T4 fließenden
Ströme über die Datenleitungen DL und DLN einer zweiten Verstärkerstufe zugeführt
werden, in der eine Stromdifferenz in eine Spannungsdifferenz umgesetzt werden kann.
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Fig. 2 zeigt eine Ausführungsform eines erfindungsgemäßen integrierten
Speichers, der mehrere Leseverstärker 4j, 4j + 1 usw. enthält, deren Ausgangssignale
den Datenleitungen DL und DLN über zueinander unterschiedliche Ströme zugeführt
werden. Elemente in Fig. 2, die Elementen aus Fig. 1 entsprechen, haben gleiche
Bezugszeichen. Die Ausgänge der Leseverstarker 4j, 4j + 1 usw. werden mit gemeinsamen
Datenleitungen DL und DLN verbunden. Die Leseverstarker 4j + 1 usw. sind in gleicher
Weise ausgeführt wie der Leseverstärker 4j. Die Speicherzellen i in der Spalte j und die
Bitleitungskapazitäten CBL und CBLN sind in Fig. 2 der Deutlichkeit halber
weggelassen worden, aber sie sind in der Schaltung vorhanden. Die Lasten 1 und IN aus Fig. 1
bestehen aus NMOS-Transistoren 1, die als Diode geschaltet sind. Sie können jedoch
auch aus als Diode geschalteten PMOS-Transistoren bestehen. Zwischen jeder der
Datenleitungen DL und DLN und dem Versorgungsanschluß VSS gibt es einen als Diode
geschalteten NMOS-Transistor T15 bzw. T16. Außerdem ist eine weitere
Verstärkerstufe 20 mit den Datenleitungen DL und DLN verbunden. Eine Pufferschaltung 30 ist
mit dem Ausgang AA der Verstarkerstufe 20 verbunden, wobei die Pufferschaltung am
Ausgang BB ein Ausgangssignal erzeugt.
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Die Funktionsweise der in Fig. 2 gezeigten Schaltung ist die folgende:
Nach Selektion eines einzelnen gewünschten Leseverstärkers 4j in einer Speicherspalte j
mit Hilfe eines Selektionssignals YSELj, werden die Informationen aus einer
selektierten Speicherzelle i in der betreffenden Spalte j zu den Datenleitungen DL und DLN mit
zueinander unterschiedlichen Strömen übertragen. Die durch die Datenleitungen DL und
DLN fließenden Ströme werden dem Versorgungsanschluß VSS mit Hilfe der
Transistoren T15 und T16 zugeführt, wobei die Ströme wegen der Diodenwirkung von T15 und
T16 in Spannungen umgesetzt werden. Da die Stärke der Ströme durch die
Datenleitungen DL und DLN (d.h. der Strom I) unterschiedlich ist, werden an die Eingänge der
weiteren Verstärkerstufe 20 unterschiedliche Spannungen gelegt. Die Eingangssignale
werden weiterhin in der Verstärkerstufe 20 verstarkt und über den Ausgang AA einer
Pufferschaltung 30 zugeführt. Die Pufferschaltung 30 gibt am Ausgang BB ein
Ausgangssignal mit CMOS-Ausgangspegeln aus.