DE3688933T2

DE3688933T2 - Speichervorrichtung.

Info

Publication number: DE3688933T2
Application number: DE86117154T
Authority: DE
Inventors: Michael J Brunolli
Original assignee: Brooktree Corp
Current assignee: Mindspeed Technologies LLC
Priority date: 1985-12-18
Filing date: 1986-12-09
Publication date: 1993-12-23
Anticipated expiration: 2006-12-10
Also published as: EP0229317A3; US5303195A; CA1300278C; EP0540501A2; CA1287181C; DE3650611D1; US5298815A; DE3650611T2; EP0540501B1; CA1300277C; EP0229317A2; US5301305A; US4905189A; EP0540501A3; DE3688933D1; JPH07105143B2; JPS62222490A; US4905189B1; EP0229317B1

Description

Die vorliegende Erfindung bezieht sich auf ein Schaltkreis zum Lesen und Schreiben binär kodierter Informationen gemäß dem Oberbegriff des Patentanspruches 1.
RAMS's (Random access memories) sind für das Speichern binärkodierter Informationen vorgesehen. Diese Speicher sind vielseitig, da die binäre Information bei unterschiedlichen Positionen von dem Speicher gelesen werden kann und da die binär kodierte Information in den Speicher an jede gewünschte Position geschrieben werden kann, um die vorher in dem Speicher gespeicherte Information an diesen Positionen zu erneuern. Die von dem Speicher gelesene Information kann durch einen digitalen Computer oder einen Datenprozessor verarbeitet werden um gewisse gewünschte Operationen, wie bspw. Bewegungen eines Steuermechanismusses zu erhalten und die Information, die in den Speicher geschrieben wurde, um den Speicher zu erneuern, kann von den aktuellen Bewegungen des Steuermechanismus erhalten werden. Auf diese Weise können jegliche Differenzen zwischen aktuellen und gewünschten Bewegungen des Steuermechanismusses korrigiert werden.
RAMS's, die heutzutage verwendet werden, weisen gewisse Beschränkungen auf. Dies ergibt sich zum großen Teil aus Begrenzungen im Betrieb des Transducer-Systems, daß für das Lesen der Information von dem Speicher oder das Schreiben von Informationen in den Speicher mit dem Speicher assoziert ist. Eine dieser Begrenzungen resultiert von der Unfähigkeit des Transducer-Systems gleichzeitig Information von einer Position von dem Speicher zu lesen und Information in eine zweite Position des Speichers zu schreiben. Eine weitere Begrenzung resultiert aus der begrenzten Geschwindigkeit mit der die Information von dem Speicher gelesen wird oder mit der die Information in den Speicher geschrieben wird. Diese begrenzte Geschwindigkeit begrenzt wiederum die Geschwindigkeit, mit der der digitale Computer oder das Datenverarbeitungssystem, daß mit dem Speicher assoziert ist, in der Lage ist, die Information zu verarbeiten. Eine dritte Begrenzung resultiert von der Unfähigkeit des Systems binär kodierte Information von dem Speicher auf synchroner Basis relativ zu den Taktsignalen zu lesen und gleichzeitig binär kodierte Information von dem Speicher in asynchroner Weise zu lesen oder binär kodierte Information in den Speicher in asynchroner Weise aufzuzeichnen.
Über viele Jahre wurden beträchtliche Anstrengungen unternommen, um RAM-Systeme zu schaffen, welche die oben beschriebenen Begrenzungen nicht mehr aufweisen. Eine derartige Anstrengung wurde insbes. auf Grund der schnell ansteigenden Benutzung und Perfektion der Datenverarbeitung erforderlich. Trotz derartiger Anstrengungen stellen die Fähigkeiten der RAM-Systeme weiterhin eine Einschränkung der assozierten Datenprozessoren dar und stellen somit Begrenzungen für den Betrieb dieser Datenprozessoren dar.
Aus IEEE Journal of Solid-State Circuits, Vol. SC-19, Nr. 6. Dezember 1984 Seiten 999-1007, New York, U.S., R. Pinkham, et al: "A High Speed Dual Port Memory with Simultaneous Serial and Random Mode Acces for Video Applications", ist ein Hochgeschwindigkeit Dual Port Memory mit gleichzeitigem seriellen und random-mode-Zugriff bekannt. Dieser Dual Port Speicher besteht aus einem 64Kx1 RAM und einem 256 bit Schieberegister. Die 256 Bits einer Reihe des RAMs können in einem Speicherzyklus parallel an das Schieberegister übertragen werden, von wo sie seriell nach außen geschoben werden können, während auf andere Speicherzellen des RAMs gleichzeitig und asynchron zugegriffen werden kann. Der Vorteil des Dual Port-Speichers kann darin gesehen werden, daß das RAM-Feld gelesen oder beschrieben werden kann, während Daten simultan und seriell in das oder aus dem Schieberegister geschoben werden können.
EP 0 121 726 beschreibt eine dynamische Speichereinrichtung, in der jede Speicherzelle durch eine Kapazität gebildet ist. Jede Speicherzelle kann simultan innerhalb eines Zykluses beschrieben und gelesen werden und es sind außerdem mehrfache simultane Auslesungen Aus Electrical Design News, Vol. 28, Nr. 18, 1. September 1983, Seiten 147-154, Boston, Massachusetts, US: K.W. Pope:Asynchronous dual-port RAM simplifies multiprocessor Systems", ist ein asynchrones Dual-Port RAM bekannt, welches den unabhängigen Zugriff auf den Speicher für zwei externe Einrichtungen zuläßt, welche bspw. zwei Mikroprozessoren oder ein Mikroprozessor und ein CRT-Monitor sein können. Jede externe Einrichtung kann mit seiner eigenen Taktrate arbeiten. Aufgrund der Zwei-Port-Struktur werden Übersprechprobleme reduziert. Dieses Dual-Port RAM ist detailliert in Applications Information SY2130/SY2131 1024·8 Dual Port Random Access Memory by Synertek, beschrieben, welches im November 1984 veröffentlicht wurde. Die entsprechende Fig. 2.5 zeigt eine sechs-Transistorzwei-Widerstands-Zelle, wie sie in dem SY2130/SY2131 benutzt wird. Es sei angemerkt, daß das Dual-Port RAM eine Streitigkeitslogik enthält, welche gleichzeitigen Zugriff von beiden Ports verhindert. Der SY2130/SY2131 kann jedoch auch in einen Mode gebracht werden, indem eine Streitigkeit ignoriert wird, so daß es beiden Ports erlaubt wird, Zugriff auf den Speicherport zu allen Zeiten zu haben, wodurch ein simultaner Zugriff möglich ist. Die sechs-Transistor-zwei-Widerstands-Zelle weist jedoch keine Einrichtung auf, die verhindert, daß Störungen die durch eine Leseoperation bewirkt wurden, davon abgehalten werden, eine gleichzeitige Schreiboperation zu beeinflussen.
Es ist daher die Aufgabe der vorliegenden Erfindung ein Dual Port Speicher anzugeben, bei dem simultan auf jede Zelle von beiden Ports zugegriffen werden kann, wobei die Störungen, die sich durch das Lesen von einem Port ergeben, eine gleichzeitige Schreiboperation von dem anderen Port nicht beeinflussen können.
Diese Aufgabe wird durch den Patentanspruch 1 gelöst.
Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung in Verbindung mit den beiliegenden Figuren beschrieben. Dabei zeigen die Figuren im einzelnen:
Fig. 1 ist ein schematisches Blockschaltbild eines RAMs und eines Systems zum Lesen erster Informationsbits von ersten Positionen in dem Speicher auf synchroner Basis relativ zu den Taktsignalen und zum gleichzeitigen Lesen zweiter Informationsbits von, oder zum Schreiben von zweiten Informationsbits in zweite Postitionen in dem Speicher auf asynchroner Basis, ohne daß das Lesen von den ersten Informationsbits von dem Speicher, das Lesen oder das Schreiben der zweiten Informationsbits, beeinflußt;
Fig. 2 ist ein Blockschaltbild eines Systems zum Erzeugen von Synchronisationssignalen zur Benutzung in dein Lese- Schreibsystem der Fig. 1;
Fig. 3 illustriert den Signalverlauf von Taktsignalen, welche von dem System wie es in Fig. 2 gezeigt ist, erzeugt werden;
Fig. 4 ist ein Schaltplan eines Schaltkreises, wie er in dem in
Fig. 1 gezeigten Lese-Schreibsystem zum Lesen der ersten Informationsbits von einer ersten Position, in dem Speicher und zum gleichzeitigen Lesen von zweiten Informationsbits von, oder zum Schreiben der zweiten Informationsbits in zweite Positionen, in dem Speicher benutzt wird ohne, daß dabei das Lesen der ersten Informationsbits, das Lesen oder Schreiben der zweiten Informationsbits, beeinflußt;
Fig. 5 ist ein Schaltdiagrainin zum Verstärken von Signalen, wie sie von dem Schaltkreis, wie er in Fig. 4 gezeigt ist, erzeugt werden und zum Bereitstellen der verstärkten Signale mit optimalen Charakteristiken;
Fig. 6 ist ein schematisches Schaltbild eines Schaltkreises zum beliebigen Aktivieren einer Vielzahl von Kanälen und zum Zuführen der verstärkten Signale, wie sie von dem in Fig. 5 gezeigten Schaltkreis erzeugt wurden, an ein Paar von Bussen gemäß dem Aktivieren unterschiedlicher Kanäle;
Fig. 7 ist ein schematisches Schaltbild eines Schaltkreises zum Abtasten von Signalen von den Bussen der Fig. 6, während dem Auftreten einer ersten Polarität der Synchronisationssignale und zum Bewerten der abgetasteten Signale beim Auftreten einer zweiten Polarität in den Synchronisationssignalen und zum Zuführen der bewerteten Signalen an ein Paar von Ausgangsleitungen;
Fig. 8 ist ein schematisches Schaltbild eines Schaltkreises zum Verarbeiten der, auf den Ausgangsleitungen in Fig. 7 erzeugten Signalen, um die Signale von nur einer Ausgangsleitung zu jeder Zeit an eine resultierende Leitung weiterzugeben.
Fig. 1 zeigt eine Ausführungsform der Erfindung in Blockschaltbildformat. Die Ausführungsform, wie sie in Fig. 1 gezeigt ist, umfaßt ein RAM, das allgemein mit 10 bezeichnet ist. Das RAM ist so angepaßt, daß es eine Vielzahl von Bits binär kodierter Information in einem Feld speichern kann, in dem die Position eines jeden binär kodierten Bits in dem Feld durch einen individuellen Abstand entlang einem Paar von Koordinatenachsen, wie einer X-Achse und einer Y-Achse identifiziert ist. Das RAM ist so ausgelegt, daß es eine löschbare Speicherung von binär kodierter Information zuläßt, so daß die binär kodierte Information an unterschiedlichen Positionen in dem Speicher fortlaufend erneuert werden kann. Kommerziell sind RAMs erhältlich, die zehntausende oder hundertausende Bits binär kodierter Information in einem Feld mit relativ geringer Größe speichern können. Die binär kodierte Information kann durch logischen Signalpegel repräsentiert sein, bei denen ein erster logischer Pegel oder eine erste Amplitude eine binäre 1 repräsentiert und ein zweiter logischer Pegel eine binäre 0 repräsentiert.
Ein langsamer Port, allgemein mit 12 bezeichnet, ist mit dem RAM 10 assoziiert. Der Port 12 ist so ausgelegt, daß er Information von spezifizierten Positionen in dem Speicher 10 lesen kann, oder an spezifizierte Positionen in dem Speicher binäre Information schreiben kann. Das Lesen derartiger binär kodierte Information von dem Speicher 10 wird durch einen Pfeil 14 angezeigt und das Schreiben derartiger Informationen in den Speicher, wird durch den Pfeil 16 angedeutet. Das Lesen und Schreiben derartiger binär kodierter Information, kann auf asynchroner Basis relativ zu Taktsignalen bei einer geeigneten Frequenz wie bspw. 125 Megahertz, erfolgen.
Mit dem Speicher 10 ist auch ein schneller Port, allgemein mit 18 bezeichnet, assoziiert. Wie durch den Pfeil 201 angedeutet ist, ist der schnelle Port 18 so ausgelegt, daß er Information von dem Speicher 10 auf einer synchronen Basis relativ zu den Taktsignalen, mit einer relativ hohen Frequenz, wie etwa Frequenzen von zumindest 125 Megahertz lesen kann. Diese Frequenz ist beträchtlich höher als die Frequenz der Signale, in dem langsamen Port 12. Die in dem schnellen Port 18 gelesenen Signale, können an einen Digital-Analog-Wandler 22 weitergeben werden, welcher die binären Signale von dem schnellen Port 18 in entsprechende analoge Signale für die nachfolgende Verarbeitung umwandelt.
Um das Lesen der Signale in dem schnellen Port 18 zu erreichen, kann der Betrieb des schnellen Ports 18, bspw. durch einen Multiplexe 24, gesteuert werden. Der Multiplexer 24 erzeugt Signale mit reduzierter Frequenz, etwa einer Frequenz von 25 Megahertz auf einer Vielzahl (bspw. 5) von Leitungen 26. Die Signale auf jeder der Leitungen 26, werden in ihrer Phase relativ zu den Signalen, in den anderen Querleitungen 26 verschoben. Wenn diese Signale im Multiplexer 24 kombiniert werden, weist der Ausgang des Multiplexer 125 Megazyklen (Megahertz) auf.
Fig. 2 illustriert in Blockschaltbildformat ein System zum Erzeugen der Taktsignale. Das in Fig. 2 gezeigte System umfaßt einen Taktsignalgenerator 30, der Signale mit einer bestimmten Frequenz, wie bspw. 125 Megahertz erzeugt. Diese Signale sind in Fig. 3 mit 32 bezeichnet. Die Signale von dem Taktgenerator 30 werden Wahr- und Falsch-Eingangsanschlüssen eines Flip-Flops 34 zugeführt, welches auch Wahr- und Falsch-Ausgangsanschlüsse aufweist. Der Wahr- Ausgangsanschluß des Flip-Flops 34 ist mit dem Wahr-Eingangsanschluß eines Flip-Flops 36 verbunden. Die Falsch-Ausgangssignale von dem Flip-Flop 34 werden durch einen Verstärker-Inverter 38 verstärkt und invertiert, und dem Falsch-Eingangsanschluß des Flip- Flops 36 zugeführt. Von den Falsch-Ausgangsanschluß des Flip-Flops 36 führt eine Ausgangsleitung 40 fort.
In gleicher Weise, besteht eine Verbindung von dem Falsch-Ausgangsanschluß des Flip-Flops 34 an den Wahr-Eingangsanschluß eines Flip- Flops 42. Der Falsch-Eingangsanschluß des Flip-Flops 42 empfängt die Signale von einem Verstärkerinverter 44, der in seiner Konstruktion und seinem Betrieb mit dem Verstärker-Inverter 38 korrespondiert. Der Betrieb des Verstärker-Inverters 44 wird von den Signalen an den Wahr-Ausgangsanschluß des Flip-Flops 34 gesteuert. Der Wahr-Ausgangsanschluß des Flip-Flops 42 ist mit einer Ausgangsleitung 46 verbunden.
Das Flip-Flop 34 wird abwechselnd auf die Wahr- und Falsch-Zustände getriggert, wenn das Signal 32 von einer negativen Polarität in eine positive Polarität wechselt. Das Flip-Flop 34 erzeugt dementsprechend die Signale 32 in der Fig. 3. Wenn das Flip-Flop 34 in den Wahr-Zustand getriggert wird, triggert es das Flip-Flop 36 in den Wahr-Zustand. Während der steigenden Amplitude des nächsten Zyklus des Taktsignales 32 wird das Flip-Flop 32 erneut in den Wahr-Zustand getriggert. Dies bewirkt, daß an dem Falsch-Anschluß des Flip-Flops 34 ein negatives Signal erzeugt wird. Dieses Signal wird durch den Verstärker-Inverter 38 invertiert, um das Flip-Flop 36 in den Falsch-Zustand zu triggern. Auf diese Weise werden Synchronisationssignale an dem Ausgangsanschluß 14 erzeugt, welche die halbe Frequenz der Taktsignale 32 aufweisen, und welche eine Polarität aufweisen, wie sie mit 50 in Fig. 3 bezeichnet ist. Diese 52, die von dem Flip-Flop 42 erzeugt wurden, werden der Leitung 46 zugeführt.
Die Fig. 4 illustriert einen Schaltkreis zum Lesen von Information in den schnellen Port 18 und zum Lesen von Information in, oder zum Aufzeichnen von Informationen von dem langsamen Port 12 in Fig. 1. Der Schaltkreis wie in Fig. 4 gezeigt ist, dient der Verarbeitung von Information in dem langsamen Port 12, ohne jegliche Störungen durch das Lesen von Information in dem schnellen Port 18. Der Schaltkreis, der in Fig. 4 gezeigt ist, umfaßt Leitungen 60, 62, 64, 66, 68 und 72. Die Leitungen 60 und 66 stellen Signale zur Verfügung, die entsprechend den logischen Zuständen "Wahr" und "Falsch" eines binären Bits, das in dem langsamen Port 12 verarbeitet werden soll, kodiert wurden. Diese Signale sind in ensprechender Weise als "SBLn" und "SBLn" bezeichnet. In gleicher Weise stellen die Leitungen 62 und 64 Signale entsprechend den Zuständen Wahr und Falsch eines binären bits, welches in dem schnellen Port 18 verarbeitet werden soll, zur Verfügung. Die Signale sind in entsprechender Weise mit "FBLn" und "FBLn" bezeichnet.
Die Leitung 72 stellt Signale zur Verfügung, die das x-te Wort, da in dem langsamen Port 12 verarbeitet werden soll, kodieren. Diese Signale sind mit SWLx bezeichnet. In gleicher Weise stellt die Leitung 68 Signale, die das x-te zu verarbeitende Wort in dem schnellen Port 18 kodieren, zur Verfügung. Diese Signale sind mit FWLx bezeichnet. Mit anderen Worten, zeigen die logischen Pegel der Signale in den Leitungen 60, 66 den Wert des n-ten Bits in dem xten Wort im langsamen Port an und die Leitungen 62 und 64 den Wert des n-ten Bits im dem x-ten Wort für den schnellen Port.
Die Signale auf der Leitung 60 werden dem Sourceanschluß des n- Transistors 75 zugeführt, dessen Gate Signale von der Leitung 72 erhält. Der Drainanschluß des Transistors 75 ist mit dem Drainanschluß eines p-Transistors 76 und dem Sourceanschluß eines n-Transistors 78 verbunden, dessen Drainanschluß mit einem geeigneten Referenzpotential, wie Masse 80 verbunden ist. Die Gateanschlüsse der Transistoren 76 und 78 weisen eine gemeinsame Verbindung mit dem Gateanschluß des n-Transistors 82 auf. Der Drainanschluß des Transistors 82 kann mit einem Referenzpotential wie Masse 80 verbunden sein. Der Sourceanschluß des Transistors 82 ist mit dem Sourceanschluß eines n-Transistors 84 verbunden. Der Gateanschluß des Transistors 84 empfängt von der Leitung 68 Signale und der Sourceanschluß des Transistors 84 empfängt Signale von der Leitung 62.
Die Leitung 66 ist mit dem Sourceanschluß eines n-Transistors 88 verbunden, dessen Gate Signale von der Leitung 72 empfängt. Der Drainanschluß des Transistors 88 weist eine gemeinsame Verbindung mit dem Drainanschluß eines p-Transistors 90 und dem Sourceanschluß eines n-Transistors 92 auf. Der Sourceanschluß des Transistors 90 empfängt ein energetisches Potential von bspw. +5 Volt von einer geeigneten Spannungsquelle 94, welche ebenfalls mit dem Sourceanschluß des Transistors 76 verbunden ist. Die Gateanschlüsse der Transistoren 90 und 92 weisen eine gemeinsame Verbindung mit dem Drainanschluß des Transistors 76, dem Sourceanschluß des Transistors 78 und dem Gateanschluß eines Transistors 76 auf. Der Drainansschluß des Transistors 90 und der Sourceanschluß des Transistors 92 weisen eine gemeinsame Verbindung mit den Gateanschlüssen der Transistoren 76 und 78 auf. Der Drainanschluß des Transistors 96 ist mit einem Referenzpotential, wie bspw. Masse 80 verbunden. Der Sourceanschluß des Transistors 96 und der Drainanschluß eines n- Transistors 98 weisen ein gemeinsames Potential auf. Der Gateanschluß des Transistors 98 empfängt die Signale der Leitung 68 und der Sourceanschluß des Transistors 98 empfängt die Signale der Leitung 64.
Die Verstärker 97 und 99 sind in entsprechender Weise mit den Leitungen 60 und 66 verbunden. Die Verstärker werden durch die Signale auf den "Enable"(Aktvierungs-)-Leitungen aktiviert. Wenn die Verstärker 97 und 99 aktiviert sind, lassen sie "Schreib"-Signale durch die Verstärker. Die "Schreib"-Signale, die die Verstärker 97 und 99 passieren, repräsentieren in entsprechender Weise binär "Wahr" und binär "Falsch".
In Fig. 4 sind die Stromquellen 136 und 138 so gezeigt, daß sie mit den Leitungen 62 und 64 verbunden sind. Diese Stromquellen korrespondieren mit den Transistoren 136 und 138 in der Fig. 6. Die Widerstände 124 und 126 sind in der Fig. 4 so gezeigt, daß sie entsprechend von den Signalgeneratoren 136 und 138 mit einem Referenzpotential wie etwa Masse verbunden sind. Die Widerstände 124 und 126 sind in entsprechender Weise als Transistoren 124 und 126 in der Fig. 6 gezeigt. Die Widerstände 93 und 95 sind ebenfalls in entsprechender Weise zwischen den Leitungen 60 und 66 und der Spannungsquelle 94 verbunden.
Der Transistor 84 wird leitend, wenn ein Signal mit hoher Amplitude auf der Leitung 68 erzeugt wird, um die Auswahl eines bestimmten Wortes bspw. des "x" Wortes anzuzeigen und ein "high"-Signal wird gleichzeitig auf der Leitung 62 erzeugt (falls der Transistor 82 nicht leitend ist), um einen binären Wert von "1" für ein besonderes Bit, beispielsweise das n-te Bit, in dem ausgewählten Wort anzuzeigen. Wenn der Transistor 84 leitend wird, fließt Strom durch einen Schaltkreis, der die Leitung 62, den Transistor 84 und den Transistor 82, falls der Transistor 82 leitend ist, umfaßt. Dieser Strom zeigt an, daß das besondere Bit in dem ausgewählten Wort einen binären Wert von "1" aufweist. Eine hohe Gateimpedanz in dem Transistor 82 isoliert den Strom in der Leitung 62 vom Lesen und Aufzeichnen von Information in den Leitungen 60 und 66 an dem x-ten Wort und dem n-ten Bit.
In gleicher Weise fließt Strom durch einen Schaltkreis, umfassend die Leitung 64, den Transistor 98 und den Transistor 96, wenn ein Signal mit hoher Amplitude auf der Leitung 68 erzeugt wird, um die Auswahl eines besonderen Wortes, wie etwa des x-ten Wortes, anzuzeigen und ein Signal mit hoher Amplitude wird simultan auf der Leitung 64 erzeugt (wenn der Transistor 96 leitend ist), um einen binären Wert von 0 für das Bit, bspw. das n-te Bit, in der FBL- Leitung in dem Wort anzuzeigen. Eine hohe Gateimpedanz in dem Transistor 96 isoliert den Strom in der Leitung 64 vom Lesen und Aufzeichnen von Imformation in den Leitungen 60 und 66.
Der Betrieb des in Fig. 4 gezeigten Schaltkreises kann anhand mehrerer Beispiele verstanden werden. In einem Beispiel kann ein binärer Wert von "1" durch den schnellen Port 18 in Fig. 1 am n-ten Bit des x-ten Wortes gelesen werden. Unter derartigen Umständen können die Transistoren 84 und 98 leitend werden, da an ihren Gateanschlüssen von den Leitungen 68 eine hohe Spannung zugeführt wird. Wegen den Verbindungen zwischen dem Gateanschluß jedes der Transistoren 76 und 90 und dem Drainanschluß des anderen der Transistoren, arbeiten die Transistoren 76 und 90 als Flip-Flops. Somit kann nur einer der Transistoren 76 und 90 zu einer bestimmten Zeit leitend sein. Im Ergebnis wird, wenn angenommen wird, daß eine hohe Spannung am Drainanschluß des Transistors 76 erzeugt wird, eine tiefe Spannung simultan am Drainanschluß des Transistors 90 erzeugt. Die tiefe Spannung an dem Drainanschluß des Transistors 90 verhindert, daß der Transistor 82 leitend wird und verhindert, daß Strom durch einen Schaltkreis fließt, der die Leitung 62, den Transistor 84 und den Transistor 92 umschließt.
Die hohe Spannung an dem Drainanschluß des Transistors 76 wird dem Gateanschluß des Transistors 96 zugeführt, um den Transistor 96 leitend zu machen. Dies bewirkt, daß ein Strom durch einen Schaltkreis fließt, welcher die Stromquelle 138, die Leitung 64, den Transistor 98 und den Transistor 96 umschließt. Dieser Strom bewirkt, daß der Strom, der normalerweise durch den Widerstand 126 von dem Signalgenerator 138 fließt, reduziert wird. Jedoch bleibt der Strom, der normalerweise durch die Stromquelle 136 und den Widerstand 124 fließt, aufgrund der Nichtleitfähigkeit des Transistors 82 erhalten. Dies bewirkt, daß die Spannung auf der Leitung 64 in Bezug auf die Spannung auf der Leitung 62 reduziert wird. Diese Spannungsdifferenz zeigt ein Lesen einer binären "1" in dem schnellen Port 18 an.
Im nächsten Beispiel wird eine binäre "1" von dem Speicher 10 durch den langsamen Port 12 am n-ten Bit des x-ten Wortes gelesen. Unter diesen Umständen wird eine Ruhespannung an den Gateanschlüssen der Transistoren 75 und 88 eingeführt, um diese Transistoren leitend zu machen. Die resultierende hohe Spannung an dem Sourceanschluß des Transistors 75 wird dem Gateanschluß des Transistors 92 zugeführt, um den Transistor 92 leitend zu machen. Der Strom fließt entsprechend durch einen Schaltkreis, der die Spannungsquelle 94, den Widerstand 95, den Transistor 88 und den Transistor 92 umschließt. Die resultierende Spannung, die über den Widerstand 95 abfällt, bewirkt, daß die Spannung auf der Leitung 66 kleiner ist als die Spannung auf der Leitung 60. Diese Spannungsdifferenz zeigt das Lesen einer binären "1" durch den langsamen Port 12 an.
Der Transistor 88 weist eine höhere Impendanz als der Transistor 92 auf. Dies bewirkt, daß eine relativ niedrige Spannung an dem Sourceanschluß des Transistors 92 erzeugt wird. Diese Spannung wird dem Gateanschluß des Transistors 78 zugeführt, um den Transistor 78 nichtleitend zu machen. Im Ergebnis kann kein Strom durch einen Schaltkreis fließen, der die Leitung 60, den Transistor 75 und den Transistor 98 umschließt. Dies hält die Spannung auf der Leitung 60 höher als die Spannung auf der Leitung 66, wie dies im vorhergehenden Absatz diskutiert wurde.
Im dritten Beispiel wird eine binäre "l" in den Speicher 10 durch den langsamen Port 12 am n-ten Bit des x-ten Wortes geschrieben. Da das x-te Wort aktiviert wurde, ist die Spannung am Transistor 75 hoch. Zu dieser Zeit werden die Verstärker 97 und 99 durch ein Signal, auf der "aktivierten" Leitung aktiviert. Nach der Aktivierung wird das Schreib-Signal durch den Verstärker 97 der Leitung 60 als positive Spannung zugeführt. Zur gleichen Zeit wird eine Referenzspannung, wie bspw. Masse, der Leitung 66 über den Verstärker 99 zugeführt. Diese tiefe Spannung wird dem Sourceanschluß des Transistors 88 zugeführt. Entsprechend wird ein Strom durch den Verstärker 99 gezwungen, durch einen Schaltkreis zu fließen, der die Spannungsquelle 94, den Transistor 90, den Transistor 88 und die Leitung 66 umfaßt.
Die hohe Spannung auf der Leitung 60 bewirkt, daß der Transistor 75 leitend wird, so daß eine hohe Spannung an dem Sourceanschluß des Transistors erzeugt wird. Diese Spannung wird dem Gateanschluß des Transistors 92 zugeführt, um den Transistor 92 leitend zu machen. Entsprechend fließt ein Strom durch einen Schaltkreis, der die Spannungsquelle 94, den Transistor 90 und den Transistor 92 umfaßt. Da der Transistor 90 eine beträchtlich höhere Impedanz als der Transistor 92 hat, bewirkt dieser Stromfluß, daß die Spannung an dem Sourceanschluß des Transistors 92 ein Potential annimmt, das etwa dem Referenzpotential, wie etwa Masse, entspricht. Diese Spannung wird dem Gateanschluß des Transistors 78 zugeführt, um den Transistor 78 in einem nichtleitenden Zustand zu halten, und dadurch das hohe Potential an dem Sourceanschluß des Transistors 75 beizubehalten.
Die oben beschriebene Anordnung ist vorteilhaft, da das gleiche Informationsbit gleichzeitig von dem Speicher 10 durch den schnellen Port 18 und den langsamen Port 12 gelesen werden kann. Tatsächlich kann der schnelle Port 18 die binär kodierte Information lesen, die vorher als Wert einer besonderen Position in dem Speicher aufgezeichnet wurde, während der langsame Port 12 neue binär kodierte Information für diese Position in den Speicher einschreiben kann.
Die in Fig. 4 gezeigte Anordnung erreicht dies, indem sie hohe Gateimpedanzen in den Transistoren 82 und 96 zur Verfügung stellt. Diese hohen Gateimpedanzen isolieren jegliche Störungen, die sich aus dem Lesen von binär kodierter Information von der besonderen Position in dem Speicher 10 durch den schnellen Port 18 ergeben, von den langsamen Bitleitungen 60 und 66 des langsamen Ports 12. Im Ergebnis wird, wenn es eine zeitliche Übereinstimmung zwischen dem Schreiben binär kodierter Information durch den langsamen Port 12 in die besondere Position in dem Speicher gibt, verhindert, daß irgendwelche Störungen, die sich durch das Lesen binär kodierter Information von der besonderen Position durch den schnellen Port ergeben, das Schreiben durch den langsamen Port 12 von binär kodierter Information in die besondere Position in dem Speicher während dieser zeitlichen Übereinstimmung beeinflussen.
Die Fig. 5 illustriert den Schaltkreis zum Verarbeiten der in den Leitungen 60, 62, 64 und 66 in der Fig. 4 fließenden Ströme, so daß die Signale einen gemeinsamen Mode aufweisen, und die Abweichungen der Signale von dem gemeinsamen Mode binäre Information repräsentieren. Der Schaltkreis, der in Fig. 5 gezeigt ist, umfaßt Leitungen 60, 62, 64 und 66. Die Leitungen 60 und 66 sind in entsprechender Weise mit den Sourceanschlüssen der n-Transistoren 120 und 122 verbunden, deren Quellenanschlüsse mit der Spannungsquelle 94 verbunden sind. Es bestehen entsprechende Verbindungen von den Gateanschlüssen der Transistoren 120 und 122 zur Spannungsquelle 94. Die Drainanschlüsse der Transistoren 124 und 126 sind in entsprechender Weise mit den Leitungen 63 und 64 verbunden. Die Sourceanschlüsse der Transistoren 124 und 126 empfangen das Referenzpotential, wie etwa Masse 80.
Die Gateanschlüsse der Transistoren 120 und 122 sind weiterhin entsprechend mit den Gateanschlüssen der n-Transistoren 128 und 130 verbunden und weiterhin so verbunden, daß sie ein positives Potential von der Spannungsquelle 94 empfangen. Die Sourceanschlüsse der Transistoren 128 und 130 empfangen in entsprechender Weise Signale auf den Leitungen 62 und 64. Die Signale an den Drainanschlüssen der Transistoren 128 und 130 werden in entsprechender Weise zwischen Leitungen 132 und 134 zugeführt und werden in entsprechender Weise den Drainanschlüssen von p-Transistoren 136 und 138 zugeführt. Die Sourceanschlüsse der Transistoren 136 und 138 haben ein positives Potential von etwa +5 Volt, welches von der Spannungsquelle 94 zugeführt wird. Die Gateanschlüsse der Transistoren 136 und 138 haben eine Vorspannung (als "VPB" bezeichnet), welche ihnen zugeführt wird, um sie so vorzuspannen, daß sie einen geringen Strom erzeugen.
Die Transistoren 128 und 130 arbeiten in entsprechender Weise als Kaskodenverstärker. Dies bewirkt einen Gewinn in der Größenordnung von 1-1/2 bis 2, der in jedem dieser Kaskodenverstärker erzeugt wird, wenn ein Signal an eine bestimmte der Leitungen 62 und 64, die mit diesem Verstärker assoziiert sind, zugeführt wird. Das als Ergebnis des Betriebs des Kaskodenverstärkers 128 erzeugte Signal wird der Leitung 132 zugeführt, und das als Ergebnis des Betriebs des Kaskodenverstärkers 130 erzeugte Signal wird der Leitung 134 zugeführt.
Die Transistoren 136 und 138 werden durch an ihre Gateanschlüsse zugeführte Spannungen vorgespannt, um zu jeder Zeit einen geringen Strom in den Transistoren zu erzeugen. Der geringe Strom in den Transistoren 136 fließt durch den Kaskodenverstärker, der durch den Transistor 128 bestimmt wird, und durch den Transistor 124 zum Referenzpotential, wie etwa Masse 80. In gleicher Weise fließt der Strom durch den Transistor 138, durch den Kaskodenverstärker, der durch den Transistor 130 bestimmt wird, und durch den Transistor 126 zu dem Referenzpotential, wie etwa Masse 80. Die relativ geringen Ströme durch die Transistoren 124 und 126 stellen einen gemeinsamen Mode in den Leitungen 62 und 64 ein, um sicherzustellen, daß Rauschen auf den Leitungen reduziert wird. Auf diese Weise repräsentiert die Spannungsschwingung auf diesen Leitungen von dem gemeinsamen Mode binäre Information.
Die Zwischenleitungen 132 und 134 sind ebenfalls in Fig. 6 gezeigt. Diese Leitungen sind in der Fig. 6 als "FBLCn" und "FBLCn" bezeichnet. Andere korrespondierende Leitungspaare sind in der Fig. 6 mit 132a und 134a (in entsprechender Weise mit "FBLCn+1" und "FBLCn+1"), 132b und 134b (entsprechend bezeichnet als "FBLCn+2" und "FBLCn+2") und 132c und 134c (entsprechend bezeichnet als "FBLCn+3" und FBLCn+3") bezeichnet. Eine Vielzahl von Kanälen ist in den Fig. 7 mit 140a, 140b, 140c, 140d angedeutet. Die Kanäle 140a, 140b, 140c und 140d arbeiten als das Äquivalent einer xy Matrix mit den Leitungen 132 und 134, 132a und 134a, etc, um ein bestimmtes Bit im dem Speicher 10 auszuwählen.
Die Leitungen 132, 134, 132a, 134a, 132b, 134b, 132c und 134c weisen in entsprechender Weise gemeinsame Verbindungen mit den Drainanschlüssen der p-Transistoren 142 bis 156 (nur gerade Nummern) auf. Die Signale in dem Kanal 140a werden den Gateanschlüssen der Transistoren 142 und 146 zugeführt; die Signale in dem Kanal 140b werden den Gateanschlüssen der Transistoren 144 und 148 zugeführt; die Signale in dem Kanal 140c werden den Gateanschlüssen der Transistoren 150 und 154 zugeführt; und die Signale in dem Kanal 140d werden den Gateanschlüssen der Transistoren 152 und 156 zugeführt.
Die Drainanschlüsse der Transistoren 142, 144, 150 und 152 weisen eine gemeinsame Verbindung mit einem Bus 154 und mit dem Drainanschluß eines p-Transistors 157 auf. In gleicher Weise weisen die Drainanschlüsse der Transistoren 146, 148, 154 und 156 eine gemeinsame Verbindung mit einem Bus 158 und mit dem Drainanschluß eines p-Transistors 160 auf. Die Gateanschlüsse der Transistoren 157 und 160 werden vorgespannt, um einen Strom mit relativ geringer Amplitude durch die Transistoren zu erzeugen. Eine Spannung wird den Sourceanschlüssen der Transistoren von der Spannungsquelle 94 zugeführt.
Der Schaltkreis der Fig. 6, stellt eine Schaltmatrix dar. Bspw. wird, wenn die Amplitude des Signals auf der Leitung 132 "high" und der Kanal 140 energetisiert ist, der Strom durch den Bus 154 und den Transistor 142 fließen. In gleicher Weise wird, wenn ein Signal auf der Leitung 134a erzeugt wird, das eine binäre "0" repräsentiert, und der Kanal 140b aktiviert ist, Strom durch den Bus 158 und den Transistor 148 fließen.
Die Transistoren 157 und 160 arbeiten in einem gemeinsamen Mode, ähnlich dem Betrieb der Transistoren 124 und 126 in Fig. 5. Im Ergebnis ihres gemeinsamen Mode-Betriebs stellen die Transistoren 157 und 160 sicher, daß jegliche Abweichungen bezüglich der Spannungen auf ihren Leitungen 154 und 158 binär kodierte Information darstellt. Einzusehenderweise repräsentieren die in den Leitungen 154 und 158 erzeugten Signale, Signale wie sie von dem Speicher 10 durch den schnellen Port 10 gelesen wurden. Die Signale auf den Bussen 154 und 158 sind in entsprechender Weise durch "FDP" und "FDBx" repräsentiert.
Die Busse 154 und 158 der Fig. 6 sind auch in Fig. 7 gezeigt. Die Synchronisationssignalleitungen 40 und 46 der Fig. 2 sind auch in Fig. 7 gezeigt. Die Signale auf den Leitungen 154 und 158 werden in entsprechender Weise den Sourceanschlüssen der p-Transistoren 200 und 202 zugeführt, und die Signale auf der Taktleitung 40 werden den Gateanschlüssen dieser Transistoren zugeführt. Der Drainanschluß des Transistors 200 weist gemeinsame Verbindungen mit den Drainanschlüssen eines p-Transistors 204, dem Drainanschluß eines n-Transistors 206, dem Gateanschluß eines n-Transistors 208 und dem Gateanschluß eines n-Transistors 210 auf. In gleicher Weise bestehen Verbindungen von dem Drainanschluß des Transistors 202 mit dem Drainanschluß eines p-Transistors 214, dem Drainanschluß des Transistors 208, dem Gateanschluß des Transistors 206 und dem Gateanschluß eines n-Transistors 216.
Die Sourceanschlüsse der Transistoren 204 und 214 empfangen ein positives Potential von der Spannungsquelle 94. Die Sourceanschlüsse der Transistoren 206, 208, 210 und 216 weisen eine gemeinsame Verbindung mit dem Drainanschluß eines n-Transistors 218 auf. Der Sourceanschluß eines Transistors 218 ist mit dem Referenzpotential, wie bspw. Masse, verbunden. Der Gateanschluß des Transistors 118 empfängt Signale auf der Synchronisationsleitung 40.
Die Synchronisationsleitung 40 ist auch mit dem Gateanschluß der p- Transistoren 220, 222 und 224 verbunden. Die Sourceanschlüsse der Transistoren 220, 222, und 224 empfangen ein positives Potential von der Spannungsquelle 94. Der Drainanschluß des Transistors 220 weist gemeinsame Verbindungen mit dem Gateanschluß des Transistors 214 und dem Drainanschluß des Transistors 216 und mit der Ausgangsleitung 226 auf. Die Ausgangsleitung 226 ist mit "DLx" bezeichnet.
Weiter sind Ausgangsverbindungen von dem Drainanschluß des Transistors 222, mit dem Gateanschluß des Transistors 204, dem Drainanschluß des Transistors 210 und der Ausgangsleitung 228 vorhanden. Die Ausgangsleitung 228 ist mit "DLx" bezeichnet. Der Drainanschluß des Transistors 224 weist eine gemeinsame Verbindung mit der Drainanschluß des Transistors 218 auf.
Wenn die Amplitude des Taktsignals auf der Leitung 40 "low" ist, wird der Transistor 200 leitend. Ein Signal mit hoher Amplitude wird entsprechend der Leitung 240, die mit dem Drainanschluß des Transistors 204 und dem Drainanschluß des Transistors 206 verbunden ist, zugeführt. Dieses Signal weist eine höhere Amplitude auf als das Signal auf der Leitung 242, das mit dem Drainanschluß des Transistors 214 und dem Drainanschluß des Transistors 208 verbunden ist. Der Grund dafür ist, daß der Transistor 202 aufgrund der tiefen Spannung auf der Leitung 158 in nichtleitendem Zustand verbleibt.
Bei Auftreten einer positiven Polarität Signal 50 auf der Leitung 40 wird der Transistor 218 leitend, was an der Zuführung des synchronisierenden Signals an den Gateanschluß des Transistors liegt. Dies bewirkt, daß die Spannung an dem Drainanschluß des Transistors 218 bis etwa auf das Referenzpotential, wie etwa Masse 80, abnimmt. Aufgrund des hohen Potentials auf der Leitung 240 wird der Transistor 208 leitfähig und erzeugt an seinem Drainanschluß ein Potential, das dem Referenzpotential, wie etwa Masse 80, angenähert ist. Diese Spannung wird dem Gateanschluß des Transistors 206 zugeführt, um sicherzugehen, das der Transistor 206 im nichtleitfähigen Zustand verbleibt.
Wenn die Spannung an dem Drainanschluß des Transistors 218 das Referenzpotential, wie etwa Masse 80, erreicht, wird der Transistor 210 aufgrund der Zuführung der hohen Spannung an seinem Gateanschluß von der Leitung 240 leitend. Dies bewirkt, daß die Spannung auf den Bus 228 sich dem Referenzpotential wie etwa Masse annähert. Das resultierende Referenzpotential, wie bspw. Masse 80, am Gateanschluß des Transistors 204 bewirkt, daß der Transistor 204 leitend wird. Dies verlängert eine Spannung mit hoher Amplitude auf der Leitung 240 und stellt sicher, daß die Transistoren 208 und 210 stark leitend sind.
Im nächsten Halbzyklus (dem negativen Halbzyklus) des Synchronisations (oder Takt)-Signals 50 auf der Leitung 40, werden die Transistoren 220 und 222 leitend. Wenn die Transistoren 222 und 224 leitend sind, führen sie die gleichen Spannungen (die Spannung von der Spannungsquelle 94) den Leitungen 226 und 228 zu, um dadurch zu erreichen, daß jegliche Potentialdifferenzen auf diesen Leitungen von früheren Halbzyklen des synchronisierenden Signals eliminiert sind. Dies stellt sicher, daß in dem nachfolgenden Halbzyklus (dem positiven Halbzyklus) des synchronisierenden Signals auf der Leitung 40 ein beträchtlicher Potentialunterschied auf die Leitungen 226 und 228 erzeugt wird. Wenn der Transistor 224 in dem negativen Halbzyklus des synchronisierenden Signals 50 auf der Leitung 40 leitend wird, stellt er eine positive Spannung an dem Sourceanschuß des Transistors 218 zur Verfügung, um sicherzustellen, daß der Transistor während des nachfolgenden Halbzyklus (dem positiven Halbzyklus) des Taktsignals leitend wird.
Wenn ein positives Signal auf der Leitung 158 erzeugt wird, um einen binären Wert von "0" anzuzeigen, weist das Signal auf der Leitung 242 eine höhere Amplitude als das Signal auf der Leitung 240 während des negativen Halbzyklus des synchronisierenden Signals 50 auf der Leitung 40 auf. Im Ergebnis werden, wenn der Transistor 218 im nächsten Halbzyklus (dem positiven Halbzyklus) des synchronisierenden Signals 50 leitend wird, die Transistoren 206 und 210 leitend und die Spannung auf der Leitung 226 nähert sich dem Referenzpotential, wie etwa Masse 80, an.
Der im Detail in Fig. 7 gezeigte und oben beschriebene Schaltkreis wiederholt sich in zweiten Stufen, die in einem Kasten, allgemein mit 250 bezeichnet, vorgesehen sind, und welche durch die gestrichelte Linie in Fig. 7 angedeutet sind. Die Stufen 250 empfangen jedoch die Synchronisationssignale 52 auf der Taktleitung 46. Da diese Signale alle um 1800 gegenüber den Synchronisationssignalen 50 auf der Leitung 46 phasenverschoben sind, sind die auf den Ausgangsleitungen 252 und 254 erzeugten Signale gegenüber den auf den Leitungen 226 und 228 erzeugten Signalen um 1800 phasenversetzt. Die Signale auf den Ausgangsleitungen 252 und 254 sind in entsprechender Weise mit "DRx" und "DRx" in Fig. 7 angedeutet. Mit anderen Worten, werden die in den Leitungen 154 und 158 in einem Halbzyklus der Synchronisationssignale 46 in der Stufe 250 der Fig. 1 erzeugten Signale abgetastet, während die Signale, die auf den Leitungen 154 und 158 in vorhergehenden Halbzyklen des Synchronisationssignals 46 erzeugt wurden, in den Ausgangsleitungen 226 und 228 bewertet werden. In der nächsten Hälfte des Synchronisationssignales 46 werden die in der Stufe 250 abgetasteten Signale in den Ausgangsleitungen 226 und 228 bewertet, während die Stufe, die im Detail in Fig. 8 gezeigt ist, die Singale auf den Leitungen 226 und 228 abtastet.
Der in Fig. 8 gezeigte Schaltkreis, umfaßt die Leitungen 226 und 228 und die Leitungen 252 und 254. Die Leitungen 226, 228, 252 und 254 sind in entsprechender Weise mit den Gateanschlüssen der Transistoren 270 und 272, den Gateanschlüssen der Transistoren 274 und 276, den Gateanschlüssen der Transistoren 278 und 280 und den Gateanschlüssen der Transistoren 282 und 284 verbunden. Die Transistoren 270 und 278 sind n-Transistoren und die Transistoren 274, 276, 280, 282 und 284 sind p-Transistoren. Es bestehen außerdem entsprechende Verbindungen von den Leitungen 226, 228 an den Drainanschluß des Transistors 272 und den Drainanschluß der Transistoren 280 und 284. In gleicher Weise sind die Leitungen 252 und 254 in entsprechender Weise mit den Drainanschlüssen der Transistoren 280 und 284 verbunden.
Die Sourceanschlüsse der Transistoren 272, 274, 276,280, 282 und 284 empfangen ein positives Potential, wie etwa +5 Volt von der spannungsquelle 94. Die Drainanschlüsse der Transistoren 274 und 282 sind mit den Drainanschlüssen der Transistoren 270 und 278 verbunden. Eine resultierende Leitung 288 erstreckt sich von einer gemeinsamen Verbindung zwischen den Drainanschlüssen der Transistoren 270, 274, 278 und 282.
Nur auf einer der Leitungen 226, 228, 252 und 254 wird zu einer bestimmten Zeit ein Signal mit tiefer Amplitude erzeugt, um binär kodierte Imformation zu repräsentieren, und es werden gleichzeitig Signale mit relativ hoher Amplitude auf den anderen dieser Ausgangsleitungen 226, 228, 252 und 254 erzeugt. Beispielhaft kann ein Signal mit tiefer Amplitude auf der Leitung 226 erzeugt werden, und ein Signal mit hoher Amplitude kann gleichzeitig auf den Leitungen 228, 252 und 254 erzeugt werden. Wenn die Amplitude des Signals auf der Leitung 226 "low" ist, führt es eine tiefe Spannung an den Sourceanschluß des Transistors 278 zu. Zur gleichen Zeit wird ein Signal mit hoher Spannung dem Gateanschluß des Transistors 278 von der Leitung 252 zugeführt. Dies bewirkt, daß der Transistor 278 leitend wird, so daß sich die Spannung an dem Drainanschluß des Transistors der Spannung der Quelle des Transistors annähert, und ein Signal mit tiefer Amplitude auf der resultierenden Leitung 288 erzeugt wird. Die tiefe Spannung an dem Drainanschluß des Transistors 278 erscheint auch an den Drainanschlüssen der Transistoren 274 und 282 und dem Drainanschluß des Transistors 270 und verhindert, daß diese Transistoren leitend werden.
Um den Betrieb der Transistoren 270, 274, 278 und 282, so wie oben beschrieben wurde, sicherzustellen, werden die Signale auf den Leitungen 226 und 228 in entsprechender Weise den Transistoren 272 und 276 zugeführt. Diese Signale verhindern, daß der Transistor 272 leitend wird und bewirken, daß der Transistor 276 leitend wird. Dies bewirkt, daß eine Ruhespannung an den Drainanschluß des Transistors 276 erzeugt wird und an den Drainanschluß des Transistors 274 zugefügt wird, um zu verhindern, daß der Transistor 274 leitend wird.
Es kann manchmal auftreten, daß ein Signal mit tiefer Amplitude auf der Leitung 228 erzeugt wird. Zur gleichen Zeit werden Signale mit hoher Amplitude auf den Leitungen 226, 252 und 254 erzeugt. Das Signal mit tiefer Amplitude auf der Leitung 228 wird dem Gateanschluß des Transistors 274 zugeführt, um den Transistor leitend zu machen. Dies bewirkt, daß der Drainanschluß des Transistors 274 eine hohe Spannung aufweist, wobei diese Spannung der resoltierenden Leitung 288 zugeführt wird. Zur gleichen Zeit sind die Transistoren 270 und 278 nichtleitend. Der Grund dafür ist, daß jeder dieser Transistoren aufgrund der hohen Spannungen auf den Leitungen 226 und 228 und 252 die gleiche Spannung an seinem Gate- und seinem Sourceanschluß aufweist. Der Transistor 282 ist nichtleitend, da seinem Gateanschluß von der Leitung 254 eine hohe Spannung zugeführt wird.
Die Transistoren 272 und 276 arbeiten derart, daß sichergestellt ist, daß die Transistoren 272, 274, 278 und 282 in der oben beschriebenen Weise arbeiten, wenn die Leitung 288 ein Signal mit tiefer Amplitude und die Leitungen 226, 252 und 254 Signale mit hohen Amplituden aufweisen. Diese Signale verhindern, daß der Transistor 276 leitend wird und bewirken, daß der Transistor 272 leitend wird. Die resultierende hohe Spannung auf dem Drainanschluß des Transistors 272 stellt sicher, daß der Transistor 270 im nichtleitenden Zustand verbleibt.
Im folgenden wird klar, daß der Schaltkreis, wie in Fig. 8 gezeigt ist, symmetrisch ist, in dem die Leitungen 226 und 252 die gleichen Verbindungen und die Leitungen 228 und 254 die gleichen Verbindungen aufweisen. Im Ergebnis ist die obige Diskussion in bezug auf die Zuführung eines Signals mit tiefer Amplitude auf der Leitung 226 auch für das Zuführen eines Signals mit tiefer Amplitude auf die Leitung 252 zutreffend. In gleicher Weise ist die obige Diskussion in Bezug auf das Zuführen eines Signals auf der Leitung 228 auch auf das Zuführen eines Signals auf der Leitung 254 anzuwenden.
Die Erfindung, wie sie oben beschrieben wurde, weist einige bedeutende Vorteile auf. Sie ermöglicht das Lesen von binär kodierter Information von dem Speicher 10 durch einen schnellen Port 18 zur gleichen Zeit, zu der binär kodierte Information von dem Speicher 10 durch den langsamen Port 12 gelesen oder eingeschrieben wird. Die gleichzeitige Transducing-Aktion wird durch den schnellen Port 18 und den langsamen Port 12 erhalten, ohne daß Interferenzen zwischen den Aktionen der schnellen und langsamen Ports entstehen. Dies ist eine Folge des Betriebs des Schaltkreises wie er in Fig. 4 gezeigt ist und oben beschrieben wurde. Tatsächlich können der schnelle Port 18 und der langsame Port 12 gleichzeitig das gleiche Informationsbit von dem Speicher lesen.
Die oben beschriebene Erfindung weist weitere bedeutende Vorteile auf. Sie ermöglicht das Lesen binär kodierter Information durch den schnellen Port 18 auf synchroner Basis mit den Signalen von dem Taktsignalgenerator 30 und stellt das Lesen oder Schreiben binär kodierter Information durch den langsamen Port 12 auf asynchroner Basis bezüglich der Taktsignale zur Verfügung. Diese Synchron-Asynchron-Beziehung zwischen dem Betrieb des schnellen Ports 18 und dem langsamen Port 12 ist besonders bedeutend, da das Lesen binär kodierter Information von dem schnellen Port 18 mit einer höheren Frequenz bspw mit 125 Megahertz vonstatten geht.
Der Betrieb des schnellen Ports 18 bietet auch zusätzliche bedeutende Vorteile, zu den bereits beschriebenen Vorteilen. Bspw. liest der schnelle Port 18 binär kodierte Information von dem RAM 10 in jedem Halbzyklus der Synchronisations-Signale 50 und 52, wie sie in Fig. 3 gezeigt sind, aus. Der schnelle Port 18 tastet in einer ersten Stufe erste Bits derart kodierter Information in dem negativen Zyklus der Synchronisationssignale 50 ab und bewertet die abgetastete Information in den positiven Halbzyklen derartiger Synchronisationssignale. Der schnelle Port 18 tastet in einer zweiten Stufe, die baugleich zu der ersten Stufe ist, zweite Bits derartig kodierter binärer Information in den positiven Halbzyklen der Signale 52 ab und bewertet derartig abgetastete Information in den negativen Halbzyklen derartiger Synchronisationssignale.
Auf diese Weise wird die Frequenz des schnellen Ports 18 in bezug auf das Lesen binär kodierter Information von dem Speicher 10 effektiv verdoppelt, ohne dabei Verluste bezüglich der Fähigkeit, Information zu lesen, zu bewirken. Die Stufen in Fig. 7, die die binär kodierte Information, wie sie durch den schnellen Port 18 von dem Speicher 10 gelesen wurde, abtasten und bewerten, arbeiten auch dadurch vorteilhaft, daß sie die Bewertung der abgetasteten Signale in den nächsten Halbzyklen nach einer derartigen Abtastung verlängern. Der in Fig. 8 gezeigte Schaltkreis führt dann derartig bewertete Signale der resultierenden Leitung 288 auf einer exklusiven Basis zu, wobei lediglich nur das Signal von einer der Ausgangsleitungen 226, 228, 252 und 254 gleichzeitig der resultierenden Leitung zugeführt werden kann.

Claims

1. Schaltkreis zum Lesen und Schreiben binär kodierter Informationen mit:

Einer ersten Signaleinrichtung (12) zum Durchlassen erster Signale, die erste und zweite logische Pegel aufweisen, die in entsprechender Weise mit den binären Werten "1" und "0" korrespondieren;

einer zweiten Signaleinrichtung (18) zum Durchlassen zweiter Signale mit ersten und zweiten logischen Pegeln, die in entsprechender Weise mit den binären Werten "1" und "0" korrespondieren;

eine Speichereinrichtung (10) mit einer Vielzahl von Plätzen zum Speichern binär kodierter Informationen;

eine erste Einrichtung (60, 66, 72, 92, 75, 88), die operativ mit der ersten Signaleinrichtung und der Speichereinrichtung (10) gekoppelt ist, um binär kodierte Informationen in eine besondere Position (76, 90) in der Speichereinrichtung (10) zu schreiben, wobei die Information von dem logischen Pegel der ersten Signale von der ersten Signaleinrichtung (12) abhängt, und zum Lesen binär kodierter Informationen von der besonderen Position (76, 90) in der Speichereinrichtung und zum Übertragen derartiger Information an die erste Signaleinrichtung (12) als die ersten Signale; und

einer zweiten Einrichtung (62, 64, 84, 98, 68), die operativ mit der Speichereinrichtung und der zweiten Signaleinrichtung (18) gekoppelt ist zum Lesen binär kodierter Informationen von der besonderen Position in der Speichereinrichtung und zum Übertragen derartig binär kodierter Information an die zweite Signaleinrichtung als die zweiten Signale,

wobei die Speichereinrichtung an jeder besonderen Position aufweist:

eine Latch-Einrichtung, die operativ mit der ersten Einrichtung gekoppelt ist, um Spannungen an die erste Einrichtung zur Verfügung zu stellen und um Spannungen von der ersten Einrichtung zu empfangen jeweils gemäß den ausgewählten Lese- oder Schreiboperationen an der besonderen Position, dadurch gekennzeichnet, daß die Speichereinrichtung weiterhin an jeder Position aufweist:

eine Transistoreinrichtung (82, 96) mit einem ersten, einem zweiten und einem Steueranschluß, wobei der erste Anschluß operativ mit der zweiten Einrichtung gekoppelt ist und der Steueranschluß operativ mit einem Speicherknoten der Latch- Einrichtung (76, 90) gekoppelt ist, um jegliche Störungen die von dem Lesen binär kodierter Informationen durch die zweite Einrichtung von der besonderen Position (76, 90) in der Speichereinrichtung (10) resultieren, zu isolieren, derart daß in einer zeitlichen Übereinstimmung mit dem Schreiben binär kodierter Information durch die erste Einrichtung an die besondere Position in der Speichereinrichtung, jegliche derartige Störungen die von dem Lesen durch die zweite Einrichtung von binär kodierter Information in der Speichereinrichtung resultieren, abgehalten werden, ein derartiges Schreiben durch die erste Einrichtung an die besondere Position in der Speichereinrichtung zu beeinflussen.

Schaltkreis nach Anspruch 1 dadurch gekennzeichnet, daß die Transistoreinrichtung (82, 96) eine hohe Eingangsimpedanz- Isoliereinrichtung enthält, die einen Eingang aufweist, der mit der ersten Einrichtung (60, 66, 72, 78, 92, 75, 88) gekoppelt ist und einen Ausgang aufweist, der mit der zweiten Einrichtung (62, 64, 84, 98, 68) gekoppelt ist.

3. Schaltkreis nach Anspruch 2 dadurch gekennzeichnet, daß die Transistoreinrichtung (82, 96) eine Halbleitereinrichtung enthält, die einen nichtleitenden und einen leitenden Zustand aufweist, und die im leitenden Zustand in Abhängigkeit von den Signalen durch die erste Einrichtung arbeitet.

4. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß weiterhin eine Einrichtung zum Erzeugen von Taktsignalen (30, 34, 38, 36, 42, 40, 46) vorgesehen ist, und daß die zweite Einrichtung (62, 64, 84, 98, 68) die binär kodierte Information von der besonderen Position (76, 90) in der Speichereinrichtung (10) auf synchroner Basis mit den Taktsignalen liest,

und daß die erste Einrichtung (60, 66, 72, 78, 92, 75, 88) die binär kodierte Information von der besonderen Position in der Speichereinrichtung (10) liest oder binär kodierte Information in die besondere Position (76, 90) in der Speichereinrichtung (10) schreibt, jeweils auf asynchroner Basis relativ zu den Taktsignalen.

5. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß die Speichereinrichtung (10) ein RAM ist.

6. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß der Schaltkreis weiterhin eine Einrichtung zum selektiven Aktivieren entweder des Lesens von Information durch die erste Einrichtung von, oder des Schreibens von Information durch die erste Einrichtung zu der ausgewählten Position (76, 90) in der Speichereinrichtung aufweist, und eine Einrichtung zum Aktivieren des Lesens von Information durch die zweite Einrichtung von der ausgewählten Position (76, 90) in der Speichereinrichtung (10) aufweist.

7. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß die Transistoreinrichtung (82, 96) eine Verstärkereinrichtung aufweist mit einer hohen Eingangsimpedanz und einem Eingang und einem Ausgang, wobei der Eingang der Verstärkereinrichtung operativ mit der ersten Einrichtung (60, 66, 72, 78, 92) gekoppelt ist, und der Ausgang der Verstärkereinrichtung operativ mit der zweiten Einrichtung (62, 64, 84, 98, 68) gekoppelt ist.

8. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß die zweite Einrichtung (62, 64, 84, 98, 68) eine dritte Einrichtung (200, 226, 214, 204, 216, 202, 218, 208, 242, 210, 206) enthält zum Abtasten binär kodierter Informationen, die von der besonderen Position in der Speichereinrichtung gelesen wurde in alternierenden Zyklen der Taktsignale und zum Bewerten derartig abgetasteter binär kodierter Information in den anderen Zyklen der Taktsignale, und daß eine vierte Einrichtung (250) zum Abtasten der binär kodierten Information, die von der besonderen Position in der Speichereinrichtung in den anderen Zyklen der Taktsignale gelesen wurde, und zum Bewerten derartig abgetasteter binär kodierter Informationen in den anderen Zyklen der Taktsignale vorgesehen ist.

9. Schaltkreis nach mindestens einem der Ansprüche 4 bis 8, gekennzeichnet durch eine Einrichtung (34, 36, 38, 44, 42) zum Dividieren der Frequenz der Taktsignale durch zwei, um Taktsignale mit reduzierter Frequenz zu erhalten.

0. Schaltkreis nach Anspruch 8 oder 9 dadurch gekennzeichnet, daß der Schaltkreis weiterhin eine fünfte Einrichtung (124, 126) aufweist zum Bereitstellen einer Common-Mode-Zurückweisung von Rauschen in der binär kodierten Information, die durch die zweite Einrichtung (62, 64, 84, 98, 68) hindurchtritt und eine sechste Einrichtung (128, 136, 130, 138) aufweist, zum Bereitstellen einer geringen Verstärkung derartig binär kodierter Information nach der Common-Mode-Zurückweisung durch die fünfte Einrichtung von Rauschen in der binär kodierten Information, welche durch die zweite Einrichtung hindurchtritt.

11. Schaltkreis nach Anspruch 11 dadurch gekennzeichnet, daß die zweite Signaleinrichtung erste und zweite differentiell verbundene Leitungen (62, 64) aufweist zum Durchlassen der zweiten Signale,

die fünfte Einrichtung eine Common-Mode-Zurückweisungseinrichtung (124, 126) aufweist, die in entsprechender Weise mit den ersten und zweiten differentiell verbundenen Leitungen (62, 64) verbunden ist, um nur die Differenzsignale auf den Leitungen durchzulassen, und

die sechste Einrichtung eine Kaskadenverstärkereinrichtung (128, 150) aufweist, die in entsprechender Weise mit den ersten und zweiten differentiell verbundenen Leitungen verbunden ist und erste und zweite Ausgangsleitungen (132, 134) aufweist zum entsprechenden Isolieren der binär kodierten Information auf den ersten und zweiten Ausgangsleitungen von der binär kodierten Information auf den ersten und zweiten differentiell verbundenen Leitungen.

12. Schaltkreis nach Anspruch 11 dadurch gekennzeichnet, daß die common-Mode-Zurückweisungseinrichtung erste und zweite Transistoren (128, 130) aufweist, die jeweils einen Sourceanschluß, einen Drainanschluß und einen Gateanschluß aufweisen, wobei die Sourceanschlüsse der ersten und zweiten Transistoren in entsprechender Weise mit den ersten und zweiten differentiell verbundenen Leitungen (62, 64) verbunden sind, und wobei die Gateanschlüsse der ersten und zweiten Transistoren eine etwa konstante Vorspannung empfangen, um einen etwa konstanten Strom durch die ersten und zweiten Transistoren zu erzeugen, und wobei die Drainanschlüsse der ersten und zweiten Transistoren mit einem Referenzpotential (80) verbunden sind.

13. Schaltkreis nach den Ansprüchen 9, 10, 11 oder 12, dadurch gekennzeichnet, daß der Schaltkreis weiterhin aufweist:

eine dritte Ausgangsleitung (228, 226),

eine Einrichtung die auf die binär kodierte Information, wie sie durch die fünfte Einrichtung abgetastet und bewertet wurde, reagiert, um auf der dritten Ausgangsleitung Signale zu erzeugen, die einen binären Wert repräsentieren, welcher die bewertete binär kodierte Information repräsentiert,

eine vierte Ausgangsleitung (254, 252),

eine Einrichtung, die auf die binär kodierte Information reagiert, welche durch die vierte Einrichtung (250) abgetastet und bewertet wurde zum Erzeugen von Signalen auf der vierten Ausgangsleitung, welche einen binären Wert aufweisen, der die bewertete binär kodierte Information repräsentiert,

eine resultierende Leitung (288), und

eine Einrichtung (270, 274, 278, 282) zum Zuführen von Signalen an die resultierende Leitung auf einer exklusiven Basis, welche Signale einen binären Wert aufweisen, der mit den Signalen, wie sie entweder auf der dritten oder vierten Ausgangsleitung erzeugt wurden, korrespondiert, so daß nur eines dieser Signale gleichzeitig auf der resultierenden Leitung erzeugt wird.

14. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß die Latch-Einrichtung einen Flip-Flop-Schaltkreis aufweist.

15. Schaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß die erste Einrichtung eine siebte (60, 72, 75, 78) und achte (66, 88, 72, 92) Einrichtung aufweist,

die zweite Einrichtung eine neunte (62, 68, 84) und zehnte (64, 68, 98) Einrichtung aufweist,

eine Quelle für ein Referenzpotential (80) vorgesehen ist,

die Flip-Flop-Einrichtung (76, 90, 78, 92) operativ mit der siebten und achten Einrichtung gekoppelt ist, um selektiv eine Spannung an die siebte und achte Einrichtung zur Verfügung zu stellen und Spannungen von der siebten und achten Einrichtung zu empfangen, gemäß dem ausgewählten Lesen oder Schreiben von binär kodierter Information von oder an die besondere Position in der Speichereinrichtung,

die Transistoreinrichtung erste und zweite Transistoren (82, 96) aufweist, von denen jeder einen Sourceanschluß, einen Drainanschluß und einen Gateanschluß aufweist, wobei die Sourceanschlüsse der ersten und zweiten Transistoren in entsprechender Weise mit der neunten (84, 68, 62) und zehnten Einrichtung (64, 98, 68) verbunden sind, und die Gateanschlüsse der ersten (82) und zweiten (96) Transistoren in entsprechender Weise mit den Speicherknoten der Flip-Flop- Einrichtungen (76, 90, 78, 92) gekoppelt sind, und die Drainanschlüsse der ersten und zweiten Transistoren mit der Quelle des Referenzpotentials (80) verbunden sind.

6. Schaltkreis nach Anspruch 15 dadurch gekennzeichnet, daß die ersten (82) und zweiten (96) Transistoren hohe Gateimpedanzen aufweisen, um jegliche Störungen, die von dem Lesen binär kodierter Information durch die neunten und zehnten Einrichtungen von der besonderen Position in der Speichereinrichtung (10) resultieren, zu isolieren.

17. Schaltkreis nach Anspruch 15 oder 16, gekennzeichnet durch eine Einrichtung (34, 30, 44, 42, 38, 36, 40, 46) zum Bereitstellen von Taktsignalen,

eine Einrichtung zum Synchronisieren des Betriebs der neunten und zehnten Einrichtung mit den Taktsignalen,

wobei der Betrieb der siebten (60, 72, 75, 78) und achten (66, 88, 72, 92) Einrichtung und der Flip-Flop-Einrichtung (76, 90, 78, 92) in Bezug auf die Taktsignale asynchron ist.

18. Schaltkreis nach mindestens einem der Ansprüche 15 bis 17 dadurch gekennzeichnet, daß die ersten (82) und zweiten (96) Transistoren N-Typ-Transistoren sind.

19. Schaltkreis nach Anspruch 18 dadurch gekennzeichnet, daß die neunte (62, 68, 84) und zehnte (64, 68, 98) Einrichtung ein Paar N-Typ-Transistoren (84, 98) enthalten,

die siebte (60, 72, 75, 78) und achte Einrichtung (66, 88, 72, 92) ein Paar N-Typ-Transistoren (75, 88) enthalten, und

die Flip-Flop-Einrichtung (76, 90, 78, 92) durch ein erstes (76, 78) und zweites (90, 92) Paar von Transistoren definiert ist, wobei die Transistoren in dem ersten Paar über Kreuz mit den Transistoren in dem zweiten Paar gekoppelt sind, einer der Transistoren (78; 92) in jedem der ersten und zweiten Paare ein N-Typ-Transistor und der andere der Transistoren (76; 90) in jedem der ersten und zweiten Paare ein P-Typ- Transistor ist.

20. Schaltkreis nach Anspruch 19 dadurch gekennzeichnet, daß jeder N-Typ-Transistor in der neunten und zehnten Einrichtung einen Gateanschluß, einen Sourceanschluß und einen Drainanschluß aufweist, und durch

eine Einrichtung zum Zuführen (68) von binär kodierter Information, die die Information der besonderen Position repräsentiert, an die Gateanschlüsse der Transistoren in der neunten und zehnten Einrichtung,

eine Einrichtung zum Zuführen (62, 64) von binär kodierter Information, die Information der besonderen Position repräsentiert, an die Sourceanschlüsse der Transistoren in der neunten und zehnten Einrichtung,

wobei die Drainanschlüsse der Transistoren (84, 98) in der neunten und zehnten Einrichtung in entsprechender Weise mit den Sourceanschlüssen des ersten (82) und zweiten (96) Transistors verbunden sind.

21. Schaltkreis nach Anspruch 19 oder 20 dadurch gekennzeichnet, daß jeder der N-Typ-Transistoren (75, 88) in der siebten und achten Einrichtung einen Gateanschluß, einen Sourceanschluß und einen Drainanschluß aufweist, und durch

eine Einrichtung zum Zuführen (72) von binär kodierter Information, welche die Information an der besonderen Position repräsentiert, an die Gateanschlüsse der Transistoren in der siebten und achten Einrichtung,

eine Einrichtung zum Zuführen (60, 66) von binär kodierter Information an die Sourceanschlüsse der Transistoren in der siebten und achten Einrichtung,

wobei die Drainanschlüsse der Transistoren in der siebten und achten Einrichtung mit der Flip-Flop-Einrichtung (76, 78, 90, 92) verbunden sind, um den Betrieb von der Flip-Flop-Einrichtung in dem ersten und zweiten Zustand zu steuern.