JPH0632232B2 - 行デコ−ダ - Google Patents
行デコ−ダInfo
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- JPH0632232B2 JPH0632232B2 JP16566387A JP16566387A JPH0632232B2 JP H0632232 B2 JPH0632232 B2 JP H0632232B2 JP 16566387 A JP16566387 A JP 16566387A JP 16566387 A JP16566387 A JP 16566387A JP H0632232 B2 JPH0632232 B2 JP H0632232B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に行デコーダに関す
る。
る。
半導体記憶装置には、例えば浮遊ゲートと制御ゲートの
２層ゲート構造を有するＭＯＳ型電界効果トランジスタ
（以下ＭＯＳＦＥＴという。）をメモリ素子とした不揮
発性半導体メモリがある。
２層ゲート構造を有するＭＯＳ型電界効果トランジスタ
（以下ＭＯＳＦＥＴという。）をメモリ素子とした不揮
発性半導体メモリがある。
第６図(a)はこのメモリ素子の断面図、第６図(b)はその
シンボルを示す図である。このメモリ素子はＰ型半導体
基板１１上にＮ+型のソース・ドレイン拡散層１２，１
３が設けられ、さらに基板１１上に絶縁層により外部か
ら電気的に絶縁された浮遊ゲート１４とメモリ素子をス
イッチ制御するための制御ゲート１５が設けられてい
る。このメモリ素子は浮遊ゲート１４が電気的に中性状
態の時は、低い制御ゲート電圧（例えば２Ｖ）で導通状
態になるが、制御ゲート１５とドレインに高電圧（例え
ば２０Ｖ）を印加すると、浮遊ゲート１４に電子が注入
され、制御ゲート１５から見たメモリ素子のしきい値電
圧は高くなる。すなわち、第６図(c)に示すように、浮
遊ゲート１４が電気的に中性状態の時は曲線１６のよう
に低い制御ゲート電圧でメモリ素子は導通し、浮遊ゲー
ト１４に電子が注入された時は曲線１７のように、メモ
リ素子のしきい値電圧は高くなり、高電圧を印加しない
と、メモリ素子は導通しなくなり、このメモリ素子のし
きい値電圧の変化を利用して「０」と「１」との情報を
記憶することができる。
シンボルを示す図である。このメモリ素子はＰ型半導体
基板１１上にＮ+型のソース・ドレイン拡散層１２，１
３が設けられ、さらに基板１１上に絶縁層により外部か
ら電気的に絶縁された浮遊ゲート１４とメモリ素子をス
イッチ制御するための制御ゲート１５が設けられてい
る。このメモリ素子は浮遊ゲート１４が電気的に中性状
態の時は、低い制御ゲート電圧（例えば２Ｖ）で導通状
態になるが、制御ゲート１５とドレインに高電圧（例え
ば２０Ｖ）を印加すると、浮遊ゲート１４に電子が注入
され、制御ゲート１５から見たメモリ素子のしきい値電
圧は高くなる。すなわち、第６図(c)に示すように、浮
遊ゲート１４が電気的に中性状態の時は曲線１６のよう
に低い制御ゲート電圧でメモリ素子は導通し、浮遊ゲー
ト１４に電子が注入された時は曲線１７のように、メモ
リ素子のしきい値電圧は高くなり、高電圧を印加しない
と、メモリ素子は導通しなくなり、このメモリ素子のし
きい値電圧の変化を利用して「０」と「１」との情報を
記憶することができる。
第４図はこのような半導体記憶装置における行デコーダ
の従来例の回路図である。アドレス信号Ａ1，Ａ2，…，
Ａｎを入力とするプリデコーダＸＰ３０の出力Ａ３０
は、Ｐ型ＭＯＳＦＥＴTr31，Tr34，Tr37とＮ型ＭＯＳＦ
ＥＴTr32，Tr35，Tr38によってそれぞれ構成されるイン
バータ回路に入力し、それぞれのインバータ回路の出力
は行線Ｗ31，Ｗ32，…，Ｗ3nにそれぞれ接続され、各行
線Ｗ31〜Ｗ3nにはプルダウントランジスタとしてＮ型Ｍ
ＯＳＦＥＴTr33，Tr36，Tr39が接地電位（Vss）との間
に接続されている。また、Ｐ型ＭＯＳＦＥＴTr31，T
r34，Tr37のソースと、Ｎ型ＭＯＳＦＥＴTr33，Tr36，T
r39のゲートに印加される信号 はプリデコード信号である。ここで、例えば行線Ｗ31を
選択する場合は、アドレス信号Ａ1，Ａ2，…，Ａnによ
りプリデコード信号Ａ３０は“０”になり、プリデコー
ド信号ax31は“１”， は“０”が印加されることにより、Ｐ型ＭＯＳＦＥＴTr
31は導通状態、Ｎ型ＭＯＳＦＥＴTr32，Tr33は非導通状
態となることで、行線Ｗ31が選択される。また、その時
プリデコード信号ax32，…，ax3nは“０”， は“１”となることで非選択の行線Ｗ32〜Ｗ3nはプルダ
ウントランジスタTr36，Tr39により接地電位となる。こ
の行デコーダは、プリデコーダＸＰ３０を除くと各行線
Ｗ31〜Ｗ3nに対してＰ型ＭＯＳＦＥＴ１つとＮ型ＭＯＳ
ＦＥＴ２つの素子によって構成されるため、半導体基板
上で回路を実現するためには大きなスペースを必要とす
る。
の従来例の回路図である。アドレス信号Ａ1，Ａ2，…，
Ａｎを入力とするプリデコーダＸＰ３０の出力Ａ３０
は、Ｐ型ＭＯＳＦＥＴTr31，Tr34，Tr37とＮ型ＭＯＳＦ
ＥＴTr32，Tr35，Tr38によってそれぞれ構成されるイン
バータ回路に入力し、それぞれのインバータ回路の出力
は行線Ｗ31，Ｗ32，…，Ｗ3nにそれぞれ接続され、各行
線Ｗ31〜Ｗ3nにはプルダウントランジスタとしてＮ型Ｍ
ＯＳＦＥＴTr33，Tr36，Tr39が接地電位（Vss）との間
に接続されている。また、Ｐ型ＭＯＳＦＥＴTr31，T
r34，Tr37のソースと、Ｎ型ＭＯＳＦＥＴTr33，Tr36，T
r39のゲートに印加される信号 はプリデコード信号である。ここで、例えば行線Ｗ31を
選択する場合は、アドレス信号Ａ1，Ａ2，…，Ａnによ
りプリデコード信号Ａ３０は“０”になり、プリデコー
ド信号ax31は“１”， は“０”が印加されることにより、Ｐ型ＭＯＳＦＥＴTr
31は導通状態、Ｎ型ＭＯＳＦＥＴTr32，Tr33は非導通状
態となることで、行線Ｗ31が選択される。また、その時
プリデコード信号ax32，…，ax3nは“０”， は“１”となることで非選択の行線Ｗ32〜Ｗ3nはプルダ
ウントランジスタTr36，Tr39により接地電位となる。こ
の行デコーダは、プリデコーダＸＰ３０を除くと各行線
Ｗ31〜Ｗ3nに対してＰ型ＭＯＳＦＥＴ１つとＮ型ＭＯＳ
ＦＥＴ２つの素子によって構成されるため、半導体基板
上で回路を実現するためには大きなスペースを必要とす
る。
第５図は半導体記憶装置の行デコーダの他の従来例を示
す回路図である。アドレス信号Ａ1，Ａ2，…，Ａnを入
力するプリデコーダＸＰ４０の出力Ａ４０をインバータ
回路ＩＮＶ４０の入力に接続し、インバータ回路ＩＮＶ
４０の出力Ａ４１をＮ型ＭＯＳＦＥＴTr41，Tr43，Tr45
を介して行線Ｗ41，Ｗ42，Ｗ4nにそれぞれ接続し、さら
に各行線Ｗ41〜Ｗ4nと接地電位との間にプルダウントラ
ンジスタとしてＮ型ＭＯＳＦＥＴTr42，Tr44，Tr46を接
続し、Ｎ型ＭＯＳＦＥＴTr41，Tr42，…，Tr46のゲート
には、プリデコード信号 を印加する。ここで、例えば行線Ｗ41を選択する場合
は、アドレス信号Ａ1，Ａ2，…，Ａnによりプリデコー
ド信号Ａ４０は“０”になり、インバータ回路ＩＮＶ４
０の出力Ａ４１は“１”になる。さらに、プリデコード
信号ax41が“１”， が“０”になることで、Ｎ型ＭＯＳＦＥＴTr41は導通状
態、Ｎ型ＭＯＳTr42は非導通状態となり、行線Ｗ41が選
択される。また、その時プリデコード信号ax42〜ax4nは
“０”、 は“１”となることで非選択の行線Ｗ41〜Ｗ4nは接地電
位となる。
す回路図である。アドレス信号Ａ1，Ａ2，…，Ａnを入
力するプリデコーダＸＰ４０の出力Ａ４０をインバータ
回路ＩＮＶ４０の入力に接続し、インバータ回路ＩＮＶ
４０の出力Ａ４１をＮ型ＭＯＳＦＥＴTr41，Tr43，Tr45
を介して行線Ｗ41，Ｗ42，Ｗ4nにそれぞれ接続し、さら
に各行線Ｗ41〜Ｗ4nと接地電位との間にプルダウントラ
ンジスタとしてＮ型ＭＯＳＦＥＴTr42，Tr44，Tr46を接
続し、Ｎ型ＭＯＳＦＥＴTr41，Tr42，…，Tr46のゲート
には、プリデコード信号 を印加する。ここで、例えば行線Ｗ41を選択する場合
は、アドレス信号Ａ1，Ａ2，…，Ａnによりプリデコー
ド信号Ａ４０は“０”になり、インバータ回路ＩＮＶ４
０の出力Ａ４１は“１”になる。さらに、プリデコード
信号ax41が“１”， が“０”になることで、Ｎ型ＭＯＳＦＥＴTr41は導通状
態、Ｎ型ＭＯＳTr42は非導通状態となり、行線Ｗ41が選
択される。また、その時プリデコード信号ax42〜ax4nは
“０”、 は“１”となることで非選択の行線Ｗ41〜Ｗ4nは接地電
位となる。
この行デコーダは、第４図に示した従来例と比較し、プ
リデコーダＸＰ４０とインバータ回路ＩＮＶ４０を除け
ば、各行線に対してＮ型ＭＯＳＦＥＴ２つと、少ない素
子数で構成できる利点がある。しかし、第５図に示した
行デコーダで、電源電圧をVcc(V)，Ｎ型ＭＯＳＦＥＴTr
41，Tr43，…，Tr4nのバックバイアス特性を考慮したし
きい値電圧をＶTN(V)とすると、選択された行線の電圧
Ｖx(V)は次式(1)のようになる。
リデコーダＸＰ４０とインバータ回路ＩＮＶ４０を除け
ば、各行線に対してＮ型ＭＯＳＦＥＴ２つと、少ない素
子数で構成できる利点がある。しかし、第５図に示した
行デコーダで、電源電圧をVcc(V)，Ｎ型ＭＯＳＦＥＴTr
41，Tr43，…，Tr4nのバックバイアス特性を考慮したし
きい値電圧をＶTN(V)とすると、選択された行線の電圧
Ｖx(V)は次式(1)のようになる。
Ｖｘ＝Vcc−VTN……(1) 例えば電源電圧Vccを５Ｖ，Ｎ型ＭＯＳＦＥＴTr41，Tr
43，…，Tr4nのバックバイアス特性を考慮したしきい値
電圧ＶTNを0.8Ｖとすると、選択された行線の電圧は５
Ｖ−0.8Ｖ＝4.2Ｖとなり、選択された行線の電圧は電源
電圧よりもＶTN(V)だけ低い電圧しか印加されない。
43，…，Tr4nのバックバイアス特性を考慮したしきい値
電圧ＶTNを0.8Ｖとすると、選択された行線の電圧は５
Ｖ−0.8Ｖ＝4.2Ｖとなり、選択された行線の電圧は電源
電圧よりもＶTN(V)だけ低い電圧しか印加されない。
上述した従来の半導体記憶装置における行デコーダは、
第４図に示した従来例のように、各行線に対して多くの
ＭＯＳＦＥＴにより構成されるため、半導体基板上に回
路を実現するために大きなスペースを必要とし、さらに
大容量の半導体記憶装置において行線の配線抵抗と容量
による配線遅延が大きい場合には、行線を分割して複数
の行デコーダを設けるため、半導体記憶装置が大きくな
り、生産性・信頼性を低下させ、また第５図に示したよ
うな、Ｎ型ＭＯＳＦＥＴを介して行線に信号を供給する
回路では、回路を構成するＭＯＳＦＥＴの数は少ない
が、選択された行線の電圧は、電源電圧より、Ｎ型ＭＯ
ＳＦＥＴのバックバイアス特性を考慮したしきい値電圧
だけ低い電圧しか供給できないため、半導体記憶装置の
動作電圧範囲を劣化させる欠点がある。
第４図に示した従来例のように、各行線に対して多くの
ＭＯＳＦＥＴにより構成されるため、半導体基板上に回
路を実現するために大きなスペースを必要とし、さらに
大容量の半導体記憶装置において行線の配線抵抗と容量
による配線遅延が大きい場合には、行線を分割して複数
の行デコーダを設けるため、半導体記憶装置が大きくな
り、生産性・信頼性を低下させ、また第５図に示したよ
うな、Ｎ型ＭＯＳＦＥＴを介して行線に信号を供給する
回路では、回路を構成するＭＯＳＦＥＴの数は少ない
が、選択された行線の電圧は、電源電圧より、Ｎ型ＭＯ
ＳＦＥＴのバックバイアス特性を考慮したしきい値電圧
だけ低い電圧しか供給できないため、半導体記憶装置の
動作電圧範囲を劣化させる欠点がある。
本発明の行デコーダは、 アドレスデータにより行線を選択する第１，第２のプリ
デコーダと、 それぞれ第１，第２のプリデコーダの出力信号であるプ
リデコード信号が入力端子に入力される第１，第２のイ
ンバータ回路と、 第１のインバータ回路の出力端と行線との間に設けられ
た第１の導電型の第１のＭＯＳ型電界効果トランジスタ
と、 第２のインバータ回路の出力端と行線との間に設けら
れ、第１のＭＯＳ型電界効果トランジスタと行線との接
続点とは異なる点に接続された第１の導電型とは逆の導
電型である第２の導電型の第２のＭＯＳ型電界効果トラ
ンジスタを有する。
デコーダと、 それぞれ第１，第２のプリデコーダの出力信号であるプ
リデコード信号が入力端子に入力される第１，第２のイ
ンバータ回路と、 第１のインバータ回路の出力端と行線との間に設けられ
た第１の導電型の第１のＭＯＳ型電界効果トランジスタ
と、 第２のインバータ回路の出力端と行線との間に設けら
れ、第１のＭＯＳ型電界効果トランジスタと行線との接
続点とは異なる点に接続された第１の導電型とは逆の導
電型である第２の導電型の第２のＭＯＳ型電界効果トラ
ンジスタを有する。
各行線の両端に互いに逆導電型のＭＯＳ型電界効果トラ
ンジスタを介して電圧が供給されるため、行線の一端が
バックバイアス特性を考慮したしきい値電圧ＶTNのため
にVcc−ＶTNまでしか上昇しなくても行線の他端はVccま
で上昇するので、行線上の各点は最終的にVccまで上昇
することになり、また行線の配線遅延が低減され、結果
的に少ない半導体素子で回路を構成できる。
ンジスタを介して電圧が供給されるため、行線の一端が
バックバイアス特性を考慮したしきい値電圧ＶTNのため
にVcc−ＶTNまでしか上昇しなくても行線の他端はVccま
で上昇するので、行線上の各点は最終的にVccまで上昇
することになり、また行線の配線遅延が低減され、結果
的に少ない半導体素子で回路を構成できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の行デコーダの一実施例を示す回路図、
第２図はその回路動作を示す電圧波形図である。
第２図はその回路動作を示す電圧波形図である。
本実施例は、アドレス信号Ａ1，Ａ2，…，Ａnを入力と
するプリデコーダＸＰ１０，ＸＰ１１と、このプリデコ
ーダＸＰ１０，ＸＰ１１の出力信号であるプリデコード
信号Ａ11，Ａ12が入力端子に入力されるＰ型ＭＯＳＦＥ
ＴTr11とＮ型ＭＯＳＦＥＴTr12で構成される第１のイン
バータ回路ＩＮＶ１とＰ型ＭＯＳＦＥＴTr15とＮ型ＭＯ
ＳＦＥＴTr16で構成される第２のインバータ回路ＩＮＶ
２と、第１のインバータ回路ＩＮＶ１の出力端と行線の
一端Ｗ1の間に接続されたＮ型ＭＯＳＦＥＴTr13と、第
２のインバータ回路ＩＮＶ２の出力端とＮ型ＭＯＳＦＥ
ＴTr13と行線との接続点Ｗ1と異なる一端Ｗ3の間に接続
されたＰ型ＭＯＳＦＥＴTr14とからなる。なお、回路動
作を説明するため、行線の中央部をＷ2と定義してお
く。
するプリデコーダＸＰ１０，ＸＰ１１と、このプリデコ
ーダＸＰ１０，ＸＰ１１の出力信号であるプリデコード
信号Ａ11，Ａ12が入力端子に入力されるＰ型ＭＯＳＦＥ
ＴTr11とＮ型ＭＯＳＦＥＴTr12で構成される第１のイン
バータ回路ＩＮＶ１とＰ型ＭＯＳＦＥＴTr15とＮ型ＭＯ
ＳＦＥＴTr16で構成される第２のインバータ回路ＩＮＶ
２と、第１のインバータ回路ＩＮＶ１の出力端と行線の
一端Ｗ1の間に接続されたＮ型ＭＯＳＦＥＴTr13と、第
２のインバータ回路ＩＮＶ２の出力端とＮ型ＭＯＳＦＥ
ＴTr13と行線との接続点Ｗ1と異なる一端Ｗ3の間に接続
されたＰ型ＭＯＳＦＥＴTr14とからなる。なお、回路動
作を説明するため、行線の中央部をＷ2と定義してお
く。
次に、本実施例の回路動作を第２図により説明する。ま
ず、行線を選択する場合（Ｔ1区間）はアドレス信号
Ａ1，Ａ2，…，Ａnが変化して、プリデコード信号
Ａ11，Ａ12は“０”になり、インバータ回路ＩＮＶ１，
ＩＮＶ２の出力は“１”に変化する。このインバータ回
路ＩＮＶ１，ＩＮＶ２の出力電圧は、Ｎ型ＭＯＳＦＥＴ
Tr13とＰ型ＭＯＳＦＥＴTr14を介して行線上の点Ｗ1と
点Ｗ3から供給されるが、Ｎ型ＭＯＳＦＥＴTr13のバッ
クバイアス特性を考慮したしきい値電圧をＶTNとする
と、点Ｗ1の電圧は、前記式(1)で示すように、まずVcc
−ＶTN(V)まで上昇する。一方、Ｐ型ＭＯＳＦＥＴTr14
を介してインバータ回路ＩＮＶ２の出力電圧が供給され
る点Ｗ3はVccまで上昇するため、最終的には行線上の各
点はVccまで上昇することになる。次に行線が選択状態
から非選択状態（Ｔ2区間）に変化する場合は、アドレ
ス信号Ａ1，Ａ2，…，Ａnが変化し、プリデコード信号
Ａ11，Ａ12は“１”になり、インバータ回路ＩＮＶ１，
ＩＮＶ２の出力は“０”に変化する。これらインバータ
回路ＩＮＶ１，ＩＮＶ２の出力電圧はＮ型ＭＯＳＦＥＴ
Tr13とＰ型ＭＯＳＦＥＴTr14を介して行線上の点Ｗ1と
点Ｗ3から供給されるが、Ｐ型ＭＯＳＦＥＴTr14のバッ
クバイアス特性を考慮したしきい値電圧をＶTPとする
と、点Ｗ3の電圧は、Vcc−｜ＶTP｜(V)まで下がる。一
方、Ｎ型ＭＯＳＦＥＴTr13を介してインバータ回路ＩＮ
Ｖ１の出力電圧が供給される点Ｗ1はVssまで下がるた
め、最終的には行線上の各点の電圧はVssまで下がるこ
とになる。なお、本実施例において、行線の両端、すな
わち、点Ｗ1と点Ｗ3から電圧が供給されるため、行線の
配線遅延は低減される。
ず、行線を選択する場合（Ｔ1区間）はアドレス信号
Ａ1，Ａ2，…，Ａnが変化して、プリデコード信号
Ａ11，Ａ12は“０”になり、インバータ回路ＩＮＶ１，
ＩＮＶ２の出力は“１”に変化する。このインバータ回
路ＩＮＶ１，ＩＮＶ２の出力電圧は、Ｎ型ＭＯＳＦＥＴ
Tr13とＰ型ＭＯＳＦＥＴTr14を介して行線上の点Ｗ1と
点Ｗ3から供給されるが、Ｎ型ＭＯＳＦＥＴTr13のバッ
クバイアス特性を考慮したしきい値電圧をＶTNとする
と、点Ｗ1の電圧は、前記式(1)で示すように、まずVcc
−ＶTN(V)まで上昇する。一方、Ｐ型ＭＯＳＦＥＴTr14
を介してインバータ回路ＩＮＶ２の出力電圧が供給され
る点Ｗ3はVccまで上昇するため、最終的には行線上の各
点はVccまで上昇することになる。次に行線が選択状態
から非選択状態（Ｔ2区間）に変化する場合は、アドレ
ス信号Ａ1，Ａ2，…，Ａnが変化し、プリデコード信号
Ａ11，Ａ12は“１”になり、インバータ回路ＩＮＶ１，
ＩＮＶ２の出力は“０”に変化する。これらインバータ
回路ＩＮＶ１，ＩＮＶ２の出力電圧はＮ型ＭＯＳＦＥＴ
Tr13とＰ型ＭＯＳＦＥＴTr14を介して行線上の点Ｗ1と
点Ｗ3から供給されるが、Ｐ型ＭＯＳＦＥＴTr14のバッ
クバイアス特性を考慮したしきい値電圧をＶTPとする
と、点Ｗ3の電圧は、Vcc−｜ＶTP｜(V)まで下がる。一
方、Ｎ型ＭＯＳＦＥＴTr13を介してインバータ回路ＩＮ
Ｖ１の出力電圧が供給される点Ｗ1はVssまで下がるた
め、最終的には行線上の各点の電圧はVssまで下がるこ
とになる。なお、本実施例において、行線の両端、すな
わち、点Ｗ1と点Ｗ3から電圧が供給されるため、行線の
配線遅延は低減される。
第３図は本発明の第２の実施例の回路図である。
本実施例は、アドレス信号Ａ1，Ａ2，…，Ａnを入力と
するプリデコーダＸＰ２０，ＸＰ２１と、このプリデコ
ーダＸＰ２０，ＸＰ２１の出力信号であるプリデコード
信号Ａ21，Ａ22が入力端子にそれぞれ入力されるインバ
ータ回路ＩＮＶ２０，ＩＮＶ２１と、インバータ回路Ｉ
ＮＶ２０の出力と行線Ｗ21，Ｗ22，Ｗ2nの一端に接続さ
れたＮ型ＭＯＳＦＥＴTr21，Tr22，Tr23と、インバータ
回路ＩＮＶ２１の出力と行線Ｗ21，Ｗ22，…，Ｗ2nのＮ
型ＭＯＳＦＥＴTr21，Tr22，Tr23との接続点とは異なる
一端との間に接続されたＰ型ＭＯＳＦＥＴTr24，Tr25，
Tr26と、各行線Ｗ21〜Ｗ2nと接地電位（Vss）との間に
接続されたプルダウントランジスタとしてのＮ型ＭＯＳ
ＦＥＴTr27，Tr28，Tr29とからなる。
するプリデコーダＸＰ２０，ＸＰ２１と、このプリデコ
ーダＸＰ２０，ＸＰ２１の出力信号であるプリデコード
信号Ａ21，Ａ22が入力端子にそれぞれ入力されるインバ
ータ回路ＩＮＶ２０，ＩＮＶ２１と、インバータ回路Ｉ
ＮＶ２０の出力と行線Ｗ21，Ｗ22，Ｗ2nの一端に接続さ
れたＮ型ＭＯＳＦＥＴTr21，Tr22，Tr23と、インバータ
回路ＩＮＶ２１の出力と行線Ｗ21，Ｗ22，…，Ｗ2nのＮ
型ＭＯＳＦＥＴTr21，Tr22，Tr23との接続点とは異なる
一端との間に接続されたＰ型ＭＯＳＦＥＴTr24，Tr25，
Tr26と、各行線Ｗ21〜Ｗ2nと接地電位（Vss）との間に
接続されたプルダウントランジスタとしてのＮ型ＭＯＳ
ＦＥＴTr27，Tr28，Tr29とからなる。
なお、ここでプルダウントランジスタＮ型ＭＯＳＦＥＴ
Tr27〜〜Tr29を接続する行線Ｗ21〜Ｗ2n上の位置は、行
線Ｗ21〜Ｗ2nの配線遅延が最小となる行線の中央部とす
る。また、Ｐ型およびＮ型ＭＯＳＦＥＴTr24，Tr25，Tr
26，Tr21，Tr22，Tr23のゲート電極には、プリデコード
信号 が入力される。ここで、行線Ｗ21を選択する場合は、ア
ドレス信号Ａ1，Ａ2，…，Ａnが変化し、プリデコード
信号Ａ21，Ａ22は“０”になり、インバータ回路ＩＮＶ
２０，ＩＮＶ２１の出力は“１”になる。一方、プリデ
コード信号ａ1が“１”， が“０”になることで、Ｎ型ＭＯＳＦＥＴTr21とＰ型Ｍ
ＯＳＦＥＴTr24が導通状態に、Ｎ型ＭＯＳＦＥＴTr27は
非導通状態になり、インバータ回路ＩＮＶ２０とＩＮＶ
２１の出力電圧はＮ型ＭＯＳＦＥＴTr21とＰ型ＭＯＳＦ
ＥＴTr24を介して行線Ｗ21に供給され、第１の実施例で
説明したように、行線Ｗ21の電圧はVccまで上昇する。
なお、この時、プリデコード信号 により、Ｎ型ＭＯＳＦＥＴTr22，Tr23とＰ型ＭＯＳＦＥ
ＴTr25，Tr26は非導通状態になり、プルダウントランジ
スタであるＮ型ＭＯＳＦＥＴTr28，Tr29は導通状態にな
るため、他の行線Ｗ22〜Ｗ2nの電圧は接地電位と等し
い。
Tr27〜〜Tr29を接続する行線Ｗ21〜Ｗ2n上の位置は、行
線Ｗ21〜Ｗ2nの配線遅延が最小となる行線の中央部とす
る。また、Ｐ型およびＮ型ＭＯＳＦＥＴTr24，Tr25，Tr
26，Tr21，Tr22，Tr23のゲート電極には、プリデコード
信号 が入力される。ここで、行線Ｗ21を選択する場合は、ア
ドレス信号Ａ1，Ａ2，…，Ａnが変化し、プリデコード
信号Ａ21，Ａ22は“０”になり、インバータ回路ＩＮＶ
２０，ＩＮＶ２１の出力は“１”になる。一方、プリデ
コード信号ａ1が“１”， が“０”になることで、Ｎ型ＭＯＳＦＥＴTr21とＰ型Ｍ
ＯＳＦＥＴTr24が導通状態に、Ｎ型ＭＯＳＦＥＴTr27は
非導通状態になり、インバータ回路ＩＮＶ２０とＩＮＶ
２１の出力電圧はＮ型ＭＯＳＦＥＴTr21とＰ型ＭＯＳＦ
ＥＴTr24を介して行線Ｗ21に供給され、第１の実施例で
説明したように、行線Ｗ21の電圧はVccまで上昇する。
なお、この時、プリデコード信号 により、Ｎ型ＭＯＳＦＥＴTr22，Tr23とＰ型ＭＯＳＦＥ
ＴTr25，Tr26は非導通状態になり、プルダウントランジ
スタであるＮ型ＭＯＳＦＥＴTr28，Tr29は導通状態にな
るため、他の行線Ｗ22〜Ｗ2nの電圧は接地電位と等し
い。
以上説明したように本発明は、プリデコーダによってデ
コーダされたプリデコード信号を第１のインバータ回路
と第２のインバータ回路の入力端子に入力し、第１のイ
ンバータ回路の出力を第１のＭＯＳＦＥＴを介して行線
に接続し、第２のインバータ回路の出力を第１のＭＯＳ
ＦＥＴと行線との接続点と異なる点に、第２のＭＯＳＦ
ＥＴを介して接続することにより、半導体記憶装置、特
に大容量の半導体メモリにおいて、行線の配線遅延が大
きく、行線を分割し、複数の行デコーダを設ける場合に
おいても、少ない半導体素子数で回路構成が可能で、半
導体基板上で回路を実現する場合には、少ないスペース
しか必要でなく、また選択された行線の電圧は電源電圧
と等しい電圧まで上昇するため、半導体メモリの動作電
圧範囲を劣化させるといった欠点を回避できる効果があ
る。
コーダされたプリデコード信号を第１のインバータ回路
と第２のインバータ回路の入力端子に入力し、第１のイ
ンバータ回路の出力を第１のＭＯＳＦＥＴを介して行線
に接続し、第２のインバータ回路の出力を第１のＭＯＳ
ＦＥＴと行線との接続点と異なる点に、第２のＭＯＳＦ
ＥＴを介して接続することにより、半導体記憶装置、特
に大容量の半導体メモリにおいて、行線の配線遅延が大
きく、行線を分割し、複数の行デコーダを設ける場合に
おいても、少ない半導体素子数で回路構成が可能で、半
導体基板上で回路を実現する場合には、少ないスペース
しか必要でなく、また選択された行線の電圧は電源電圧
と等しい電圧まで上昇するため、半導体メモリの動作電
圧範囲を劣化させるといった欠点を回避できる効果があ
る。
第１図は本発明の行デコーダの一実施例を示す回路図、
第２図は第１図の実施例の動作を示す電圧波形図、第３
図は本発明の行デコーダの他の実施例を示す回路図、第
４図は従来の行デコーダの回路図、第５図は従来の行デ
コーダの回路図、第６図(a)，(b)，(c)はそれぞれ半導
体記憶装置で用いられるメモリセルの断面図，シンボル
図，特性図である。 ＸＰ１０，ＸＰ１１，ＸＰ２０，ＸＰ２１…プリデコー
ダ、 ＩＮＶ１，ＩＮＶ２，ＩＮＶ２０，ＩＮＶ２１…インバ
ータ回路、 Tr11，Tr12，…，Tr29…ＭＯＳＦＥＴ。
第２図は第１図の実施例の動作を示す電圧波形図、第３
図は本発明の行デコーダの他の実施例を示す回路図、第
４図は従来の行デコーダの回路図、第５図は従来の行デ
コーダの回路図、第６図(a)，(b)，(c)はそれぞれ半導
体記憶装置で用いられるメモリセルの断面図，シンボル
図，特性図である。 ＸＰ１０，ＸＰ１１，ＸＰ２０，ＸＰ２１…プリデコー
ダ、 ＩＮＶ１，ＩＮＶ２，ＩＮＶ２０，ＩＮＶ２１…インバ
ータ回路、 Tr11，Tr12，…，Tr29…ＭＯＳＦＥＴ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｄ
Claims (1)
- 【請求項１】複数のメモリ素子で構成される複数の列線
と、各メモリ素子の共通のゲート電極として働く複数の
行線により構成されるメモリアレイを有する半導体記憶
装置において、 アドレスデータにより行線を選択する第１，第２のプリ
デコーダと、 それぞれ第１，第２のプリデコーダの出力信号であるプ
リデコード信号が入力端子に入力される第１，第２のイ
ンバータ回路と、 第１のインバータ回路の出力端と行線との間に設けられ
た第１の導電型の第１のＭＯＳ型電界効果トランジスタ
と、 第２のインバータ回路の出力端と行線との間に設けら
れ、第１のＭＯＳ型電界効果トランジスタと行線との接
続点とは異なる点に接続された第１の導電型とは逆の導
電型である第２の導電型の第２のＭＯＳ型電界効果トラ
ンジスタを有する行デコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16566387A JPH0632232B2 (ja) | 1987-07-01 | 1987-07-01 | 行デコ−ダ |
| US07/214,070 US4868788A (en) | 1987-07-01 | 1988-07-01 | Semiconductor memory device with improved word line drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16566387A JPH0632232B2 (ja) | 1987-07-01 | 1987-07-01 | 行デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410498A JPS6410498A (en) | 1989-01-13 |
| JPH0632232B2 true JPH0632232B2 (ja) | 1994-04-27 |
Family
ID=15816650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16566387A Expired - Lifetime JPH0632232B2 (ja) | 1987-07-01 | 1987-07-01 | 行デコ−ダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4868788A (ja) |
| JP (1) | JPH0632232B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| JPH05307891A (ja) * | 1992-05-01 | 1993-11-19 | Nec Corp | 行デコーダ |
| JPH0628861A (ja) * | 1992-07-07 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| KR100368312B1 (ko) * | 1999-12-27 | 2003-01-24 | 주식회사 하이닉스반도체 | 워드라인 디코더 |
| EP1708202A3 (en) * | 2005-03-24 | 2007-02-14 | Samsung Electronics Co., Ltd. | Pram device |
| KR100688540B1 (ko) * | 2005-03-24 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807195A (en) * | 1987-05-18 | 1989-02-21 | International Business Machines Corporation | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
-
1987
- 1987-07-01 JP JP16566387A patent/JPH0632232B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-01 US US07/214,070 patent/US4868788A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410498A (en) | 1989-01-13 |
| US4868788A (en) | 1989-09-19 |
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