JPS60234297A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS60234297A JPS60234297A JP59089407A JP8940784A JPS60234297A JP S60234297 A JPS60234297 A JP S60234297A JP 59089407 A JP59089407 A JP 59089407A JP 8940784 A JP8940784 A JP 8940784A JP S60234297 A JPS60234297 A JP S60234297A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/06—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using single-aperture storage elements, e.g. ring core; using multi-aperture plates in which each individual aperture forms a storage element
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、フルサイズのダミーセルによって読み出し用の基
準電圧を形成するダイナミック型ＲＡＭに有効な技術に
関するものである。
えば、フルサイズのダミーセルによって読み出し用の基
準電圧を形成するダイナミック型ＲＡＭに有効な技術に
関するものである。
ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣ３とアドレス選択用ＭＯ３
ＦＥＴＱｍとからなり、論理１１”、θ″の情報はキャ
パシタＣ８に電荷が有るか無いかの形で記憶される。そ
して、情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によって行われる。
Ｃは、情報記憶キャパシタＣ３とアドレス選択用ＭＯ３
ＦＥＴＱｍとからなり、論理１１”、θ″の情報はキャ
パシタＣ８に電荷が有るか無いかの形で記憶される。そ
して、情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態
にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ、
データ線ＤＬの電位がキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータＩｊ
ｌＬに多くのメモリセルをつないで高集積大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データｉｌ Ｄ Ｌの浮遊容量Ｃｏとの関係は、
Ｃ３／ＣＯの比が非常に小さな値になる。したがって、
上記キャパシタＣｓに蓄積された電荷量によるデータ線
Ｄ Ｌの電位変化は、非常に微少な信号となっている。
ｌＬに多くのメモリセルをつないで高集積大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データｉｌ Ｄ Ｌの浮遊容量Ｃｏとの関係は、
Ｃ３／ＣＯの比が非常に小さな値になる。したがって、
上記キャパシタＣｓに蓄積された電荷量によるデータ線
Ｄ Ｌの電位変化は、非常に微少な信号となっている。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが用いられる（例えば、雑誌ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＩＩ−３ＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ、Ｖｏｌ、５Ｃ−７ＮＩ１５０ＣＴＯＢＥＲ
１９７２第３３６頁〜３４０頁参照）。すなわち、ダミ
ーセルＤＣは、そのキャパシタＣｄの容量値がメモリセ
ルＭＣのキャパシタＣｓのほぼ半分であることを除き、
メモリセルＭＣと同じ製造条件、同じ設計定数で作る。
ーセルＤＣが用いられる（例えば、雑誌ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＩＩ−３ＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ、Ｖｏｌ、５Ｃ−７ＮＩ１５０ＣＴＯＢＥＲ
１９７２第３３６頁〜３４０頁参照）。すなわち、ダミ
ーセルＤＣは、そのキャパシタＣｄの容量値がメモリセ
ルＭＣのキャパシタＣｓのほぼ半分であることを除き、
メモリセルＭＣと同じ製造条件、同じ設計定数で作る。
このように、キャパシタＣｄは、キャパシタＣｓの約半
分の容量値に設定されることによって、メモリセルＭＣ
からの読み出し信号のほぼ半分に等しい基準電圧を形成
することができる。
分の容量値に設定されることによって、メモリセルＭＣ
からの読み出し信号のほぼ半分に等しい基準電圧を形成
することができる。
しかし、ＬＭ（メガ）ビットのような大記憶容量を持つ
ようなダイナミック型ＲＡＭにあっては、情報記憶用キ
ャパシタＣ，ｓのサイズの微細化がよりいっそう図られ
るため、１／２サイズのダミーセルを作ることが非常に
困難となる。なぜなら、素子パターンの加工精度の限界
によってメモリセルＭＣのキャパシタＣｓのはヌ半分の
容量値をもつキャパシタＣｄを形成することが困難とな
るからである。
ようなダイナミック型ＲＡＭにあっては、情報記憶用キ
ャパシタＣ，ｓのサイズの微細化がよりいっそう図られ
るため、１／２サイズのダミーセルを作ることが非常に
困難となる。なぜなら、素子パターンの加工精度の限界
によってメモリセルＭＣのキャパシタＣｓのはヌ半分の
容量値をもつキャパシタＣｄを形成することが困難とな
るからである。
そこで、ダミーセルを構成するキャパシタＣｄとして、
フルサイズ、言い換えるならば、メモリセルＭＣのキャ
パシタＣｓと同じサイズのキャパシタを用いることが考
えられるが、この場合には、低消費電力であること、電
源電圧の変動に対して安定であることが必要なために、
上記キャパシタＣ３へのストアレベルの設定が極めて雛
しくなるものである。
フルサイズ、言い換えるならば、メモリセルＭＣのキャ
パシタＣｓと同じサイズのキャパシタを用いることが考
えられるが、この場合には、低消費電力であること、電
源電圧の変動に対して安定であることが必要なために、
上記キャパシタＣ３へのストアレベルの設定が極めて雛
しくなるものである。
この発明の目的は、大記憶容量化と動作の安定化を図っ
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、フルサイズのダミーセルを有する一対のメモ
リアレイの対応するデータ線を短絡スイッチＭＯ３ＦＥ
Ｔを設け、上記ダミーセルが選択された時対応するスイ
ッチＭＯ３ＦＥＴもオン状態にして、ダミーセル側の実
質的なデータ線の浮遊容量値をメモリセル側のデータ線
の浮遊容量値の２倍とすることによって、メモリセルか
らの読み出し信号振幅のは一゛１／２の読み出し基準電
圧を形成するものである。
リアレイの対応するデータ線を短絡スイッチＭＯ３ＦＥ
Ｔを設け、上記ダミーセルが選択された時対応するスイ
ッチＭＯ３ＦＥＴもオン状態にして、ダミーセル側の実
質的なデータ線の浮遊容量値をメモリセル側のデータ線
の浮遊容量値の２倍とすることによって、メモリセルか
らの読み出し信号振幅のは一゛１／２の読み出し基準電
圧を形成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣ８とアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、“Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
いるように情報記憶キャパシタＣ８とアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１″、“Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬ（又はＤＬ）につ
なぎ、データ線ＤＬ（又はＤＬ）の電位がキャパシタＣ
ｓに蓄積された電荷量に応じてどのような変化が起きる
かをセンスすることによって行われる。
キャパシタＣｓを共通のデータ線ＤＬ（又はＤＬ）につ
なぎ、データ線ＤＬ（又はＤＬ）の電位がキャパシタＣ
ｓに蓄積された電荷量に応じてどのような変化が起きる
かをセンスすることによって行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容ＭＣＯとの関係は、Ｃｓ ／
Ｃｏの比が非常に小さな僅になる。したがって、上記
キャパシタＣ５に蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容ＭＣＯとの関係は、Ｃｓ ／
Ｃｏの比が非常に小さな僅になる。したがって、上記
キャパシタＣ５に蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。
このような徹少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
メモリセルＭＣと同じ製造条件、同じ設計定数で作られ
たスイッチＭＯ３ＦＥＴＱｄとキャパシタＣｄとにより
構成される。このダミーセルのキャパシタｃｄはスタン
バイ時にリセット用ＭＯ３ＦＥＴ （図示せず）により
回路の接地電位がストアされる。
ーセルＤＣが設けられている。このダミーセルＤＣは、
メモリセルＭＣと同じ製造条件、同じ設計定数で作られ
たスイッチＭＯ３ＦＥＴＱｄとキャパシタＣｄとにより
構成される。このダミーセルのキャパシタｃｄはスタン
バイ時にリセット用ＭＯ３ＦＥＴ （図示せず）により
回路の接地電位がストアされる。
同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり （その動作は後述する）、１対の平
行に配置された相補データ線ＤＬ、ＤＬにその入出力ノ
ードが結合されている。相補データ線ＤＬ、ＤＬに結合
されるメモリセルの数は、検出精度を上げるため等しく
され、ＤＬ、ＤＬのそれぞれに１個ずつのダミーセルが
結合されている。また、各メモリセルＭＣは、１本のワ
ード線ＷＬと相補対データ線の一方との間に結合される
。各ワード線ＷＬは双方のデータ線対と交差しているの
で、ワード線ＷＬに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対Ｄ
Ｌ、Ｉ）Ｌに等しく現れ、差動型のセンスアンプＳＡに
よって相殺される。上記アドレッシングにおいて、相補
データ線対ＤＬ、ＤＬの一方に結合されたメモリセルＭ
Ｃが選択された場合、他方のデータ線には必ずダミーセ
ルＤＣが結合されるように一対のダミーワード線ＤＷＬ
、ＤＷＬの一方が選択される。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり （その動作は後述する）、１対の平
行に配置された相補データ線ＤＬ、ＤＬにその入出力ノ
ードが結合されている。相補データ線ＤＬ、ＤＬに結合
されるメモリセルの数は、検出精度を上げるため等しく
され、ＤＬ、ＤＬのそれぞれに１個ずつのダミーセルが
結合されている。また、各メモリセルＭＣは、１本のワ
ード線ＷＬと相補対データ線の一方との間に結合される
。各ワード線ＷＬは双方のデータ線対と交差しているの
で、ワード線ＷＬに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対Ｄ
Ｌ、Ｉ）Ｌに等しく現れ、差動型のセンスアンプＳＡに
よって相殺される。上記アドレッシングにおいて、相補
データ線対ＤＬ、ＤＬの一方に結合されたメモリセルＭ
Ｃが選択された場合、他方のデータ線には必ずダミーセ
ルＤＣが結合されるように一対のダミーワード線ＤＷＬ
、ＤＷＬの一方が選択される。
上記センスアンプＳＡは、図示しないが一対の交差結線
されたＭＯＳ Ｆ ＥＴにより構成され、これらの正帰
還作用により、相補データ線ＤＬ、ＤＬに現れた微少な
信号を差動的に増幅する。この正帰還動作は、タイミン
グ信号φｐａによりＭＯ３ＦＥＴＱ７がオン状態になっ
たとき開始される。
されたＭＯＳ Ｆ ＥＴにより構成され、これらの正帰
還作用により、相補データ線ＤＬ、ＤＬに現れた微少な
信号を差動的に増幅する。この正帰還動作は、タイミン
グ信号φｐａによりＭＯ３ＦＥＴＱ７がオン状態になっ
たとき開始される。
この場合、上記ＭＯ３ＦＥＴＱ７として、２つのＭＯＳ
Ｆ ＥＴを用いて２段階に分けて行うことが望ましい
。すなわち、比較的小さいコンダクタンス特性にされた
ＭＯＳＦＥＴが比較的早いタイミング信号によって導通
し始めると同時に上記センスアン７”ＳＡの動作を開始
し、アトレンジングによって相補データ線ＤＬ、ＤＬに
与えられた電位差に基づき高い方のデ・−夕線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降させる。そして、上記電圧差がある程度大
きくなったタイミングで比較的大きいコンダクタンス特
性にされたＭＯ３ＦＥＴＱを遅れたタイミング信号によ
って導通させる。これにより、上記低い方のデータ線電
位が急速に低下する。このように２段階にわけてセンス
アンプＳＡの動作を行わせることによって、上記高い方
の電位落ち込みを防止する。こうして低い方の電位が交
差結合ＭＯ３ＦＥＴのしきい値電圧以下に低下したとき
正帰還動作が終了し、高い方の電位の下降は電源電圧Ｖ
ｃｃより低く上記しきい値電圧より高い電位に留まると
ともに、低い方の電位は最終的に接地電位（Ｏｖ）に到
達する。
Ｆ ＥＴを用いて２段階に分けて行うことが望ましい
。すなわち、比較的小さいコンダクタンス特性にされた
ＭＯＳＦＥＴが比較的早いタイミング信号によって導通
し始めると同時に上記センスアン７”ＳＡの動作を開始
し、アトレンジングによって相補データ線ＤＬ、ＤＬに
与えられた電位差に基づき高い方のデ・−夕線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降させる。そして、上記電圧差がある程度大
きくなったタイミングで比較的大きいコンダクタンス特
性にされたＭＯ３ＦＥＴＱを遅れたタイミング信号によ
って導通させる。これにより、上記低い方のデータ線電
位が急速に低下する。このように２段階にわけてセンス
アンプＳＡの動作を行わせることによって、上記高い方
の電位落ち込みを防止する。こうして低い方の電位が交
差結合ＭＯ３ＦＥＴのしきい値電圧以下に低下したとき
正帰還動作が終了し、高い方の電位の下降は電源電圧Ｖ
ｃｃより低く上記しきい値電圧より高い電位に留まると
ともに、低い方の電位は最終的に接地電位（Ｏｖ）に到
達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理″０”として読み取られるところの誤動作が
生 。
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理″０”として読み取られるところの誤動作が
生 。
しる。そこで、図示しないが、この誤動作を防ぐために
アクティブリストア回路が設けられる。このアクティブ
リストア回路ば、ロウレベルの信号に対して何ら影響を
与えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃ
の電位にブートストする働きがある。
アクティブリストア回路が設けられる。このアクティブ
リストア回路ば、ロウレベルの信号に対して何ら影響を
与えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃ
の電位にブートストする働きがある。
同図において代表として示されているデータ線対ＤＬ、
Ｄ〒は、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。
Ｄ〒は、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。
以上の各回路によりメモリアレイＭ−ＡＲＹ１が構成さ
れる。このメモリアレイＭ−ＡＲＹＩと対称的に類似の
メモリアレイＭ−ＡＲＹ２が同図において右側にも配置
される。
れる。このメモリアレイＭ−ＡＲＹＩと対称的に類似の
メモリアレイＭ−ＡＲＹ２が同図において右側にも配置
される。
そして、上記フルサイズのダミーセルＤＣによす読み出
しハイレベルとロウレベルの中間電位にされた読み出し
基準電圧Ｖ ｒｅｆを形成するため・ζメモリアレイＭ
−ＡＲＹＩとメモリアレイＭ−ＡＲＹ２との対応するデ
ータ線間にスイッチＭＯ３ＦＥＴＱ１．Ｑ２ （Ｑｌ”
、 Ｑ２’ ）が設けられる。これらのＭＯ５ＦＥＴＱ
Ｉ、Ｑｌ’ とＱ２゜Ｑ２’ のゲートには、後述する
ようなタイミング信号φ、φがそれぞれ共通に供給され
る。
しハイレベルとロウレベルの中間電位にされた読み出し
基準電圧Ｖ ｒｅｆを形成するため・ζメモリアレイＭ
−ＡＲＹＩとメモリアレイＭ−ＡＲＹ２との対応するデ
ータ線間にスイッチＭＯ３ＦＥＴＱ１．Ｑ２ （Ｑｌ”
、 Ｑ２’ ）が設けられる。これらのＭＯ５ＦＥＴＱ
Ｉ、Ｑｌ’ とＱ２゜Ｑ２’ のゲートには、後述する
ようなタイミング信号φ、φがそれぞれ共通に供給され
る。
なお、上記メモリアレイＭ−ＡＲＹＩとメモリアレーｉ
Ｍ−ＡＲＹ２ （図示せず）のコモン相補データ線ｃＩ
）ｔ、、ｃＤＬｃよ、カラム系のアドレス信号信号によ
りいずれかが選択されて図示しないデータ書込み回路の
出力端子とデータ出力回路の入力端子に接続される。
Ｍ−ＡＲＹ２ （図示せず）のコモン相補データ線ｃＩ
）ｔ、、ｃＤＬｃよ、カラム系のアドレス信号信号によ
りいずれかが選択されて図示しないデータ書込み回路の
出力端子とデータ出力回路の入力端子に接続される。
ロウデコーダＲ−ＤＣＲ及びカラムデコーダＣ−ＤＣＲ
は、図示しないアドレスバッファで形成された内部相補
アドレス信号ａｘ、ａｙを受けて、１本のワード線及び
ダミーワード線と上記スイッチＭＯ３ＦＥＴＱＩ又はＱ
２の選択信号並びにカラムスイッチ選択信号を形成して
メモリセル及びダミーセルのアドレッシングを行う。
は、図示しないアドレスバッファで形成された内部相補
アドレス信号ａｘ、ａｙを受けて、１本のワード線及び
ダミーワード線と上記スイッチＭＯ３ＦＥＴＱＩ又はＱ
２の選択信号並びにカラムスイッチ選択信号を形成して
メモリセル及びダミーセルのアドレッシングを行う。
すなわち、例えば、ワード線ＷＬＩを選択する時には、
ダミーワード線ＤＷＬとタイミング信号線φを選択状態
にする。これにより、例えば、代表として示されている
相補データ線ＤＬ、Ｄ〒の列について説明すると、上記
ワード線ＷＬＩの選択動作によりデータ線ＤＬにメモリ
セルが接続され、ダミーワード線Ｄ Ｗ Ｌの選択動作
により相補データ線ＤＬにダミーセルが接続される。こ
れと同時に、上記ダミーセルＤＣが接続されたデータ線
ＤＬ側のスイッチＭＯ３ＦＥＴＱ２がオン状態にされる
。これにより、メモリアレイＭ−ＡＲＹ１とＭ−ＡＲＹ
２のデータ線ＤＬ、ＤＬが接続されるので、ダミーセル
ＤＣに対するデータ線浮遊１ 容量がＣｏ＋Ｃｏ （２Ｃｏ）のように２倍の容量値に
される。
ダミーワード線ＤＷＬとタイミング信号線φを選択状態
にする。これにより、例えば、代表として示されている
相補データ線ＤＬ、Ｄ〒の列について説明すると、上記
ワード線ＷＬＩの選択動作によりデータ線ＤＬにメモリ
セルが接続され、ダミーワード線Ｄ Ｗ Ｌの選択動作
により相補データ線ＤＬにダミーセルが接続される。こ
れと同時に、上記ダミーセルＤＣが接続されたデータ線
ＤＬ側のスイッチＭＯ３ＦＥＴＱ２がオン状態にされる
。これにより、メモリアレイＭ−ＡＲＹ１とＭ−ＡＲＹ
２のデータ線ＤＬ、ＤＬが接続されるので、ダミーセル
ＤＣに対するデータ線浮遊１ 容量がＣｏ＋Ｃｏ （２Ｃｏ）のように２倍の容量値に
される。
これに対してメモリセルＭＣが接続されたデータ線ＤＬ
側のＭＯＳ Ｆ ＥＴＱ １はオフ状態であるので、メ
モリセルＭＣのキャパシタＣｓに対するデータ線Ｄ Ｌ
の浮遊容量がＣＯのままである。したがって、キャパシ
タＣｓとＣｄの容量値を等しくしても、電荷結合される
浮遊容量の比が１／２になるので、第２図に示すように
、読み出しハイレベルＨとロウレベルＬのはゾ中間にさ
れた基準電圧Ｖｒｅｆを形成することができる。
側のＭＯＳ Ｆ ＥＴＱ １はオフ状態であるので、メ
モリセルＭＣのキャパシタＣｓに対するデータ線Ｄ Ｌ
の浮遊容量がＣＯのままである。したがって、キャパシ
タＣｓとＣｄの容量値を等しくしても、電荷結合される
浮遊容量の比が１／２になるので、第２図に示すように
、読み出しハイレベルＨとロウレベルＬのはゾ中間にさ
れた基準電圧Ｖｒｅｆを形成することができる。
このことは、データ線の浮遊容量の容量値を同じくした
ときは、ダミーセル側のキャパシタｃｄの容量値をメモ
リセルのキャパシタＣｓの１／２にしたのと等価であり
、容易に理解されよう。
ときは、ダミーセル側のキャパシタｃｄの容量値をメモ
リセルのキャパシタＣｓの１／２にしたのと等価であり
、容易に理解されよう。
なお、上記アドレッシングに先立って相補データ線ＤＬ
、ＤＩ、ば、所定のレベルにプリチャージされるもので
ある。また、例えば、ワード線ＷＬ２を選択する時には
、ダミーワード線ＤＷＬとタイミング信号線φを選択状
態にする。これにより、２ データ線ＤＬ側の浮遊容量を２ｃｏとすることにより、
上記同様に基準電圧Ｖ ｒｅｆを形成するものである。
、ＤＩ、ば、所定のレベルにプリチャージされるもので
ある。また、例えば、ワード線ＷＬ２を選択する時には
、ダミーワード線ＤＷＬとタイミング信号線φを選択状
態にする。これにより、２ データ線ＤＬ側の浮遊容量を２ｃｏとすることにより、
上記同様に基準電圧Ｖ ｒｅｆを形成するものである。
なお、特に制限されないが、上記データ線に読み出し基
準電圧Ｖｒｅｆが現れたタイミングにより、センスアン
プＳＡを動作させるものであるが、このセンスアンプＳ
Ａの動作開始タイミングにより、上記スイッチＭＯ３Ｆ
ＥＴＱＩ （Ｑ２）をオフ状態にする。これによって、
センスアンプＳＡの負荷容量のバランスがとれるととも
に、ハイレベル読み出しの時に基準電圧Ｖ ｒｅｆを早
くロウレベルに引き抜くことができるから、」二連した
ような正帰還増幅動作を高速に行うことができる。
準電圧Ｖｒｅｆが現れたタイミングにより、センスアン
プＳＡを動作させるものであるが、このセンスアンプＳ
Ａの動作開始タイミングにより、上記スイッチＭＯ３Ｆ
ＥＴＱＩ （Ｑ２）をオフ状態にする。これによって、
センスアンプＳＡの負荷容量のバランスがとれるととも
に、ハイレベル読み出しの時に基準電圧Ｖ ｒｅｆを早
くロウレベルに引き抜くことができるから、」二連した
ような正帰還増幅動作を高速に行うことができる。
（１）一対のメモリアレイの対応するデータ線のうち、
ダミーセルが接続された方のデータ線間を短絡すること
によりその浮遊容量値をメモリセルが接続されるデータ
線の浮遊容量値の２倍にすることができる。これにより
、フルサイズのダミーセルによりデータ線の読み出しハ
イレベルとロウレベルのは−中間レベルの基準電圧を形
成することができるという効果が得られる。
ダミーセルが接続された方のデータ線間を短絡すること
によりその浮遊容量値をメモリセルが接続されるデータ
線の浮遊容量値の２倍にすることができる。これにより
、フルサイズのダミーセルによりデータ線の読み出しハ
イレベルとロウレベルのは−中間レベルの基準電圧を形
成することができるという効果が得られる。
（２）上記フルサイズのダミーセルには、回路の接地電
位をストアするものであるので、電源電圧の変動に対し
ても安定した読み出し基準電圧を形成することができる
という効果が得られる。
位をストアするものであるので、電源電圧の変動に対し
ても安定した読み出し基準電圧を形成することができる
という効果が得られる。
（３）上記（１）により、フルサイズのダミーセルを用
いることかできるから、微細パターンの加工精度の限界
に対してもその動作マージンを大きくできるという効果
が得られる。これによって、１Ｍビットのような大記憶
容量のダイナミック型ＲＡＭも実現可能になる。
いることかできるから、微細パターンの加工精度の限界
に対してもその動作マージンを大きくできるという効果
が得られる。これによって、１Ｍビットのような大記憶
容量のダイナミック型ＲＡＭも実現可能になる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。ダイナミック型ＲＡＭ
を構成する具体的なメモリアレイの構成、その周辺回路
の構成は、種々の実施形態をとることができるものであ
る。例えば、ワード線を２５６本とし、データ線を１０
２４本とした合計４つのメモリアレイを配置し、そのう
ち２つのメモリアレイ間で上記対応するデータ間を短絡
するＭＯＳＦＥＴをそれぞれ設けるものとして、合計１
Ｍビットの記憶容量を持つダイナミック型ＲＡＭを構成
することができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。ダイナミック型ＲＡＭ
を構成する具体的なメモリアレイの構成、その周辺回路
の構成は、種々の実施形態をとることができるものであ
る。例えば、ワード線を２５６本とし、データ線を１０
２４本とした合計４つのメモリアレイを配置し、そのう
ち２つのメモリアレイ間で上記対応するデータ間を短絡
するＭＯＳＦＥＴをそれぞれ設けるものとして、合計１
Ｍビットの記憶容量を持つダイナミック型ＲＡＭを構成
することができる。
この発明は、フルサイズのダミーセルを用いて読み出し
基準電圧を形成するダイナミック型ＲＡＭに広く利用で
きるものである。
基準電圧を形成するダイナミック型ＲＡＭに広く利用で
きるものである。
第１図は、この発明に係るダイナミック型ＲＡＭの要部
一実施例を示す回路図、 第２図は、そのメモリセルとダミーセルの読み出し動作
を説明するたの波形図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＳＡ・・セ
ンスアンプ、Ｃ−ＤＣＲ・・カラムデコーダ、Ｒ−ＯＣ
Ｒ・・ロウデコーダ 代理人弁理士 高橋 明夫 手続補正書（自発） １，１□１．６Ｑ、、、 ３．１３．。 特許庁長官殿 事件の表示 昭和５９ 年特許願第８９４０７ 号 発明の名称 ダイナミック型ＲＡＭ 補正をする者 軒１との［岨 特許出願人 名 称 ｆ５１０）株式会ｔ］−日 立 製 作 所代
理 人 居 所 〒１００東京都千代田区丸の内−丁目５番１号
株式会ン（日立製作所内 電話 −四・２＋２−１１１
１ （入代ＩＩＪ）明 細 書 発明の名称 ダイナミック型ＲＡＭ 特許請求の範囲 １、それぞれアドレス選択用ＭＯ８ＦＥＴと情報記憶用
キャパシタとから成る複数のメモリセルと、上記情報記
憶用キャパシタと対応されるべき容量にされたキャパシ
タを持つダミーセルと、互いに実質的に等しいデータ線
容量を持つようにされているとともに上記複数のメモリ
セルのうちの選択されたメモリセルによってその一方に
データ信号が与えられ、かつ上記ダミーセルによってそ
の他方に基準電圧が与えられる対の第１．第２データ線
と、上記第１．第２データ線の上記データ信号と上記基
準電圧との差を実質的に差動増幅するセンスアンプと、
上記他方のデータ線と実質的に等しい容量を持つ第３デ
ータ線と、上記ダミーセルのキャパシタと上記他方のデ
ータ線と上記第３データ線との電荷分配の結果として上
記基準電圧が決定されるように上記第３データ線を上記
他方のデータ線に結合させるスイッチＭＯ８ＦＥＴと、
（１） を備えて成ることを特徴とするダイナミック型ＲＭ０ ２、上記第１及び第２データ線は、第１メモリアレイに
おけるデータ線とされ、上記第３データ線は、第２メモ
リアレイにおけるデータ線とされて成ることを特徴とす
る特許請求の範囲第１項記載のダイナミック型１（ＡＭ
ｏ ３、上記スイッチＭＯ８ＦＥＴは、上記センスアンプが
動作状態にされるタイミングでオフ状態にされることを
特徴とする特許請求の範囲第１項に記載のダイナミック
型ＲＡＭ。 発明の詳細な説明 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、フルサイズのダミーセルによって読み出し用の基
準電圧を形成するダイナミック型ＲＡＭに有効な技術に
関するものである。 〔背景技術〕 ダイナミック型ＲＡＭＫおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャノくシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理ＩＪＩＩ。 ＩＩ ＯＩＩの情報はキャパシタＣｓに電荷が有るか無
いかの形で記憶される。そして、情報の読み出しは、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍをオン状態にしてキャパシ
タＣ８をデータ線ＤＬにつなぎ、データ１ｌＤＬの電位
がキャパシタＣｓに蓄積された電荷量に応じてどのよう
な変化が起きるかをセンスすることによって行われる。 高集積大容量のダイナミック型ＲＡＭの場合、それに応
じて各メモリセルが小さくされ、また共通のデータ線Ｄ
Ｌに多くのメモリセルがつながれる。そのため、上記キ
ャパシタＣｓと、共通データ１ｌＤＬの浮遊容量Ｃｏと
の比重なわちＣｓ ／Ｃ。 は非常に小さな値になる。したがって、上記キャパシタ
Ｃｓに蓄積された電荷量に応じてデータ線ＤＬに与えら
れる電位変化は、非常に微少な信号となる。 このような微少な信号を検出するだめの基準としてダミ
ーセルＤＣが用いられる（例えは、米国特許第４，０６
１，９５４号明細書参照）。ダミーセルＤＣは、例えば
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのそれのほぼ半分であることを除き、メモリセ
ルＭＣと同じ製造条件、同じ設計定数で作られる。この
ように、キャパシタＣｄが、キャパシタＣｓの約半分の
容を値に設定されることによって、メモリセルＭ、Ｃか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることができる４゜ しかし、例えばＩＭ（メガ）ビットのような大記憶容量
を持つようなダイナミック型ＲＡＭにあＩっては、情報
記憶用キャパシタＣ５Ｏサイズの微細化がよりいっそう
図られるため、１／２サイズのダミーセルを作ることが
非常に困難となる。 なぜなら、素子パターンの加工精度の限界によってメモ
リセルＭＣのキャパシタＣｓのほぼ半分の容量値をもつ
キャパシタＣｄを形成することが困難となるからである
。 そこで、ダミーセルを構成するキャパシタｃｄとして、
フルサイズ、言い換えるならば、メモリセルＭＣのキャ
パシタＣｓと同じサイズのキャパシタを用いることが考
えられるが、この場合には、低消費電力であること、電
源電圧の変動に対して安定であることが必要なために、
上記キャパシタＣ３へのストアレベルの設定が極めて難
しくなる。 〔発明の目的〕 この発明の目的は、大記憶容量化と動作の安定化を図っ
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明子れば、下記の通りである。 すなわち、フルサイズのダミーセルな有する一対のメモ
リアレイの対応するデータ線を互いに短絡するスイッチ
ＭＯ８ＦＥＴを設け、上記ダミーセルが選択された時対
応するスイッチＭＯ８ＦＥＴもオン状態にして、ダミー
セル側の実質的なデータ線の浮遊容量値をメモリセル側
のデータ線の浮遊容量値の２倍とすることによって、メ
モリセルからの読み出し信号振幅のほぼ１／２の読み出
し基準電圧を形成するものである。 〔実施例〕 第１図には、この発明の一実施例の回路図が示されてい
る。 同図に示した実施例回路は、主にｎチャンネルＭＯ８Ｆ
ＥＴを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）から構成されている。 メモリアレイＭ−ＡＲＹＩは、複数のデータ線もしくは
ビット線ＤＬＩ 、ＤＬ：＋ないしＤＬｎ 。 ６了１−５複数のワード線ＷＬＩ、ＷＬ２、及び複数の
ダイナミック型メモリセルから構成されている。各メモ
リセルＭＣは、その選択端子がそれに対応されたワード
線に結合され、そのデータ入出力端子がそれに対応され
たデータ線に結合されている。メモリアレイＭ−ＡＲＹ
Ｉは、折り返えしビット線（データ線）方式をもって構
成されている。それ故に、互いに平行に延長されかつ互
℃・に隣接するデータ線ＤＬおよびＤＬは対にされる（
以下、このような対のデータ線を相補データ線ＤＬ、Ｄ
Ｌと記ｊ）。各メモリセルは、相補データ線とワード線
とによって構成される２つの交点のうちの一方に結合さ
れる。 各データ線は、それ自体及び各メモリセルの入出力端子
によってもたらされる浮遊容量もしくはデータ線容量を
持つ。相補データ線ＤＬ、ＤＬのそれぞれに結合される
メモリセルの数は、後で説明するような検出精度を上げ
るために、互いに等しくされる。 １ビツトのメモリセルＭＣは、図示さ゛れているように
情報記憶キャパシタＣｓとアドレス選択用Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｍとからなり、それにおいて論理ｎ １
＋＋、０７＋の情報はキャパシタＣｓに電荷が ・有る
か無いかの形で記憶される。 情報の読み出しは、ＭＯ８ＦＥＴＱｍをオン状態にして
キャパシタＣｓをデータ線ＤＬ（又はＤＬ）に結合させ
、次にデータ線ＤＬ（又はＤＬ）の電位がキャパシタＣ
８に蓄積された電荷量に応じてどのような変化が起きる
かをセンスすることによって行われる。 高集積大容量のメモリマトリックスもしくけメモリアレ
イの場合、メモリセルＭＣが小さく形成し、かつデータ
線ＤＬ、ＤＬのそれぞれに多くのメモリセルがつながれ
る。これに応じて、上記キャパシタＣ３と、データ線Ｄ
Ｌの浮遊容ｉｔ Ｃｏとの比重なわちＣｓ／Ｃｏは非
常に小さな値になる。 その結果として、上記キャパシタＣ５に蓄積された電荷
量に応じてデータ線ＤＬに与えられる電位変化すなわち
データ信号は、非常に微少な値となる。 このような微少なデータ信号を検出するための基準電位
を形成するために、ダミーセルＤＣが設けられる。この
ダミーセルＤＣは、メモリセルＭＣと同じ製造条件、同
じ設計定数で作られたスイッチＭＯ８ＦＥＴＱｄとキャ
パシタＣｄとリセット用ＭＯ８ＦＥＴＱｒｓとにより構
成されている。 このダミーセルのキャパシタＣｄは、スタンバイ時にリ
セット用ＭＯＳ Ｆ Ｅ Ｔ Ｑｒｓにより回路の接地
電位がストアされる。基準電圧もしくは基準電位は、キ
ャパシタＣｄとデータ線との相互における電荷分配によ
って決定される。 相補データ線ＤＬ及びＤＬに結合されたプリチャージ回
路ＰＣは、プリチャージ用のタイミング信号φ によっ
て予め動作状態にされ、アドレノｃ シンクの開始に同期して、言い換えるとメモリセルの選
択の開始に同期して非動作状態にされる。 これに応じて、相補データ線のそれぞれは、アドレッシ
ングの開始前において、はぼ回路の電源電圧に等しいよ
うなプリチャージレベルにされる。 メモリセルによって決定されるデータ信号のレベルと、
ダミーセルによって決定される基準電位とのレベル差は
、相補データ線のそれぞれが予め互いに等しいプリチャ
ージレベルにされることによって、所望の状態にされる
。 １つのセンスアンプＳＡは、七の一対の入出力ノードが
相補データ線ＤＬ、ＤＬに結合されており、上記アドレ
ッシングによって相補データ線間に与えられる電位差を
、タイミング信号（センスアンプ制御信号）φｐａで決
まるセンス期間に拡大する（その動作は後述する）。各
メモリセルＭＣは、前述のように１本のワードＭＷＬと
相補対データ線の一方との間に結合される。ここで、１
つのワード線のレベルが変化された場合、そのワード線
と各データ線との間の不所望なカップリング容量を介し
て、各データ線に実質的に雑音とみなされる不所望な電
位変動が与えられてしまう。しかしながら、折り返えし
ビットａ方式のメモリアレイの場合、各ワード線ＷＬは
相補データ線の双方と交差されている。それ故に、ワー
ド線ＷＬのレベル変化に応じて相補データ線のそれぞれ
に与えられてしまう雑音成分は、実質的に互いに等しく
なる。差動型のセンスアンプＳＡは、このようなコモン
モード雑音に対し実質的に不感である。 アドレッシングにおいて、相補データ線対ＤＬ。 ＤＬの一方に結合されているメモリセルＭＣが選択され
た場合、他方のデータ線に必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ、ＤＷＬの一方
が選択される。 上記センスアンプＳＡは、その詳細を図示しないが、一
対の交差結線されたＭＯＳＦＥＴにより構成され、これ
らの正帰還作用により、相補データ＋＠ＤＬ、ＤＬに現
れた微少な信号を差動的に増幅する。この正帰還動作は
、タイミング信号り。 によりＭＯ８ＦＥＴＱ７がオン状態になったとき開始さ
れる。この場合、上記ＭＯ８ＦＥＴＱ７は、次のような
２段階の増幅動作を可能にするために、互いに並列接続
された２つのＭＯＳＦＥＴから構成されることが望まし
い。丁なわち、ＭＯ８ＦＥＴＱ７は、導通状態にされた
ときに比較的小さいコンダクタンスを持つようにされた
ＭＯＳＦＥＴと、比較的大きいコンダクタンスを持つよ
うにされたＭＯＳＦＥＴとに置き換えられる。センスア
ンプＳＡの動作は、比較的小さいコンダクタンス特性に
されたＭＯＳＦＥＴが比較的早いタイミング信号によっ
て導通し始めるとそれに応じて開始される。これに応じ
てアドレッシングによって相補データ＠ＤＬ、ＤＬに予
め与えられていた電位差に基づいて予め決定されていた
高い方のデータ線の電位は遅い速度で、低い方のそれは
速い速度で共にその差が広がりながら下降される。そし
て、上記電圧差がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯ８ＦＥＴＱ
が遅れたタイミング信号によって導通される。これによ
り、上記低い方のデータ線電位が急速に低下する。この
ように２段階にわけてセンスアンプＳＡの動作を行わせ
ることによって、上記高い方の電位の太きい落ち込みが
防止される。 低い方の電位が交差結合Ｍ ＯＳ Ｆ Ｅ Ｔのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧■。０からＭＯＳＦＥＴのしき
い値電圧を引いた値にほぼ等しい値の比較的高い電位に
留まるとともに、低い方の電位は最終的に接地電位（Ｏ
ｖ）に到達する。 上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位がそのままメ
モリセルＭＣに供給されることによって回復される。し
かしながら、前述のようにハイレベルが電源電圧■。０
に対して一定以上落ち込むと、何回かの読み出し、再書
込みを繰り返しているうちに論理ＩＩ ＯＩＩとして読
み取られるところの誤動作が生じる。そこで、この誤動
作を防ぐために各相補データ線にアクティブリストア回
路ＡＲが設けられる。アクティブリストア回路ＡＲＵ、
タイミング信号φ３．によって動作され、ロウレベルの
信号に対して何ら影響を与えずに／Ｎイしノベルの信号
のみに応答し、それを選択的に電源電圧■。０の電位に
ブートストｊる働きを持つ。 相補データ＠ＤＬ 、ＤＬは、カラムスイッチＣＷを構
成するＭＯ８ＦＥＴＱａ 、Ｑ４を介してコモン相補デ
ータ線ＣＤＬ 、ＣＤＬに接続される。 他の相補データ線も同様なＭＯ８ＦＥＴＱ５ 、Ｑ６を
介してコモン相補データ線ＣＤＬ 、ＣＤＬに接続され
る。 以上の各回路によりメモリアレイＭ−ＡＲＹＩが構成さ
れる。このメモリアレイＭ−ＡＲＹ１と対称的に類似の
メモリアレイＭ−ＡＲＹ２が同図において右側にも配置
される。 この実施例に従うと、読み出しハイレベルとロウレベル
の中間電位にされた読み出し基準電圧ｖｒｅｆがフルサ
イズのダミーセルＤＣによって形成されるようにするた
め、メモリアレイＭ−ＡＲＹ１とメモリアレイＭ−ＡＲ
Ｙ２との対応するデータ線間にスイッチＭＯ８ＦＥＴＱ
Ｉ 、Ｑ２ （Ｑ：＋’。 Ｑ２′）が設けられている。これらのＭＯ８ＦＥＴＱｌ
、Ｑｌ’とＱ２．Ｑ２’のゲートには、後述するような
タイミング信号φ、φがそれぞれ共通に供給される。 なお、上記メモリアレイＭ−ＡＲＹ１に対応されたコモ
ン相補データ線ＣＤＬ 、ＣＤＬとメモリアレイＭ−Ａ
ＲＹ２に対応された図示しないコモン相補データ線は、
カラム系のアドレス信号によりいずれかが選択されて図
示しないデータ書込み回路の出力端子とデータ員力回路
の入力端子に接続される。 ロウ２コーダＲ−ＤＣＲ及びカラムデコーダＣ−ＤＣＲ
は、図示しないアドレスバッファによって形成された内
部相補アドレス信号ａＸ、ａｙを受けて、１本のワード
線及びターミーワード線と上記スイッチＭＯ８ＦＥＴＱ
Ｉ又はＱ２の選択信号φ、φ並びにカラムスイッチ選択
信号を形成してメモリセル及びダミーセルのアドレッシ
ングを行う。ロウアドレスデコーダＲ−ＤＣＲは、内部
相補アドレス信号ａＸに応答して、２つのメモリアレイ
Ｍ−ＡＲＹＩ及びＭ−Ａ、Ｒ，Ｙ２のうちの１つのワー
ド線、ダば−ワード線を選択するように構成される。 ここで、ダミーワード線選択のための選択信号及びＭＯ
８ＦＥＴＱＩ 、Ｑ２のスイッチ制御のための選択信号
もしくはタイミング信号φ、φは、例えば次のような方
法によって得ることができる。 但し、これらの信号を形成するだめの回路の詳細な構成
は、本発明に直接関係しないので、その説明を省略する
。 この実施例において、ロウアドレスデコーダＲ−ＤＣＨ
に供給される内部相補アドレス信号ａｘのそれぞれは、
それぞれに一対一対応された重みが与えられる。これに
応じて、メモリアレイＭ−Ａ、ＲＹｌとＭ−ＡＲＹ２の
うちのどちらのメモリアレイにおけるワード線が選択さ
れるかは、アドレス信号ａＸのうちの最上位ビットのア
ドレス信号によって決定される（以下、このような信号
をアレイ選択アドレス信号と称する）。また、各ワード
線に結合されたメモリセルのそれぞれが規則性をもって
相補データ線に結合されているので、相補データ線のう
ちのどれにメモリセルからのデータが与えられるべきか
は、アドレス信号ａｘのうちの最下位ビットもしくは最
下位ビットとその上位のビットのような１ビツトもしく
は２ビツトのアドレス信号によって決定される。これに
応じて、相補データ線のそれぞれに結合されたダミーセ
ルのうちのどちらが動作されるべきかは、上記１ビツト
もしくは２ビツトのアドレス信号（以下、ダミーワード
選択アドレス信号と称する）によって決定される。 従って、ワード線選択タイミング信号のような適当なタ
イミング信号と、上記アレイ選択アドレス信号と上記ダ
ミーワード選択アドレス信号との組み合せによって、２
つのメモリアレイにおける合計４本のダミーワード線に
供給するための選択信号を形成することができる。 タイミング信号φ及びφは、一方のメモリアレイにおけ
る相補データｉＤＬ、ＤＬのうちのダミーセルによって
基準電位が与えられるべきデータ線を、他方のメモリア
レイにおけるデータ線に結合させるように、その一方が
選択状態にされる。 それ故に、例えば、ワード線及びダミーワード線選択タ
イミングにおいてハイレベルにされかつセンスアンプの
動作タイミングにおいてロウレベルにされるような適当
なタイミング信号と、上記ダミーワード選択アドレス信
号との組み合せによって、上記タイミング信号φ、φを
形成することができる。 この実施例のダイナミック型ＲＡＭの動作は、次のよう
になる。 すなわち、例えば、メモリアレイＭ−ＡＲＹＩにおける
ワード線ＷＬ１が選択されるべき時には、そのワード線
ｗＬ１が選択状態にされるとともに、ダミーワード線Ｄ
ＷＬとタイミング信号線φが選択状態にされる。このと
き、他方のメモリアレイＭ−ＡＲＹ２の図示しないワー
ド線及びダミーワード線は、選択されない。 上記ワード線ＷＬＩの選択動作によって、相補データ線
ＤＬ及びＤＬのうちのＤＬにメモリセルが接続され、ま
たダミーワード線ＤＷＬの選択動作によって相補データ
線の他のデータ線ＤＬにダミーセルＤＣが接続される。 これと同時に、上記ダミーセルＤＣが接続されたデータ
＋１ｌＤＬ側のスイッチＭＯ８ＦＥＴＱ２が、タイミン
グ信号φによってオン状態にされる。 このように、ワード線ＷＬ１．ダミーワード線ＤＷＬ、
及びタイミング信号φが選択レベルにされたときのデー
タ線ＤＬ及びＤＬの状態は、次のようになる。 すなわち、選択されるべきメモリセルＭＣが結合された
データ線ＤＬは、ＭＯ８ＦＥＴＱＩがオフ状態にされて
いることによって、メモリアレイＭ−ＡＲＹ２の対応さ
れたデータ線と電気的に分離されている。従って、デー
タ線ＤＬの浮遊容量は、ｃｏのままである。これに応じ
て、メモリセルＭＣが選択されたときにデータ線ＤＬに
与えられる信号量は、比較的太きい。第２図には、メモ
リセルが選択されたときのデータ線ＤＬの波形が実線に
よって示されている。 メモリアレイＭ−ＡＲＹＩの選択されるべきダミーセル
ＤＣが結合されているデータ線ＤＬは、ＭＯ８ＦＥＴＱ
２がオン状態にされることによってメモリアレイＭ−Ａ
ＲＹ２の対応されたデータ線に電気的に結合される。そ
れ故に、ダミーセルＤＣに対するデータ線ＤＬの浮遊容
量は、実質的にＣｏ＋Ｃｏの値、すなわち各データ線そ
れぞれの浮遊容−ＪｊｋＣＯの２倍の値となる。 従って、ダミーセルＤＣのキャパシタとデータ線ＤＬの
実質的なキャパシタとの比は、メモリセルＭＣのキャパ
シタとデータ線ＤＬのキャノくシタとのそれに対し１／
２になる。言い換えると、フルサイズのダミーセルのキ
ャパシタとデータ線ＤＬの実質的なキャパシタ２Ｃｏと
の比は、ノ・−フサイズのダミーセルのキャパシタと１
つのデータ線のキャパシタＣｏとの比と実質的に同じと
なる。従って、ダミーセルＤＣが選択されたときにデー
タ線Ｄ Ｌに与えられる参照電圧■ｒｅｆは、メモリセ
ルＭＣによってデータ線ＤＬに与えられるデータ信号の
ハイレベルとロウレベルとのほぼ中間のレベルにされる
。参照電圧ｖｒｅｆは、第２図において一点釦線によっ
て示されている。 なお、前述のように、上記アドレッシングに先立って相
補データ線ＤＬ 、ＤＬは、プリチャージ回路ＰＣがプ
リチャージ用タイミング信号φｐｃによって動作される
ことによって、はぼ回路の電源電圧Ｖ。０に等しいよう
な所定のレベルにプリチャージされる。また、例えは、
ワー・ド線ＷＬ２が選択される時には、ダミーワード線
ＤＷＬとタイミング信号線φが選択状態にされる。これ
により、データ線ＤＬ側の浮遊容量が２ＣＯとされ、上
記同様にデータ線ＤＬに基準電圧■ｒｅｆが与えられる
。 センスアンプＳＡは、相補データｉＤＬ 、ＤＬに読み
出しデータ信号及び基準電圧■ｒｅｆが現れた（２０） タイミングにおいて動作開始される。特に制限さレナイ
が、スイッチＭｏ５ＦＥＴＱ］又はＱ２は、センスアン
プＳＡの動作開始タイミングに同期し。 てオフ状態にされる。これによって、センスアンプＳＡ
の一対の入出力ノードに結合された負荷容量のバランス
がとれるとともに、ハイレベルのデータの読み出しの時
に、基準電圧■ｒｅｆを早（ロウレベルに引き抜くこと
ができる。その結果として」＝述したような正帰還増幅
動作を高速に行うことができる。 〔効 果〕 （１）一対のメモリアレイの対応するデータ線のうち、
ダミーセルが結合されるべき方のデータ線間を短絡する
ことによりその浮遊容量値をメモリセルが接続されるデ
ータ線の浮遊容量値に対し２倍にすることができる。こ
れにより、フルサイズのダミーセルによりデータ線の読
み出しハイレベルとロウレベルのほぼ中間レベルの基準
電圧を形成することができるという効果が得られる。 （２）上記フルサイズのダミーセルには、回路の接、０
Ｉ） 地電位がストアされる。これに応じて、電源電圧の変動
に対しても安定した読み出し基準電圧を形成することが
できるという効果が得られる。 （３）上記（１）により、フルサイズのダミーセルを用
いることができるから、微細パターンの加工精度の限界
に対してもその動作マージンを大きくできるという効果
が得られる。これによって、１Ｍビットのような大記憶
容量のダイナばツク型ＲＡＭも実現可能になる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。ダイナミック型ＲＡＭ
を構成する具体的なメモリアレイの構成、その周辺回路
の構成は、種々の実施形態をとることができるものであ
る。例えば、ワード線を２５６本とし、データ線を１０
２４本と１−だ合計４つのメモリアレイを配置し、その
うち２つのメモリアレイ間で上記対応するデータ間を短
絡するＭＯＳＦＥＴをそれぞれ設けるものとして、合計
１Ｍビットの記憶容量を持つダイナばツク型ＲＡＭを構
成することができる。 〔利用分野〕 この発明は、フルサイズのダミーセルを用いて読み出し
基準電圧を形成する夕“イナミノク型ＲＡＭに広（利用
できるものである。 図面の簡単な説明 第１図は、この発明に係るダイナミック型Ｉ（、ＡＭの
要部一実施例を示す回路図、 第２図は、そのメモリセルとダミーセルの読み出し動作
を説明するだめの波形図である。 □ ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＳＡ・
・・ ｌ！ センスアンプ、Ｃ−ＤＣＲ・・・カラムデコーダ、ＲＩ
Ｄ ＣＲ・・・ロウデコーダ。 ｌ′ 第 ２ 図 く Ｃりり− δ７ン ′ＤＬ）
一実施例を示す回路図、 第２図は、そのメモリセルとダミーセルの読み出し動作
を説明するたの波形図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＳＡ・・セ
ンスアンプ、Ｃ−ＤＣＲ・・カラムデコーダ、Ｒ−ＯＣ
Ｒ・・ロウデコーダ 代理人弁理士 高橋 明夫 手続補正書（自発） １，１□１．６Ｑ、、、 ３．１３．。 特許庁長官殿 事件の表示 昭和５９ 年特許願第８９４０７ 号 発明の名称 ダイナミック型ＲＡＭ 補正をする者 軒１との［岨 特許出願人 名 称 ｆ５１０）株式会ｔ］−日 立 製 作 所代
理 人 居 所 〒１００東京都千代田区丸の内−丁目５番１号
株式会ン（日立製作所内 電話 −四・２＋２−１１１
１ （入代ＩＩＪ）明 細 書 発明の名称 ダイナミック型ＲＡＭ 特許請求の範囲 １、それぞれアドレス選択用ＭＯ８ＦＥＴと情報記憶用
キャパシタとから成る複数のメモリセルと、上記情報記
憶用キャパシタと対応されるべき容量にされたキャパシ
タを持つダミーセルと、互いに実質的に等しいデータ線
容量を持つようにされているとともに上記複数のメモリ
セルのうちの選択されたメモリセルによってその一方に
データ信号が与えられ、かつ上記ダミーセルによってそ
の他方に基準電圧が与えられる対の第１．第２データ線
と、上記第１．第２データ線の上記データ信号と上記基
準電圧との差を実質的に差動増幅するセンスアンプと、
上記他方のデータ線と実質的に等しい容量を持つ第３デ
ータ線と、上記ダミーセルのキャパシタと上記他方のデ
ータ線と上記第３データ線との電荷分配の結果として上
記基準電圧が決定されるように上記第３データ線を上記
他方のデータ線に結合させるスイッチＭＯ８ＦＥＴと、
（１） を備えて成ることを特徴とするダイナミック型ＲＭ０ ２、上記第１及び第２データ線は、第１メモリアレイに
おけるデータ線とされ、上記第３データ線は、第２メモ
リアレイにおけるデータ線とされて成ることを特徴とす
る特許請求の範囲第１項記載のダイナミック型１（ＡＭ
ｏ ３、上記スイッチＭＯ８ＦＥＴは、上記センスアンプが
動作状態にされるタイミングでオフ状態にされることを
特徴とする特許請求の範囲第１項に記載のダイナミック
型ＲＡＭ。 発明の詳細な説明 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、フルサイズのダミーセルによって読み出し用の基
準電圧を形成するダイナミック型ＲＡＭに有効な技術に
関するものである。 〔背景技術〕 ダイナミック型ＲＡＭＫおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャノくシタＣｓとアドレス選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理ＩＪＩＩ。 ＩＩ ＯＩＩの情報はキャパシタＣｓに電荷が有るか無
いかの形で記憶される。そして、情報の読み出しは、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｍをオン状態にしてキャパシ
タＣ８をデータ線ＤＬにつなぎ、データ１ｌＤＬの電位
がキャパシタＣｓに蓄積された電荷量に応じてどのよう
な変化が起きるかをセンスすることによって行われる。 高集積大容量のダイナミック型ＲＡＭの場合、それに応
じて各メモリセルが小さくされ、また共通のデータ線Ｄ
Ｌに多くのメモリセルがつながれる。そのため、上記キ
ャパシタＣｓと、共通データ１ｌＤＬの浮遊容量Ｃｏと
の比重なわちＣｓ ／Ｃ。 は非常に小さな値になる。したがって、上記キャパシタ
Ｃｓに蓄積された電荷量に応じてデータ線ＤＬに与えら
れる電位変化は、非常に微少な信号となる。 このような微少な信号を検出するだめの基準としてダミ
ーセルＤＣが用いられる（例えは、米国特許第４，０６
１，９５４号明細書参照）。ダミーセルＤＣは、例えば
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのそれのほぼ半分であることを除き、メモリセ
ルＭＣと同じ製造条件、同じ設計定数で作られる。この
ように、キャパシタＣｄが、キャパシタＣｓの約半分の
容を値に設定されることによって、メモリセルＭ、Ｃか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることができる４゜ しかし、例えばＩＭ（メガ）ビットのような大記憶容量
を持つようなダイナミック型ＲＡＭにあＩっては、情報
記憶用キャパシタＣ５Ｏサイズの微細化がよりいっそう
図られるため、１／２サイズのダミーセルを作ることが
非常に困難となる。 なぜなら、素子パターンの加工精度の限界によってメモ
リセルＭＣのキャパシタＣｓのほぼ半分の容量値をもつ
キャパシタＣｄを形成することが困難となるからである
。 そこで、ダミーセルを構成するキャパシタｃｄとして、
フルサイズ、言い換えるならば、メモリセルＭＣのキャ
パシタＣｓと同じサイズのキャパシタを用いることが考
えられるが、この場合には、低消費電力であること、電
源電圧の変動に対して安定であることが必要なために、
上記キャパシタＣ３へのストアレベルの設定が極めて難
しくなる。 〔発明の目的〕 この発明の目的は、大記憶容量化と動作の安定化を図っ
たダイナミック型ＲＡＭの高速読み出し動作を達成する
ことにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明子れば、下記の通りである。 すなわち、フルサイズのダミーセルな有する一対のメモ
リアレイの対応するデータ線を互いに短絡するスイッチ
ＭＯ８ＦＥＴを設け、上記ダミーセルが選択された時対
応するスイッチＭＯ８ＦＥＴもオン状態にして、ダミー
セル側の実質的なデータ線の浮遊容量値をメモリセル側
のデータ線の浮遊容量値の２倍とすることによって、メ
モリセルからの読み出し信号振幅のほぼ１／２の読み出
し基準電圧を形成するものである。 〔実施例〕 第１図には、この発明の一実施例の回路図が示されてい
る。 同図に示した実施例回路は、主にｎチャンネルＭＯ８Ｆ
ＥＴを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）から構成されている。 メモリアレイＭ−ＡＲＹＩは、複数のデータ線もしくは
ビット線ＤＬＩ 、ＤＬ：＋ないしＤＬｎ 。 ６了１−５複数のワード線ＷＬＩ、ＷＬ２、及び複数の
ダイナミック型メモリセルから構成されている。各メモ
リセルＭＣは、その選択端子がそれに対応されたワード
線に結合され、そのデータ入出力端子がそれに対応され
たデータ線に結合されている。メモリアレイＭ−ＡＲＹ
Ｉは、折り返えしビット線（データ線）方式をもって構
成されている。それ故に、互いに平行に延長されかつ互
℃・に隣接するデータ線ＤＬおよびＤＬは対にされる（
以下、このような対のデータ線を相補データ線ＤＬ、Ｄ
Ｌと記ｊ）。各メモリセルは、相補データ線とワード線
とによって構成される２つの交点のうちの一方に結合さ
れる。 各データ線は、それ自体及び各メモリセルの入出力端子
によってもたらされる浮遊容量もしくはデータ線容量を
持つ。相補データ線ＤＬ、ＤＬのそれぞれに結合される
メモリセルの数は、後で説明するような検出精度を上げ
るために、互いに等しくされる。 １ビツトのメモリセルＭＣは、図示さ゛れているように
情報記憶キャパシタＣｓとアドレス選択用Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ｍとからなり、それにおいて論理ｎ １
＋＋、０７＋の情報はキャパシタＣｓに電荷が ・有る
か無いかの形で記憶される。 情報の読み出しは、ＭＯ８ＦＥＴＱｍをオン状態にして
キャパシタＣｓをデータ線ＤＬ（又はＤＬ）に結合させ
、次にデータ線ＤＬ（又はＤＬ）の電位がキャパシタＣ
８に蓄積された電荷量に応じてどのような変化が起きる
かをセンスすることによって行われる。 高集積大容量のメモリマトリックスもしくけメモリアレ
イの場合、メモリセルＭＣが小さく形成し、かつデータ
線ＤＬ、ＤＬのそれぞれに多くのメモリセルがつながれ
る。これに応じて、上記キャパシタＣ３と、データ線Ｄ
Ｌの浮遊容ｉｔ Ｃｏとの比重なわちＣｓ／Ｃｏは非
常に小さな値になる。 その結果として、上記キャパシタＣ５に蓄積された電荷
量に応じてデータ線ＤＬに与えられる電位変化すなわち
データ信号は、非常に微少な値となる。 このような微少なデータ信号を検出するための基準電位
を形成するために、ダミーセルＤＣが設けられる。この
ダミーセルＤＣは、メモリセルＭＣと同じ製造条件、同
じ設計定数で作られたスイッチＭＯ８ＦＥＴＱｄとキャ
パシタＣｄとリセット用ＭＯ８ＦＥＴＱｒｓとにより構
成されている。 このダミーセルのキャパシタＣｄは、スタンバイ時にリ
セット用ＭＯＳ Ｆ Ｅ Ｔ Ｑｒｓにより回路の接地
電位がストアされる。基準電圧もしくは基準電位は、キ
ャパシタＣｄとデータ線との相互における電荷分配によ
って決定される。 相補データ線ＤＬ及びＤＬに結合されたプリチャージ回
路ＰＣは、プリチャージ用のタイミング信号φ によっ
て予め動作状態にされ、アドレノｃ シンクの開始に同期して、言い換えるとメモリセルの選
択の開始に同期して非動作状態にされる。 これに応じて、相補データ線のそれぞれは、アドレッシ
ングの開始前において、はぼ回路の電源電圧に等しいよ
うなプリチャージレベルにされる。 メモリセルによって決定されるデータ信号のレベルと、
ダミーセルによって決定される基準電位とのレベル差は
、相補データ線のそれぞれが予め互いに等しいプリチャ
ージレベルにされることによって、所望の状態にされる
。 １つのセンスアンプＳＡは、七の一対の入出力ノードが
相補データ線ＤＬ、ＤＬに結合されており、上記アドレ
ッシングによって相補データ線間に与えられる電位差を
、タイミング信号（センスアンプ制御信号）φｐａで決
まるセンス期間に拡大する（その動作は後述する）。各
メモリセルＭＣは、前述のように１本のワードＭＷＬと
相補対データ線の一方との間に結合される。ここで、１
つのワード線のレベルが変化された場合、そのワード線
と各データ線との間の不所望なカップリング容量を介し
て、各データ線に実質的に雑音とみなされる不所望な電
位変動が与えられてしまう。しかしながら、折り返えし
ビットａ方式のメモリアレイの場合、各ワード線ＷＬは
相補データ線の双方と交差されている。それ故に、ワー
ド線ＷＬのレベル変化に応じて相補データ線のそれぞれ
に与えられてしまう雑音成分は、実質的に互いに等しく
なる。差動型のセンスアンプＳＡは、このようなコモン
モード雑音に対し実質的に不感である。 アドレッシングにおいて、相補データ線対ＤＬ。 ＤＬの一方に結合されているメモリセルＭＣが選択され
た場合、他方のデータ線に必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ、ＤＷＬの一方
が選択される。 上記センスアンプＳＡは、その詳細を図示しないが、一
対の交差結線されたＭＯＳＦＥＴにより構成され、これ
らの正帰還作用により、相補データ＋＠ＤＬ、ＤＬに現
れた微少な信号を差動的に増幅する。この正帰還動作は
、タイミング信号り。 によりＭＯ８ＦＥＴＱ７がオン状態になったとき開始さ
れる。この場合、上記ＭＯ８ＦＥＴＱ７は、次のような
２段階の増幅動作を可能にするために、互いに並列接続
された２つのＭＯＳＦＥＴから構成されることが望まし
い。丁なわち、ＭＯ８ＦＥＴＱ７は、導通状態にされた
ときに比較的小さいコンダクタンスを持つようにされた
ＭＯＳＦＥＴと、比較的大きいコンダクタンスを持つよ
うにされたＭＯＳＦＥＴとに置き換えられる。センスア
ンプＳＡの動作は、比較的小さいコンダクタンス特性に
されたＭＯＳＦＥＴが比較的早いタイミング信号によっ
て導通し始めるとそれに応じて開始される。これに応じ
てアドレッシングによって相補データ＠ＤＬ、ＤＬに予
め与えられていた電位差に基づいて予め決定されていた
高い方のデータ線の電位は遅い速度で、低い方のそれは
速い速度で共にその差が広がりながら下降される。そし
て、上記電圧差がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯ８ＦＥＴＱ
が遅れたタイミング信号によって導通される。これによ
り、上記低い方のデータ線電位が急速に低下する。この
ように２段階にわけてセンスアンプＳＡの動作を行わせ
ることによって、上記高い方の電位の太きい落ち込みが
防止される。 低い方の電位が交差結合Ｍ ＯＳ Ｆ Ｅ Ｔのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧■。０からＭＯＳＦＥＴのしき
い値電圧を引いた値にほぼ等しい値の比較的高い電位に
留まるとともに、低い方の電位は最終的に接地電位（Ｏ
ｖ）に到達する。 上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位がそのままメ
モリセルＭＣに供給されることによって回復される。し
かしながら、前述のようにハイレベルが電源電圧■。０
に対して一定以上落ち込むと、何回かの読み出し、再書
込みを繰り返しているうちに論理ＩＩ ＯＩＩとして読
み取られるところの誤動作が生じる。そこで、この誤動
作を防ぐために各相補データ線にアクティブリストア回
路ＡＲが設けられる。アクティブリストア回路ＡＲＵ、
タイミング信号φ３．によって動作され、ロウレベルの
信号に対して何ら影響を与えずに／Ｎイしノベルの信号
のみに応答し、それを選択的に電源電圧■。０の電位に
ブートストｊる働きを持つ。 相補データ＠ＤＬ 、ＤＬは、カラムスイッチＣＷを構
成するＭＯ８ＦＥＴＱａ 、Ｑ４を介してコモン相補デ
ータ線ＣＤＬ 、ＣＤＬに接続される。 他の相補データ線も同様なＭＯ８ＦＥＴＱ５ 、Ｑ６を
介してコモン相補データ線ＣＤＬ 、ＣＤＬに接続され
る。 以上の各回路によりメモリアレイＭ−ＡＲＹＩが構成さ
れる。このメモリアレイＭ−ＡＲＹ１と対称的に類似の
メモリアレイＭ−ＡＲＹ２が同図において右側にも配置
される。 この実施例に従うと、読み出しハイレベルとロウレベル
の中間電位にされた読み出し基準電圧ｖｒｅｆがフルサ
イズのダミーセルＤＣによって形成されるようにするた
め、メモリアレイＭ−ＡＲＹ１とメモリアレイＭ−ＡＲ
Ｙ２との対応するデータ線間にスイッチＭＯ８ＦＥＴＱ
Ｉ 、Ｑ２ （Ｑ：＋’。 Ｑ２′）が設けられている。これらのＭＯ８ＦＥＴＱｌ
、Ｑｌ’とＱ２．Ｑ２’のゲートには、後述するような
タイミング信号φ、φがそれぞれ共通に供給される。 なお、上記メモリアレイＭ−ＡＲＹ１に対応されたコモ
ン相補データ線ＣＤＬ 、ＣＤＬとメモリアレイＭ−Ａ
ＲＹ２に対応された図示しないコモン相補データ線は、
カラム系のアドレス信号によりいずれかが選択されて図
示しないデータ書込み回路の出力端子とデータ員力回路
の入力端子に接続される。 ロウ２コーダＲ−ＤＣＲ及びカラムデコーダＣ−ＤＣＲ
は、図示しないアドレスバッファによって形成された内
部相補アドレス信号ａＸ、ａｙを受けて、１本のワード
線及びターミーワード線と上記スイッチＭＯ８ＦＥＴＱ
Ｉ又はＱ２の選択信号φ、φ並びにカラムスイッチ選択
信号を形成してメモリセル及びダミーセルのアドレッシ
ングを行う。ロウアドレスデコーダＲ−ＤＣＲは、内部
相補アドレス信号ａＸに応答して、２つのメモリアレイ
Ｍ−ＡＲＹＩ及びＭ−Ａ、Ｒ，Ｙ２のうちの１つのワー
ド線、ダば−ワード線を選択するように構成される。 ここで、ダミーワード線選択のための選択信号及びＭＯ
８ＦＥＴＱＩ 、Ｑ２のスイッチ制御のための選択信号
もしくはタイミング信号φ、φは、例えば次のような方
法によって得ることができる。 但し、これらの信号を形成するだめの回路の詳細な構成
は、本発明に直接関係しないので、その説明を省略する
。 この実施例において、ロウアドレスデコーダＲ−ＤＣＨ
に供給される内部相補アドレス信号ａｘのそれぞれは、
それぞれに一対一対応された重みが与えられる。これに
応じて、メモリアレイＭ−Ａ、ＲＹｌとＭ−ＡＲＹ２の
うちのどちらのメモリアレイにおけるワード線が選択さ
れるかは、アドレス信号ａＸのうちの最上位ビットのア
ドレス信号によって決定される（以下、このような信号
をアレイ選択アドレス信号と称する）。また、各ワード
線に結合されたメモリセルのそれぞれが規則性をもって
相補データ線に結合されているので、相補データ線のう
ちのどれにメモリセルからのデータが与えられるべきか
は、アドレス信号ａｘのうちの最下位ビットもしくは最
下位ビットとその上位のビットのような１ビツトもしく
は２ビツトのアドレス信号によって決定される。これに
応じて、相補データ線のそれぞれに結合されたダミーセ
ルのうちのどちらが動作されるべきかは、上記１ビツト
もしくは２ビツトのアドレス信号（以下、ダミーワード
選択アドレス信号と称する）によって決定される。 従って、ワード線選択タイミング信号のような適当なタ
イミング信号と、上記アレイ選択アドレス信号と上記ダ
ミーワード選択アドレス信号との組み合せによって、２
つのメモリアレイにおける合計４本のダミーワード線に
供給するための選択信号を形成することができる。 タイミング信号φ及びφは、一方のメモリアレイにおけ
る相補データｉＤＬ、ＤＬのうちのダミーセルによって
基準電位が与えられるべきデータ線を、他方のメモリア
レイにおけるデータ線に結合させるように、その一方が
選択状態にされる。 それ故に、例えば、ワード線及びダミーワード線選択タ
イミングにおいてハイレベルにされかつセンスアンプの
動作タイミングにおいてロウレベルにされるような適当
なタイミング信号と、上記ダミーワード選択アドレス信
号との組み合せによって、上記タイミング信号φ、φを
形成することができる。 この実施例のダイナミック型ＲＡＭの動作は、次のよう
になる。 すなわち、例えば、メモリアレイＭ−ＡＲＹＩにおける
ワード線ＷＬ１が選択されるべき時には、そのワード線
ｗＬ１が選択状態にされるとともに、ダミーワード線Ｄ
ＷＬとタイミング信号線φが選択状態にされる。このと
き、他方のメモリアレイＭ−ＡＲＹ２の図示しないワー
ド線及びダミーワード線は、選択されない。 上記ワード線ＷＬＩの選択動作によって、相補データ線
ＤＬ及びＤＬのうちのＤＬにメモリセルが接続され、ま
たダミーワード線ＤＷＬの選択動作によって相補データ
線の他のデータ線ＤＬにダミーセルＤＣが接続される。 これと同時に、上記ダミーセルＤＣが接続されたデータ
＋１ｌＤＬ側のスイッチＭＯ８ＦＥＴＱ２が、タイミン
グ信号φによってオン状態にされる。 このように、ワード線ＷＬ１．ダミーワード線ＤＷＬ、
及びタイミング信号φが選択レベルにされたときのデー
タ線ＤＬ及びＤＬの状態は、次のようになる。 すなわち、選択されるべきメモリセルＭＣが結合された
データ線ＤＬは、ＭＯ８ＦＥＴＱＩがオフ状態にされて
いることによって、メモリアレイＭ−ＡＲＹ２の対応さ
れたデータ線と電気的に分離されている。従って、デー
タ線ＤＬの浮遊容量は、ｃｏのままである。これに応じ
て、メモリセルＭＣが選択されたときにデータ線ＤＬに
与えられる信号量は、比較的太きい。第２図には、メモ
リセルが選択されたときのデータ線ＤＬの波形が実線に
よって示されている。 メモリアレイＭ−ＡＲＹＩの選択されるべきダミーセル
ＤＣが結合されているデータ線ＤＬは、ＭＯ８ＦＥＴＱ
２がオン状態にされることによってメモリアレイＭ−Ａ
ＲＹ２の対応されたデータ線に電気的に結合される。そ
れ故に、ダミーセルＤＣに対するデータ線ＤＬの浮遊容
量は、実質的にＣｏ＋Ｃｏの値、すなわち各データ線そ
れぞれの浮遊容−ＪｊｋＣＯの２倍の値となる。 従って、ダミーセルＤＣのキャパシタとデータ線ＤＬの
実質的なキャパシタとの比は、メモリセルＭＣのキャパ
シタとデータ線ＤＬのキャノくシタとのそれに対し１／
２になる。言い換えると、フルサイズのダミーセルのキ
ャパシタとデータ線ＤＬの実質的なキャパシタ２Ｃｏと
の比は、ノ・−フサイズのダミーセルのキャパシタと１
つのデータ線のキャパシタＣｏとの比と実質的に同じと
なる。従って、ダミーセルＤＣが選択されたときにデー
タ線Ｄ Ｌに与えられる参照電圧■ｒｅｆは、メモリセ
ルＭＣによってデータ線ＤＬに与えられるデータ信号の
ハイレベルとロウレベルとのほぼ中間のレベルにされる
。参照電圧ｖｒｅｆは、第２図において一点釦線によっ
て示されている。 なお、前述のように、上記アドレッシングに先立って相
補データ線ＤＬ 、ＤＬは、プリチャージ回路ＰＣがプ
リチャージ用タイミング信号φｐｃによって動作される
ことによって、はぼ回路の電源電圧Ｖ。０に等しいよう
な所定のレベルにプリチャージされる。また、例えは、
ワー・ド線ＷＬ２が選択される時には、ダミーワード線
ＤＷＬとタイミング信号線φが選択状態にされる。これ
により、データ線ＤＬ側の浮遊容量が２ＣＯとされ、上
記同様にデータ線ＤＬに基準電圧■ｒｅｆが与えられる
。 センスアンプＳＡは、相補データｉＤＬ 、ＤＬに読み
出しデータ信号及び基準電圧■ｒｅｆが現れた（２０） タイミングにおいて動作開始される。特に制限さレナイ
が、スイッチＭｏ５ＦＥＴＱ］又はＱ２は、センスアン
プＳＡの動作開始タイミングに同期し。 てオフ状態にされる。これによって、センスアンプＳＡ
の一対の入出力ノードに結合された負荷容量のバランス
がとれるとともに、ハイレベルのデータの読み出しの時
に、基準電圧■ｒｅｆを早（ロウレベルに引き抜くこと
ができる。その結果として」＝述したような正帰還増幅
動作を高速に行うことができる。 〔効 果〕 （１）一対のメモリアレイの対応するデータ線のうち、
ダミーセルが結合されるべき方のデータ線間を短絡する
ことによりその浮遊容量値をメモリセルが接続されるデ
ータ線の浮遊容量値に対し２倍にすることができる。こ
れにより、フルサイズのダミーセルによりデータ線の読
み出しハイレベルとロウレベルのほぼ中間レベルの基準
電圧を形成することができるという効果が得られる。 （２）上記フルサイズのダミーセルには、回路の接、０
Ｉ） 地電位がストアされる。これに応じて、電源電圧の変動
に対しても安定した読み出し基準電圧を形成することが
できるという効果が得られる。 （３）上記（１）により、フルサイズのダミーセルを用
いることができるから、微細パターンの加工精度の限界
に対してもその動作マージンを大きくできるという効果
が得られる。これによって、１Ｍビットのような大記憶
容量のダイナばツク型ＲＡＭも実現可能になる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。ダイナミック型ＲＡＭ
を構成する具体的なメモリアレイの構成、その周辺回路
の構成は、種々の実施形態をとることができるものであ
る。例えば、ワード線を２５６本とし、データ線を１０
２４本と１−だ合計４つのメモリアレイを配置し、その
うち２つのメモリアレイ間で上記対応するデータ間を短
絡するＭＯＳＦＥＴをそれぞれ設けるものとして、合計
１Ｍビットの記憶容量を持つダイナばツク型ＲＡＭを構
成することができる。 〔利用分野〕 この発明は、フルサイズのダミーセルを用いて読み出し
基準電圧を形成する夕“イナミノク型ＲＡＭに広（利用
できるものである。 図面の簡単な説明 第１図は、この発明に係るダイナミック型Ｉ（、ＡＭの
要部一実施例を示す回路図、 第２図は、そのメモリセルとダミーセルの読み出し動作
を説明するだめの波形図である。 □ ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＳＡ・
・・ ｌ！ センスアンプ、Ｃ−ＤＣＲ・・・カラムデコーダ、ＲＩ
Ｄ ＣＲ・・・ロウデコーダ。 ｌ′ 第 ２ 図 く Ｃりり− δ７ン ′ＤＬ）
Claims (1)
- 【特許請求の範囲】 １、アドレス選択用ＭＯ５ＦＥＴと情報記憶用キャパシ
タとからなる複数のメモリセルと、上記メモリセルとは
ゾ同じ設計条件のＭＯＳＦＥＴとキャパシタとからなる
ダミーセルとを具備する一対のメモリアレイと、上記一
対のメモリアレイの対応するデータ線間を接続するスイ
ッチＭＯ３ＦＥＴを含み、上記ダミーセルが選択状態に
された時、対応する上記スイッチＭＯ３ＦＥＴをオン状
態にして読み出し基準電圧を形成するものとしたことを
特徴とするダイナミック型ＲＡＭ。 ２、上記スイッチＭＯ３ＦＥＴは、上記ダミーセル選択
タイミングでオン状態にされ、センスアンプが動作状態
になるタイミングでオフ状態にされるものであることを
特徴とする特許請求の範囲第１項記載のダイナミック型
ＲＡＭ。 ３、上記一対のメモリアレイは、それぞれ平行に配置さ
れた相補データ線を有する二交点方式により構成される
ものであることを特徴とする特許請求の範囲第１又は第
２項記載のダイナミック型ＲＡＭ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089407A JPS60234297A (ja) | 1984-05-07 | 1984-05-07 | ダイナミツク型ｒａｍ |
| US06/729,859 US4961166A (en) | 1984-05-07 | 1985-05-02 | Dynamic RAM having a full size dummy cell |
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| EP85105413A EP0163951B1 (en) | 1984-05-07 | 1985-05-03 | Dynamic ram |
| KR1019850003055A KR850008024A (ko) | 1984-05-07 | 1985-05-06 | 다이나믹형 ram |
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089407A JPS60234297A (ja) | 1984-05-07 | 1984-05-07 | ダイナミツク型ｒａｍ |
| SG157894A SG157894G (en) | 1984-05-07 | 1994-10-27 | Dynamic ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234297A true JPS60234297A (ja) | 1985-11-20 |
Family
ID=26392831
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089407A Pending JPS60234297A (ja) | 1984-05-07 | 1984-05-07 | ダイナミツク型ｒａｍ |
| JP60052228A Pending JPS61211899A (ja) | 1984-05-07 | 1985-03-18 | ダイナミツク型ｒａｍ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052228A Pending JPS61211899A (ja) | 1984-05-07 | 1985-03-18 | ダイナミツク型ｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JPS60234297A (ja) |
| KR (1) | KR850008024A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807195A (en) * | 1987-05-18 | 1989-02-21 | International Business Machines Corporation | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
-
1984
- 1984-05-07 JP JP59089407A patent/JPS60234297A/ja active Pending
-
1985
- 1985-03-18 JP JP60052228A patent/JPS61211899A/ja active Pending
- 1985-05-06 KR KR1019850003055A patent/KR850008024A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61211899A (ja) | 1986-09-19 |
| KR850008024A (ko) | 1985-12-11 |
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