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CN1870259A - 多层布线基片 - Google Patents

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CN1870259A
CN1870259A CNA2006100937344A CN200610093734A CN1870259A CN 1870259 A CN1870259 A CN 1870259A CN A2006100937344 A CNA2006100937344 A CN A2006100937344A CN 200610093734 A CN200610093734 A CN 200610093734A CN 1870259 A CN1870259 A CN 1870259A
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insulating barrier
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metal
metal bed
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Application number
CNA2006100937344A
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方庆一郎
本多広一
马场和浩
下户直典
菊池克
神户六郎
平野训
宫本慎也
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Original Assignee
NEC Corp
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Abstract

本发明涉及一种多层布线结构，包括：布线积层，该布线积层具有有多个第一垫的第一主表面和有多个第二垫的第二主表面，所述第一主表面与所述第二主表面相对；第一绝缘层，该第一绝缘层覆盖所述布线积层的所述第一主表面，所述第一绝缘层具有多个第一孔，每个第一孔暴露了所述第一垫中一个相关的第一垫的一部分，每个所述第一垫的剩余部分被所述第一绝缘层所覆盖；以及第二绝缘层，该第二绝缘层覆盖所述布线积层的所述第二主表面，所述第二绝缘层具有多个第二孔，每个第二孔暴露了所述第二垫中一个相关的第二垫的一部分，每个所述第二垫的剩余部分被所述第二绝缘层所覆盖。

Description

多层布线基片
分案申请说明
本申请为申请日为2003年6月20日、申请号为03149026.3且发明名称为“多层布线基片及其制造方法”的中国发明专利申请的分案申请。
技术领域
本发明涉及多层布线基片以及制造多层布线基片的方法，其中多层布线基片能应用于集成电子元件的封装基片。
更具体地，本发明涉及制造多层布线基片的方法，其中多层布线基片没有芯基片并具有形成在积层的一个主表面上的金属支撑框架主体。
背景技术
最近，数字产品的速度日益明显提高。按照上述的高速度趋势，用于数字产品的封装基片逐渐变小，并且连接端子(插脚)的数量增多，以满足电子元件的高集成度以及高密度，这种电子元件包括安装在封装基片上的LSI(大规模集成电路)、IC(集成电路)芯片和/片形电容器。这就需要高布线密度的封装基片。
为了生产高布线密度的封装基片，最近积层方法引起关注。利用由树脂材料制成的层与层的绝缘膜，积层方法在芯基片上形成层状绝缘层。接着，用在层状绝缘层上层叠布线层，这样形成多层结构，从而最终形成积层。
日本专利未审查申请平11(1999)-233937(JP11-233937)和日本专利未审查申请平11(1999)-289025(JP11-289025)描述了在芯基片上具有积层的布线基片。
虽然产生了高密度布线，但通过上述积层方法形成的积层跟不上上述数字产品速度的需求。这可归因于芯基片，芯基片是补偿积层力学强度的元件。
更具体地如下所述：
原因1：假若芯基片装在封装基片中，则对于高密度布线的封装基片，由芯基片占据的空间(或面积)是无用的。这种无用可以进一步阻碍封装基片的更高密度布线。
原因2：速度提高的数字产品的电信号，其频率可以高到数G(千兆)Hz。借助电信号的高频率，(装在封装基片中的电子元件的)驱动源与电子元件之间的接线可以形成电感，这样使布线长度相当长。换言之，芯基片的厚度不能忽略。
已经提出一种新型的封装基片，它没有芯基片，具有积层的特征，可以进行高密度布线。
图5表示具有上述特征的新型封装基片。其中形成包括布线层110和绝缘层90的积层80。图5中未图示补偿积层80的力学强度的芯基片。代替芯基片的是形成在积层80一个主表面(图5中的上表面)上的金属支撑框架体70，用于补偿积层80的力学强度。积层80的主表面(图5中的下表面)具有第一金属垫层40，而积层80的主表面(图5中的上表面)具有第二金属垫层65。积层80中包括的第一金属垫层40和第二金属垫层65中的每一个都具有暴露的表面。如上所述，积层80主表面(图5中的上表面)的第二金属垫层65成为安装电子元件的连接端子。另一方面，积层80主表面(图5中的下表面)的第一金属垫层40成为连接端子，例如用于安装到主板上。
在本发明说明书的下文中，没有芯基片并具有积层作为多层布线层的封装基片称为“多层布线基片”。
日本专利未审查申请2002-16171(JP2002-026171)披露了一种类似于图5的多层布线基片。
采用多层布线基片作为封装基片(见图5的典型示图)能形成更高密度的布线，但是具有以下不利之处。
图5中的金属支撑框架体的形成是用于补偿积层的力学强度。不像日本专利未审查申请平11(1999)-233937(JP11-233937)和日本专利未审查申请平11(1999)-289025(JP11-289025)，图5中的金属支撑框架体未涂覆积层的整个区域。因此，施加的外力易于在积层的布线层与绝缘层之间界面附近的区域引起应力集中。
参看图5中的典型示图，具有暴露表面的第二金属垫层65与绝缘层90之间具有很小的接触面积，从而当施加集中应力时将导致第二金属垫层65的失效(包括裂纹等等)。另外，在制造阶段，对积层的布线层和绝缘层之间界面附近的区域施加集中应力，也可以产生裂纹等等。
如上所述，包括在积层的布线层与绝缘层之间界面附近的区域引起裂纹等等的失效，可以造成包括电性能等等的积层质量降低。失效增大可以产生不合格产品。
发明内容
本发明的一个目的是提供一种制造多层布线基片的方法，多层布线基片具有作为多层布线层的积层，其中多层布线基片没有芯基片。
本发明的另一个目的是提高多层布线基片的积层质量，包括提高电性能。
本发明的再一个目的是提供适于制造积层的多层布线基片制造方法。
参看附图，从以下的描述中，本发明的其它目的和特征将变得清楚。
根据本发明的一个方面，提供一种制造多层布线基片的方法。多层布线基片没有芯基片并包括积层。积层包括绝缘层和布线层。在积层的第一主表面和第二主表面中的一个上制成金属支撑框架体。该方法包括以下步骤：
1)完全在金属支撑板的第一主表面上形成第一绝缘层。第一绝缘层包括在绝缘层中，并成为位于积层第一主表面一侧的第一保护层，以及
2)在第一绝缘层的第一主表面上的给定位置形成第一金属垫层。第一金属垫层包括在布线层中并成为金属垫层。
根据本发明此方面，制造多层布线基片方法的第一特征如图4(a)中的典型图示所示，并且如下所述：
步骤1的第一子步骤：形成第一绝缘层。
完全在金属支撑板的第一主表面PF1上，形成绝缘层中所包括的第一绝缘层3。第一绝缘层3是位于积层第一主表面一侧的第一保护层。
步骤1的第二子步骤：形成第一金属垫层
此后，形成包括在布线层中的第一金属垫层4。第一金属垫层4成为形成在第一绝缘层3第一主表面PF2的给定位置上的金属垫层。
根据图6(a)中典型示图所示的相关技术，形成第一金属垫层4’和绝缘层10时，使(金属支撑板2’的)第一主表面PF1和第一金属垫层4’之间形成界面。
利用上述结构，接着顺序形成布线层11和绝缘层10，从而形成多层结构，如图6(b)-I和图6(b)-II所示。
此后，如图6(b)-I的典型示图所示，部分去除构成金属支撑板2’的区域，使第一金属垫层4’在金属支撑板[2’]侧面的主表面部分暴露(为了避免与2和2’混淆，上面使用了带括号的[2’])。
另外，如图6(b)-II的典型示图所示，基本全部去除构成金属支撑板2’的区域，使第一金属垫层4’在金属支撑板[2’]侧面的主表面全部暴露(为了避免与2和2’混淆，上面使用了带括号的[2’])。
在图6(b)-I和图6(b)-II所示制造方法的去除步骤中，或者在图6(b)-I和图6(b)-II所示制造方法的去除步骤后，外力可能尤其集中在第一金属垫层4’和绝缘层10之间的界面上，从而，包括裂纹等等的失效易于出现在图6(b)-I和图6(b)-II中的区域F附近的区域。
但是，在本发明中，如图4(a)所示，在金属支撑板2的第一主表面PF1上全部形成第一绝缘层3以及在第一绝缘层3的第一主表面PF2的给定位置形成第一金属垫层4，能有效地防止出现上述包括裂纹等等的失效。如图4(b)-I和图4(b)-II所示，刚形成与第一金属垫层4形成界面的绝缘层10，用于形成多层结构。
此后，如图4(b)-I的典型图示所示，部分去除构成金属支撑板2的区域，使第一金属垫层4在金属支撑板2’侧面的主表面部分暴露。
另外，如图4(b)-II的典型示图所示，基本全部去除构成金属支撑板2的区域，使第一金属垫层4在金属支撑板2’侧面的主表面全部暴露。
在图4(b)-I和图4(b)-II所示制造方法的去除步骤中，或者在图4(b)-I和图4(b)-II所示制造方法的去除步骤后，外力比较不可能集中在尤其是第一金属垫层4和绝缘层10之间的界面上。换言之，消除了外力的集中。
更具体地，上述的消除外力集中如下所述：
与图6(b)-I和6(b)-II中的第一金属垫层[4’]接触绝缘层10的区域相比，图4(b)-I和图4(b)-II中的第一金属垫层4接触绝缘层10(包括第一绝缘层3)的区域固定得更加牢固(为避免第一金属垫层4和第一金属垫层4’之间的混淆，上面的[4’]带括号)。
在上文中，在图4(b)-I中部分去除的构成金属支撑板2的区域，被重新用于多层布线基片(最终产品)的金属支撑框架体。
如上所述，在用于形成第一绝缘层的步骤1的第1子步骤中形成的第一绝缘层成为第一保护层，并作为多层布线基片(最终产品)的保护层，从而不影响生产效率。另一方面，在用于形成第一金属垫层的步骤1的第2子步骤中形成的第一金属垫层成为安装电子元件的(多层布线基片(最终产品)的)连接端子，或者成为要安装到主板等产品上的(多层布线基片(最终产品)的)连接端子。
刻蚀步骤
在本发明生产多层布线基片的方法中，金属支撑板在刻蚀步骤受到刻蚀处理。在刻蚀处理中，第一绝缘层用作刻蚀阻挡层。如上所述，构成金属支撑板的区域经过部分去除步骤处理(图4(b)-I)或者全部去除步骤处理(图4(b)-II)。换言之，在本发明中，金属支撑板的部分或全部去除步骤与刻蚀处理一起进行。机械磨削，例如平面磨削机，也可以去除金属支撑板。但是，为了稳定地、方便地和选择性地去除金属支撑板，优选的是采用化学抛光，即刻蚀处理。机械磨削引起无意的振动，可以造成绝缘层与布线层之间界面上的应力集中。因此，优选采用刻蚀处理来去除金属支撑板。
并且，在本发明中，第一绝缘层可成为刻蚀阻挡层。在图6(b)-I和图6(b)-II中，考虑刻蚀的选择性，至少选择如下的材料：
1.第一金属垫层4’在金属支撑板[2’]一侧的表面层材料(为了避免与2和2’混淆，上面使用了带括号的[2’])，以及
2.金属支撑板2’的材料。
但是，本发明没有上述的刻蚀选择性。例如，第一金属垫层可以由一种材料制成并形成单独一层。而且，第一金属垫层可以与金属支撑板的材料相同。换言之，考虑刻蚀的选择性，本发明可以消除以下对第一金属垫层的要求：
至少第一金属垫层在金属支撑板一侧的表面层是由相对于金属支撑板具有刻蚀选择性的材料制成的。
并且，在本发明中，金属支撑板和第一金属垫层之间的材料组合可以拓宽，这样提高了工作效率和工作便利性。
如上所述，金属支撑板2的去除步骤通过刻蚀步骤进行，即刻蚀处理时第一绝缘层3作为刻蚀阻挡层，从而容易地去除金属支撑板2。而且，在这种情况下，第一绝缘层3是由树脂材料制成的。由此，刻蚀选择性可以基本认为在树脂材料与金属之间，而不是上面参考图6(b)-I和图(b)-II所述的金属与金属之间。恰当地选择刻蚀气体和刻蚀液体的类型，能确保仅仅刻蚀金属支撑板2。刻蚀方法包括干刻蚀和湿刻蚀。但考虑到成本，优选使用刻蚀液体的湿刻蚀。
在本发明制造多层布线基片的方法中，第一绝缘层经过打开处理。第一绝缘层在第一打开步骤中被打开，用于打开第一绝缘层的给定位置，从而第一金属垫层在第一绝缘层一侧的主表面包括涂覆第一绝缘层的涂层区和具有暴露表面的暴露区。
如上所述，第一金属垫层成为安装电子元件的连接端子或用于安装到主板上的连接端子。因此，第一绝缘层经过打开处理，使第一金属垫层4在第一绝缘层一侧的至少部分表面暴露。第一绝缘层上对应于形成第一金属垫层位置的给定位置经过打开步骤。打开步骤可大致分成图7(a)所示的一种以及图7(b)所示的一种。图7(a)是典型示图，表示第一金属垫层在第一绝缘层一侧的主表面包括涂覆第一绝缘层的涂层区和具有暴露表面的暴露区。另一方面，图7(b)是典型示图，表示第一金属垫层在第一绝缘层一侧的主表面基本全部暴露。
图7(a)中包括涂覆第一绝缘层的涂层区和具有暴露表面的暴露区的第一金属垫层4的第一主表面，与图7(b)中的第一金属垫层4相比，保证绝缘层10(包括第一绝缘层3)与第一金属垫层4之间较大的接触面积。由此，图7(a)中第一金属垫层4的第一主表面能防止外力(在生产中可以引起的)在绝缘层10与第一金属垫层4之间界面的附近区域集中，从而有效防止裂纹等等在绝缘层10与第一金属垫层4之间界面的附近区域产生。接着，本发明方法制造的金属布线基片(最终产品)用于安装电子元件等等，或者被安装到主板等产品上。
在这种情况下，第一金属垫层4借助焊料突起、焊料球等等成为触点端子。因此，在某些情况下应力可以尤其在第一金属垫层4与绝缘层10之间界面的附近区域产生，这些情况包括：
1.在第一金属垫层上形成焊料突起、焊料球等等的过程中；
2.在安装电子元件等产品的过程中；
3.在安装电子元件等产品之后。
但在图7(a)的结构中，上述失效可以被有效抑制。
总之，打开第一绝缘层的第一打开步骤优选如下所述：
打开第一绝缘层的给定位置，使第一金属垫层在第一绝缘层一侧的主表面包括涂覆第一绝缘层的涂层区和具有暴露表面的暴露区。
优选采用干刻蚀在上述第一打开步骤中打开第一绝缘层，从而使打开易于进行并且保证最终形成的打开空洞具有优选的直径和结构。这里，第一绝缘层是层与层间的绝缘膜，在第一打开步骤之前经过硫化处理。例如，以下的步骤不适用于第一绝缘层：
使用光敏材料用作第一绝缘层的层与层的绝缘膜。通过一种借助光的成形方法打开第一绝缘层，该方法是湿刻蚀方法。使第一绝缘层受到硫化处理。
因此，这里使用的干刻蚀包括公知的方法，例如激光加工、等离子刻蚀、离子束刻蚀等等。目前，技术上最成熟的方法以及为了容易地加工一定直径和结构的打开空洞，激光加工是优选的。考虑激光波长等因素，可以根据打开空洞的直径和深度恰当地选择公知的激光，包括受激准分子激光、二氧化碳激光、YAG(钇铝石榴石)激光等等。
本发明制造多层布线基片的方法还包括：
1)形成第二绝缘层，它包括在绝缘层中并成为第二保护层，位于与积层第一主表面侧相反的积层第二主表面一侧，
2)在形成第二绝缘层的形成步骤之前，形成完全在第二绝缘层之下的第二金属垫层，第二金属垫层包括在布线层中并成为金属垫层，以及
3)第二打开步骤
使第二绝缘层经过打开处理，以及
打开第二绝缘层的给定位置，使第二金属垫层在第二绝缘层一侧的主表面包括涂覆第二绝缘层的涂层区和具有暴露表面的暴露区。
上述的第一绝缘层成为位于积层第一主表面一侧上的第一保护层。在与积层第一主表面侧相反的积层第二主表面一侧，还形成了第二保护层。成为第二保护层的第二绝缘层是这样形成的(形成第二绝缘层的步骤)。在形成第二绝缘层的步骤之前，完全在第二绝缘层之下形成包括在布线层中并成为金属垫层的第二金属垫层(形成第二金属垫层的步骤)。与第一金属垫层类似，第二金属垫层也成为安装电子元件的连接端子或者用于被安装到主板上的连接端子。但在上文中，第一金属垫层和第二金属垫层之一是用于安装电子元件，而第一金属垫层和第二金属垫层中的另一个被安装到主板上。
如上所述，通过形成第二金属垫层的步骤形成第二金属垫层以及通过形成第二绝缘层的步骤形成第二绝缘层。接着，随后的打开第二绝缘层的第二打开步骤提供第二绝缘层的给定位置，从而第二金属垫层在第二绝缘层一侧的主表面包括涂覆第二绝缘层的涂层区和具有暴露表面的暴露区。
经过如上所述的第二打开步骤，如图8典型示图表示的，形成第二金属垫层6和第二绝缘层5，类似于图7(a)典型示图表示的第一金属垫层4和第一绝缘层3的形成。总之，绝缘层10(包括第二绝缘层5)与第二金属垫层6之间的接触区能牢固地固定，这样防止外力(在生产中可以引起的)在绝缘层10与第二金属垫层6之间界面的附近区域集中，并且进一步有效地防止裂纹等等在绝缘层10与第二金属垫层6之间界面的附近区域中产生。
在上文中，在某些情况下应力可以尤其在第二金属垫层与绝缘层之间界面的附近区域产生，这些情况包括：
1.在第二金属垫层上形成焊料突起、焊料球等等的过程中；
2.在第二金属垫层安装电子元件等产品的过程中；
3.在第二金属垫层安装电子元件等产品之后；
4.在第二金属垫层被安装到主板等产品上的过程中；
5.在第二金属垫层被安装到主板等产品上之后。
但在图8的结构中，上述失效可以被有效抑制。
干刻蚀(包括激光加工、等离子刻蚀、离子束刻蚀等等)可应用于上述第二打开步骤中来打开第二绝缘层。但下面的方法也可以应用于干刻蚀：
首先，使第二绝缘层经过形成第二绝缘层的步骤包括层与层间的绝缘膜，绝缘膜由光敏材料制成。在形成第二绝缘层的步骤中，省略了硫化处理。换言之，未受硫化处理的层与层间的绝缘膜(光敏材料)被认为是第二绝缘层。在第二打开步骤中，使用公知的借助光的成形方法，利用紫外线照射、曝光和显影能形成空洞。使用借助光的成形方法包括在打开第二绝缘层的步骤中或者在打开第二绝缘层之后对第二绝缘层的硫化处理。
本发明中包括多层布线基片的封装基片形成如下两种连接端子与连接端子之间的距离：
1.距离A是在多层布线基片上用于安装电子元件的连接端子之间形成的；
2.距离B是在用于将多层布线基片安装到主板上的连接端子之间形成的。
通常，由于电子元件连接端子之间的距离，距离A小于距离B。从而金属垫层在电子元件一侧的垫面积(主表面)小于金属垫层在主板一侧的垫面积(主表面)。因此，金属垫层在电子元件一侧的主表面的打开和暴露区小于金属垫层在主板一侧的主表面的打开和暴露区。
综上所述，在本发明制造多层布线基片的方法中，通过第一打开步骤形成的第一金属垫层的暴露区小于通过第二打开步骤形成的第二金属垫层的暴露区。并且，第一打开步骤使用干刻蚀。在上文中，干刻蚀包括公知的刻蚀，包括激光加工、等离子刻蚀、离子束刻蚀等等。在上述刻蚀中，基于上面所述的原因，激光加工是优选的，即(重复地)，它是技术上最成熟的方法并容易地加工一定直径和结构的打开空洞。
如上所述，在第一打开步骤中，优选干刻蚀用于打开第一绝缘层的给定位置。更具体地，使用激光加工、等离子加工和离子束刻蚀的打开方法，比借助光的成形方法更加有效，特别是对于减小空洞的直径大小。这里，通过第一打开步骤形成的第一金属垫层的暴露区小于通过第二打开步骤形成的第二金属垫层的暴露区，这样，使用第一金属垫层作为安装电子元件的连接端子。并且，第一打开步骤不能使用借助光的成形方法，通过完成打开并接着进行层与层间的绝缘膜的硫化处理达到提高工作效率。结果，第一打开步骤使用干刻蚀，以便优选地获得尽可能多的干刻蚀的好特征。因此，使用第一金属垫层用作安装电子元件的连接端子能够根据电子元件连接端子与连接端子之间距离的减小，在打开第一绝缘层的第一打开步骤中形成第一金属垫层的恰当暴露区。
用作连接端子安装电子元件的第一金属垫层，其第一金属垫层在第一绝缘层一侧的主表面优选地在2800μm2到32000μm2的范围内。但是，完全成形为圆形的第一金属垫层的主表面，其直径可以是60μm到200μm(为了计算圆面积，所有数字表示为两位有效数字，并包括舍入后的数字范围)。第一金属垫层在第一绝缘层一侧的主表面是根据目前电子元件连接端子与连接端子之间的距离以及设计限制确定的。第一金属垫层在第一绝缘层一侧的主表面面积超过32000μm2，可引起第一金属垫层之间的最小距离不足，导致可能的电气短路。另一方面，第一金属垫层在第一绝缘层一侧的主表面面积低于2800μm2，不可能在第一打开步骤中充分固定(第一金属垫层上)涂覆第一绝缘层的涂层区。
在上述第一金属垫层在第一绝缘层一侧的主表面的限制面积下，在第一打开步骤后暴露的第一金属垫层的暴露区，优选地在1900μm2到26000μm2的范围内。但是，当暴露区完全成形为圆形时，暴露区的直径优选地在50μm到180μm之间(为了计算圆面积，所有数字表示为两位有效数字，并包括舍入后的数字范围)。
第一金属垫层的暴露区超过26000μm2，不可能在第一打开步骤中固定(第一金属垫层上)涂覆第一绝缘层的涂层区。
另一方面，第一金属垫层的暴露区低于1900μm2，可能导致在第一打开步骤中形成的第一绝缘层空洞的直径太小。由此，由于激光的聚焦深度，不能容易地固定空洞深度，从而降低工作效率。
作为连接端子要安装到主板等等之上的第二金属垫层，其第二金属垫层在第二绝缘层一侧的主表面优选地在49000μm2到600000μm2的范围内。但是，完全成形为圆形的第二金属垫层的主表面，其直径可以是250μm到870μm(为了计算圆面积，所有数字表示为两位有效数字，并包括舍入后的数字范围)。第二金属垫层在第二绝缘层一侧的主表面是根据目前主板连接端子与连接端子之间的距离以及设计限制确定的，即根据安装多层布线基片的侧面确定的。如果第二金属垫层在第二绝缘层一侧的主表面超过600000μm2，可能引起第二金属垫层之间的最小距离不足，导致可能的电气短路。另一方面，第二金属垫层在第二绝缘层一侧的主表面低于49000μm2，不可能在第二打开步骤中充分固定(第二金属垫层上的)涂覆第二绝缘层的涂层区。
在上述第二金属垫层在第二绝缘层一侧的主表面的限制面积下，在第二打开步骤后暴露的第二金属垫层的暴露区，优选地在30000μm2到400000μm2的范围内。但是，当暴露区完全成形为圆形时，暴露区的直径优选地在200μm到710μm之间(为了计算圆面积，所有数字表示为两位有效数字，并包括舍入后的数字范围)。
第二金属垫层的暴露区超过400000μm2，不可能在第二打开步骤中固定(第二金属垫层上的)涂覆第二绝缘层的涂层区。
另一方面，第二金属垫层的暴露区小于30000μm2，可能引起在第二打开步骤中形成的第二绝缘层空洞的直径太小。由此，甚至使用激光(不是说使用借助光的成形方法)也不能容易地固定空洞深度，从而降低工作效率。
附图说明
图1表示根据本发明第一实施例制造多层布线基片1方法的步骤；
图2表示根据本发明第二实施例造多层布线基片1方法的步骤；
图3表示根据本发明第三实施例造多层布线基片1方法的步骤；
图4说明本发明中形成第一绝缘层3的作用，其中：
图4(a)表示形成第一绝缘层3的方法的第一特征；
图4(b)-I表示构成金属支撑板2的区域被部分去除；以及
图4(b)-II表示构成金属支撑板2的区域被全部去除；
图5表示按照相关技术的多层布线基片100的典型示图；
图6说明按照相关技术形成绝缘层10的效果，并与本发明中图4所示的第一绝缘层3对比，其中：
图6(a)表示形成绝缘层10的方法的特征；
图6(b)-I表示构成金属支撑板2’的区域被部分去除；以及
图6(b)-II表示构成金属支撑板2’的区域被全部去除；以及
图7说明形成本发明第一绝缘层3和第一金属垫层4，其中：
图7(a)是一个典型示图，表示第一金属垫层4在第一绝缘层3一侧的主表面包括涂覆第一绝缘层3的涂层区以及具有暴露表面的暴露区；以及
图7(b)是一个典型示图，表示第一金属垫层4在第一绝缘层3一侧的主表面全部暴露；
图8说明形成本发明中第二绝缘层5和第二金属垫层6；
图9表示按照本发明实施例1得到的SEM(扫描电镜)观察结果；
图10表示按照本发明对比实施例得到的SEM观察结果。
具体实施方式
下面参考附图详细描述本发明的不同实施例。
为了容易理解，下面描述中包含不同的方向术语，例如左、右、上、下、前、后等等。但是，这些术语仅是相对于附图而言的，在附图中表示元件的相应部分。
第一实施例
如图1所示，根据本发明的第一实施例(基本实施例)，提供了一种制造多层布线基片1的方法。
步骤1
形成第一绝缘层的步骤1的第1子步骤：
在整个金属支撑板2的第一主表面PF1上，层叠(粘贴在一起)层与层间的绝缘膜，使之经过硫化处理，从而形成绝缘层3(其厚度为，例如，30μm)。
在上文中，用于形成金属支撑板2的材料包括Cu、Cu合金、SUS钢(根据JIS，这里JIS代表日本工业标准)、Fe-Ni合金、Al、Al合金、殷钢(Invar)、镍铁(Invar)合金等等。形成第一绝缘层3的层与层间的绝缘膜优选地由公知的材料制成，包括光敏树脂、热固树脂等等。但是，对于形成第一绝缘层3，热固树脂是更优选的，因为在下面所述的第一打开步骤中特别地使用激光打开第一绝缘层3。
并且，热固树脂包括，例如，聚酰亚胺衍生物或环氧衍生物。
形成第一金属垫层的步骤1的第2子步骤
此后，如步骤1所示，通过在第一绝缘层3第一主表面PF2的给定位置上镀Cu，形成第一金属垫层4(其厚度为，例如，15μm)。
步骤2
此后，在第一金属垫层4上，层叠层与层间的绝缘膜，并经过硫化处理，从而形成绝缘层10(其厚度为，例如，30μm)。此后，通过在绝缘层10表面的给定位置上镀Cu形成布线层11(其厚度为，例如，15μm)。并且，打开(例如，使用激光)绝缘层10的给定位置，利用镀Cu形成包括在布线层11中的通过导体，在形成通过导体后，布线层11和第一金属垫层4可以在绝缘层10中形成层与层间的连接。此后，按如此顺序进行，多层结构的绝缘层10和布线层11形成叠层体，如图1中步骤2所示。
形成第二绝缘层的步骤2的第2子步骤
如此得到的叠层体使其成为第二绝缘层5(其厚度为，例如，30μm)的最外层(最上层)，根据第一实施例，在形成第二绝缘层5的步骤2的第2子步骤中形成。
形成第二金属垫层的步骤2的第1子步骤
在形成第二金属垫层6的步骤2的第1子步骤中，完全在第二绝缘层5之下形成第二金属垫层6(其厚度为，例如，15μm)。
步骤3
此后，在第二打开步骤中，使用激光打开第二绝缘层5的给定位置，如下所述：
第二打开步骤：形成一结构，在该结构中，第二金属垫层6在第二绝缘层5一侧的主表面包括涂覆第二绝缘层5的涂层区和具有暴露表面的暴露区。
在第二打开步骤中，借助光的成形方法能替代激光。但在这种情况下，借助光的成形方法通过使用至少由光敏材料制成的层与层间的树脂，在步骤2中不进行硫化处理。在步骤3中，掩模处理后的第二绝缘层5受到紫外线的照射、曝光和显影，从而在第二打开步骤后形成上述结构(即，第二金属垫层6在第二绝缘层5一侧的主表面包括涂覆第二绝缘层5的涂层区和具有暴露表面的暴露区的结构)。并且，在打开第二绝缘层5之后或者在打开第二绝缘层5的过程中，使用借助光的成形方法使第二绝缘层5经过硫化处理。
步骤4
金属支撑板2经过刻蚀处理(刻蚀步骤)，用湿刻蚀(刻蚀液体)选择性地刻蚀(去除)金属支撑板2。在刻蚀步骤，第一绝缘层3成为刻蚀阻挡层。在上文中，刻蚀保护(图1中未图示)形成在第二绝缘层5的表面，从而阻止第二金属垫层6接触刻蚀液体。
刻蚀步骤的刻蚀液体在金属支撑板2的材料与第一绝缘层3的材料之间具有不同的选择性。在刻蚀步骤中优选的是较大的刻蚀选择性。
步骤5
此后，在第一打开步骤中使用激光打开第一绝缘层3的给定位置，如下所述：
第一打开步骤：形成这种结构，在该结构中第一金属垫层4在第一绝缘层3一侧的主表面包括涂覆第一绝缘层3的涂层区和具有暴露表面的暴露区。
第一打开步骤后，第一金属垫层4和第二金属垫层6中每一个的暴露区经过非电解的Ni-P镀(图1中未图示)和镀Au(图1中未图示)，从而形成包括布线层11(包括第一金属垫层4和第二金属垫层6)和绝缘层10(第一绝缘层3和第二绝缘层5)的积层50。
按照第一实施例，形成第二绝缘层5。第二绝缘层5成为积层50中的第二保护层。另一方面，第一绝缘层3成为第一保护层。并且，第一金属垫层4和第二金属垫层6中的一个是用于安装电子元件的连接端子，而第一金属垫层4和第二金属垫层6中的另一个是用于被安装到主板或其它布线基片上的连接端子。
步骤6
按照第一实施例，第二金属垫层6用作安装电子元件的连接端子。
金属支撑框架体7在第二绝缘层5的给定位置形成。金属支撑框架体7由金属材料制成，包括Cu、Cu合金、SUS钢(根据JIS，这里JIS代表日本工业标准)、Fe-Ni合金、Al、Al合金、殷钢、镍铁合金等等。
在上述步骤1、步骤2、步骤3、步骤4、步骤5和步骤6中能形成多层布线基片1。如此形成的多层布线基片1用作封装基片。因此，第二金属垫层6通过焊料突起与电子元件电气连接，而第一金属垫层4通过焊料球与主板和其它布线基片电气连接。
在上文中，多层布线基片1的绝缘层10允许具有以下材料：
1.第一绝缘层3由热固性树脂制成，而其它的绝缘层10由光敏材料制成。
2.绝缘层10完全由热固性树脂制成。
并且，第一金属垫层4可以成为安装电子元件的连接端子。在这种情况下，在图1的步骤2中形成的积层50的绝缘层10和布线层11具有颠倒的排列和布线图案。
制造多层布线基片1的方法不限于按照第一实施例的这种方法。只要技术范围不偏离权利要求的范围，本领域的一般技术人员可以对实施例进行修改和变化。
下面描述本发明的其它实施例。
第二实施例
如图2所示，根据本发明第二实施例，提供了一种制造多层布线基片1的方法。
根据第二实施例，第一金属垫层4成为安装电子元件的连接端子。由于与第一实施例的描述非常相似，因此基本省略了第二实施例的步骤1、步骤2和步骤3的描述。但根据第二实施例，在图2的步骤2中，绝缘层10和布线层11的形成，使形成布线层11的布线图案的方式和结构，相对于第一实施例中图1的步骤2是颠倒的。
步骤4
金属支撑板2经过带有掩模处理的刻蚀步骤(刻蚀处理)，使金属支撑板2的区域被部分去除。但是，在刻蚀步骤之后，剩余的金属支撑板2不允许跨过第一金属垫层4下面的区域。更具体地，此区域是从第一金属垫层4的厚部分上完全向下的投影区。
步骤5
此后，打开第一绝缘层3的给定位置，这与第一实施例中图1的步骤5所示的过程(第一打开步骤)非常相似。
在第一打开步骤后，第一金属垫层4和第二金属垫层6中每一个的暴露区经过非电解的Ni-P镀(图2中未图示)和镀Au(图2中未图示)，从而形成包括布线层11(包括第一金属垫层4和第二金属垫层6)和绝缘层10(第一绝缘层3和第二绝缘层5)的积层50。
在图2中步骤4的刻蚀步骤之后，金属支撑板2的剩余部分通常用作金属支撑框架体7，如同根据第一实施例在图1中步骤6中形成的。结果，形成积层50，从而形成多层布线基片1。
第三实施例
如图3所示，根据本发明的第三实施例，提供了一种制造多层布线基片1的方法。
由于与第一实施例的描述非常相似，因此基本省略了第三实施例的步骤1和步骤2的描述。但根据第三实施例，在图3的步骤2中，第二绝缘层5具有未硫化的层与层间的绝缘膜(由光敏树脂制成)，即未经过硫化处理。
步骤3
利用紫外线的照射、曝光和显影对第二绝缘层5进行图案形成处理，从而形成图3中步骤3所示的图案。在图案形成处理中或图案形成处理后，第二绝缘层5经过硫化处理。
此后，根据第三实施例在图3中的步骤4、步骤5和步骤6与根据第一实施例在图1所示的非常相似，从而在图3的步骤6形成多层布线基片1。这里，第一金属垫层4成为安装电子元件的连接端子。
在根据第三实施例的图3所示的多层布线基片1中，第二金属垫层6在第二绝缘层5一侧的主表面未涂覆第二绝缘层5。在制造步骤中外力引起的应力，考虑到产品流动，很可能集中在第一金属垫层4与第一绝缘层3之间的界面上。基于上述原因，在图3的步骤1中，第一绝缘层3和第一金属垫层4顺序地层叠在金属支撑板2的主表面上。综上所述，如果在图3中保证步骤1，则至少能达到本发明的最初目的。
实例
下面描述的是实验结果，用于检验本发明制造多层布线基片1方法的效果。
实例1
根据第二实施例的制造多层布线基片的方法，制造了图2中步骤5所示的多层布线基片。所制造的多层布线基片的第一金属垫层(对应于图2中的第一金属垫层4)的暴露主表面经过非电解Ni-P镀和镀Au，从而借助非电解镀层在第一金属垫层的主表面上形成焊料突起。接着，将电子元件(IC芯片)安装到焊接突起上。
另一方面，所制造的多层布线基片的第二金属垫层(对应于图2中的第二金属垫层6)的暴露主表面经过非电解Ni-P镀和镀Au，从而借助非电解镀层在第二金属垫层的主表面上形成焊料球。
由未充满的树脂61制成的绝缘密封树脂层位于电子元件与多层布线基体之间。
对比实例
在与上述实例1非常相似的条件下，制造多层布线基片。但在此对比实例中，第一金属垫层和第二金属垫层中每一个的主表面完全暴露，如同图7(b)中表示的第一金属垫层4。
用SEM(扫描电镜)观察上述根据实例1和对比实例制造的多层布线基片的截面。图9表示实例1的观察结果，而图10表示对比实例的观察结果。
在图9中，表示实例1的多层布线基片，在第一金属垫层4与绝缘层之间的界面上或者在第二金属垫层6与绝缘层之间的界面上没有裂纹等等，从而证明多层布线基片是好的。
图10(a)表示从第一金属垫层4到第二金属垫层6之间区域的实验结果。图10(b)表示第一金属垫层4附近区域的放大图。结合图10(a)和图10(b)，对比实例的多层布线基片在第一金属垫层4和绝缘层之间的界面上以及在第二金属垫层6和绝缘层之间的界面上具有裂纹。裂纹看起来是由于在第一金属垫层4和绝缘层之间的界面上以及在第二金属垫层6和绝缘层之间的界面上的应力集中过大产生的。
综合上述实例1和对比实例的结果，第一金属垫层和第二金属垫层中每一个的主表面优选地应分别涂覆第一绝缘层和第二绝缘层，从而形成多层布线基片，其中有效抑制了在形成焊料突起60和焊料球62中产生裂纹。
在制造实例1和对比实例的多层布线基片的方法中，在形成焊料突起60或焊料球62之前(换言之，在图2中的步骤5)，SEM(观察截面)没有发现积层中存在裂纹。上述无裂纹的状态表明，本发明权利要求1所述的制造多层布线基片的方法能有效地抑制制造步骤中产生裂纹。
本发明申请是基于先前的日本专利申请P2002-270225(2002年9月17日在日本提交)。其中提出优先权的日本专利申请P2002-270225的全部内容，在此引用作为参考，以便保护错误翻译或落掉的部分。
本发明的范围由权利要求限定。

Claims (11)

1.一种多层布线结构，包括：
布线积层，该布线积层具有有多个第一垫的第一主表面和有多个第二垫的第二主表面，所述第一主表面与所述第二主表面相对；
第一绝缘层，该第一绝缘层覆盖所述布线积层的所述第一主表面，所述第一绝缘层具有多个第一孔，每个第一孔暴露了所述第一垫中一个相关的第一垫的一部分，每个所述第一垫的剩余部分被所述第一绝缘层所覆盖；以及
第二绝缘层，该第二绝缘层覆盖所述布线积层的所述第二主表面，所述第二绝缘层具有多个第二孔，每个第二孔暴露了所述第二垫中一个相关的第二垫的一部分，每个所述第二垫的剩余部分被所述第二绝缘层所覆盖。
2.如权利要求1所述的多层布线结构，其特征在于
所述布线积层具有限定所述第一主表面的第三绝缘层和限定所述第二主表面的第四绝缘层；
所述第一垫嵌入在所述第三绝缘层中；以及
所述第二垫设置在所述第四绝缘层上。
3.如权利要求2所述的多层布线结构，其特征在于
每个所述第一垫由彼此相对的第一和第二表面和彼此相对的第三和第四表面限定；
每个所述第一垫的所述第一表面与所述第一主表面形成为基本平的平面，并与所述第三绝缘层接触；以及
每个所述第一垫的所述第二、第三和第四表面没有与所述第三绝缘层接触。
4.如权利要求3所述的多层布线结构，其特征在于
每个所述第二垫由彼此相对的第一和第二表面和彼此相对的第三和第四表面限定；
每个所述第二垫的所述第一表面与所述第四绝缘层接触；
每个所述第二垫的所述第二表面的一部分暴露在所述第二孔里，并且每个所述第二垫的所述第二表面的另一部分与所述第二绝缘层接触；
每个所述第二垫的所述第三和第四表面没有与所述第四绝缘层接触，但与所述第二绝缘层接触。
5.一种多层布线基片，包括：
第一和第三水平金属层，每个所述第一和第三水平金属层被彼此相对的第一和第二表面以及彼此相对的第三和第四表面限定；
插入在所述第一和第三水平金属层之间的第一绝缘层，所述第一水平金属层部分地嵌入在所述第一绝缘层中，使得所述第一水平金属层的第二、第三和第四表面与所述第一绝缘层相接触，而所述第一水平金属层的第一表面和所述第一绝缘层的表面形成了基本平的平面，所述第三水平金属层形成在所述第一绝缘层上，使得所述第三水平金属层的第一表面与所述第一绝缘层相接触，而所述第三水平金属层的第三和第四表面则不与所述第一绝缘层相接触；
嵌入在所述第一和第三水平金属层之间的所述第一绝缘层中的第二水平金属层；
形成为覆盖所述基本平的平面的第二绝缘层，所述第二绝缘层具有第一开口，以便暴露所述第一水平金属层的第一表面的一部分，从而所述第一水平金属层的第一表面的所述部分形成了第一金属垫；
形成为覆盖所述第三水平金属层的第二、第三和第四表面以及所述第一绝缘层的一部分的第三绝缘层，所述第三绝缘层具有第二开口，以便暴露所述第三水平金属层的第二表面的一部分，从而所述第三水平金属层的第二表面的所述部分形成了第二金属垫。
6.如权利要求5所述的多层布线基片，其特征在于
其中形成有所述第一金属垫的第一区域和其中形成有所述第二金属垫的第二区域彼此重叠。
7.如权利要求5所述的多层布线基片，其特征在于
所述第一水平金属层具有多个第一金属垫；
所述第三水平金属层具有多个第二金属垫；以及
所述第一金属垫之间的间距小于所述第二金属垫之间的间距。
8.如权利要求5所述的多层布线基片，其特征在于
所述第二绝缘层覆盖所述第一水平金属层的第一表面的另一部分。
9.如权利要求5所述的多层布线基片，其特征在于
所述第二绝缘层的厚度小于所述第三绝缘层的厚度。
10.如权利要求5所述的多层布线基片，其特征在于
所述第一开口的面积小于所述第二开口的面积。
11.如权利要求5所述的多层布线基片，其特征在于
所述第一水平金属层具有多个第一金属垫；
所述第三水平金属层具有多个第二金属垫；以及
所述第一金属垫之间的间距小于所述第二金属垫之间的间距；
所述第二绝缘层的厚度小于所述第三绝缘层的厚度；以及
所述第一开口的面积小于所述第二开口的面积。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102448241A (zh) * 2010-09-29 2012-05-09 本田技研工业株式会社 布线构造体及包括其的接线盒

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4267903B2 (ja) * 2002-11-29 2009-05-27 日本特殊陶業株式会社 多層配線基板の製造方法
JP4342366B2 (ja) * 2004-04-09 2009-10-14 日本特殊陶業株式会社 配線基板の製造方法
JP4342367B2 (ja) * 2004-04-09 2009-10-14 日本特殊陶業株式会社 配線基板の製造方法
JP4336605B2 (ja) * 2004-04-09 2009-09-30 日本特殊陶業株式会社 配線基板の製造方法
JP4335075B2 (ja) * 2004-06-08 2009-09-30 株式会社伸光製作所 多層プリント配線基板およびその製造方法
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP5326281B2 (ja) * 2006-01-06 2013-10-30 ルネサスエレクトロニクス株式会社 半導体搭載用配線基板、その製造方法、及び半導体パッケージ
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
JP4171499B2 (ja) 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
TWI296843B (en) * 2006-04-19 2008-05-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
JP4930689B2 (ja) * 2006-04-28 2012-05-16 凸版印刷株式会社 多層半導体パッケージの製造方法
JP4431123B2 (ja) 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
KR100751663B1 (ko) 2006-09-06 2007-08-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7608538B2 (en) 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
JP4983288B2 (ja) * 2007-02-14 2012-07-25 富士通株式会社 多層配線基板およびその製造方法
TWI360205B (en) * 2007-06-20 2012-03-11 Princo Corp Multi-layer substrate and manufacture method there
JP5096855B2 (ja) * 2007-09-27 2012-12-12 新光電気工業株式会社 配線基板の製造方法及び配線基板
KR100923883B1 (ko) * 2008-04-25 2009-10-28 대덕전자 주식회사 강도가 부가된 코어 리스 인쇄회로기판 제조 방법
CN101677067B (zh) * 2008-09-19 2012-05-09 钰桥半导体股份有限公司 铜核层多层封装基板的制作方法
JP5284235B2 (ja) * 2008-09-29 2013-09-11 日本特殊陶業株式会社 半導体パッケージ
US8581423B2 (en) * 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
JP5566720B2 (ja) 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
EP2763513B1 (en) * 2011-09-30 2016-09-14 Kyocera Corporation Wiring substrate, component embedded substrate, and package structure
CN103582319B (zh) * 2012-07-19 2016-10-19 景硕科技股份有限公司 线路积层板结构的制作方法
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
TWI545997B (zh) * 2014-07-31 2016-08-11 恆勁科技股份有限公司 中介基板及其製法
CN105722299B (zh) * 2014-12-03 2018-08-31 恒劲科技股份有限公司 中介基板及其制法
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
CN104966709B (zh) * 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
US10361121B2 (en) * 2016-05-13 2019-07-23 Intel Corporation Aluminum oxide for thermal management or adhesion
US9905519B1 (en) * 2016-08-29 2018-02-27 Via Alliance Semiconductor Co., Ltd. Electronic structure process
US10002839B2 (en) * 2016-08-29 2018-06-19 Via Alliance Semiconductor Co., Ltd. Electronic structure, and electronic structure array
JP6693850B2 (ja) * 2016-09-30 2020-05-13 新光電気工業株式会社 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP6793755B2 (ja) * 2016-12-22 2020-12-02 三井金属鉱業株式会社 多層配線板の製造方法
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
TWI712344B (zh) * 2017-08-18 2020-12-01 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
JP7187821B2 (ja) * 2018-05-29 2022-12-13 Tdk株式会社 プリント配線板およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229897A (ja) 1987-03-19 1988-09-26 古河電気工業株式会社 リジツド型多層プリント回路板の製造方法
JPH0575255A (ja) * 1991-09-11 1993-03-26 Hitachi Ltd 混成基板とこれを搭載する回路モジユールおよびその製造方法
US5386627A (en) * 1992-09-29 1995-02-07 International Business Machines Corporation Method of fabricating a multi-layer integrated circuit chip interposer
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5918153A (en) * 1996-09-18 1999-06-29 Sandia Corporation High density electronic circuit and process for making
JP3236785B2 (ja) * 1996-09-27 2001-12-10 京セラ株式会社 積層セラミック基板の製造方法
JPH10209324A (ja) * 1997-01-23 1998-08-07 Kyocera Corp 配線基板
JP3756655B2 (ja) 1998-02-09 2006-03-15 日本特殊陶業株式会社 ビルドアップ多層基板の製造方法
JPH11289025A (ja) 1998-04-01 1999-10-19 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6221693B1 (en) 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置
JP3973340B2 (ja) 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2002009444A (ja) * 2000-06-22 2002-01-11 Hitachi Ltd セラミック多層配線基板の構造
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP4427874B2 (ja) 2000-07-06 2010-03-10 住友ベークライト株式会社 多層配線板の製造方法および多層配線板
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102448241A (zh) * 2010-09-29 2012-05-09 本田技研工业株式会社 布线构造体及包括其的接线盒
CN102448241B (zh) * 2010-09-29 2016-03-30 本田技研工业株式会社 布线构造体及包括其的接线盒

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