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JP5326281B2 - 半導体搭載用配線基板、その製造方法、及び半導体パッケージ - Google Patents

半導体搭載用配線基板、その製造方法、及び半導体パッケージ Download PDF

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JP5326281B2
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wiring board
substrate
wiring
semiconductor
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新太郎 山道
秀哉 村井
克 菊池
広一 本多
真一 宮崎
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Description

本発明は、半導体搭載用配線基板、その製造方法、及びその配線基板を使用した半導体パッケージに関し、特に半導体デバイス等の各種デバイスを高密度且つ高精度に搭載でき、更に高速性及び信頼性に優れたパッケージ及びモジュールを得ることができる半導体搭載用配線基板、その製造方法、及びその配線基板を使用した半導体パッケージに関する。
近時、半導体デバイスの高集積化、高速化、及び多機能化により、端子の増加及び狭ピッチ化が進行している。これらの半導体デバイスを搭載する半導体搭載用配線基板においては、これまで以上に高密度且つ高精度に半導体デバイスを搭載でき、且つ信頼性に優れたものが要求されている。現在よく使用されている半導体搭載用配線基板の例としては、コアのプリント基板上に逐次積層法で高密度な配線層を形成していくビルドアップ基板と、配線層及びビアを形成した樹脂シートを一括積層して構成される一括積層基板とが挙げられる。特開２００１−２８４７８３号公報は、ビルドアップ基板の一例を開示している。特開２００３−３４７７３８号公報は、一括積層基板の一例を開示している。
図２６は、ビルドアップ基板を示す断面図である。この図２６に示すように、ベースコア基板１０３は絶縁層の中に多層配線構造が形成されている。ベースコア基板１０３の上面及び下面に設けられた導体配線層１０２はベースコア基板１０３の絶縁層を貫通するスルーホール１０１により接続されている。このベースコア基板１０３の上下両面には、層間絶縁膜１０５が形成されている。各層間絶縁膜１０５の上に導体配線層１０６が形成されている。更にこの導体配線層１０６を一部覆うようにして層間絶縁膜１０５上にソルダーレジスト層１０７が形成されている。層間絶縁膜１０５には上下導体配線を電気的に接続するためのビア１０４が形成されている。更に一層の多層化が必要ならば、層間絶縁膜１０５の形成工程と導体配線層１０６の形成工程とを順次繰り返すことにより、多層の配線構造を形成することができる。
一方、図２７Ａ乃至２７Ｃは一括積層基板の製造方法の一例を工程順に示す断面図である。この従来の一括積層基板においては、図２７Ａに示すように、樹脂シート１１１上に導体配線層１１２がパターン形成されている。樹脂シート１１１内にはこの導体配線層１１２に接続されたビア１１３が設けられている。図２７Ｂに示すように、このような樹脂シート１１１を複数個用意して、一括して積層することにより、図２７Ｃに示すように、一括積層基板１１４が形成されている。一括積層基板１１４は、基板１１４と表記される場合がある。
このような一括積層基板では、全ビア部分が印刷によるペースト充填に頼るため狭ピッチ化が難しいという問題点がある。また基板の薄化を目指した場合には、樹脂シート１１１が薄くならざるを得ず、一括積層した場合にはビアの配置によっては、プレス後に基板１１４全体が波を打つような構造となる問題点もある。
また、これらの従来のビルドアップ基板及び一括積層基板は、絶縁膜上に導体配線層が形成された構造となっており、半導体搭載用の電極パッドも絶縁膜上に形成されたものとなっている。ここで、最近ではこれらの配線基板の高密度微細配線化に伴い、導体配線層１０２、１０６及び１１２の形成方法が、銅箔をエッチングする方法（サブトラクティブ法）から、電極を設けてレジストをパターニングし、電解めっき層を析出させて積み上げていく方法（アディティブ法）に変化しつつある。
しかしながら、アディティブ法で形成された電極パッドは、高さのばらつきが大きく、電極パッド上面の形状が平坦ではなく凸形状になるといった欠点があり、多ピン且つ狭ピッチな半導体デバイスを搭載することが難しくなってきている。また、電極パッド上には一般的にソルダーレジスト層１０７を形成することが多いが、電極パッドの高さのばらつきが大きいため、ソルダーレジスト層の膜厚及び開口径の高精度化が極めて難しくなってきている。更には、電極パッドの微細化に伴い、電極パッドと絶縁膜との接着面積が低減しまうため、電極パッドと絶縁膜との間の密着力が低下し、特に鉛フリー半田を適用した高温プロセスの半導体デバイス搭載工程で、電極パッドが絶縁膜から剥離してしまうという問題点が生じる。
本願出願人は、上述した多くの問題点を解決するために、平坦性が優れた金属板からなる支持体上に、配線構造とその上に半導体デバイスを搭載するための電極パッドを形成し、この電極パッド上に半導体デバイスを搭載するという方法を提案した。この方法は、特開２００２−８３８９３号公報に開示されている。
しかしながら、最近のモバイル機器などのめざましい高性能化及び多機能化に伴い、半導体デバイスを高密度に搭載するために、配線基板の表面と裏面との両面に半導体デバイスを搭載する要求が極めて高まってきている。上述した特開２００２−８３８９３号公報に記載の従来の配線基板では、半導体デバイスを片面に搭載する場合にはよいが、両面に搭載する場合には高密度に搭載することが難しい。
更には、半導体パッケージの高信頼性化実現のため、半導体搭載用配線基板を構成する一部の層間絶縁膜に、熱膨張率が低いもの又は弾性率が低いものを適用することが望ましい。しかしながら、上述した従来の配線基板では異なる物性値の絶縁膜を適用すると、構造上信頼性の低下を招いてしまうという問題点もある。
そこで、表面に配線層を有する絶縁体を積層させ、多層化させる配線基板形成方法において、様々な技術が開示されている。
特開平１０−０８４１８６号公報に開示されている技術は、配線層の配線パターンに対応した位置に設けられた孔に導電体を埋め込んだ接着性絶縁体の両表面に、離型性支持板の表面に形成された導電性配線パターンを加圧転写して、接着性絶縁体の表面に配線層を形成すると同時にビア接続を行い、離型性支持板を除去することによって配線基板を得るというものである。この技術においては、ビア接続されているプリント配線を有する２枚の両面配線基板によって配線基板の上下を挟み、この上下の両面配線基板を、表面に導電性配線パターンが形成された２枚の離型性支持板によって挟み、真空プレス機で両面より所定の温度及び圧力を付与することによって一定時間加圧加熱し、積層する。
特開２００３−６０３４８号公報に開示されている技術は、片面のみに配線パターンが形成された樹脂フィルムを含む同一の熱可塑性樹脂からなる複数の樹脂フィルムを、積層後加圧しつつ加熱して、相互に接着してプリント基板を形成するというものである。この技術においては、樹脂フィルムの片面のみに導体パターンが形成される。そして、ビアホールが導電ペーストで充填された片面導体パターンフィルムと、これと同様の方法で形成した導体パターンが電極部のみからなる片面導体パターンフィルムを積層し、これを加熱プレスすることでソルダーレジスト層を形成することなく表面に電極部のみが露出したプリント基板を形成する。
また、特開２００３−１８８５３６号公報に開示されている技術は、表面に銅などからなる導体パターンを有しエポキシ樹脂又は金属ペースト等で充填されたビアホールが設けられたセラミック系材料からなる積層板と、表面に銅などからなる導体パターンを有しエポキシ樹脂又は金属ペースト等で充填されたビアホールが設けられた有機系材料からなる積層板とを、半硬化状態のエポキシ等の熱硬化性樹脂を主体とする絶縁性のシート剤に感光性を付与した感光性樹脂シートからなる層間絶縁層を介して貼り合わせるというものである。また、これらの貼り合わせ面には、平坦化のためにソルダーレジスト等の絶縁膜が形成される。
特開２００４−２２８１６５号公報に開示されている技術においては、絶縁基材の片面に導電層を有する片面配線回路付き樹脂基材の導電層と、表裏両面に導電層を有しポリイミド等の可撓性を有する樹脂からなるマザーボードプリント基板の導電層とが、各々片面配線回路付き樹脂基材に形成されたインナービアホールの導電性ペースト等の導体によって電気的に接続される。この技術によって、マザーボードプリント配線板の表面の自由な位置に電子部品実装用の多層部（部分的配線基板）を配置でき、しかも余計な多層化部を削減できるというものである。
特開平５−３３５７４７号公報は、半導体素子を半田バンプを介してセラミック多層基板に直接接続したセラミック多層基板を開示している。このセラミック多層基板の最上層ビアと最下層ビアのうち少なくともフリップチップ実装する部分には配線電極が設けられず、この部分のビアだけがＡｌ２Ｏ３を含まないＣｕのみの材料で構成される。それ以外の中間層のビアは１０〜２０ｗｔ％のＡｌ２Ｏ３と残部Ｃｕとの復号材料で構成される。フリップチップ実装する部分は、Ｃｕが基材のガラスセラミックよりも収縮が大きいため、くぼみのあるビアとなっている。このビアそのものは、半田バンプに対する取出電極となっている。したがって、半田バンプは、このくぼみに覆われるように固定され、形状がくずれにくい。このようにすることによって、半田バンプのリフローが容易になる。
特開２００５−１２３３３２号公報は、多層基板と、電子部品とを備える回路基板を開示している。多層基板においては、絶縁基板に複数の導体パターンが多層に配置される。導体パターンどうしの間が複数のビアホールの各々に充填された複数の層間接続材料により電気的に接続される。複数の導体パターンは、多層基板表面に設けられたランドとしての導体パターンを含む。電子部品は、接合材料を介してランドに電気的に接続される。複数の層間接続材料は、ランドに電気的に接続される。複数のビアホールは、少なくともその一部が積層方向における同一位置から多層基板の平面方向に所定量ずれて設けられる。そのため、絶縁基板と層間接続材料がある程度分散配置された構造となる。したがって、複数のビアホールの全てが積層方向における同一位置に連続して形成される場合よりも、接合部（ランドと接合材料との接合部及び接合材料と電子部品との接合部）に作用する積層方向の応力（絶縁基板と層間接続材料との線膨張係数の差により生じる応力）を小さくすることができる。すなわち、接合部における剥離の発生を抑制し、回路基板の接続信頼性を向上することができる。
特開２００５−３９０４４号公報は、熱可塑性樹脂中に複数の導体パターンが多層に配置されたプリント基板を開示している。導体パターン間が層間接続材料の充填された複数のビアホールを介して電気的に接続される。複数のビアホールは、複数の導体パターンの一つを貫通する第１のビアホールと、貫通された導体パターンの開口部及び開口部の周囲と相対する開口部を有する第２のビアホールとを含む。第２のビアホール内に充填された層間接続材料は、第１のビアホール内に充填された層間接続材料に接合され、貫通された導体パターンの開口部の周囲に接合される。このプリント基板においては、第１のビアホールと第２のビアホールとにおいて層間接続材料どうしが接合する接合部の周囲に導体パターンが設けられるため、第１のビアホールと第２のビアホールとに位置ずれが生じても層間接続材料どうしの接合が確保される。すなわち、このプリント基板は、接続信頼性が向上している。
特開２００４−２２６７０号公報は、多層セラミック基板の製造方法を開示している。この製造方法は、互いに熱収縮率が異なる第１グリーンシートと第２グリーンシートとを製造する工程と、第２グリーンシートに熱収縮率調整用ビアホールを形成する工程と、熱収縮率調整用ビアホールに熱収縮率調整用材料を埋め込む工程と、熱収縮率調整用材料を埋め込んだ後に第１グリーンシート及び第２グリーンシートを積層してそれらを焼成し、第１グリーンシートを第１セラミック絶縁層にすると共に第２グリーンシートを第２セラミック絶縁層にする工程とを有する。この製造方法によれば、熱収縮率調整用材料の熱収縮量によって第２グリーンシート全体の熱収縮量を調節して、第１グリーンシートと第２グリーンシートとの間の熱収縮量の差を小さくする。これにより、第１及び第２セラミック絶縁層にクラックやデラミネーションが発生するのが防がれ、多層セラミック基板の品質が向上する。
特開２００３−３１８３２２号公報は、上側表面に半導体チップを実装するためのインターポーザ基板を開示している。インターポーザ基板は、複数の配線基板を備える。複数の配線基板は、隣接する配線基板どうしの間に応力緩和層が位置するように積層され、且つ、隣接する配線基板どうしの間が電気的に接続されて回路を形成する。複数の配線基板の各々は、両面基板又は多層基板である。隣接する配線基板の組合せのうち、少なくとも一つの組合せにおいて、配線基板は互いに異なる面積を有し、且つ、一方の配線基板が他法の配線基板からはみ出ることなく、上側表面に近い側に配置される。このインターポーザ基板においては、半導体チップをフェイスダウン実装したときの応力集中が緩和される。
しかしながら、特開平１０−０８４１８６号公報に開示された技術においては、配線パターンと導電体が埋め込まれた孔との位置合わせを考慮する必要があるため、狭ピッチ化が難しいという問題点がある。また、ビアを形成する導電体は、導電性ペーストのみでなく、半田ボール、金ボール等の金属体を使用することもできると記載されているが、実際は、金属体を印刷法のみによって狭ピッチ且つ微小であるビアホールに充填することは難しい。また、直径１００μｍ以下の金属ボールを配列する際は、静電気の影響により互いの金属ボールが引き付け合うため、ビア間のショートを招き易いという問題点もある。また、金属ボールの欠落によるオープンの不良が起こりやすいという問題点もある。
また、特開２００３−６０３４８号公報に開示されている技術においては、片面のみに導体パターンを形成した樹脂層を重ね合わせてプリント基板を形成し、ビアは導電性ペーストのみで充填されている。このことより、ビア形成は印刷法に頼らざるを得ず、狭ピッチ配線を形成することが難しいという問題点がある。更に、樹脂層が全て同一の材料によって形成されているため、ＬＳＩチップ等を基板にフリップチップ接続する場合には、シリコンと接着樹脂との熱膨張係数差によりフリップチップバンプの破壊、基板内部の樹脂破壊等を招く虞があるという問題点もある。
特開２００３−１８８５３６号公報に開示されている技術においては、積層面で貼り合わせる面の導体パターンのない場所に絶縁層を供給し、且つ、この面全体を平坦にしなければならない構造であるために、絶縁層供給及び平坦化工程等多くの工程を必要とし、結果、コストアップにつながる。更にこの絶縁層が接着層と積層板との間に含まれるため、異材界面が通常より多く存在し、接着面での信頼性が悪化してしまうという問題点がある。また、感光性の樹脂を使用する場合には、機械的特性に優れた樹脂を使用することができない。有機の基板と無機の基板とを貼り合わせた場合には、熱膨張係数差が大きく信頼性が得られないという問題点もある。また、両面配線基板を積み上げるだけでは狭ピッチ化が難しいという問題点もある。
特開２００４−２２８１６５号公報に開示されている技術においては、電子部品実装部とマザーボードプリント基板とが同一の樹脂によって構成されているため、実装される部品によっては信頼性が劣化する虞があるという問題点がある。また、全ての絶縁層が熱可塑ポリイミドにより形成されているため、材料費が高いという問題点もある。更に、貼り合わせの際に高い温度が必要になるため、加熱のための電力コストが高いという問題点もある。更に、ビアは全て導電性ペーストで充填されており、導電層に空気抜けの穴が設置される構造であるため、この穴を設けるためのプロセスが必要であり、また、この穴からクラック等の不良を招きやすいという問題点もある。更に、外形の異なる基板同士の貼り合わせにおいて、支持板を使用せずに接続しているため、外径の異なる薄い基板を島状に貼り合わせる際に高い圧力が必要になり、絶縁及び導電層にダメージを与えて信頼性の低い回路基板になる虞があるという問題点もある。
本発明はかかる問題点に鑑みてなされたものであって、半導体デバイスの高集積化、高速化又は多機能化による端子の増加及び端子間隔の狭ピッチ化に有効であり、半導体デバイスを特に基板両面に高密度且つ高精度に搭載でき、更に信頼性にも優れた半導体搭載用配線基板、その製造方法、及び半導体パッケージを提供することを目的とする。
本発明にかかる半導体搭載用配線基板は、絶縁膜と、前記絶縁膜中に形成された配線と、前記絶縁膜の表裏面において表面を露出して設けられ、且つ、その側面の少なくとも一部が前記絶縁膜に埋設されている複数個の電極パッドと、前記配線と前記電極パッドとを接続するビアとを有する。前記絶縁膜中に形成された配線同士を接続する少なくとも１つのビアは、前記配線と前記電極パッドを接続するビアを形成する第１の材料とは異なる第２の材料を含む。配線基板の表裏両面の電極パッドが絶縁膜内に埋め込まれた構造となっているので、表裏両面とも電極パッドの高さばらつきを抑えることができ、配線基板の両面に半導体デバイスを高密度且つ高精度に搭載することができる。更に、電極パッドの側面が絶縁膜に埋設されているため、電極パッドと絶縁膜との密着性が向上し、半導体デバイスとの接続信頼性に優れた半導体搭載用配線基板を得ることができる。
前記絶縁膜は、配線基板の表面に位置する第１の絶縁層と、配線基板の裏面に位置する第２の絶縁層と、配線基板の内部に位置する１又は複数個の第３の絶縁層とを有することが好ましい。この場合、前記第３の絶縁層には、第３の絶縁層の両表面に埋設された複数個の配線と、これらの配線を相互に接続するビアとが設けられる。前記電極パッドは前記第１の絶縁層における配線基板表面側の表面及び前記第２の絶縁層における配線基板裏面側の表面に、夫々表面を露出して設けられ、且つ前記電極パッドの側面の少なくとも一部は前記第１の絶縁層又は第２の絶縁層に埋設されている。前記第３の絶縁層の両表面に埋没された複数個の配線同士を接続する少なくとも１つのビアは、前記第１の絶縁層及び前記第２の絶縁層に形成されたビアを形成する第１の材料とは異なる第２の材料を含む。
半導体搭載用配線基板は、半導体搭載用配線基板の内部に位置する第３の絶縁層の表裏面に、埋設された配線とビアとを有した構造になっており、この第３の絶縁層の表面に第１の絶縁層が、裏面に第２の絶縁層が形成されている構造を有している。そのため、半導体デバイスの作動による熱負荷及びバイアスが繰り返し印加されても各絶縁膜層間界面が剥離するという問題点を防ぐことができ、半導体搭載用配線基板の信頼性をより一層向上させることができる。これは、従来の配線基板では、内部に位置する絶縁膜の表裏上面に配線を有した構造となっているため、半導体デバイス作動に伴う熱負荷により絶縁膜界面を引き剥がす応力が発生したとき、特に高多層構造の場合には絶縁膜界面の剥離が進行してしまうという問題点を解決するものである。
上述したように、本発明に係る半導体搭載用配線基板は、構造上各絶縁膜層間界面が剥離するようなことがないので、物性値の異なる絶縁膜を組み合わせることもでき、用途に応じて最適化された半導体搭載用配線基板を形成することができる利点がある。特に、第１の絶縁層と第３の絶縁層の間、又は第２の絶縁層と前記第３の絶縁層の間に、配線及びビアを有する第４の絶縁層を形成したとしても、構造上第３の絶縁層と第４の絶縁層との層間界面で剥離することがないので、実用上の信頼性を確保することができる。
また、前記第３の絶縁層の両表面に埋没された複数個の配線同士を接続するビアのうち、前記第１の絶縁層と前記第２の絶縁層とから最も離れた配線同士を接続するビアが、それ以外のビアを形成する第１の材料とは異なる第２の材料を含むことが好ましい。
例えば、前記第２の材料は、導電性ペースト又は半田ペーストとすることができ、更に、内部に２種以上の粉末粒子を含む導電性ペースト又は半田ペーストとすることができる。
また、前記第２の材料は、導電性ペースト又は半田ペースト内部に、錫、ビスマス、インジウム、銅、銀、亜鉛、金、ニッケル、アンチモン、銀をコーティングした銅、銀をコーティングした亜鉛、銀をコーティングした有機フィラー、錫をコーティングした有機フィラーの少なくとも１種類の粉末粒子を含むことが好ましい。半田ペーストが低融点の金属で構成される場合、耐熱に不利な場合があるが、これらの粉末粒子を混合することでビアとしての接続信頼性を高めることが可能になる。
なお、前記第２の材料は、導電性ペースト又は半田ペースト内部に錫−ビスマス二元系合金、錫―インジウム二元系合金、錫−亜鉛二元系合金、錫―銀二元系合金、錫―銅二元系合金、錫―金二元系合金、錫―アンチモン二元系合金、錫―ニッケル二元系合金からなる群から選択された少なくとも１種類の合金を母相とした粉末粒子を少なくとも１種類含むこともできる。配線基板を構成する樹脂の耐熱温度以下であるプレス温度に応じて、最適な合金を選択することができる。
前記第２の材料により形成されるビアの内部がバルク形状となっている部分を含み、前記バルク内部に錫、ビスマス、インジウム、金、銅、銀、亜鉛、アンチモン、ニッケルからなる群から選択された少なくとも１種の元素を含むことが好ましい。
更に、前記第２の材料により形成されるビア内部に、前記粉末粒子同士が金属接合層を形成していることが好ましい。
また、前記第１の材料は、銅、ニッケル及び金からなる群から選択された少なくとも１種の金属を含むことができる。
前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層のうち、少なくとも前記第１の絶縁層と前記第２の絶縁層は異なる材料で形成されていてもよい。異なる絶縁層を組み合わせる具体的な効果としては、第１の絶縁層及び第２の絶縁層の少なくとも一方が、前記第３及び第４の絶縁層よりも膜強度が高い材料により形成されている場合には、半導体デバイスを搭載した場合の熱膨張率差による配線基板表面からのクラック発生を防止することができる。また、第１の絶縁層及び第２の絶縁層の少なくとも一方が、第３及び第４の絶縁層よりも熱膨張率が低い材料により形成されている場合、又は第１の絶縁層及び第２の絶縁層の少なくとも一方が、前記第３及び第４の絶縁層よりも弾性率が低い材料により形成されている場合には、搭載した半導体デバイス及び本発明の半導体搭載用配線基板を搭載したマザーボードへの応力を低減することができ、モジュール機器全体の信頼性を向上させることができる。
更には、第１の絶縁層と第２の絶縁層とで異なる材料を適用し、用途に応じて信頼性上最適となる絶縁層を容易に組み合わせることができる。例えば、第１の絶縁層は半導体デバイスを搭載したときの熱膨張率差による配線基板表面からのクラック発生を防ぐために、第３及び第４の絶縁層よりも膜強度が高い材料を適用し、第２の絶縁膜はマザーボードへの応力を低減させるために第３及び第４の絶縁層よりも弾性率が低い材料を適用する。
なお、前記第１の絶縁層と前記第３の絶縁層との間、及び前記第２の絶縁層と前記第３の絶縁層との間の少なくとも一方に、配線及びビアを有する第４の絶縁層を少なくとも１層有することもできる。
また、前記第３の絶縁層の上下の絶縁層の少なくとも一方の絶縁層の外形が、前記第３の絶縁層の外形と異なっていてもよい。
前記第３の絶縁層の上下の絶縁層のうちいずれか一方の絶縁層の外形と前記第３の絶縁層の外形が等しく、前記第３の絶縁層の上下の絶縁層のうち他の一方の絶縁層の外形は前記第３の絶縁層の外形よりも小さくてもよい。これにより、多層が必要な場所と必要ではない場所が存在する場合においても基板体積の縮小が可能である。
前記第３の絶縁層の前記他の一方の絶縁層と接する面上に、更に前記他の一方の絶縁層を少なくとも１つ有することもできる。
前記第１、２及び４の絶縁層の少なくとも１つの絶縁層が無機材料からなる配線層を含む絶縁層であり、前記第３の絶縁層が有機材料からなる絶縁層であることが好ましい。
前記第３の絶縁層は、エポキシ系樹脂を含むこともできる。
前記第３の絶縁層は、ポリイミド系樹脂を含むこともできる。
前記第３の絶縁層は、アクリル系樹脂を含むこともできる。
前記第３の絶縁層は、ガラスクロスを含むこともできる。
前記第３の絶縁層は、シリカフィラを含むこともできる。
前記第３の絶縁層は、アラミド不織布を含むこともできる。
前記第３の絶縁層は、熱硬化性樹脂であってもよい。
また、前記第３の絶縁層は、熱可塑性樹脂であってもよい。
前記第３の絶縁層は、感光性樹脂であってもよい。導電性ペースト又は半田ペーストで充填されたビアを形成する第３の絶縁層は、プレス時に接着層としての役割も果たす。そのため、硬化後の信頼性を考えた場合、プレス温度に応じて、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、アクリル系樹脂、ガラスクロスを含む樹脂、シリカフィラを含む樹脂、アラミド不織布を含む樹脂から第３の絶縁層の材料を選択可能である。また、特性としても、熱硬化性樹脂及び熱可塑性樹脂の両方をプロセスに応じて使い分けることができる。更に、レーザー又はドリルに頼らない方法によってビアホールを形成する必要がある場合には、感光性の樹脂を使用することができる。
また、前記複数の電極パッドの少なくとも１つは、露出した面を前記絶縁膜の表面又は裏面と同じ位置に設けることができる。この構造においては、金バンプ等によって半導体デバイスを電気的に接続する場合に、より微細なピッチで高精度な接続を実現した半導体パッケージ構造とすることができる。
また、前記複数の電極パッドの少なくとも１つは、露出した面を前記絶縁膜の表面又は裏面よりも窪んだ位置に設けることもできる。この構造においては、ワイヤーボンディング又は半田を使用して半導体デバイスを搭載する場合に、より微細なピッチで高精度な接続を実現した半導体パッケージ構造とすることができる。
また、前記複数の電極パッドの少なくとも１つは、露出した面を前記絶縁膜の表面又は裏面よりも突出した位置に設けることもできる。この構造においては、突出した面に半田ボールを搭載し、更にマザーボードに搭載したときに、半田ボールの破断クラックを防止することができ、より一層信頼性に優れた半導体パッケージとすることができる。
前記電極パッドの少なくとも１つの表面の一部が前記絶縁膜により覆われていてもよい。この構造を有する半導体搭載用配線基板は、パッド等の大半が樹脂中に埋め込まれた構造となるため、パッド端を基点としたクラックが発生しにくく、信頼性に優れている。また、開口後の絶縁層がソルダーレジストとして機能するため、支持体エッチング後にソルダーレジストを形成する方法に比べ、パッド及び配線を形成する金属との密着性に優れるため安定なソルダーレジスト層が形成できる。さらに、パッド位置を確認した上でパッド上に開口部を形成できるため、位置精度よくパッド上開口部を形成することができる。
前記絶縁膜の表面又は裏面の少なくとも一部に、支持体が設けられることもできる。
また、前記絶縁膜の表面又は裏面の少なくとも一方の上に、ソルダーレジスト層を設けることもできる。
本発明に係る半導体装置は、上述の半導体搭載用配線基板に半導体素子が実装されている。
本発明に係る半導体搭載用配線基板の製造方法は、第１の配線基板を形成する工程と、第２の配線基板を形成する工程と、前記第１の配線基板及び前記第２の配線基板を形成した後、前記第１の配線基板の最上面となる絶縁層と、前記第２の配線基板の最上面となる絶縁層を、面合わせで貼り付ける工程を有する。第１の配線基板を形成する工程は、電極パッドとなる導電層を形成する第１工程と、前記導電層上に絶縁層を形成する第２工程と、前記絶縁層中にビアを形成する第３工程と、前記絶縁層上に配線層を形成する第４工程と、前記配線層上に他の絶縁層を形成する第５工程と、更に必要に応じて前記第３工程乃至前記第５工程を１又は複数回繰り返す第６工程とを含む。第２の配線基板を形成する工程は、電極パッドとなる導電層を形成する第１工程と、前記導電層上に絶縁層を形成する第２工程と、前記絶縁層中にビアを形成する第３工程と、前記絶縁層上に配線層を形成する第４工程と、前記配線層上に他の絶縁層を形成する第５工程と、更に必要に応じて前記第３工程乃至前記第５工程を１又は複数回繰り返す第６工程と、最上面となる絶縁層中にビアを形成して導体を埋め込む第７工程とを含む。本発明に係る半導体搭載用配線基板の製造方法は、前記第１及び前記第２の配線基板の絶縁層中のビアに第１の材料を埋め込む工程と、前記第２の配線基板の前記最上面となる絶縁層を形成する工程において、前記第１の材料とは異なる第２の材料を充填する工程を含む。
また、前記第１の配線基板を形成する工程に、最上面となる絶縁層中にビアを形成して導体を埋め込む第７の工程を有することもできる。
前記第１の配線基板を形成する工程及び／又は前記第２の配線基板を形成する工程において、支持基板上に電極パッドとなる導電層を形成する工程と、前記面合わせで貼り付ける工程の後、前記支持基板の一部又は全部を除去する工程を有することもできる。
前記最上面となる絶縁層を形成する工程において、導電性ペースト又は半田ペーストをビア内部に充填する工程を含むことが好ましい。
前記最上面となる絶縁層を形成する工程において、印刷法により導電性ペースト又は半田ペーストをビア内部に充填する工程を含んでいてもよい。
前記最上面となる絶縁層を形成する工程において、絶縁層の一部となる樹脂シートにレーザー又はドリルによりビアを形成する工程を含むことが好ましい。
前記最上面となる絶縁層を形成する工程において、絶縁層中のビアを露光現象により形成する工程を含むこともできる。
本発明の配線基板及び半導体パッケージを構成するビアの形状は種々のものが選択可能である。例えば、ビアの表面側サイズと裏面側サイズが同じもので円筒状のものだるま状に中央が太くなったもの、鼓状に中央が細くなったもの、円錐状のもの等である。円筒状のビアはドリル等で容易に形成できるという利点がある。だるま状のビアは中央が太く電気抵抗が小さい割にビア上下のサイズが小さいため配線部の配線密度を円筒状のビアよりも大きくできるという利点がある。鼓状に中央が細くなったビアは一般に接続が弱くなる配線等との接続部である上下部の面積が大きいため信頼性が向上するというメリットがある。レーザーでビアを形成するレーザービア及び光を用いたフォトビアでは、レーザー及び光が入射する側のビア径が大きくなる傾向があるが、材料、レーザー光の照射条件、露光条件等を変えることによりこれらの形状をある程度制御することができる。
前記最上面となる絶縁層同士を面合わせで貼り付ける工程において、前記導電性ペースト又は半田ペーストの内部に存在する金属粉末粒子同士が金属接合する工程を含むこともできる。
導電性ペースト又は半田ペーストは、プレスにより、荷重及び温度を印加する際に、プレス温度以下の溶融温度を有する金属粉末が一部含有されている場合には、その金属粉末が溶融して隣接する金属粉末に元素拡散することにより金属接合することができる。ビア内部の金属粉末が全てプレス温度以下の融点を有する場合には、ビア内部はバルク形状となる。この際、導電性ペースト又は半田ペーストに使用されるバインダー及びフラックスの活性力により各々の粉末間の濡れ性が異なる。濡れ性が悪い場合には、金属粒子間の界面で一部が元素拡散により金属接合している状態になる。
また、貼り合わせる２枚の支持板付き基板の配線層と接する導電性ペースト又は半田ペーストが充填されたビアは、基板の配線層に形成された酸化膜を除去する役割も兼ねる。導電性ペースト又は半田ペーストに使用されるバインダー及びフラックスの活性力により、電極との間に形成されるＣｕ−Ｓｎ、Ｓｎ−Ａｎ、Ａｕ−Ｚｎ、Ｃｕ−Ｚｎ等の金属間化合物層の厚さが変化する。バインダー及びフラックスの活性力が低い場合でも、プレス時の圧力により、粉末同士及び粉末と電極とのぶつかり合う力によって酸化膜を壊すことが可能になる。このようにして、高信頼性を有するビア接続が可能になる。
また、導電性ペースト又は半田ペーストは、プレスにより、荷重及び温度を印加する際に、ペースト内部の金属粉末が全てプレス温度以上の溶融温度を有する場合には、その金属粉末は溶融しない。しかし、その金属粉末の界面においては隣接する金属粉末同士が元素拡散することにより金属接合することができる。バインダー及びフラックスの活性力が低い場合でも、プレス時の圧力により、粉末同士及び粉末と電極とのぶつかり合う力によって酸化膜を壊すことが可能になり、元素拡散を容易にすることができる。このようにして、高信頼性を有するビア接続が可能になる。
本発明に係る他の半導体搭載用配線基板の製造方法は、電極パッドとなる導電層を形成する第１工程と、前記導電層上に絶縁層を形成する第２工程と、前記絶縁層中にビアを形成する第３工程と、前記絶縁層上に配線層を形成する第４工程と、更に必要に応じて前記第２工程から前記第４工程を１又は複数回繰り返し、最上層となる配線層を形成する第５の工程と、により配線基板を２個形成する工程と、他の絶縁層にレーザー又はドリルによりビアを形成する第６工程と、前記２枚の配線基板の最上層となる配線層と、前記他の絶縁層に形成されたビアと、を面合わせで挟むようにして貼り付ける第７工程を含む。
前記配線基板を２個形成する工程において、少なくとも１個の基板において、支持基板上に電極パッドとなる導電層を形成する工程と、前記貼り付ける工程の後、前記支持基板の一部又は全部を除去する工程とを含むこともできる。この場合、前記支持基板は、金属板とすることができる。電極パッドを金属板等の第１及び第２の支持基板上に形成し、更に、第１及び第２の支持基板上の電極パッド上に夫々第１及び第２絶縁膜を形成した後、前記第１及び第２絶縁膜同士を貼り合わせ、その後、前記第１及び第２支持基板を除去することにより、絶縁膜を形成することができる。この場合は、平坦性が優れた第１及び第２支持基板上に電極パッドを形成するので、電極パッドの露出面の位置精度が高く、また、高密度化が容易になる。
また、支持基板上に形成した配線基板２枚を面付けで貼り合わせて形成するので、従来からの樹脂シートを複数枚一括に積層した一括積層基板よりも貼り合わせ時の位置精度が良好であり、より高密度且つ信頼性に優れた半導体搭載用配線基板を形成することができる。又は、従来からのビルドアップ基板に比較して、高多層化が短期間で形成できる利点もある。
また、支持基板上に形成した配線基板２枚を面付けで貼り合わせる場合、あまりにも高温及び高圧力で積層すると、支持基板上に予め形成した配線基板に歪みを生じ、信頼性が低下してしまうという問題点がある。本発明に係る半導体搭載用配線基板においては、最上面に絶縁層を形成して平坦化し、更に絶縁層中にビアを形成して導電性ペースト又は半田ペースト等の導体を埋め込み、この導体を埋め込んだビア同士を重ね合わせて電気的な接続を得ている。平坦な面同士を貼り合わせるため、低温且つ低圧力な条件でも支持基板上に形成した配線基板２枚を面付けで貼り合わせることができ、高精度且つ信頼性に優れた半導体搭載用配線基板を得ることができる。
また、１枚の支持板付きの基板を作製し、プレスにより従来の無機及び有機回路基板へ接続することも可能である。このことにより、回路設計上の必要に応じた付加回路を、市販の回路基板に形成することが可能になる。
本発明によれば、支持板上にめっき法によるビア、絶縁樹脂及び電極から構成される多層回路基板を使用して、この回路基板を、導電性ペースト又は半田ペーストをビア部に充填することで導通部分の接続を取るため、一括積層による基板と比較して、狭ピッチな回路配線が形成可能であり、高速高周波の電気特性が良く、薄い高多層基板を形成することができる。また、同一層数の回路基板を形成する場合に、その半分の層数の回路基板を同時に作製し、樹脂絶縁層及び導電性ペースト又は半田ペーストで充填されたビアを介して、上下から基板貼り合わせを行うことで、製造タクトの短縮と歩留まりの向上の効果を得ることができる。
図１は、本発明の第１参考例に係る半導体搭載用配線基板を示す断面図である。 図２Ａは、第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図２Ｂは、第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図２Ｃは、第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図３Ａは、第１参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。 図３Ｂは、第１参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。 図４Ａは、第１参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。 図４Ｂは、第１参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。 図４Ｃは、第１参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。 図５Ａは、本発明の第２参考例に係る半導体パッケージを示す断面図である。 図５Ｂは、本発明の第２参考例に係る半導体パッケージを示す断面図である。 図５Ｃは、本発明の第２参考例に係る半導体パッケージを示す断面図である。 図６Ａは、本発明の第３参考例に係る半導体搭載用配線基板を示す断面図である。 図６Ｂは、本発明の第３参考例に係る半導体搭載用配線基板を示す断面図である。 図７は、本発明の実施形態に係る半導体搭載用配線基板を示す断面図である。 図８は、本発明の第４参考例に係る半導体搭載用配線基板を示す断面図である。 図９は、本発明の第５参考例に係る半導体搭載用配線基板を示す断面図である。 図１０Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１０Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１０Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１０Ｄは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１０Ｅは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１１Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１１Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１１Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１１Ｄは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１２Ａは、本発明の第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図１２Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図１２Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の変形例を示す断面図である。 図１３Ａは、本発明の第１参考例に係る半導体搭載用配線基板の他の変形例を示す断面図である。 図１３Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の他の変形例を示す断面図である。 図１４Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１４Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１４Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１４Ｄは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１５Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１５Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１５Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｄは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｅは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｆは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｇは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｈは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１６Ｉは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１７Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１７Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１８Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１８Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１９Ａは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図１９Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２０Ａは、本発明の第６参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２０Ｂは、本発明の第６参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２１Ａは、本発明の第７参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２１Ｂは、本発明の第７参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２２Ａは、本発明の第８参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２２Ｂは、本発明の第８参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２３Ａは、本発明の第９参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２３Ｂは、本発明の第９参考例に係る半導体搭載用配線基板の製造方法を示す断面図である。 図２４Ａは、本発明に係る半導体搭載用配線基板の製造方法により得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 図２４Ｂは、本発明に係る半導体搭載用配線基板の製造方法により得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 図２４Ｃは、本発明に係る半導体搭載用配線基板の製造方法により得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 図２４Ｄは、本発明に係る半導体搭載用配線基板の製造方法により得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 図２５Ａは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概略図である。 図２５Ｂは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概略図である。 図２５Ｃは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概略図である。 図２６は、従来のビルドアップ基板を示す断面図である。 図２７Ａは、従来の一括積層基板の製造方法を示す断面図である。 図２７Ｂは、従来の一括積層基板の製造方法を示す断面図である。 図２７Ｃは、従来の一括積層基板の製造方法を示す断面図である。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１参考例について図１を参照して説明する。図１は、本参考例に係る半導体搭載用配線基板を示す断面図である。本参考例に係る半導体搭載用配線基板５においては、絶縁膜１の内部に上下の配線２及び上下の配線２を電気的に接続するためのビア３ａが設けられ、半導体搭載用配線基板５の表裏両面、即ち絶縁膜１の表裏両面には電極パッド４が設けられている。この電極パッド４は、その側面の少なくとも一部が絶縁膜１に埋設されており、配線２と電極パッド４とはビア３によって接続されている。半導体搭載用配線基板５は、基板５と表記される場合がある。
絶縁膜１は、複数の絶縁層（図１１Ａの絶縁層６７ａ、６７ｂ参照）を積層して構成されている。配線２は各絶縁層上にめっき法により導電膜をパターン形成することにより設けられている。この配線２を形成する際、めっき工程の前に、絶縁層に下層配線２に到達するビアホールを形成しておき、めっき配線用導電材料をこのビアホールに埋め込むことによりビア３が形成されている。また、上下の配線２を接続するビアホールに、ビア３とは異なる材料、例えば導電性ペースト又は無鉛半田ペーストを埋め込むことによりビア３ａが形成されている。これにより、配線２と電極パッド４とを接続するビア３は配線用のめっき材料により形成され、上下の配線２を電気的に接続するビア３ａはビア３とは異なる材料、例えば導電性ペースト又は半田ペーストにより形成されている。
絶縁膜１を構成する各絶縁層の材料は全て同一である。絶縁膜１の材料として、半田耐熱性、耐薬品性等に優れているものであれば特に制限はないがガラス転移温度が高く、膜強度及び破断伸び率等の機械的特性に優れたエポキシ樹脂、ポリイミド、液晶ポリマー等の耐熱性樹脂を適用することが好適である。また、コスト、作業温度及び信頼性を重視すれば、エポキシ樹脂、アクリル樹脂、ポリイミド等を適用することも可能である。また、絶縁膜１を０．３ｍｍ以下に薄くする場合には、半導体デバイス搭載時におけるハンドリング性を向上させるために、絶縁膜１用の材料として、ガラスクロス又はアラミド不織布等を含浸した曲げ弾性率の高い材料を適用することが望ましい。
本発明の半導体搭載用配線基板５においては、基板５の表裏両面の電極パッド４が絶縁膜１内に埋め込まれた構造となっているので、基板５の表裏両面とも電極パッド４の高さばらつきを抑えることができ、半導体搭載用配線基板５の両面に半導体デバイスを高密度且つ高精度に搭載することができる。更に、電極パッド４の側面が絶縁膜１に埋設されているため、電極パッド４と絶縁膜１との密着性が向上し、半導体デバイスとの接続信頼性にも優れた半導体搭載用配線基板５を得ることができる。
また、ビア３がめっき法によって形成されるため、金属ボールの配列作業等が不要で、微細なパターンを形成可能である。そのため、特開平１０−０８４１８６号公報、特開２００３−６０３４８号公報及び特開２００４−２２８１６５号公報に開示された基板と比較して狭ピッチでビアを配置することができ、高配線収容率を有する回路基板を形成することができる。また、特開２００４−２２８１６５号公報に開示されている技術と異なり、ビアホールに導電性ペースト又は半田ペーストを埋め込む際に導電層に空気抜けの穴を形成する必要がないため、プロセス数が減少する。また、空気抜けの穴が存在しないため、穴からクラックが発生する等の不良が起こらない。
図２Ａ乃至２Ｃは、本参考例に係る半導体搭載用配線基板の変形例を示す断面図である。即ち、絶縁膜１の表裏両面に形成された電極パッド４は、図２Ａに示すように、露出した面が絶縁膜１の表面又は裏面と同じ位置にある電極パッド４ａ、図２Ｂに示すように、露出した面が絶縁膜１の表面又は裏面よりも窪んだ位置にある電極パッド４ｂ、又は、図２Ｃに示すように、露出した面が絶縁膜１の表面又は裏面よりも突出した位置にある電極パッド４ｃのいずれかにすることができる。
ここで、図２Ａに示すように、露出した面が絶縁膜１の表面又は裏面と同じ位置にある電極パッド４ａでは、ここに金バンプを使用して半導体デバイスを搭載する場合、電極パッド４ａの高さばらつきが全く存在しないために、最も高精度且つ微細ピッチな半導体デバイスの接続を実現することができる。また、図２Ｂに示すように、露出した面が絶縁膜１の表面又は裏面よりも窪んだ位置にある電極パッド４ｂでは、ここに金ワイヤーボンディング又は半田を使用して半導体デバイスを搭載する場合、電極パッド４ｂから凸の位置にある絶縁膜１が金又は半田の過剰な変形を防止するので、最も高精度且つ微細ピッチな半導体デバイスの接続を実現することができる。更に、図２Ｃに示すように、露出した面が絶縁膜１の表面又は裏面よりも突出した位置にある電極パッド４ｃでは、ここに半田ボールを搭載し、更にマザーボードに搭載したときに、半田ボールの根元からのクラック発生を防ぐことができ、より一層信頼性に優れた半導体パッケージを得ることができる。
図３Ａ乃至３Ｂは、本参考例の更に他の変形例に係る半導体搭載用配線基板を示す断面図である。絶縁膜１の表裏両面に形成された電極パッド４ａは、図３Ａに示すように表面の一部が絶縁膜１により覆われている。一方、図３Ｂでは裏面（図の下側）に形成された電極パッド４ａの露出した表面の一部が絶縁膜１により覆われており、表面（図の上側）に形成された電極パッド４ａは絶縁膜１の表面と同じ位置にある。図３Ａ及び３Ｂにおいては、絶縁膜１の表面又は裏面に形成された、表面の一部が絶縁膜１により覆われている電極パッド４ａは、絶縁膜１の表面又は裏面よりも窪んだ位置にあるが、これに限定されるものではない。
図４Ａ乃至４Ｃは、本参考例に係る半導体搭載用配線基板の更に他の変形例を示す断面図である。図４Ａに示す配線基板は、本発明の第１参考例に係る半導体搭載用配線基板５の絶縁膜１の表面又は裏面の少なくとも一部に支持体６を設けたものである。支持体６を設けることにより、半導体デバイスを搭載するときの熱履歴による半導体搭載用配線基板５のそり及びうねり等を抑えることができ、より高精度に半導体デバイスを搭載することができる。また、図４Ｂに示すように、絶縁膜１の表面又は裏面の少なくとも一方の面上に、ソルダーレジスト７を形成することもできる。特に、本参考例に係る半導体搭載用配線基板５は、電極パッド４の高さのばらつきが極めて小さいため、高精度にソルダーレジスト７を形成することができる。更に、図４Ｃに示すように、ソルダーレジスト７の面上の少なくとも一部に支持体８を設けることもできる。
次に、本発明の第２参考例に係る半導体パッケージについて説明する。図５Ａ乃至５Ｃは、本参考例に係る半導体パッケージを示す断面図である。本参考例に係る半導体パッケージ１４は、図５Ａに示すように、２つの半導体デバイス１１を前述の半導体搭載用配線基板５に搭載したものである。半導体搭載用配線基板５に設けられたバンプ９は、電極パッド４と一の半導体デバイス１１とを接続している。更に、他の半導体デバイス１１の一面の端子と電極パッド４とが重ねられて接続され、他の半導体デバイス１１の他面の端子と電極パッド４とがボンディングワイヤー１０を介して電気的に接続されている。更に、この半導体パッケージ１４においては、導電性接着剤１２等を介して電極パッド４と外部端子ピン１３とが接続されている。ボンディングワイヤー１０は、ワイヤー１０と表記される場合がある。
半導体デバイス１１を搭載する箇所に設けられた電極パッド４は、図２Ａの電極パッド４の露出した面が絶縁膜１の表面又は裏面と同じ位置となった電極パッド４ａか、又は図２Ｂの露出した面が絶縁膜１の表面又は裏面よりも窪んだ位置となった電極パッド４ｂとなっており、高精度且つ高密度な半導体パッケージ１４を実現することができる。なお、本実施例では、バンプ９を使用したフリップチップ接続及びワイヤー１０を使用したワイヤーボンディング接続による半導体デバイス１１の搭載例を示したが、このほかテープオートメイテッドボンディング、又はリボンボンディング法等を使用して半導体デバイス１１を搭載することもできる。
また、必要に応じて、図５Ｂに示すように、ワイヤー１０、ワイヤー１０によって接続された電極パッド４及び半導体デバイス１１を覆うようにモールディング１５を形成することもできる。
更に、図５Ｃに示す半導体パッケージ２０は、マザーボード１９上に搭載されている。半導体パッケージ２０は、パッケージ２０と表記される場合がある。マザーボード１９は、その表面に、電極パッド１７とソルダーレジスト１８とを有するものである。半導体パッケージ２０の下面（裏面）に、図２Ｃに示すように、露出した面が絶縁膜１の裏面よりも突出した位置となった電極パッド４ｃが設けられている。この電極パッド４ｃに半田ボール１６を介してマザーボードの電極パッド１７を接続することにより、パッケージ２０がマザーボード１９上に搭載されている。また、半導体パッケージ２０の上面（表面）には、図２Ｂに示すように、露出した面が絶縁膜１の表面よりも窪んだ位置となった電極パッド４ｂが設けられている。この電極パッド４ｂにバンプ９を介して半導体デバイス１１が搭載されている。また、パッケージ２０の下面（裏面）には、更に、図２Ａに示すように、露出した面が絶縁膜１の裏面と同じ位置となった電極パッド４ａが設けられている。この電極パッド４ａにバンプ９を介して半導体デバイス１１が搭載されている。なお、半導体デバイス１１がバンプ９を介して接続される電極パッド４は電極パッド４ａ又は４ｂとすることが好ましい。半田ボール１６を搭載する箇所に設けられた電極パッド４は電極パッド４ａ又は４ｃとすることが好ましい。これによって、半導体デバイス１１を高精度且つ高密度に搭載でき、更に半田ボール１６の根元からのクラック発生を防ぐことができ、より一層信頼性に優れた半導体パッケージ１４を得ることができる。
次に、本発明の第３参考例に係る半導体搭載用配線基板について説明する。図６Ａ乃至６Ｂは、本参考例に係る半導体搭載用配線基板を示す断面図である。図６Ａに示すように、本参考例に係る半導体搭載用配線基板２９は、絶縁膜２４が設けられている。絶縁膜２４は、その表面に位置する第１の絶縁層２１と、その裏面に位置する第２の絶縁層２２と、その中間に位置する第３の絶縁層２３とを少なくとも有する。半導体搭載用配線基板２９は、第３の絶縁層２３にはその表裏面に埋設された配線２５と、更に配線２５を電気的に接続するためのビア３１ａを有する。半導体搭載用配線基板２９は、更に絶縁膜２４の表裏面に、表面を露出して設けられ、且つ側面の少なくとも一部は絶縁膜２４に埋設された電極パッド２７を有する。電極パッド２７と配線２５とはビア２８で電気的に接続されている。ビア３１ａは、ビア２８とは異なる材料、例えば導電性ペースト又は半田ペーストを充填されている。電極パッド２７は、前述したように、図２Ａに示すように、絶縁膜２４に埋没された電極パッドの露出した面が、絶縁膜２４の表面又は裏面と同じ位置にあるもの、図２Ｂに示すように、絶縁膜２４の表面又は裏面よりも窪んだ位置にあるもの、又は図２Ｃに示すように、絶縁膜２４の表面又は裏面よりも突出した位置にあるもののいずれかとすることができる。
従来の配線基板では、内部に位置する絶縁層の表裏上面に配線を設けた構造となっている。そのため、内部に位置する絶縁層とは異なる材料からなる絶縁層を積層して配線基板を形成した場合、半導体デバイス作動に伴う熱負荷により熱膨張率などの違いから絶縁層界面を引き剥がす応力が発生し、構造上密着性が弱い配線端部を起点に絶縁層界面の剥離が進行してしまう虞がある。これに対して、本発明の半導体搭載用配線基板２９は、その内部に位置する第３の絶縁層２３の表裏面に埋設された配線２５を有する構造となっている。そのため、第３の絶縁層２３とは異なる材料で第１の絶縁層２１及び第２の絶縁層２２を形成して絶縁膜２４を構成しても、半導体デバイスの作動による熱負荷又はバイアスが繰り返し印加されて発生する引き剥がし応力に対し、その応力を第３の絶縁層２３の全面で受けるため、配線端部を起点とした絶縁層界面剥離を完全に防ぐことができる。
よって、本参考例に係る半導体搭載用配線基板２９は、その表面に位置する第１の絶縁層２１と、その裏面に位置する第２の絶縁層２２と、その内部に位置する第３の絶縁層２３とで、目的に応じた任意の物性からなる材料を選択することができる。これにより、特開２００４−２２８１６５号公報のように基板の材料が熱可塑ポリイミド１種類に限定されているために、実装される部品によっては信頼性が劣化する虞があり、材料費が高く、貼り合わせの際に高い温度が必要になるため、加熱のための電力コストが高いという問題点を解決できる。
また、本参考例に係る半導体搭載用配線基板２９は、図６Ｂに示すように、多層配線化構造にすることもできる。絶縁膜２４の表面に位置する第１の絶縁層２１及びその裏面に位置する第２の絶縁層２２の内部に夫々配線３０とビア３１とが設けられている。絶縁膜２４の内部に位置する第３の絶縁層２３の内部には、配線３０とビアホールとが設けられている。第３の絶縁層２３においては、配線間のビアの少なくとも１層以上のビアをビア３１とは異なる材料、例えば導電性ペースト又は半田ペーストで充填されたビア３１ａとしている。
更に、本参考例に係る半導体搭載用配線基板２９を使用しても、前述した半導体搭載用配線基板５と同様に半導体パッケージ１４及び２０を形成することができる。半導体搭載用配線基板２９の両面に半導体デバイスを搭載する場合には、例えば第３の絶縁層２３にはハンドリング性向上のため弾性率の高い剛性のある材料を選択し、更に第１の絶縁層２１及び第２の絶縁層２２には同じ材料であって第３の絶縁層２３よりも膜強度が高いか又は熱膨張率の低いものを適用することにより、半導体デバイスを搭載した場合の熱膨張率差による半導体搭載用配線基板２９の表面からのクラック発生を防ぐ効果を得ることができる。また、半導体搭載用配線基板２９の第１の絶縁層２１側には半導体デバイスを、第２の絶縁層２２側には半導体デバイスのみならず、半田ボールも搭載して半導体搭載用配線基板２９をマザーボードに搭載する場合には、全ての絶縁層に異なる材料を適用し、信頼性上最適となる半導体搭載用配線基板２９を形成することができる。例えば、第３の絶縁層２３にはハンドリング性向上のため弾性率の高い剛性のある材料を選択し、第１の絶縁層２１には第３の絶縁層２３よりも膜強度が高いか又は熱膨張率の低いものを適用し、第２の絶縁層２２には第３の絶縁層２３よりも弾性率の低いものを適用する。
次に、本発明の実施形態について説明する。図７は、本実施形態に係る半導体搭載用配線基板を示す断面図である。本実施形態に係る半導体搭載用配線基板５２は、絶縁膜４７が設けられている。絶縁膜４７は、その表面に位置する第１の絶縁層４１と、その裏面に位置する第２の絶縁層４２と、その内部に位置する第３の絶縁層４３と、第１の絶縁層４１と第３の絶縁層４３との間及び第２の絶縁層４２と第３の絶縁層４３との間の少なくとも一方に設けられた第４の絶縁層４６とを有する。第４の絶縁層４６には配線４４とビア４５とが形成されている。第３の絶縁層４３にはその表裏面に埋設された配線４８と、更に配線４８を電気的に接続するためのビアとして、ビア４５とは異なる材料、例えば導電性ペースト又は半田ペーストで充填されたビア４５ａが形成されている。更に絶縁膜４７の表裏面には、表面が露出され、且つ側面の少なくとも一部が絶縁膜４７に埋設された電極パッド５０が形成されている。電極パッド５０と配線４４はビア５１により電気的に接続されている。
本発明の半導体搭載用配線基板５２は、その内部に位置する第３の絶縁層４３の表裏面に埋設された配線４８を有し、更に配線４４も第４の絶縁層４６に埋設された構造となっている。そのため、全ての絶縁層で異なる材料を適用して絶縁膜４７を形成しても、半導体デバイスの作動による熱負荷及びバイアスが繰り返し印加されて発生する引き剥がし応力に対し、その応力を第３の絶縁層４３及び第４の絶縁層４６の全面で受けるため、配線端部を起点とした絶縁層界面剥離を完全に防ぐことができる。
本実施形態に係る半導体搭載用配線基板５２についても、前述した半導体搭載用配線基板５及び半導体搭載用配線基板２９と同様に、これを使用して半導体パッケージ１４及び半導体パッケージ２０を形成することができる。ここで、半導体搭載用配線基板５２の両面に半導体デバイスを搭載する場合には、第３の絶縁層４３にはハンドリング性向上のため弾性率が高い剛性のある材料を選択し、第４の絶縁層４６には応力緩和のため弾性率が低い材料を例えば適用し、更に第１の絶縁層４１と第２の絶縁層４２とには、第３の絶縁層４３及び第４の絶縁層４６よりも膜強度が高いか又は熱膨張率の低いものを適用することが好ましい。そうすることにより、半導体デバイスを搭載した場合の熱膨張率差による半導体搭載用配線基板５２の表面からのクラック発生を防ぎ、且つ応力緩和機能も有した半導体搭載用配線基板５２を形成することができる。このため、特開２００３−６０３４８号公報に開示された技術によって得られる基板と比較して、半導体パッケージとして信頼性に優れた回路基板を形成することが可能である。
更には、半導体搭載用配線基板５２の第１の絶縁層４１側には半導体デバイスを、第２の絶縁層４２側には半導体デバイスのみならず、半田ボールも搭載して半導体搭載用配線基板５２をマザーボードに搭載する場合には、全ての絶縁層に異なる材料を適用し、信頼性上最適となる半導体搭載用配線基板５２を形成することができる。例えば、第３の絶縁層２３にはハンドリング性向上のため弾性率の高い剛性のある材料を選択し、第４の絶縁層４２には熱膨張率の低いものを適用し、更に第１の絶縁層４１には第３の絶縁層４３及び第４の絶縁層４６よりも膜強度が高いものを適用し、第２の絶縁層４２には第３の絶縁層４３及び第４の絶縁層４６よりも弾性率の低いものを適用する。
次に本発明の第４参考例について説明する。図８は、本参考例に係る半導体搭載用配線基板を示す断面図である。本参考例に係る半導体搭載用配線基板１００ａは、絶縁膜９９が設けられている。絶縁膜９９は、その表面に位置する第１の絶縁層９６と、その裏面に位置する第２の絶縁層９７と、その内部に位置する第３の絶縁層９８とを有する。半導体搭載用配線基板１００ａは、第１の絶縁層９６に形成されたビア９４の表面側（図の上側）のサイズが裏面側（図の下側）のサイズよりも小さく、第２の絶縁層９７に形成されたビア９４の裏面側（図の下側）のサイズが表面側（図の上側）のサイズよりも小さいという構造を有している。このようなビア形状は例えばレーザー加工によるビア形成、感光性樹脂を使用したフォトビア等によって実現できるものである。通常、ビア形成において、レーザー加工又は露光工程のレーザー光又は露光光の入射側と反対側とではビアサイズが異なる。これにより、第１の絶縁層９６に形成されたビア９４の表面側（図の上側）のサイズが裏面側（図の下側）のサイズよりも小さく、第２の絶縁層９７に形成されたビアの裏面側（図の下側）のサイズが表面側（図の上側）のサイズよりも小さいビアを有する半導体搭載用配線基板１００ａが得られ、半導体素子との接続密度を高くした基板を形成することができる。
なお、ここでいうビアのサイズはビア形状が円錐台状であればその上部又は下部における直径を表す。ビア形状は必ずしも円形であることは要せず、この場合においても周囲長等適当な量をサイズとして定義することができる。
次に本発明の第５参考例について説明する。図９は、本参考例に係る半導体搭載用配線基板１００ｂを示す断面図である。本参考例においては、前述の第４参考例に係る半導体搭載用配線基板１００ａにおいて、第１の絶縁層９６及び第２の絶縁層９７に形成されたビアがフィルドビア９４ではなくコンフォーマルビア９５である点が異なり、それ以外は同様の構造を有している。フィルドビア９４の場合、ビア上にも配線を描くことができ、フィルドビア９４がスタックされるような配線及びパッドの設計ができるため配線密度を高くできるという利点がある。一方、コンフォーマルビア９５の場合は、ビアに応力を緩和する効果があるため、温度サイクル等の信頼性特性が改善されるという利点がある。
また、ビアの表面側のサイズと裏面側のサイズとの大小関係は図８及び図９に示すものと逆の関係であってもよい。
上述のように、ビアのサイズが表面側サイズと裏面側で異なることにより、ビアの両面における配線密度に差を設けることができる。このとき、高密度の配線密度が要求される側のサイズを小さくすることが望ましい。レーザーでビアを形成するレーザービア及び光を使用したフォトビアでは通常レーザー及び光が入射する側のビア径が大きくなる傾向がある。そのため、第１の絶縁層９６に形成する際のレーザー光又は光の入射方向を第２の絶縁層９７に形成する際のレーザー光又は光の入射方向と反対とすることで表面側サイズと裏面側サイズの大小関係とが逆の関係になるように制御することができる。
更に、高性能の半導体素子は配線基板との接続部であるパッドの間隔が非常に狭く、今後更に狭くなっていくことが予想されるため、半導体素子が搭載される表面側及び裏面側のビアサイズが小さいことが望ましい。本発明に係る半導体搭載用配線基板は、両面に半導体素子を搭載することが可能であるため、この場合は第１の絶縁層９６に形成されたビアの表面側サイズが裏面側サイズよりも小さく、第２の絶縁層９７に形成されたビアの裏面側サイズが表面側サイズよりも小さいことが特に望ましい。
次に、本発明の半導体搭載用配線基板の製造方法について説明する。図１０Ａ乃至１０Ｅ及び図１１Ａ乃至１１Ｄは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法をその工程順に示す断面図である。図１０Ａに示すように、先ず支持基板６１の上に電極パッド６２となる導電層を、例えば、めっき法等によって形成する。ここで、図１０Ｂに示すように、予め支持基板６１にエッチングにより凹部６３を形成してから導電層を埋め込み形成することにより支持基板６１の内部に一部埋め込まれた電極パッド６４を形成することもできる。又は、図１０Ｃに示すように、支持基板６１上に先ずバリア層６５を設け、次にバリア層６５の上に導電層を形成することにより、バリア層６５及び導電層の２層構造の電極パッド６６を形成することもできる。
次に、図１０Ｄに示すように、上述の如く形成された電極パッド６２、６４又は６６を有する支持基板６１の上に絶縁層６７ａを形成し、更に絶縁層６７ａにビアホール６８ａを形成する。その後、図１０Ｅに示すように、絶縁層６７ａの上にめっき法により配線６９ａを形成する。これにより、ビアホール６８ａの内部が配線用導電材料で埋め込まれ、電極パッドと配線とを接続するビア６８ｂが形成される。
次に、図１１Ａに示すように、配線６９ａの上に絶縁層６７ｂを形成し、上述のビアホール６８ａの形成方法と同様に絶縁層６７ｂにビアホールを形成する。絶縁層６７ｂの上に、導電性ペースト又は半田ペーストからなる導電材料によって配線６９ｂを形成することによってビア６８ｃの内部が導電性ペースト又は半田ペーストからなる導電材料で充填される。次に、図１１Ｂに示すように、最上層の配線６９ｂを研磨して除去することにより、配線６９ａの上に絶縁層６７ｂとビア６８ｃとが設けられた支持基板付き配線基板７３が形成される。なお、ビア６８ｃは、絶縁層６７ｂに設けられたビアホールに導電性ペースト又は半田ペーストからなる導電材料を充填して形成することもできる。
次に、図１１Ｃに示すように、この支持基板付き配線基板７３同士を、絶縁層６７ｂ同士が接触するように重ね、更に絶縁層６７ｂの表面に露出したビア６８ｃが相互に接触するように面合わせして貼り付ける。その後、両支持基板６１を全てエッチング等により除去すると、図１２Ａに示すように、電極パッド６２が表裏両面で露出し、内部に多層配線構造を有する半導体搭載用配線基板７５、即ち本発明の第１参考例に係る半導体搭載用配線基板が形成される。
又は、図１１Ｄに示すように、図１０Ｅの状態、即ち絶縁層６７ｂとビア６８ｂが形成される前の基板と支持基板付き配線基板７３とを貼り合わせ、その後、両支持基板６１を全てエッチング等により除去することでも本発明の第１参考例に係る半導体搭載用配線基板を形成することができる。
本発明によれば、ビア６８ｂをめっき法により形成することで、ビア同士の狭ピッチ化を維持することができる。そのうえ、相互に接触するビア６８ｃ、即ち貼り合わせるビアを、接着性の高い材料、例えば導電性ペースト又は半田ペーストで充填することにより、ビア同士の接着性を高めることが可能になる。したがって、本発明によれば、高密度且つ信頼性の高い配線基板を提供することができる。特に金属粉末粒子を有する導電性ペースト又は半田ペーストを用いた場合には、粉末粒子間の金属接合を形成することができるため、更にビア同士を強度に接着することが可能になる。
また、図１２Ｂに示すように、支持基板６１の一部を残して、これを支持体７６とすれば、支持体７６が設けられた半導体搭載用配線基板７５を得ることができる。更に、必要であれば、図１２Ｃに示すように、半導体搭載用配線基板７５の両面の任意の箇所に、ソルダーレジスト７７を形成することもできる。
また、図１１Ａに示すように、配線６９ａの上に絶縁層６７ｂを形成し、上述のビアホール６８ａの形成方法と同様に絶縁層６７ｂにビアホールを形成し、その後、絶縁層６７ｂの上に配線６９ｂを形成することによってビア６８ｃを形成し、これによって多層化することができる。この工程を繰り返すことにより、必要な層数まで多層化することができる。
支持基板６１の材質には特に制限はないが、最終的に除去することを考慮すれば、加工性の良好なものが望ましい。支持基板６１の具体的な例として、銅、銅合金、ステンレス、アルミニウム等の金属、又はガラス、シリコン等の材料が好適である。
例えば、支持基板を薄膜金属層と薄膜金属層よりも厚い支持金属層とによって構成される金属製支持基板であるとすると、支持基板を除去する際、薄膜金属層のみを基板側に残すようにして厚い支持金属層のみを剥がすことができる。これにより、その後エッチング等で除去する必要のある金属層を非常に薄くすることができる。
また、絶縁層にレーザー等で開口を形成する際に、上述の薄膜金属層を残したままレーザーにより開口を形成し、その後、デスミア処理等を行うこともできる。この方法においては、デスミア処理時にビア開口部以外が薄膜金属層に覆われているためデスミア液等による樹脂ダメージが無く、またデスミア液への汚染の問題も軽減することができる。
また、ビア６８ｃ内に設けられる導電性ペースト又は半田ペーストからなる導体材料としては、支持基板付き配線基板７３同士を貼り合わせるときの加熱と圧力によって確実に融着して接続されるものが望ましい。具体的には、樹脂に金属粒子が分散された導電性ペースト又は半田等が好適である。また、絶縁層６７ａ及び６７ｂは、製造プロセス上、耐熱性及び耐薬品性等が必要になる。その点で問題がなければ、絶縁層６７ａ及び６７ｂに任意の材料を選択することができる。
上述した本発明の第１参考例に係る半導体搭載用配線基板の製造方法においては、図１１Ｃに示すように、寸法安定性が優れた支持基板６１の上に絶縁層及び配線を形成した支持基板付き配線基板７３同士を面合わせで貼り付ける。したがって、図１２Ａに示すように、電極パッド６２の位置精度が良好であり、高密度且つ高精度な半導体搭載用配線基板７５を得ることができる。
更に、面合わせで貼り付けるときの両表面は、配線６９ａの上に絶縁層６７ｂを形成して平坦化しているため、絶縁層６７ｂを加熱及び加圧により変形させて貼り付ける必要がなく、ビアの配置によらず、均一荷重によるプレスが可能であり、極めて低温且つ低加圧力で貼り合わせることができる。このため、貼り合わせ時に支持基板付き配線基板７３全体に歪みが生じない。このため配線及び絶縁層のダメージが少なく信頼性が優れた半導体搭載用配線基板７５を得ることができる。更に、貼り合わせる際の接着層にアラミド、ガラスクロス等を含有した剛性の高い樹脂を使用することで、プレス後に銅板等の支持板除去後平坦性に優れた回路基板を形成することもできる。これは、特開２００３−１８８５３６号公報に開示されている技術において必要であった平坦化目的の絶縁層を形成する工程を削減することができ、またこの絶縁層が存在しないため、不良原因となりうる異材の界面を減少させることができる。
また、図１０Ｂに示すように、予め支持基板６１にエッチングにより凹部６３を形成してから導電層を凹部６３に埋め込んで電極パッド６４を形成した場合には、支持基板６１の全部、又は一部を除去することにより、図１３Ａに示すように、電極パッド６４の露出した面が絶縁膜７８の表面又は裏面よりも突出する半導体搭載用配線基板を得ることができる。
一方、図１０Ｃに示すように、予め支持基板６１上に、バリア層６５を設け、次に導電層をバリア層６５上に積層することにより電極パッド６６を形成した場合には、支持基板６１の全部、又は一部を除去し、更にバリア層６５を除去することにより、図１３Ｂに示すように、電極パッド６６の露出した面は、絶縁膜７８の表面又は裏面よりも窪んだ位置にある半導体搭載用配線基板を得ることができる。
次に、本発明の半導体搭載用配線基板の他の製造方法について説明する。図１４Ａ乃至１４Ｄ及び図１５Ａ乃至１５Ｃは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法をその工程順に示す断面図である。先ず、図１４Ａに示すように、支持基板８１の上に導電層をパターン形成して電極パッド８２を形成する。なお、前述したように、予め支持基板８１にエッチングにより凹部を形成してから導電層を前記凹部内に埋め込むように形成し、後述するように、最終的に支持基板８１の全部又は一部を除去した場合に、電極パッドの露出した面が絶縁膜の表面又は裏面から突出した形状の電極パッドを形成することもできる。更に、予め支持基板８１の上にまずバリア層を設け、次に電極パッド８２となる導電層を形成し、支持基板８１の全部又は一部を除去し、更にバリア層を除去することにより、露出した面が絶縁膜の表面又は裏面よりも窪んだ位置にある電極パッドを形成することもできる。以下、図１４Ａに示す支持基板８１の上に電極パッド８２を形成した場合について説明する。
次に、図１４Ｂに示すように、支持基板８１の上に絶縁層８３を形成する。更に絶縁層８３に、電極パッド８２に到達するビアホール８３ａを形成する。
次いで、図１４Ｃに示すように、絶縁層８３の上に配線８５を形成する。このとき配線８５の配線用導電材料がビアホール８３ａの内部にも埋め込まれて、配線８５と電極パッド８２とを接続するビア８４が形成される。これにより、支持基板付き配線基板８６が得られる。
なお、必要であれば、図１４Ｄに示すように、配線８５及び絶縁層８３の上に絶縁層８３ｂを形成し、絶縁層８３ｂの上に配線８５ａを形成すると共に、絶縁層８３ｂの内部にビア８４ａを形成する。このような絶縁層、配線及びビアの形成工程を繰り返すことにより、多層配線化した支持基板付き配線基板８６を得ることができる。
次に、図１４Ｃに示す支持基板８６及び配線８５上に、図１５Ａに示すように、絶縁層８７を形成する。絶縁層８７の内部にビアホールを形成し、更にこのビアホールに導電性ペースト又は半田ペーストからなる導体材料を埋め込んでビア８４ａを形成する。これにより、ビア８４ａを有する支持基板付き配線基板９０が得られる。
次に、図１５Ｂに示すように、図１４Ｃの支持基板付き配線基板８６と、図１５Ａの導電性ペースト又は半田ペーストで充填されたビア８４ａを有する支持基板付き配線基板９０とを、面合わせで貼り付ける。
最後に、図１５Ｃに示すように、支持基板８１の全部を除去して電極パッド８２を露出させると、本発明の第１参考例に係る半導体搭載用配線基板９２が得られる。
なお、必要であれば、図１２Ｂに示したように、支持基板８１の全部ではなく、一部を除去することにより、支持基板の一部を残存させて、支持体（支持体７６）を有する半導体搭載用配線基板９２とすることもできる。更に、図１２Ｃに示したように、半導体搭載用配線基板９２の両面の任意の箇所に、ソルダーレジスト（ソルダーレジスト７７）を形成することもできる。
上述した本発明の第１参考例に係る半導体搭載用配線基板の製造方法においては、支持基板付き配線基板８６の表面が平坦ではないので貼り合わせ時に多少精度が落ちる。しかしながら、この製造方法には、面合わせを行うどちらか一方の支持基板付き配線基板９０のみに絶縁層８７及び絶縁層８７の内部の導電性ペースト又は半田ペーストが充填されたビア８４ａを形成すればよいため、工程を短縮し、低コスト化を実現できるという利点がある。
ただし、しかるべき低温且つ低圧の条件で支持基板付き配線基板８６と導電性ペースト又は半田ペーストで充填されたビア８４ａを有する支持基板付き配線基板９０とを面付けで貼り合わせるためには、絶縁層８７の特性が重要である。絶縁層８７としては、絶縁層８３と比較して硬化温度が低く、且つ積層時の加熱と圧力とで容易に流動する熱硬化性樹脂を適用することが望ましい。具体的にはエポキシ樹脂及び変性ポリイミド等が挙げられるが、エラストマー成分を含有したエポキシ樹脂が好ましい。絶縁層８７にこれらの材料を適用することにより、低コストで信頼性に優れた半導体搭載用配線基板９２を得ることができる。
次に、本発明の半導体搭載用配線基板の更に他の製造方法について説明する。図１６Ａ乃至１６Ｉは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法をその工程順に示す断面図である。この製造方法においては、図１６Ａに示すように、先ず支持基板６１上に絶縁層９３を形成し、その上に電極パッド６２となる導電層を形成する。以下図７の実施例と同様に配線層等を形成し、２枚の基板を貼り合わせた後、支持基板６１を除去する（図１６Ｈ）。支持基板６１の上に最初に形成した絶縁層９３にパッドを露出させるための開口部を形成する（図１６Ｉ）。開口部の形成する方法は、特に位置精度及び容易さの点からレーザー又はドライエッチングにより形成することが望ましいがそれらに限定されるものではない。図１６Ａ乃至１６Ｉにおいて、符号６７ａ、６７ｂ、７０は絶縁層を示し、符号６８ａ、６８ｂ、７１はビアを示し、符号６９ａ、６９ｂは配線を示し、符号７２は導体を示し、符号７３は支持基板付き配線基板を示す。
本製造方法においては、支持基板６１の上にまず絶縁層９３を形成し、その後パッド等の金属層を形成するため、支持基板６１の上の絶縁層９３が強固なエッチングバリアー層として作用する。そのため、銅板エッチング時にパッド部、配線部がエッチング液によりダメージを受ける可能性が少なく、信頼性の高いパッケージ基板が得られる。また、開口後の絶縁層９３はソルダーレジストとして機能する。開口後の絶縁層９３は、支持体エッチング後に形成されるソルダーレジストに比べ、パッド及び配線を形成する金属との密着性に優れるため、安定なソルダーレジスト層となっている。さらに、パッド位置を確認した上でパッド上に開口部を形成できるため、位置精度よくパッド上開口部を形成できる。
次に、本発明の半導体搭載用配線基板の更に他の製造方法について説明する。図１７Ａ乃至１７Ｂは、本発明の第１参考例に係る半導体搭載用配線基板の製造方法をその工程順に示す断面図である。図１７Ａに示すように、予め、第３の絶縁層である樹脂シート１２３に、レーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成する。ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、第４の絶縁層１２２の内部に任意の設計にて主にめっき法によって形成された配線１２４及びビア１２５を有する支持板１２１付きの基板を、支持板１２１とは反対面同士で第３の絶縁層シート１２３を挟むように向かい合わせる。導電性ペースト又は半田ペーストで充填されたビア１２５ａが所定の電極配線に接続されるよう目合わせを行った後に、真空プレス等により基板を第３の絶縁層シート１２３を介して貼り合わせる。
続く工程では、図１７Ｂに示すように、両面に形成された支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１及び第２の絶縁層として、図１７Ｂに示すように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。
第３の絶縁層である樹脂シート１２３にビアホールを形成する場合、ドリルを使用する方法、露光現像によって形成する方法、レーザーを使用して形成する方法等が使用できる。ドリルを使用して形成する場合は、樹脂シートに熱を加えないため、貼り合わせのプレス前に第３の絶縁層１２３が硬化しない。従って、樹脂シートは、貼り合わせの際に初めて硬化する部分の割合がほとんどであるため、より強固な密着性を実現することが可能になるという利点がある。また、露光現像によってビアホールを形成する場合は、ビアの形状精度及び位置精度を上げることができるという利点がある。更にレーザーを使用した場合は、より微小なビアの形成が可能になるという利点がある。また、ドリル又はレーザーを使用した場合は、接着層となる基板に機械的特性に劣る感光性樹脂を使用する必要がなく、強度面を重視して材質を選択することが可能である。これにより、露光現像によりビアホールを形成した基板よりも高信頼性を有する基板を形成することができる。
図１８Ａは、図１７Ａの場合と異なり、貼り合わせる片方の基板が支持板１２１付きの基板であり、貼り合わせる他方の基板が支持板無しの基板である。支持板１２１付きの基板は、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５が主にめっき法によって形成されている。支持板１２１付きの基板及び支持板無しの基板の少なくとも一方の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストが充填されたビア１２５ａを形成する。或いは、予め、第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストが充填されたビア１２５ａを形成する。その後、支持板１２１付きの基板と他方の支持板の無い基板とを貼り合わせる。これにより、支持板１２１付の基板を使用することでの均一加熱及び均一荷重において、従来のビルドアップ基板及びプリント基板への貼り合わせが可能になる。
その後、図１８Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１及び第２の絶縁層として図１８Ｂに示したように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。
図１９Ａにおいては、貼り合わせる片方の基板が支持板１２１付きの基板であり、貼り合わせる他方の基板が支持板無しの無機基板である。支持板１２１付きの基板は、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５が主にめっき法によって形成されている。支持板１２１付きの基板及び支持板無しの無機基板の少なくとも一方の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。或いは、予め第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等それらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、支持板１２１付きの基板と他方の支持板の無い無機基板とを貼り合わせる。ここで、無機基板の基材となる第５の絶縁層１２８は、アルミナ、シリカ、シリコン等から構成され、ＬＳＩウェハを使用することもできる。このことにより、支持板１２１付きの基板を使用することで、均一加熱及び均一荷重において、無機基板への貼り合わせが可能になる。
その後、図１９Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１又は第２の絶縁層として図１９Ｂに示したように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。インダクター、キャパシター、抵抗等のペーストを第５の絶縁層１２８の内部に形成した無機基板と貼り合わせることで、多機能な回路基板を形成することが可能になる。
次に、本発明の第６参考例について説明する。図２０Ａ及び２０Ｂは、本参考例に係る半導体搭載用配線基板を示す断面図である。本参考例においては、前述の第１参考例に係る半導体搭載用配線基板において、貼り合わせる双方の基板の外形が異なっている点が異なり、それ以外は同様の構造を有している。
図２０Ａ乃至２０Ｂは、本参考例に係る半導体搭載用配線基板の製造方法をその工程順に示す断面図である。図２０Ａに示したように、貼り合わされる支持板１２１付きの基板は外形が互いに異なっている。支持板１２１付きの基板は、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５が主にめっき法によって形成されている。貼り合わせる基板の少なくとも一方の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。或いは、予め、第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、貼り合わせを行う。このことにより、支持板１２１付きの基板を使用することで、均一加熱及び均一荷重において、従来のビルドアップ基板及びプリント基板への貼り合わせが可能になる。
その後、図２０Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１及び第２の絶縁層として図２０Ｂに示すように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。外形の異なる基板同士の貼り合わせにおいても支持板１２１を形成することにより、貼り合わせ時に貼り合わせ面において均一な温度及び圧力でのプレスが可能になり、配線及び絶縁層に配線及び絶縁層のダメージが少ない。これにより、特開２００４−２２８１６５号公報に開示されている技術によって得られる基板よりも信頼性の高い配線基板を得ることが可能である。また、外形の異なる基板を貼り合わせることで、多層配線が必要な部分だけを足すことができ、基板全体の体積を減少させることができる。さらに、この構成により、外形の小さい絶縁層が搭載された他の絶縁層上にスペースができる。このスペースに、その用途に応じて他の半導体素子等を搭載することによりそのスペースを有効に活用することができ、高密度且つ多用途に適した配線基板を提供することが可能になる。
次に、本発明の第７参考例について説明する。図２１Ａ及び２１Ｂは、本参考例に係る半導体搭載用配線基板を示す断面図である。図２１Ａに示すように、外形が互いに異なる支持板１２１付きの基板と支持板無しの無機基板とが貼り合わされて半導体搭載用配線基板が形成されている。支持板１２１付きの基板は、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５が主にめっき法によって形成されている。支持板１２１付きの基板又は支持板無しの無機基板の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。或いは、予め、第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、支持板１２１付きの基板と支持板のない無機基板とを貼り合わせることで半導体搭載用配線基板形成する。ここで、無機基板の基材となる第５の絶縁層１２８は、アルミナ、シリカ、シリコン等から構成され、ＬＳＩウェハを使用することもできる。このことにより、支持板１２１付きの基板を使用することで均一加熱及び均一荷重において、無機基板への貼り合わせが可能になる。
その後、図２１Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１又は第２の絶縁層として図２１Ｂに示すように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。インダクター、キャパシター、抵抗等のペーストを第５の絶縁層１２８の内部に形成した無機基板と貼り合わせることで、多機能な回路基板を形成することが可能になる。また、外形の異なる基板を貼り合わせることで、多層配線が必要な部分だけを足すことができ、基板全体の体積を減少させることができる。
次に、本発明の第８参考例について説明する。図２２Ａ及び２２Ｂは、本参考例に係る半導体搭載用配線基板を示す断面図である。本参考例においては、前述の第１参考例に係る半導体搭載用配線基板において、貼り合わせる双方の基板の外形が異なり、且つ、第３の絶縁層を介して接続される基板の枚数が異なる点が異なり、それ以外は同様の構造を有している。
図２２Ａに示すように、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５を主にめっき法によって形成した支持板１２１付きの基板を用いる。貼り合わせる基板の少なくとも一方の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。或いは、予め、第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、貼り合わせを行う。
この場合、貼り合わせる箇所が二箇所以上あるため、各々の基板の高さが異なる場合には、貼り合わせる箇所毎にフリップチップマウンター等による仮接続を行った後の工程で、樹脂の硬化を行うこともできる。更に支持板１２１付きの基板を使用することで、均一加熱及び均一荷重において、従来のビルドアップ基板及びプリント基板への貼り合わせが可能になる。
その後、図２２Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１及び第２の絶縁層として図２２Ｂに示すように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。また、外形の異なる基板を貼り合わせることで、多層配線が必要な部分だけを足すことができ、基板全体の体積を減少させることができる。なお、貼り合わせる双方の基板が、互いに外形が異なり、且つ、第３の絶縁層を介して接続される基板の枚数が第３の絶縁層の表側と裏側とで異なるこの参考例では、第３の絶縁層を介した各貼り合わせ部分において、少なくとも片側の基板に支持板が付いていれば、接続時の均一加圧、均一過熱及びプレス後の平坦性に効果がある。従来の基板に対しても本発明による支持板付きの基板を貼り合わせて、部分的に高多層基板とすることが可能になる。
更には、第５の絶縁層である無機材料を基材とした基板へ貼り合わせることによっても、無機基板配線内部にインダクターＬ、キャパシターＣ、抵抗Ｒ等の機能を付加することで高機能基板を形成できる。また、このような構成により外形の小さい絶縁層が搭載された他の絶縁層上にスペースができる。このスペースに、その用途に応じて他の半導体素子等を搭載することによりそのスペースを有効に活用することができ、高密度且つ多用途に適した配線基板を提供することが可能になる。また、貼り合わせる支持板付き基板の一方に空間を設けておくことで、プレス後にザグリを入れた基板と同様の形状の基板を得ることもできる。
次に、本発明の第９参考例について説明する。図２３Ａ及び２３Ｂは、本参考例に係る半導体搭載用配線基板を示す断面図である。本参考例の半導体搭載用配線基板は、図１９Ａ及び１９Ｂで示した製造方法と図１８Ａ及び１８Ｂで示した製造方法とを組み合わせることから形成される。図２３Ａに示されるように、貼り合わせる上端と下端の基板として、第４の絶縁層１２２の内部に任意の設計にて配線１２４及びビア１２５を主にめっき法によって形成した支持板１２１付きの基板が用いられる。支持板１２１付きの基板又は中間に挟まれる基材が第３の絶縁層１２９から成る支持板無しの基板の少なくとも一方の最表層に第３の絶縁層１２３を形成する。その絶縁層１２３にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。或いは、予め、第３の絶縁層である樹脂シート１２３にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビア１２５ａを形成する。その後、支持板１２１付きの基板と他方の支持板のない基板とを貼り合わせる。これにより、支持板１２１付きの基板を使用することで、均一加熱及び均一荷重において、従来のビルドアップ基板及びプリント基板への貼り合わせが可能になる。
その後、図２３Ｂに示すように、支持板１２１をエッチング、又は、応力、熱、紫外線等を加えることにより取り除く。更に、第１及び第２の絶縁層として図２３Ｂに示すように所定の電極部分を開口させたソルダーレジスト１２７を形成することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させることができる。導電性ペースト又は半田ペーストで充填されたビア１２５ａを有する第３の絶縁層１２３を複数使うプレスにより、高多層の基板が形成できる。また、ここでの貼り合わせ時に、支持板を有する基板に上下を挟まれる第３の絶縁層１２９は、導電性ペースト又は半田ペーストで充填されたビア１２５ａを有する第３の絶縁層１２３と樹脂成分、又は、ガラスクロス、シリカフィラ量、アラミド不織布の含有量を変えることが好ましい。そうすることによって、更にプレス後の図２３Ｂの状態としたときの基板の構造信頼性を増すことができる。
ここで、図２４Ａ乃至２４Ｄは、本発明に係る半導体搭載用配線基板の製造方法により得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す。また、ここで使用される導電性ペースト又は半田ペーストは、錫−ビスマス二元系合金、錫−インジウム二元系合金、錫−亜鉛二元系合金、錫−銀二元系合金、錫−銅二元系合金、錫−金二元系合金、錫−アンチモン二元系合金及び錫−ニッケル二元系合金からなる群のいずれか１種類以上の合金を母相とした粉末粒子を１種類以上含むことを特徴としている。導電性ペースト又は半田ペーストは、基板を構成する樹脂の耐熱温度以下であるプレス温度に応じて、金属種類が選択される。これらのニ元系合金を母相としていれば、微量添加された元素及び粉末製造工程において排除できない不純物元素が含まれていても、本発明の請求の範囲内となる。
更に、これらの半田ペースト全てが低融点の金属であると、要求される耐熱性を満たせない場合がある。錫、ビスマス、インジウム、銅、銀、亜鉛、金、ニッケル、アンチモン、銀等をコーティングした銅、銀をコーティングした亜鉛、銀をコーティングした有機フィラー、錫をコーティングした有機フィラーからなる群のいずれか１種類以上の粉末を半田ペーストに混合することでビアとしての接続信頼性を高めることが可能になる。
これらの導電性ペースト又は半田ペースト内部の粉末粒子は、プレス前には図２４Ａのように互いに粉末同士は粉末粒子Ａ１３０と粉末粒子Ｂ１３１のように分散した状態になっている。粉末粒子Ａ１３０と粉末粒子Ｂ１３１は同一の組成でなくともよい。プレスにより、荷重と温度とを印加することで、図２４Ｂのように、粉末粒子Ａ１３０と粉末粒子Ｂ１３０とが接することが可能になる。
この状態においても、ペーストバインダーに強度を持たせることでビア内部の構造強度を保つことができる。プレス温度以下に溶融温度を有する金属粉末が一部有る場合には、図２４Ｃのように、その金属粉末は溶融して隣接する粉末粒子に元素拡散による金属接合層１３２を形成でき、電気的及び構造的な接合信頼性を増すことができる。ビア内部の金属粉末が全てプレス温度以下の融点を持つ場合には、図２４Ｄのようにビア内部は粉末粒子Ａ１３０と粉末粒子Ｂ１３１とが互いに溶け合いバルク１３３形状となり、更に電気的及び構造的な接合信頼性を増すことができる。この際、ペーストに使用されるバインダー、溶剤、フラックス等の活性力により、各々の粉末間の濡れ性が異なる。濡れ性が悪い場合には、金属粒子間の界面で一部が元素拡散による金属接合している状態となる。
また、ビア内部の粉末粒子の充填率が低い場合、及び、加圧力が低い場合においても金属粒子間の界面で一部が元素拡散による金属接合している状態になる。ペースト内部の金属粉末が全てプレス温度以上の溶融温度を持つ場合には、その金属粉末は溶融しないが、その金属粉末の界面においては隣接する金属粉末同士が元素拡散による金属接合し図２４Ｃの状態にすることができる。バインダー及びフラックスの活性力が低い場合でも、プレス時の圧力により、粉末同士、及び粉末と電極とのぶつかり合う力によって酸化膜を壊すことが可能になり、元素拡散を容易にすることができる。このように、ペーストに含まれる金属成分とバインダーフラックス成分及びプレス条件から高信頼性を有するビア接続が可能となる。
図２５Ａ乃至２５Ｃは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示している。プレス前には、図２５Ａのように、粉末粒子Ａ１３０と電極配線１３４とは互いに離れた状態である。プレスによる加圧によって、粉末粒子Ａ１３０と電極配線１３４とは図２５Ｂのように接することができる。この状態においてもペーストバインダーに強度を持たせることでビア内部の構造強度を保つことができる。プレス温度以下に溶融温度を持つ金属粉末が一部有る場合には、図２５Ｃのように、その金属粉末は溶融して電極との間に金属接合層１３５を形成でき、電気的及び構造的な接合信頼性を増すことができる。導電性ペースト又は半田ペーストで充填されたビアは、基板の配線層に形成された酸化膜を除去する役割も兼ねる。ペーストに使用されるバインダー及びフラックスの活性力により、電極との間に形成される、Ｃｕ−Ｓｎ、Ｓｎ−Ａｎ、Ａｕ−Ｚｎ、Ｃｕ−Ｚｎ等の金属間化合物層の厚みが変化する。バインダー及びフラックスの活性力が低い場合でも、プレス時の圧力により、粉末同士及び粉末と電極とのぶつかり合う力によって酸化膜を壊すことが可能になる。このように、ペーストに含まれる金属成分とバインダーフラックス成分及びプレス条件から高信頼性を有するビア接続が可能になる。
以上詳述したように、本発明によれば、半導体デバイスの高集積化、高速化、多機能化による端子の増加及び狭ピッチ化に有効であり、半導体デバイスを特に両面に高密度且つ高精度に搭載でき、更には信頼性にも優れた新規な半導体搭載用配線基板を得ることができる。

Claims (1)

  1. 絶縁膜と、前記絶縁膜中に形成された配線と、前記絶縁膜の表裏面において表面を露出して設けられ、且つ、その側面の少なくとも一部が前記絶縁膜に埋設されている複数個の電極パッドと、前記配線と前記電極パッドとを接続するビアとを有し、
    前記絶縁膜中に形成された配線同士を接続する少なくとも１つのビアは、前記配線と前記電極パッドを接続するビアを形成する第１の材料とは異なる第２の材料を含み、
    前記絶縁膜は、配線基板の表面に位置する第１の絶縁層と、配線基板の裏面に位置する第２の絶縁層と、配線基板の内部に位置する第３の絶縁層と、前記第１の絶縁層と前記第３の絶縁層との間及び前記第２の絶縁層と前記第３の絶縁層との間の少なくとも一方に設けられた第４の絶縁層とを有し、
    前記第３の絶縁層には、前記第３の絶縁層の両表面に埋設された複数個の配線と、これらの配線を相互に接続するビアとが設けられ、
    前記第４の絶縁層には、前記第４の絶縁層に埋設された配線と、ビアとが形成され、
    前記第１の絶縁層、前記第２の絶縁層、前記第３の絶縁層、及び前記第４の絶縁層は、互いに異なる材料で形成される
    半導体搭載用配線基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
WO2009113198A1 (ja) * 2008-03-14 2009-09-17 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP4876272B2 (ja) * 2008-04-02 2012-02-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板及びその製造方法
JP2010010500A (ja) * 2008-06-30 2010-01-14 Hitachi Ltd 銅回路部品およびその製造方法
US20110017581A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Switch Components for Printed Circuit Boards
US8198547B2 (en) * 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
US8273996B2 (en) * 2009-07-23 2012-09-25 Lexmark International, Inc. Z-directed connector components for printed circuit boards
US8278568B2 (en) * 2009-07-23 2012-10-02 Lexmark International, Inc. Z-directed variable value components for printed circuit boards
US8735734B2 (en) 2009-07-23 2014-05-27 Lexmark International, Inc. Z-directed delay line components for printed circuit boards
US20110017504A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Ferrite Bead Components for Printed Circuit Boards
US8237061B2 (en) * 2009-07-23 2012-08-07 Lexmark International, Inc. Z-directed filter components for printed circuit boards
US8198548B2 (en) * 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed capacitor components for printed circuit boards
US20110017502A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Components for Printed Circuit Boards
US20110024165A1 (en) 2009-07-31 2011-02-03 Raytheon Company Systems and methods for composite structures with embedded interconnects
JP2011096900A (ja) * 2009-10-30 2011-05-12 Fujitsu Ltd 導電体およびプリント配線板並びにそれらの製造方法
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
US8826640B2 (en) 2010-11-12 2014-09-09 Raytheon Company Flight vehicles including electrically-interconnective support structures and methods for the manufacture thereof
WO2012099600A1 (en) * 2011-01-21 2012-07-26 Lexmark International, Inc. Z-directed ferrite bead components for printed circuit boards
JP2012209148A (ja) * 2011-03-30 2012-10-25 Sony Corp 導電性粒子、導電性ペースト、及び、回路基板
CN102891131B (zh) 2011-07-22 2017-07-14 先进封装技术私人有限公司 用于制造半导体封装元件的半导体结构及其制造方法
US8790520B2 (en) 2011-08-31 2014-07-29 Lexmark International, Inc. Die press process for manufacturing a Z-directed component for a printed circuit board
US8658245B2 (en) 2011-08-31 2014-02-25 Lexmark International, Inc. Spin coat process for manufacturing a Z-directed component for a printed circuit board
US9009954B2 (en) 2011-08-31 2015-04-21 Lexmark International, Inc. Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material
US9078374B2 (en) 2011-08-31 2015-07-07 Lexmark International, Inc. Screening process for manufacturing a Z-directed component for a printed circuit board
US8752280B2 (en) 2011-09-30 2014-06-17 Lexmark International, Inc. Extrusion process for manufacturing a Z-directed component for a printed circuit board
US8943684B2 (en) * 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
WO2013035515A1 (ja) 2011-09-07 2013-03-14 Tdk株式会社 積層型コイル部品
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
TWI508241B (zh) 2011-10-20 2015-11-11 先進封裝技術私人有限公司 封裝基板、封裝基板製程、半導體元件之封裝結構及其製程
JP5372112B2 (ja) * 2011-11-04 2013-12-18 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US9301391B2 (en) * 2011-11-29 2016-03-29 Advanpack Solutions Pte Ltd. Substrate structure, semiconductor package device, and manufacturing method of substrate structure
CN102548197B (zh) * 2012-01-30 2016-08-03 华为技术有限公司 一种高速印制电路板
US8822838B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for reducing radiated emissions
US8912452B2 (en) 2012-03-29 2014-12-16 Lexmark International, Inc. Z-directed printed circuit board components having different dielectric regions
US8822840B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US8830692B2 (en) 2012-03-29 2014-09-09 Lexmark International, Inc. Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component
US9030017B2 (en) * 2012-11-13 2015-05-12 Invensas Corporation Z-connection using electroless plating
CN203151864U (zh) * 2013-03-05 2013-08-21 奥特斯(中国)有限公司 印制电路板
KR101585554B1 (ko) * 2014-01-22 2016-01-14 앰코 테크놀로지 코리아 주식회사 임베디드 트레이스 기판과 그의 범프 형성 방법
CN103745936B (zh) * 2014-02-08 2016-08-17 华进半导体封装先导技术研发中心有限公司 扇出型方片级封装的制作方法
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
CN104966709B (zh) 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端
CN107148161A (zh) * 2017-05-27 2017-09-08 中国运载火箭技术研究院 电子元器件管脚尺寸转换器及其制作方法
KR102321438B1 (ko) * 2017-07-28 2021-11-04 엘지이노텍 주식회사 인쇄회로기판
US11032917B2 (en) * 2018-06-08 2021-06-08 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
JP2021052941A (ja) * 2019-09-27 2021-04-08 株式会社平和 遊技機
US11721603B2 (en) * 2020-10-15 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan out method utilizing a filler-free insulating material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111536A (ja) * 2002-09-17 2004-04-08 Nec Electronics Corp 多層配線基板の製造方法
JP2005050882A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP2005294496A (ja) * 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 配線基板の連結構造体及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010768A (en) * 1995-11-10 2000-01-04 Ibiden Co., Ltd. Multilayer printed circuit board, method of producing multilayer printed circuit board and resin filler
US6207259B1 (en) * 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
US20060180344A1 (en) * 2003-01-20 2006-08-17 Shoji Ito Multilayer printed wiring board and process for producing the same
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
KR100619348B1 (ko) * 2004-09-21 2006-09-12 삼성전기주식회사 무전해 니켈 도금을 이용한 패키지 기판의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111536A (ja) * 2002-09-17 2004-04-08 Nec Electronics Corp 多層配線基板の製造方法
JP2005050882A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP2005294496A (ja) * 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 配線基板の連結構造体及びその製造方法

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