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CN1639874A - 半导体存储器件 - Google Patents

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CN1639874A
CN1639874A CNA038051478A CN03805147A CN1639874A CN 1639874 A CN1639874 A CN 1639874A CN A038051478 A CNA038051478 A CN A038051478A CN 03805147 A CN03805147 A CN 03805147A CN 1639874 A CN1639874 A CN 1639874A
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CN
China
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insulator
film
energy level
memory device
charge holding
Prior art date
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Pending
Application number
CNA038051478A
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English (en)
Inventor
岩田浩
柴田晃秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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    • H—ELECTRICITY
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Abstract

本发明的课题在于：提供能够用一个晶体管实现2位的存储保持，并能实现微细化的半导体存储器件。在栅电极13的侧壁的两侧形成与栅绝缘膜12独立的2个电荷保持部61、62。据此，使电荷保持部61、62担当的存储器功能和栅绝缘膜12担当的晶体管工作功能分离。由于在栅电极13的两侧形成的2个电荷保持部61、62通过栅电极13分离，能有效地抑制改写时的干扰。因此，能够提供用一个晶体管实现2位的存储保持，并能实现微细化的半导体存储器件。

Description

半导体存储器件
技术领域
本发明涉及半导体存储器件。更详细地说，涉及由具有将电荷量的变化转换成电流量的功能的场效应晶体管构成的半导体存储器件。
背景技术
迄今，作为能够用一个场效应晶体管存储2位的非易失性存储器有Saifun Semiconductors Ltd开发的存储器(特表2001-512290号公报)。
如图21所示，该存储器由通过栅绝缘膜在P型阱区901上形成的栅电极909、在P型阱区901表面上形成的第1N型扩散层区902及第2N型扩散层区903构成。栅绝缘膜由氮化硅膜906被夹持在氧化硅膜904、905之间的、所谓的ONO(Oxide Nitride Oxide：氧化物-氮化物-氧化物)膜构成。在氮化硅膜906中，在第1及第2N型扩散层区902、903的端部附近分别形成存储保持部907、908。
通过读出在这些存储保持部907、908的各自的部位中的电荷的多少作为晶体管的漏电流，能够用1个晶体管存储2位的信息。
但是，在上述的存储器中，栅绝缘膜是ONO膜的3层结构，难于薄膜化，因而存在元件的微细化困难的问题。即，由于与栅绝缘膜的膜厚相关的按比例缩小困难，招致短沟道效应增大，从而不能实现元件的微细化。另外，随着沟道长度缩短，隔离1个晶体管的存储保持部907、908的2个部位变得困难，更难实现元件的微细化。
发明内容
本发明是鉴于上述课题而提出的，其目的在于：提供能够用一个晶体管实现2位的存储保持，进而能够实现微细化的半导体存储器件。
为解决上述课题，本发明的半导体存储器件的特征在于：配备半导体衬底；在上述半导体衬底上形成的栅绝缘膜；在上述栅绝缘膜上形成的单一的栅电极；在上述单一的栅电极侧壁的两侧形成的2个电荷保持部；与上述2个电荷保持部的每一个对应的2个扩散层区；以及配置在上述单一的栅电极下面的沟道区，上述电荷保持部有由具有存储电荷功能的第1绝缘体构成的膜被第2绝缘体与第3绝缘体夹持的结构；上述电荷保持部被构成为，根据保持在上述第1绝缘体上的电荷的多少，使得在对上述栅电极施加电压时，从上述一方的扩散层区流向另一方扩散层区的电流量发生变化。
按照上述结构的半导体存储器件，由于在上述栅电极侧壁的两侧形成的2个电荷保持部与上述栅绝缘膜独立，电荷保持部担当的存储器功能和栅绝缘膜担当的晶体管工作功能被分离。因此，在具有充分的存储器功能不变的条件下容易实现栅绝缘膜薄膜化，从而抑制短沟道效应。另外，由于在栅电极的两侧形成的2个电荷保持部利用电极隔离，能够有效地抑制改写时的干扰。换句话说，能够使2个电荷保持部之间的距离缩小。因此，提供了能够进行2位工作而且容易微细化的半导体存储器件。
进而，由具有存储电荷功能的第1绝缘体构成的膜具有被第2绝缘体和第3绝缘体夹持的结构。因此，当电荷注入时，能够在短时间内提高在第1绝缘体内的电荷密度，另外，能够使电荷密度变得均匀。另外，由于存储电荷的第1绝缘体用其他的绝缘膜与导体部(栅电极、扩散层区、半导体衬底)隔离，电荷的漏泄被抑制，能够得到充足的保持时间。因此，能够保证半导体存储器件的高速改写、提高可靠性和充足的保持时间。
当设上述第1绝缘体中的真空能级与导带的最低能级的能量差为χ1，上述第2绝缘体中的真空能级与导带的最低能级的能量差为χ2，上述第3绝缘体中的真空能级与导带的最低能级的能量差为χ3时，在一种实施形态的半导体存储器件中，有χ1＞χ2，而且χ1＞χ3。
上述实施形态的半导体存储器件也具有与上述本发明的半导体存储器件同样的作用效果。
进而，上述第1绝缘体的电子亲和力比上述第2及第3绝缘体的电子亲和力大。因此，在所存储的电荷是电子的情况下，能够有效地抑制电荷从由存储电荷的第1绝缘体构成的膜中逃逸，存储保持时间变长。进而，提高了向存储电荷的第1绝缘体的电荷注入效率，缩短了改写时间。因此，能够缩短半导体存储器件的改写时间，实现高速工作。
当设上述第1绝缘体中的真空能级与价带的最高能级的能量差为φ1，上述第2绝缘体中的真空能级与价带的最高能级的能量差为φ2，上述第3绝缘体中的真空能级与价带的最高能级的能量差为φ3时，在一种实施形态的半导体存储器件中，有φ1＜φ2，而且φ1＜φ3。
上述实施形态的半导体存储器件也具有与上述本发明的半导体存储器件同样的作用效果。
进而，上述第1绝缘体中的真空能级与价带的最高能级的能量差比上述第2及第3绝缘体中的真空能级与价带的最高能级的能量差小。因此，在所存储的电荷是空穴的情况下，能够有效地抑制电荷从由存储电荷的第1绝缘体构成的膜中逃逸，存储保持时间变长。进而，提高了向存储电荷的第1绝缘体的电荷注入效率，缩短了改写时间。因此，能够缩短半导体存储器件的改写时间，实现高速工作。
当设上述第1绝缘体中的真空能级与导带的最低能级的能量差为χ1，上述第2绝缘体中的真空能级与导带的最低能级的能量差为χ2，上述第3绝缘体中的真空能级与导带的最低能级的能量差为χ3，上述第1绝缘体中的真空能级与价带的最高能级的能量差为φ1，上述第2绝缘体中的真空能级与价带的最高能级的能量差为φ2，上述第3绝缘体中的真空能级与价带的最高能级的能量差为φ3时，在一种实施形态的半导体存储器件中，还满足χ1＞χ2、χ1＞χ3、φ1＜φ2、φ1＜φ3中的任何一个不等式。
上述实施形态的半导体存储器件也具有与上述本发明的半导体存储器件同样的作用效果。
进而，上述第1绝缘体的电子亲和力比上述第2及第3绝缘体的电子亲和力大，而且，上述第1绝缘体中的真空能级与价带的最高能级的能量差比上述第2及第3绝缘体中的真空能级与价带的最高能级的能量差小。因此，电子的注入效率和空穴的注入效率两者都增高，例如，在写入时在第1绝缘体上注入电子，在擦除时注入空穴，与所存储的电子复合的情况下(将电子和空穴交换也同样)，能够使写入工作和擦除工作都高速化。
在一种实施形态的半导体存储器件中，上述第1绝缘体是氮化硅，上述第2及第3绝缘膜是氧化硅。
在上述实施形态的半导体存储器件中，上述本发明的半导体存储器件中的第1～第3绝缘体被具体地指定。由于具有存储电荷功能的第1绝缘体是氮化硅膜，大量存在俘获电荷(电子及空穴)的能级，能够得到大的滞后特性。另外，由于第2及第3绝缘体是氧化硅膜，上述第1绝缘体的电子亲和力比上述第2及第3绝缘体的电子亲和力大，而且，上述第1绝缘体中的真空能级与价带的最高能级的能量差比上述第2及第3绝缘体中的真空能级与价带中的最高能级的能量差小。因此，能够使写入工作和擦除工作都高速化。进而，由于氧化硅膜和氮化硅膜都是极其标准地使用在LSI工艺中的材料，因而制造工艺变得简单。
在一种实施形态的半导体存储器件中，作为氧化硅的上述第2绝缘体为膜状，隔开上述半导体衬底与上述第1绝缘体，由上述半导体衬底上的上述第2绝缘体构成的膜的厚度为1.5nm以上、15nm以下。
按照上述实施形态的半导体存储器件，能够抑制存储在上述第1绝缘体中的电荷的漏泄，而且能够十分高速地进行向上述第1绝缘体的电荷的注入。因此，能够提供兼顾高速改写工作和充足的保持时间的半导体存储器件。
在一种实施形态的半导体存储器件中，在上述半导体衬底上，由作为氮化硅的上述第1绝缘体构成的膜的厚度为2nm以上、15nm以下。
使上述实施形态的半导体存储器件中的阈值变化(或者读出电流变化)充分，能够抑制元件间的分散性，而且能够抑制因在存储保持中的氮化硅膜中的电荷移动引起的阈值(或者读出电流)的变化。
在一种实施形态的半导体存储器件中，上述第2绝缘体为膜状，隔开上述半导体衬底及上述栅电极的侧壁与上述第1绝缘体，上述栅电极的侧壁附近的由上述第2绝缘体构成的膜的厚度比上述半导体衬底上的由上述第2绝缘体构成的膜的厚度厚。
上述实施形态的半导体存储器件也具有与上述本发明的半导体存储器件同样的作用效果。
进而，于由上述栅电极的侧壁附近的由上述第2绝缘体构成的膜的厚度比上述半导体衬底上的由上述第2绝缘体构成的膜的厚度厚，能够有效地抑制从栅电极向存储电荷的第1绝缘体的电荷的注入(或者从第1绝缘体向栅电极的电荷的释放出)。因此，使半导体存储器件的改写特性稳定，提高了可靠性。
在一种实施形态的半导体存储器件中，上述半导体衬底上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度薄，而且为0.8nm以上。
按照上述实施形态的半导体存储器件，通过使上述半导体衬底上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度薄，而且为0.8nm以上，能够将制造工艺的均匀性和膜的品质维持恒定的水准，而且，不使保持特性极端地恶化，不使存储器的耐压特性降低，使写入工作及擦除工作的电压降低，或者使写入工作及擦除工作高速化，进而能够增强存储器效应。
在一种实施形态的半导体存储器件中，上述半导体衬底上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度厚，而且是20nm以下。
按照上述实施形态的半导体器件，通过使上述半导体衬底上的由上述第2绝缘体构成的膜的厚度比上述栅绝缘膜的厚度厚，而且在20nm以下，不使改写速度大幅度减慢，而且不使存储器的短沟道效应恶化，从而能够改善保持特性。
一种实施形态的半导体存储器件被形成为，由上述具有存储电荷功能的第1绝缘体构成的膜的至少一部分重叠在上述扩散层区的一部分上。
按照上述实施形态的半导体器件，通过形成为由上述具有存储电荷功能的第1绝缘体构成的膜的至少一部分重叠在上述扩散层区的一部分上，能够使读出工作速度高速化。
在一种实施形态的半导体存储器件中，由上述具有存储电荷功能的第1绝缘体构成的膜包含具有与栅绝缘膜的表面大致平行的表面的部分。
按照上述实施形态的半导体器件，由于由上述具有存储电荷功能的第1绝缘体构成的膜包含具有与栅绝缘膜的表面大致平行的表面的部分，能够有效地控制因存储在由上述具有存储电荷功能的第1绝缘体构成的膜中的电荷的多少引起的存储器效应，以至能够增大存储器效应。进而，能够抑制向由上述具有存储电荷功能的第1绝缘体构成的膜的上部方向的电荷的移动，在存储保持中能够抑制因电荷移动引起的特性变化。
在一种实施形态的半导体存储器件中，由上述具有存储电荷功能的第1绝缘体构成的膜包含与栅电极侧面大致平行延伸的部分。
按照上述实施形态的半导体器件，由于由上述具有存储电荷功能的第1绝缘体构成的膜包含与栅电极侧面大致平行延伸的部分，在改写工作时，增加注入到由上述具有存储电荷功能的第1绝缘体构成的膜中的电荷，从而增高改写速度。
附图说明
图1是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图2是将本发明的半导体存储器件的实施形态局部放大了的概略剖面图。
图3是表示沿图2的剖断线A-A′的能带图。
图4A、图4B是用于说明本发明的半导体存储器件的实施形态的写入工作的主要部分的概略剖面图。
图5是用于说明本发明的半导体存储器件的实施形态的第1擦除工作的主要部分的概略剖面图。
图6是用于说明本发明的半导体存储器件的实施形态的第2擦除工作的主要部分的概略剖面图。
图7A、图7B、图7C是用于说明本发明的半导体存储器件的实施形态的制造方法的主要部分的概略剖面工序图。
图8是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图9A、图9B、图9C是用于说明本发明的半导体存储器件的实施形态的制造方法的主要部分的概略剖面工序图。
图10是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图11是将本发明的半导体存储器件的实施形态局部放大了的概略剖面图。
图12是将本发明的半导体存储器件的实施形态的一个变例局部放大了的概略剖面图。
图13是表示本发明的半导体存储器件中的栅电极同扩散层区的偏移量W1与漏电流Id的关系的曲线图。
图14是将本发明的半导体存储器件的实施形态的另一变例局部放大了的概略剖面图。
图15是说明本发明的半导体存储器件的实施形态的效果的概略剖面图。
图16是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图17是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图18是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图19是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图20是表示本发明的半导体存储器件的实施形态的主要部分的概略剖面图。
图21是表示现有的半导体存储器件的主要部分的概略剖面图。
具体实施形态
本发明的半导体存储器件主要由栅绝缘膜；在栅绝缘膜上形成的栅电极；在栅电极的两侧形成的电荷保持部；分别配置在与电荷保持部的栅电极相反一侧的缘/漏区(扩散层区)；以及配置在栅电极下面的沟道区构成。
该半导体存储器件通过在1个电荷保持部中存储2值或者2值以上的信息，发挥作为存储4值或者4值以上信息的存储元件的功能。
本发明的半导体存储器件最好在半导体衬底上形成，理想的是，在形成于半导体衬底内的第1导电类型的阱区上形成。
作为半导体衬底，只要是在半导体器件中使用的半导体衬底就不作特别的限定，例如，能够使用硅、锗等元素半导体、GaAs、InGaAs、ZnSe等化合物半导体的衬底，SOI衬底或者多层SOI衬底等各种衬底。尤其是，最好是硅衬底或者形成了硅层作为表面半导体层的SOI衬底。最好在该半导体衬底上形成元件隔离区，进而，也可以用单层或者多层结构形成晶体管、电容器、电阻器等元件，由它们形成的电路、半导体器件和层间绝缘膜组合。此外，元件隔离区能够由LOCOS膜、沟槽氧化膜、STI膜等各种元件隔离膜形成。半导体衬底可以具有P型或者N型的导电类型，最好在半导体衬底上形成至少1个第1导电类型(P型或者N型)的阱区。半导体衬底及阱区的杂质浓度能够使用在该领域中熟知的范围内的杂质浓度。此外，在使用SOI衬底作为半导体衬底的情况下，可以在表面半导体层上形成阱区，也可以在沟道区下具有体区。
栅绝缘膜通常只要是在半导体器件中使用的即可，不作特别限定，例如能够使用氧化硅膜、氮化硅膜等的绝缘膜；氧化铝膜、氧化钛膜、氧化钽膜、氧化铪膜等的高电介质膜的单层膜或者叠层膜。尤其是，最好使用氧化硅膜。
栅电极以通常半导体器件中使用的形状在栅绝缘膜上形成。只要在实施形态中没有特别指定，栅电极就未被特别限定，导电膜例如可以举出多晶硅；铜、铝等金属；钨、钛、钽等的高熔点金属；与高熔点金属的硅化物等的单层膜或者叠层膜等。关于栅电极的膜厚，例如形成50～400nm左右的膜厚是适当的。此外，虽然在栅电极的下面形成了沟道区，但是沟道区不仅在栅电极下面，最好在包含栅电极和栅长方向中的栅端的外侧的领域下面形成。这样，当存在没有被栅电极覆盖的沟道区的情况下，该沟道区最好用栅绝缘膜或者后述的电荷保持部覆盖。
电荷保持部最好具有由存储电荷的第1绝缘体构成的膜被由第2绝缘体构成的膜与由第3绝缘体构成的膜夹持的夹层结构。由于存储电荷的第1绝缘体是膜状，能够靠电荷的注入在短时间提高第1绝缘体内的电荷密度，另外，能够使电荷密度变得均匀。在存储电荷的第1绝缘体内的电荷分布不均匀的情况下，在保持中，电荷有可能在第1绝缘体内移动，因而存储元件的可靠性降低。另外，由于存储电荷的第1绝缘体用其他的绝缘膜与导体部(栅电极、扩散层区、半导体衬底)隔开，能够抑制电荷的漏泄，得到充足的保持时间。因此，在具有上述夹层结构的情况下，能够确保半导体存储器件的高速改写、提高可靠性和充足的保持时间。
此外，在所存储的电荷是电子的情况下，上述第1绝缘体的电子亲和力最好比上述第2及第3绝缘体的电子亲和力大。这里，所谓的电子亲和力是真空能级与导带的最低能级的能量差。或者，在所存储的电荷是空穴的情况下，上述第1绝缘体中的真空能级与价带的最高能级的能量差最好比上述第2及第3绝缘体中的真空能级与价带的最高能级的能量差小。在满足上述条件的情况下，有效地抑制了电荷从由存储电荷的第1绝缘体构成的膜中逃逸，加长了存储保持时间。此外，提高了向存储电荷的第1绝缘体的电荷注入效率，缩短了改写时间。作为满足上述条件的电荷保持部，特别是，最好设定上述第1绝缘体为氮化硅膜，第2及第3绝缘体为氧化硅膜。由于氮化硅膜大量存在俘获电荷的能级，能够得到大的滞后特性。另外，由于氧化硅膜及氮化硅膜都是极其标准地使用在LSI工艺中的材料，因而是理想的。另外，作为第1绝缘体，除氮化硅外，还能够使用氧化铪、氧化钽、氧化钇等。此外，作为第2及第3绝缘体，除氧化硅外，还能够使用氧化铝等。此外，上述第2及第3绝缘体可以是不同的物质，也可以是相同的物质。
电荷保持部在栅电极的两侧形成，另外，配置在半导体衬底(阱区、体区或者源/漏区或者扩散层区)上。
源/漏区作为与半导体衬底或者阱区相反导电类型的扩散层区，分别配置在与电荷保持部的栅电极相反一侧。对于源/漏区与半导体衬底或者阱区的结，杂质浓度最好有陡峻的分布。这是由于在低电压下热电子和热空穴能够高效率地发生，在较低的电压下能够高速工作的缘故。源/漏区的结深未被特别地限定，能够根据想要得到的半导体存储器件的性能等，适当地进行调整。此外，在使用SOI衬底作为半导体衬底的情况下，虽然源/漏区可以具有比表面半导体层的膜厚小的结深，但最好具有与表面半导体层的膜厚大体相同程度的结深。
源/漏区可以配置成与栅电极端重叠，也可以对栅电极端偏移配置。特别是在被偏移配置的情况下，对栅电极施加电压时的电荷保持膜下面的偏移区的易反转性因存储在电荷保持部上的电荷量而发生很大变化，在增大存储器效应的同时，也带来短沟道效应的降低，因而是理想的。但是，当偏移过大时，源-漏间的驱动电流显著减小。因此，只要将偏移量决定为使存储器效应和驱动电流双方均为适当的值即可。
源/漏区的一部分可以延伸至沟道区表面，即延伸至比栅绝缘膜下表面高的位置上。在这种情况下，在半导体衬底内形成的源/漏区上，叠层与该源/漏区一体化的导电膜而构成是适当的。作为导电膜，例如能够举出多晶硅、无定形晶硅等半导体，硅化物、上述的金属、高熔点金属等。尤其是，最好是多晶硅。这是由于多晶硅中的杂质扩散速度与半导体衬底相比非常大，容易使半导体衬底中的源/漏区的结深做浅，从而容易抑制短沟道效应的缘故。此外，在这种情况下，该源/漏区的一部分最好配置成与栅电极一起夹持电荷保持膜的至少一部分。
本发明的半导体存储器件将在栅绝缘膜上形成的单一的栅电极、源区、漏区及半导体衬底作为4个端子，通过对该4个端子的每一个供给规定的电位，进行写入、擦除、读出的各种工作。具体的工作原理及工作电压的例子将在后面叙述。在将本发明的半导体存储器件配置成阵列状、构成存储单元阵列的情况下，由于能够用单一的控制栅控制各存储单元，从而能够减少字线的条数。
本发明的半导体存储器件能够用通常的半导体工艺形成，例如能够用与在栅电极的侧壁上形成叠层结构的侧壁衬垫的方法同样的方法形成。具体地说，可以举出在形成栅电极后，形成绝缘膜(第2绝缘体)/电荷存储膜(第1绝缘体)/绝缘膜(第2绝缘体)的叠层膜，在适当的条件下进行深刻蚀，将这些膜呈侧壁衬垫状而保留的方法。
在将本发明的半导体存储器件排列构成存储单元阵列的情况下，半导体存储器件的最佳形态例如是满足下述全部必要条件的形态：(1)多个半导体存储器件的栅电极成为一体，具有字线的功能；(2)在上述字线的两侧形成电荷保持部；(3)在电荷保持部内保持电荷的是绝缘体，特别是氮化硅膜；(4)电荷保持部用ONO(Oxide NitrideOxide：氧化物-氮化物-氧化物)膜构成，氮化硅膜具有与栅绝缘膜的表面大致平行的表面；(5)电荷保持部中的氮化硅膜用氧化硅膜与字线及沟道区隔开；(6)电荷保持部内的氮化硅膜和扩散区重叠；(7)隔开具有与栅绝缘膜的表面大致平行的表面的氮化硅膜和沟道区或者半导体层的绝缘膜的厚度与栅绝缘膜的厚度不同；(8)1个半导体存储器件的写入及擦除工作由单一的字线进行；(9)在电荷保持部上面没有具备辅助写入及擦除工作功能的电极(字线)；(10)在电荷保持部的正下方，在与扩散区连接的部分上，具有与扩散区的导电类型相反导电类型的杂质浓度浓的区域。但是，只要满足这些必要条件中的即使1个条件即可。
上述必要条件的特别理想的组合例如是(3)在电荷保持部内保持电荷的是绝缘体，特别是氮化硅膜，(6)电荷保持部内的绝缘膜(氮化硅膜)与扩散区重叠，(9)在电荷保持部上面没有具备辅助写入及擦除工作功能的电极(字线)的情况。
如下所述，在满足必要条件(3)及必要条件(9)的情况下，是非常有用的。
首先，能够将位线接点更靠近字线侧壁的电荷保持部配置，或者即使半导体存储器件间的距离接近，多个电荷保持部也不干扰，能够保持存储信息。因此，半导体存储器件容易微细化。此外，在电荷保持部内的电荷保持区是导体的情况下，通过电容耦合，随着半导体存储器件间接近、在电荷保持区之间引起干扰，就不能保持存储信息。
另外，在电荷保持部内的电荷保持区是绝缘体(例如，氮化硅膜)的情况下，没有必要使每个存储单元的电荷保持部独立。例如，在多个存储单元共有的1条字线的两侧所形成的电荷保持部就没有必要对每个存储单元隔离，能够由共有字线的多个存储单元共有在1条字线的两侧所形成的电荷保持部。为此，不需要隔离电荷保持部的光刻、刻蚀工序，制造工艺能够简化。进而，由于不需要光刻工序的对位裕量和刻蚀的膜厚减薄裕量，能够缩小存储单元之间的裕量。因此，与电荷保持部内的电荷保持区是导体(例如多晶硅膜)的情况相比，即使用相同的微细加工水平形成，也能够使存储单元占有面积微细化。此外，在电荷保持部内的电荷保持区是导体的情况下，必须对每个存储单元隔离电荷保持部的光刻、刻蚀工序，还需要光刻的对位裕量和刻蚀的膜厚减薄裕量。
进而，由于在电荷保持部上面没有具备辅助写入及擦除工作功能的电极、元件结构简单，因而能够减少工序数，提高成品率。因此，容易与构成逻辑电路和模拟电路的晶体管混合安装，同时能够得到廉价的半导体存储器件。
另外，在满足必要条件(3)及(9)的情况，进而满足必要条件(6)的情况下，更加有用。
即，通过使电荷保持部内的电荷保持区与扩散区重叠，能够以非常低的电压写入、擦除。具体地说，能够以5V以下的低电压进行写入及擦除工作。该作用在电路设计上具有非常大的效果。由于没有必要在芯片内产生像闪速存储器那样的高电压，能够省略需要很大占有面积的电荷抽运电路或者使其规模减小。特别是在将小规模电容的存储器作为调整用而内置于逻辑LSI内的情况下，由于存储器部的占有面积与存储单元相比，驱动存储单元的外围电路的占有面积成为支配性的，故省略存储单元用电压升压电路或者使其规模减小，对于缩小芯片尺寸是最有效的。
另一方面，在不满足必要条件(3)的情况下，即，在电荷保持部内保持电荷的是导体的情况下，不满足必要条件(6)，即，即使在电荷保持部内的导体与扩散区不重叠的情况下，也能够进行写入工作。这是由于电荷保持部内的导体通过与栅电极的电容耦合进行写入辅助的缘故。
另外，在不满足必要条件(9)的情况下，即，在电荷保持部上面有具有辅助写入及擦除工作功能的电极的情况下，不满足必要条件(6)，即，即使在电荷保持部内的绝缘体与扩散区不重叠的情况下，也能够进行写入工作。
在本发明的半导体存储器件中，半导体存储器件可以在其一方或者两方串联连接晶体管，也可以与逻辑晶体管混合安装在同一的芯片上。在这样的情况下，由于能够用与形成晶体管及逻辑晶体管等通常的标准晶体管的形成工艺亲和力非常高的工序，形成本发明的半导体器件、特别是半导体存储器件，因而能够同时形成。因此，混合安装半导体存储器件和晶体管或者逻辑晶体管的工艺成为非常简便的工艺，能够得到廉价的混合安装装置。
在本发明的半导体存储器件中，半导体存储器件能够在1个电荷保持部中存储2值或者2值以上的信息，据此，能够使之作为存储4值或者4值以上的信息的半导体存储器件而发挥功能。此外，半导体存储器件也可以仅仅存储2值信息。另外，利用由电荷保持部引起的可变电阻效应，也能够使半导体存储器件作为兼备选择晶体管和存储晶体管的功能的存储单元而发挥功能。
本发明的半导体存储器件能够应用在电池驱动的便携式电子装置，特别是便携式信息终端中。作为便携式电子装置可以举出便携式信息终端、移动电话、游戏机等。
以下，根据附图详细说明本发明的半导体存储器件。
实施形态1
构成本实施形态的半导体存储器件的存储元件作为能够存储2位信息的非易失性存储单元，如图1所示，在半导体衬底11上，隔着栅绝缘膜12，形成与通常的晶体管相同程度的栅长，例如0.015μm～0.5μm左右的栅电极13，在栅绝缘膜12及栅电极13的侧壁上，形成侧壁衬垫形状的电荷保持部61、62而构成。另外，在与电荷保持部61、62的栅电极13相反的一侧，形成第1扩散层区17及第2扩散层区18(源/漏区)，该源/漏区17、18对栅电极13端部(从形成了栅电极13的区域41)偏移。
这样，存储晶体管的电荷保持部61、62与栅绝缘膜12独立地形成。因此，电荷保持部61、62担当的存储器功能和栅绝缘膜12担当的晶体管工作功能分离。另外，由于在栅电极13的两侧形成的2个电荷保持部61、62用栅电极13分离，能够有效地抑制改写时的干扰。因此，该存储晶体管能够存储2位，而且容易微细化。
另外，通过使源/漏区17、18从栅电极13偏移，当对栅电极13施加电压时，能够使电荷保持部61下面的偏移区42的反转的容易度因存储在电荷保持部61、62中的电荷量而发生大的变化，能够增大存储器效应。进而，与通常的逻辑晶体管相比，能够强有力地防止短沟道效应，能够使栅长更进一步微细化。另外，由于结构上适合于抑制短沟道效应，与逻辑晶体管相比能够采用膜厚厚的栅绝缘膜，能够提高可靠性。
侧壁衬垫形状的电荷保持部61、62具有如下的结构：作为由第1绝缘体构成的膜的一例的氮化硅膜15被作为由第2绝缘体构成的膜的一例的氧化硅膜14与作为由第3绝缘体构成的一例的氧化硅膜16夹持。氮化硅膜15具有俘获并存储电荷(电子或者空穴)的功能。主要存储电荷的是在氮化硅膜15中存在于偏移区42上的部分(区域43)。这样，由于电荷保持部61、62具氮化硅膜15被氧化硅膜14、16夹持的结构，提高了向电荷保持部61、62的电荷注入效率，实现了改写工作(写入及擦除工作)的高速化。
氮化硅膜15的至少一部分最好形成为与第1扩散层区17或者第2扩散层区18的一部分重叠。
另外，氮化硅膜15最好包含具有与栅绝缘膜12的表面大致平行的表面的部分。
另外，氮化硅膜15最好包含与栅电极12的侧面大致平行地延伸的部分。
图2是图1所述的存储元件在一方的栅端部附近的放大图。由于主要存储电荷的是区域43，偏移区42上的氧化硅膜14的厚度T1及氮化硅膜15的厚度T2对存储器特性给予很大的影响。
偏移区42上的氧化硅膜14的厚度T1最好设定如下。在氧化硅膜14的厚度T1为1.5nm以下的情况下，存储在区域43上的电荷容易通过氧化硅膜14逃逸，使保持时间显著缩短。另一方面，在T1为15nm以上时，向区域43的电荷注入效率恶化，写入时间的增大变得不能忽视。因此，如果设氧化硅膜14的厚度为1.5nm～15nm，则充足的保持时间与高速的改写并存，因而是理想的。T1设置为5nm～12nm则更为理想。
偏移区42上的氮化硅膜15的厚度T2最好设定如下。氮化硅膜15的厚度T2为2nm以下的情况下，由于包含在氮化硅膜15中的电荷陷阱密度不充足，故存储元件的阈值变化(或读出电流变化)不充足。进而，氮化硅膜15的膜厚分散性引起的元件之间的分散性变得不能忽视。另一方面，当氮化硅膜15的厚度T2为15nm以上时，在改写时，难于在氮化硅膜中均匀地注入电荷，或者需要更长的注入时间。另外，在氮化硅膜15中未均匀地注入电荷的情况下，在存储保持的过程中，电荷在氮化硅膜15中移动，阈值(或者读出电流)的变化成为问题。因此，如果设氮化硅膜15的厚度为2nm～15nm，则由于存储元件具备充分的可靠性，因而是理想的。设T2的厚度为3nm～7nm则更为理想。
图3表示沿图2的剖断面线A-A′的对电子的能量图(能带图)。此外，为了简单起见，能带全部是平坦的(真空能级VL与位置无关是恒定的)。在图3中，ECs是半导体(半导体衬底11)的导带的最低能级，EVs是半导体的价带的最高能级，Efs是半导体的费米能级，EC1是第1绝缘体(氮化硅膜15)的导带的最低能级，EV1是第1绝缘体的价带的最高能级，EC2是第2绝缘体(氧化硅膜14)的导带的最低能级，EV2是第2绝缘体的价带的最高能级，EC3是第3绝缘体(氧化硅膜16)的导带的最低能级，EV3是第3绝缘体的价带的最高能级。因此，χ1表示第1绝缘体中的真空能级与导带的最低能级的能量差(电子亲和力)，φ1表示第1绝缘体中的真空能级与价带的最高能级的能量差，χ2表示第2绝缘体中的真空能级与导带的最低能级的能量差(电子亲和力)，φ2表示第2绝缘体中的真空能级与价带的最高能级的能量差，χ3表示第3绝缘体中的真空能级与导带的最低能级的能量差(电子亲和力)，φ3表示第3绝缘体中的真空能级与价带的最高能级的能量差。
当在存储电荷的第1绝缘体中存储电子的情况下，最好是χ1＞χ2而且χ1＞χ3。在这种情况下，当将电子注入第1绝缘体(氮化硅膜15)时，第3绝缘体(氧化硅膜16)成为势垒，电子的注入效率增高。另外，能够有效地防止存储在第1绝缘体中的电子漏泄到半导体衬底11中。因此，实现了高速的写入工作和良好的保持特性。
当在存储电荷的第1绝缘体中存储空穴的情况下，最好是φ1＜φ2而且φ1＜φ3。在这种情况下，当将空穴注入第1绝缘体(氮化硅膜15)时，第3绝缘体(氧化硅膜16)成为势垒，空穴的注入效率增高。另外，能够有效地防止存储在第1绝缘体中的空穴漏泄到半导体衬底11中。因此，实现了高速的写入工作和良好的保持特性。
此外，全部满足上述4个条件(χ1＞χ2、χ1＞χ3、φ1＜φ2、φ1＜φ3)更理想。例如，即使在存储电荷的第1绝缘体中存储电子的情况下，为了除去所存储的电子而注入空穴的情况下，空穴的注入效率增高，使空穴的注入效率增高，能够使擦除工作也高速化。
在本实施形态中，第1绝缘体是氮化硅膜，第2及第3绝缘体是氧化硅膜，但不限于此。例如，能够使第1绝缘体取氧化铪、氧化钽、氧化钇、氧化锆等高电介质材料。进而，能够使第2及第3绝缘体取氧化铝。
用图4A、图4B说明该存储器的写入工作原理。
这里，所谓写入是指对电荷保持部61、62注入电子。
为了对第2电荷保持部62注入电子(写入)，如图4A所示，将第1扩散层区17作为源电极，第2扩散层区18作为漏电极。例如，对第1扩散层区17及半导体衬底11施加0V、对第2扩散层区18施加+5V，对栅电极13施加+2V即可。根据这样的电压条件，反型层31虽然从第1扩散层区17(源电极)延伸，但达不到第2扩散层区18(漏电极)，因而发生夹断点。电子被高电场从夹断点加速到第2扩散层区18(漏电极)，成为所谓的热电子(高能的传导电子)。该热电子通过注入到第2电荷保持部62(更正确地说是氮化硅膜15)进行写入。此外，在第1电荷保持部61附近，由于不发生热电子，不进行写入。
这样做，对第2电荷保持部62注入电子，能够进行写入。
另一方面，为了对第1电荷保持部61注入电子(写入)，如图4B所示，将第2扩散层区18作为源电极，将第1扩散层区17作为漏电极。例如，对第2扩散层区18及半导体衬底11施加0V，对第1扩散层区17施加+5V，对栅电极13施加+2V即可。这样，对第2电荷保持部62注入电子的情况下，能够通过转换源/漏区，对第1电荷保持部61注入电子，进行写入。
其次，说明上述存储元件的读出工作原理。
在读出存储在第1电荷保持部61中的信息的情况下，将第1扩散层区17作为源电极，将第2扩散层区18作为漏电极，使晶体管在饱和区工作。例如，对第1扩散层区17及半导体衬底11施加0V，对第2扩散层区18施加+2V，对栅电极13施加+1V即可。这时，在第1电荷保持部61中没有存储电子的情况下，漏电流容易流过。另一方面，在第1电荷保持部61中存储电子的情况下，由于在第1电荷保持部61附近难以形成反型层，漏电流难以流过。因此，通过检测漏电流，能够读出第1电荷保持部61的存储信息。这时，由于漏附近夹断，第2电荷保持部62中有无电荷存储对漏电流没有影响。
在读出存储在第2电荷保持部62中的信息的情况下，将第2扩散层区18作为源电极，将第1扩散层区17作为漏电极，使晶体管在饱和区工作，例如，对第2扩散层区18及半导体衬底11施加0V，对第1扩散层区17施加+2V，对栅电极13施加+1V即可。这样，在读出存储在第1电荷保持部61中的信息的情况下，通过转换源/漏区，能够进行存储在第2电荷保持部62中的信息的读出。
从以上的说明可知，在注目于一侧的电荷保持部的情况下，在进行写入和在进行读出工作的情况下，转换源与漏。换句话说，在读出工作时和写入工作时，施加于第1扩散层区和第2扩散层区的电压的大小关系相反。因此，能够以良好的灵敏度检测出存储在2个电荷保持部的每一个中的信息。
此外，在留下没有用栅电极13覆盖的沟道区(偏移区42)的情况下，在没有用栅电极13覆盖的沟道区中，因电荷保持部61、62的剩余电子的有无，反型层消失或者形成，其结果是，能够得到大的滞后(阈值的变化)。但是，如果偏移区42的宽度太大时，漏电流大幅减小，读出速度大幅减慢。因此，最好决定偏移区42的宽度，使之能够得到充足的滞后和读出速度。
在第1、第2扩散层区17、18达到栅电极13的情况下，即第1、第2扩散层区17、18与栅电极13重叠的情况下，虽然通过写入工作晶体管的阈值几乎没有变化，但在源/漏端的寄生电阻却变化很大，漏电流大幅减小(1个量级以上)。因此，通过漏电流的检测能够进行读出，能够得到作为存储器的功能。但是，在需要更大的存储器滞后效应的情况下，最好第1、第2扩散层区17、18与栅电极13不重叠(存在偏移区42)。
进而，用图5说明上述半导体存储器件的擦除工作原理。
首先，作为第1种方法，在擦除存储在第1电荷保持部61中的信息的情况下，对第1扩散层区17施加正电压(例如+6V)，对半导体衬底11施加0V，对第1扩散层区17与半导体衬底11的PN结施加反向偏置，进而对栅电极13上施加负电压(例如-5V)即可。这时，在上述PN结中栅电极13附近，因受被施加了负电压的栅电极的影响，电位的梯度特别变得陡峭。因此，通过能带间隧道在PN结的半导体衬底11侧发生热空穴(高能空穴)。该热空穴被吸引到具有负电位的栅电极13方向，其结果是，对第1电荷保持部61进行空穴注入。这样做，进行第1电荷保持部61的擦除。这时对第2扩散层区18施加0V即可。
在擦除存储在第2电荷保持部62中的信息的情况下，转换上述的第1扩散层区与第2扩散层区的电位即可。
作为第2种方法，如图6所示，在擦除存储在第1电荷保持部61中的信息的情况下，对第1扩散层区17施加正电压(例如+5V)，对第2扩散层区18施加0V，对栅电极13施加负电压(例如-4V)，对半导体衬底11施加正电压(例如+0.8V)即可。这时，在半导体衬底11与第2扩散层区18之间施加正向电压，对半导体衬底11上注入电子。注入了的电子扩散到半导体衬底11与第1扩散层区17之间的PN结，在那里被强电场加速，成为热电子。该热电子在PN结中产生电子-空穴对。即，通过在半导体衬底11与第2扩散层区18之间施加正向电压，注入到半导体衬底11中的电子成为引发剂，在位于相反侧的PN结处发生热空穴。在PN结处发生的热空穴被吸引向具有负电位的栅电极13方向，其结果是对第1电荷保持部61进行空穴注入。
按照该第2种方法，在半导体衬底11与第1扩散层区17的PN结中，即使在仅仅施加不足以通过能带间隧道发生热空穴的电压的情况下，从第2扩散层区18注入的电子成为在PN结处发生电子-空穴对的引发剂，能够使之发生热空穴。因此，能够降低擦除工作时的电压。特别是在存在偏移区42的情况下，通过施加了负电位的栅电极，对上述PN结形成陡峭的浓度梯度影响很少。因此，因能带间隧道引起的热空穴的发生虽然困难，但第2种方法补足了该缺点，能够在低电压下实现擦除工作。
此外，在擦除存储在第1电荷保持部61中的信息的情况下，在第1种擦除方法中，必须对第1扩散层区17施加+6V电压，但在第2种擦除方法中用+5V就已足够。这样，按照第2种方法，由于能够降低擦除时的电压，降低了功耗，能够抑制因热载流子引起的半导体存储器件的恶化。
该第2种方法不仅能应用于本发明中的半导体存储器件，例如，也能应用于现有技术的Saifun Semiconductors Ltd的存储元件(图21)中。在这种情况下，也能够降低用于擦除存储的工作电压，能够实现低功耗化，抑制存储元件恶化。
根据以上的工作方法，每一个晶体管能够有选择地进行2位的写入及擦除。
另外，在上述工作方法中，是通过转换源电极与漏电极进行每个晶体管2位的写入及擦除的，但也可以将源电极和漏电极固定，使之作为1位存储器工作。在这种情况下能够将源/漏区的一方定为共同的固定电压，连接在源/漏区上的位线的条数也能够减半。
该存储元件能够经过与通常的逻辑晶体管大体同样的工序形成。首先，如图7A所示，在半导体衬底11上，形成由膜厚1～6nm左右的氮氧化硅膜构成的栅绝缘膜12及膜厚50～400nm左右的多晶硅、多晶硅与高熔点金属硅化物的叠层膜或者硅与金属的叠层膜构成的栅电极材料膜，通过构图成所希望的形状，来形成栅电极13。此外，如上所述，栅绝缘膜及栅电极的材料，采用在该时代的按照比例法则的逻辑工艺中所使用的材料即可，并不限定于上述材料。
接着，如图7B所示，用CVD(Chemical Vapor Deposition：化学气相淀积)法在所得到的半导体衬底11的整个面上，淀积膜厚1.5～15nm，更理想的是膜厚5～12nm的氧化硅膜51。此外，氧化硅膜51也可以用热氧化法形成。接着，在氧化硅膜51的整个面上，用CVD法淀积膜厚2～15nm，更理想的是3～7nm的氮化硅膜52。进而，在氮化硅膜52的整个面上，用CVD法淀积20～70nm的氧化硅膜53。
接着，如图7C所示，通过用各向异性刻蚀法刻蚀氧化硅膜53、51及氮化硅膜52，在栅电极的侧壁上形成侧壁衬垫状的最适合于存储的电荷保持部。然后，以栅电极13及侧壁衬垫状的电荷保持部作为掩模，通过离子注入形成源/漏区17、18。
根据本实施形态1的半导体存储器件，存储晶体管的电荷保持部与栅绝缘膜独立地形成，形成在栅电极的两侧。因此，能够进行2位工作。进而，由于各电荷保持部被栅电极分离，能够有效地抑制改写时的干扰。另外，由于电荷保持部担当的存储器功能和栅绝缘膜担当的晶体管工作功能分离，能够使栅绝缘膜薄膜化，以抑制短沟道效应。因此元件容易微细化。
另外，作为电荷保持部能够选择适合于存储器功能的材料膜来形成。在本实施形态中，由于使用氧化硅膜和氮化硅膜的叠层膜(氧化硅膜/氮化硅膜/氧化硅膜)构成的电荷保持部，电荷的注入效率提高，而且，能够减轻电荷的漏泄。因此，能够提供兼具高速改写工作特性和优秀的保持特性的半导体存储器件。
实施形态2
作为本实施形态2的半导体存储器件的存储元件，是在上述实施形态1的半导体存储器件中，抑制了从栅电极向电荷保持部的电荷注入的存储元件。
用图8说明本实施形态的存储元件。本实施形态的存储元件的特征在于：在栅电极13的侧壁的氧化硅膜14的厚度T1B比在半导体衬底11上的氧化硅膜14的厚度T1A厚。因此，能够有效地抑制从栅电极13向氮化硅膜15的电荷注入(或者从氮化硅膜15向栅电极13的电荷的释放)。因此，存储元件的改写特性稳定，可靠性提高。
通过图9A、图9B、图9C说明形成本实施形态2的存储元件的步骤。以下，说明半导体衬底是硅衬底，栅电极由多晶硅构成的情况。如图9A所示，在半导体(硅)衬底11上形成了栅绝缘膜12及栅电极。这时，栅电极13最好由多晶硅构成。接着，如图9B所示，通过热氧化在硅衬底11及栅电极13的表面上形成氧化硅膜51。这时，就氧化硅膜51的膜厚而言，与硅衬底11上(区域71)相比，栅电极13的侧壁(区域72)一方的膜厚变厚。这是由于多晶硅的热氧化速率比单晶硅大的缘故。然后，如图9C所示，以与实施形态1同样的步骤完成存储元件。
根据上述步骤，通过利用因结晶性不同而引起的氧化率的不同，能够不特别增加工序而有选择地增厚栅电极侧壁的氧化膜厚度。因此，具有稳定的改写特性，能够用简单的工序形成可靠性高的存储元件。
实施形态3
如图10所示，本实施形态3的半导体存储器件由电荷保持部161、162保持电荷的区域(是存储电荷的区域，也可以是具有保持电荷功能的膜)和使电荷难于逃逸的区域(也可以是具有使电荷难于逃逸功能的膜)构成。例如，上述半导体存储器件具有ONO结构。即，作为由第1绝缘体构成的膜的一例的氮化硅膜142被夹持在作为由第2绝缘体构成的膜的一例的氧化硅膜141与作为由第3绝缘体构成的膜的一例的氧化硅膜143之间，构成电荷保持部161、162。这里，氮化硅膜142发挥保持电荷的功能。另外，氧化硅膜141、143发挥具有使存储在氮化硅膜142中的电荷难于逃逸功能的膜的作用。
另外，保持电荷保持部161、162中的电荷的区域(氮化硅膜142)分别与扩散层区112、113重叠。这里，所谓的重叠意味着保持电荷的区域(氮化硅膜142)的至少一部分存在于扩散层区112、113的至少一部分区域上。此外，111是半导体衬底，114是栅绝缘膜，117是在栅绝缘膜114上形成的单一的栅电极，171是(栅电极与扩散层区的)偏移区域。虽然没有图示，在栅绝缘膜114下面，半导体衬底111最表面部成为沟道区。
现说明保持电荷保持部161、162中的电荷的区域(氮化硅膜142)与扩散层区112、113重叠引起的效果。
图11是图10的右侧的电荷保持部162的周围部的放大图。W1表示栅电极117与扩散层区113的偏移量。另外，W2表示栅电极117的沟道长度方向的剖断面中的电荷保持部162的宽度，但由于电荷保持部162之中氮化硅膜142在远离栅电极117一侧的端部与在远离栅电极117一侧的电荷保持部162的端部一致，故将电荷保持部162的宽度定义为W2。电荷保持部162与扩散层区113的重叠量用W2-W1表示。特别重要的是，电荷保持部162之中氮化硅膜142与扩散层区113重叠，即满足W2＞W1的关系。
此外，如图12所示，与电荷保持部162a之中电荷保持膜142a在远离栅电极117一侧的端部与在远离栅电极117一侧的电荷保持部162a的端部不一致的情况下，可以将W2定义为从栅电极117在氧化硅膜141a一侧的端部到电荷保持膜142a在远离栅电极117一侧的端部。
图13是表示在图11的结构中，将电荷保持部162的宽度W固定在100nm，使偏移量W1改变时的漏电流Id。这里，漏电流是设电荷保持部162为擦除状态(存储着空穴)，扩散层区112、113分别为源电极、漏电极，通过器件模拟求出的值。
由图13可知，在W1是100nm以上时(即，氮化硅膜142与扩散层区113不重叠)，漏电流急剧减小。由于漏电流值与读出工作速度大体成比例，在W1大于100nm时，存储器的性能急剧恶化。另一方面，在氮化硅膜142与扩散层区113重叠的范围内，漏电流缓慢地减少。因此，最好使作为具有保持电荷功能的膜的氮化硅膜142的至少一部分与源/漏区(扩散层区113)重叠。与此同样地，在电荷保持部116中，最好也使作为具有保持电荷功能的膜的氮化硅膜142的至少一部分与源/漏区(扩散层区112)重叠。
根据上述器件模拟的结果，将W2固定为100nm，作为设计值将W1固定为60nm及100nm，制作了存储单元阵列。在W1为60nm的情况下，氮化硅膜142与扩散层区112、113作为设计值重叠40nm，在W1为100nm的情况下，作为设计值不重叠。测量这些存储单元阵列的读出时间的结果是，用考虑了分散性的最坏情况进行比较，作为设计值W1为60nm的情况下读出存取时间为100倍的高速。在实用上，读出存取时间最好是每1位100ns以下，在W1＝W2时，可知最终达不到该条件。另外，在考虑了制造分散性的情况下，W2-W1＞10nm更理想。
存储在电荷保持部161(区域181)中的信息的读出与实施形态1同样地，最好将扩散层区112定为源电极，将扩散层区113定为漏区，在沟道区中的靠近漏区一侧形成夹断点。即，在读出存储在2个电荷保持部中的一方中的信息时，最好使夹断点在沟道区内靠近另一方的电荷保持部的区域形成。据此，不管电荷保持部162的存储状况如何，能够以良好的灵敏度检测电荷保持部161的存储信息，成为能够进行2位工作的重要原因。
另一方面，仅仅在2个电荷保持部的一侧存储信息的情况下，或者使2个电荷保持部成为相同存储状态而使用的情况下，在读出时也可以不一定形成夹断点。
此外，在图10中虽然没有图示，但最好在半导体衬底111的表面上形成阱区(N沟道元件的情况下是P阱)。通过形成阱区，使沟道区的杂质浓度最适合存储器工作(改写工作及读出工作)，并能容易地控制其他的电特性(耐压、结电容、短沟道效应)。
从提高存储器的保持特性的观点看，电荷保持部161、162最好包含具有保持电荷功能的电荷保持膜和绝缘膜。在该实施形态中，作为电荷保持膜使用具有俘获电荷的能级的氮化硅膜142，作为绝缘膜使用具有防止存储在电荷保持膜中的电荷逃逸作用的氧化硅膜141、143。通过包含电荷保持膜和绝缘膜，电荷保持部能够防止电荷的逃逸并提高保持特性。进而，与电荷保持部仅仅用电荷保持膜构成的情况相比，能够适当地减小电荷保持膜的体积。通过适当减小电荷保持膜的体积，限制电荷在电荷保持膜内的移动，能够抑制因在存储保持过程中的电荷移动引起的特性变化。
另外，电荷保持部161、162最好包含与栅绝缘膜114的表面大致平行配置的电荷保持膜，换句话说，最好配置成电荷保持部161、162中的电荷保持膜的上表面位于距栅绝缘膜114的上表面相等的距离处。具体地说，如图14所示，电荷保持部162的电荷保持膜142a具有与栅绝缘膜114的表面大致平行的面。换句话说，电荷保持膜142a最好形成为从与栅绝缘膜114的表面对应的高度算起具有均匀的高度。在电荷保持部162中，通过存在与栅绝缘膜114表面大致平行的电荷保持膜142a，根据存储在电荷保持膜142a中的电荷的多少，能够有效地抑制在偏移区171中的反型层形成的容易度，进而能够增大存储器效应。另外，通过使电荷保持膜142a与栅绝缘膜114的表面大致平行，即使在偏移量(W1)存在分散的情况下，也能够将存储器效应的变化保持为比较小，能够抑制存储器效应的分散性。而且，抑制向电荷保持膜142a上部方向的电荷移动，能够抑制因存储保持过程中的电荷移动引起的特性变化。
进而，电荷保持部162最好包含隔开与栅绝缘膜114的表面大致平行的电荷保持膜142a与沟道区(或者阱区)的绝缘膜(例如氧化硅膜144之中偏移区171上面的部分)。通过该绝缘膜，抑制存储在电荷保持膜中的电荷的逃逸，进而能够得到保持特性良好的半导体存储器件。
此外，通过控制电荷保持膜142a的膜厚，同时控制电荷保持膜142a下面的绝缘膜(氧化硅膜144之中偏移区171上面的部分)的膜厚为恒定，能够将从半导体衬底111的表面到存储在电荷保持膜中的电荷的距离保持为大体恒定。即，能够将从半导体衬底表面到存储在电荷保持膜中的电荷的距离控制在从电荷保持膜142a下面的绝缘膜的最小膜厚值到电荷保持膜142a下面的绝缘膜的最大膜厚值与电荷保持膜142a的最大膜厚值之和之间。据此，能够大体控制通过存储在电荷保持膜142a中的电荷而发生的电力线的密度，能够使存储元件的存储器效应的大小的分散性非常小。
实施形态4
如图15所示，本实施形态4的电荷保持部162的电荷保持膜142以大致均匀的膜厚被配置成与栅绝缘膜114的表面大致平行(箭头181)，进而，具有与栅电极117侧面大致平行地配置(箭头182)的形状。
在对栅电极117施加正电压的情况下，如箭头183所示，在电荷保持部162中的电力线2次通过氮化硅膜(箭头182及箭头181表示的部分)。此外，在对栅电极117施加负电压时，电力线的方向相反。这里，氮化硅膜142的介电常数约为6，氧化硅膜141、143的介电常数约为4。因此，与仅仅存在用箭头181表示的电荷保持膜的情况相比，对存在用箭头181及箭头182所示的电荷保持膜的情况一方，能够使电力线183方向中的电荷保持部162的有效的介电常数增大，使电力线两端的电位差更小加减。即，施加在栅电极117上的电压的大部分被用来增强偏移区171中的电场。
在改写工作时，电荷之所以注入到氮化硅膜142中，是由于所发生的电荷被偏移区171中的电场吸引的缘故。因此，通过包含用箭头182表示的电荷保持膜，在改写工作时，注入到电荷保持部162中的电荷增加，改写速度增大。
此外，在氧化硅膜143的部分也是氮化硅膜的情况下，即电荷保持膜相对于与栅绝缘膜114的表面对应的高度不均匀的情况下，向氮化硅膜的向上方向的电荷的移动变得显著，保持特性恶化。
电荷保持膜通过形成介电常数非常大的氧化铪等强电介质来代替氮化硅膜更理想。
进而，电荷保持部161、162最好进一步包含隔开与栅绝缘膜114的表面大致平行的电荷保持膜与沟道区(或者阱区)的绝缘膜(氧化硅膜141之中偏移区171上面的部分)。通过该绝缘膜，抑制存储在电荷保持膜中的电荷的逃逸，进而能够提高保持特性。
另外，电荷保持部最好进而包含隔开栅电极与在与栅电极侧面大致平行方向上延伸的电荷保持膜的绝缘膜(氧化硅膜141之中与栅电极117连接的部分)。利用该绝缘膜，防止电荷从栅电极向电荷保持膜注入，防止电特性发生变化，能够提高半导体存储器件的可靠性。
进而，与实施形态3同样地，最好将氮化硅膜142下面的绝缘膜(氧化硅膜141之中偏移区171上面的部分)的膜厚控制为恒定，进而将配置在栅电极侧面上的绝缘膜(氧化硅膜141之中与栅电极117连接的部分)的膜厚控制为恒定。据此，能够大体控制因存储在氮化硅膜142上的电荷发生的电力线的密度，同时能够防止电荷漏泄。
实施形态5
本实施形态5涉及栅电极、电荷保持部及源/漏区间距离的最佳化。
如图16所示，A表示沟道长度方向的剖断面中的栅电极长度，B表示源/漏区间的距离(沟道长度)，C表示从一个电荷保持部的端部到另一电荷保持部的端部的距离，即，从具有保持沟道长度方向的剖断面中的一个电荷保持部内的电荷功能的膜的端部(远离栅电极一侧)，到具有保持另一电荷保持部内的电荷功能的膜的端部(远离栅电极一侧)的距离。
首先，最好B＜C。在沟道区之中栅电极117下面的部分与源/漏区112、113之间存在偏移区171。由于B＜C，通过存储在电荷保持部161、162(氮化硅膜142)上的电荷，在偏移区171的整个区域中，反转的容易度有效地变动。因此，增大了存储器效应，特别是实现了读出工作的高速化。
另外，在栅电极117与源/漏区112、113偏移的情况下，即，在A＜B成立的情况下，对栅电极施加电压时的偏移区的反转的容易度因存储在电荷保持部上的电荷量而变化很大，增大了存储器效应，同时能够降低短沟道效应。但是，在发现存储器效应的限度内，偏移区不一定必须存在。即使在没有偏移区171的情况下，如果源/漏区112、113的杂质浓度充分低，则在电荷保持部161、162(氮化硅膜142)中，也能够发现存储器效应。
因此，A＜B＜C最理想。
实施形态6
如图17所示，该实施形态的半导体存储器件除将实施形态3中的半导体衬底定为SOI衬底以外，实质上具有同样的结构。
该半导体存储器件在半导体衬底186上形成埋入氧化膜188。进而在其上面形成SOI层。在SOI层内形成扩散层区112、113，除此以外的区域为体区(半导体层)187。
根据该半导体存储器件，获得与实施形态3的半导体存储器件同样的作用效果。进而，由于能够显著地减小扩散层区112、113与体区187的结电容，元件的高速化和低功耗化成为可能。
实施形态7
如图18所示，该实施形态的半导体存储器件除在实施形态3中与N型的源/漏区112、113的沟道侧邻接、添加P型高浓度区191以外，实质上具有同样的结构。
即，赋予P型高浓度区191中的P型的杂质(例如硼)浓度，比赋予区域192中的P型的杂质浓度高。在P型高浓度区191中的P型杂质浓度例如为5×1017～1×1019cm-3左右是适当的。另外，能够使区域192的P型杂质浓度例如为5×1016～1×1018cm-3。
这样，通过设置P型高浓度区191，扩散层区112、113与半导体衬底111的结的杂质浓度梯度在电荷保持部161、162的正下方变得陡峻。因此，在写入及擦除工作时，容易发生热载流子，使写入工作及擦除工作的电压降低，或者能够使写入工作及擦除工作高速。进而，由于区域192的杂质浓度比较低，存储器在擦除状态时的阈值降低，漏电流增大。因而，提高了读出速度。因此，能够得到改写电压低或者改写速度为高速，而且读出速度为高速的半导体存储器件。
另外，在图18中，在源/漏区附近电荷保持部161、162的下面(即不是栅电极117的正下方)中，通过设计P型高浓度区191，作为晶体管整体的阈值显著上升。该上升的程度与P型高浓度区191在栅电极117的正下方的情况相比显著地大。在电荷保持部161、162上存储了写入电荷(在晶体管为N沟道型的情况下是电子)的情况下，该差值变得更大。另一方面，在电荷保持部161、162存储了充足的擦除电荷(在晶体管为N沟道的情况下是空穴)的情况下，作为晶体管整体的阈值降低到用栅电极117下面的沟道区(区域192)的杂质浓度决定的阈值。即，擦除时的阈值不依赖于P型高浓度区191的杂质浓度，另一方面，写入时的阈值受到非常大的影响。因此，通过在电荷保持部的下面源/漏区附近配置P型高浓度区191，仅仅使写入时的阈值发生非常大的变动，能够使存储器效应(写入时与擦除时的阈值差)显著增大。
实施形态8
如图19所示，本实施形态的半导体存储器件除在实施形态3中隔开电荷保持膜(氮化硅膜142)与沟道区或者阱区的绝缘膜的厚度(T3)比栅绝缘膜114的厚度(T4)薄以外，实质上具有同样的结构。
根据存储器的改写工作时的耐压的要求，栅绝缘膜114的厚度T4存在下限值。但是，绝缘膜的厚度T3与耐压的要求无关，能够比T4薄。通过将T3减薄，向电荷保持部161、162的电荷注入变得容易，使写入工作及擦除工作的电压降低，或者能够使写入工作及擦除工作高速化，另外，由于在氮化硅膜142中存储电荷时，在沟道区或者阱区上感应的电荷量增加，能够增大存储器效应。
因此，通过使T3＜T4，能够不降低存储器的耐压性能，而使写入工作及擦除工作的电压降低，或者使写入工作及擦除工作高速化，进而能够增大存储器效应。
此外，绝缘膜的厚度T3在制造工艺的均匀性和膜品质能够维持恒定的水准，而且成为保持特性不极端恶化的极限时为0.8nm以上是更加理想的。
实施形态9
如图20所示，本实施形态的半导体存储器件除在实施形态3中隔开电荷保持部(氮化硅膜142)与沟道区或者阱区的绝缘膜(氧化硅膜141)的厚度(T3)比栅绝缘膜114的厚度(T4)厚以外，实质上具有同样的结构。
根据防止元件的短沟道效应的要求，栅绝缘膜114的厚度T4存在上限值。但是，绝缘膜的厚度T3与防止短沟道效应的要求无关，能够比T4厚。通过使T3增厚，防止存储在电荷保持部中的电荷逃逸，能够改善存储器的保持特性。
因此，通过使T3＞T4，不使存储器的短沟道效应恶化，又能够改善保持特性。
此外，考虑到改写速度的降低，绝缘膜的厚度T3最好在20nm以下。

Claims (13)

1、一种半导体存储器件，其特征在于：
配备：
半导体衬底(1、111、187)；
在上述半导体衬底(1、111、187)上形成的栅绝缘膜(12、114)；
在上述栅绝缘膜(12、114)上形成的单一的栅电极(13、117)；
在上述单一的栅电极(13、117)侧壁的两侧形成的2个电荷保持部(61、62、161、162、162a)；
与上述2个电荷保持部(61、62、161、162、162a)的每一个对应的2个扩散层区(17、18、112、113)；以及
配置在上述单一的栅电极(13、117)下面的沟道区，
上述电荷保持部(61、62、161、162、162a)有由具有存储电荷功能的第1绝缘体(15、142、142a)构成的膜，被第2绝缘体(14、141、141a)与第3绝缘体(16、143)夹持的结构，
上述电荷保持部(61、62、161、162、162a)被构成为，根据保持在上述第1绝缘体(15、142、142a)中的电荷的多少，使在对上述栅电极(13、117)施加电压时，从上述一方的扩散层区(17、18、112、113)流向另一方扩散层区(17、18、112、113)的电流量发生变化。
2、如权利要求1所述的半导体存储器件，其特征在于：
当设：
上述第1绝缘体(15、142、142a)中的真空能级与导带的最低能级的能量差为χ1；
上述第2绝缘体(14、141、141a)中的真空能级与导带的最低能级的能量差为χ2，
上述第3绝缘体(16、143)中的真空能级与导带的最低能级的能量差为χ3时，
χ1＞χ2，而且χ1＞χ3。
3、如权利要求1所述的半导体存储器件，其特征在于：
当设：
上述第1绝缘体(15、142、142a)中的真空能级与价带的最高能级的能量差为φ1；
上述第2绝缘体(14、141、141a)中的真空能级与价带的最高能级的能量差为φ2；
上述第3绝缘体(16、143)中的真空能级与价带的最高能级的能量差为φ3时，
φ1＜φ2，而且φ1＜φ3。
4、如权利要求1所述的半导体存储器件，其特征在于：
当设：
上述第1绝缘体(15、142、142a)中的真空能级与导带的最低能级的能量差为χ1；
上述第2绝缘体(14、141、141a)中的真空能级与导带的最低能级的能量差为χ2；
上述第3绝缘体(16、143)中的真空能级与导带的最低能级的能量差为χ3；
上述第1绝缘体(15、142、142a)中的真空能级与价带的最高能级的能量差为φ1；
上述第2绝缘体(14、141、141a)中的真空能级与价带的最高能级的能量差为φ2；
上述第3绝缘体(16、143)中的真空能级与价带的最高能级的能量差为φ3时；
还满足χ1＞χ2、χ1＞χ3、φ1＜φ2、φ1＜φ3中的任何一个不等式。
5、如权利要求1所述的半导体存储器件，其特征在于：
上述第1绝缘体(15、142、142a)是氮化硅；
上述第2及第3绝缘膜(14、16、141、141a、143)是氧化硅。
6、如权利要求5所述的半导体存储器件，其特征在于：
作为氧化硅的上述第2绝缘体(14、141、141a)为膜状，隔开上述半导体衬底(1、111、187)与上述第1绝缘体(15、142、142a)，
由上述半导体衬底(1、111、187)上的上述第2绝缘体(14、141、141a)构成的膜的厚度为1.5nm以上、15nm以下。
7、如权利要求5所述的半导体存储器件，其特征在于：
在上述半导体衬底(1、111、187)上，由作为氮化硅的上述第1绝缘体(15、142、142a)构成的膜的厚度为2nm以上、15nm以下。
8、如权利要求1所述的半导体存储器件，其特征在于：
上述第2绝缘体(14、141、141a)为膜状，隔开上述半导体衬底(1、111、187)及上述栅电极(13、117)的侧壁与上述第1绝缘体(15、142、142a)，
上述栅电极(13、117)的侧壁附近的由上述第2绝缘体(14、141、141a)构成的膜的厚度比上述半导体衬底(1、111、187)上的由上述第2绝缘体(14、141、141a)构成的膜的厚度厚。
9、如权利要求5所述的半导体存储器件，其特征在于：
上述半导体衬底(1、111、187)上的由上述第2绝缘体(14、141、141a)构成的膜的厚度比上述栅绝缘膜(12、114)的厚度薄，而且为0.8nm以上。
10、如权利要求5所述的半导体存储器件，其特征在于：
上述半导体衬底(1、111、187)上的由上述第2绝缘体(14、141、141a)构成的膜的厚度比上述栅绝缘膜(12、114)的厚度厚，而且为20nm以下。
11、如权利要求1所述的半导体存储器件，其特征在于：
该半导体存储器件被形成为：由上述具有存储电荷功能的第1绝缘体(15、142、142a)构成的膜的至少一部分重叠在上述扩散层区(17、18、112、113)的一部分上。
12、如权利要求1所述的半导体存储器件，其特征在于：
由上述具有存储电荷功能的第1绝缘体(15、142、142a)构成的膜包含具有与栅绝缘膜(12、114)的表面大致平行的表面的部分。
13、如权利要求12所述的半导体存储器件，其特征在于：
由上述具有存储电荷功能的第1绝缘体(15、142、142a)构成的膜包含与栅电极(13、117)侧面大致平行延伸的部分。
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