[go: up one dir, main page]

JP2008053270A - 半導体記憶装置、及びその製造方法 - Google Patents

半導体記憶装置、及びその製造方法 Download PDF

Info

Publication number
JP2008053270A
JP2008053270A JP2006225170A JP2006225170A JP2008053270A JP 2008053270 A JP2008053270 A JP 2008053270A JP 2006225170 A JP2006225170 A JP 2006225170A JP 2006225170 A JP2006225170 A JP 2006225170A JP 2008053270 A JP2008053270 A JP 2008053270A
Authority
JP
Japan
Prior art keywords
trap
insulating film
film
region
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006225170A
Other languages
English (en)
Inventor
Koji Kanamori
宏治 金森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2006225170A priority Critical patent/JP2008053270A/ja
Priority to US11/892,278 priority patent/US7692237B2/en
Publication of JP2008053270A publication Critical patent/JP2008053270A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/699—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】高信頼性、かつ、微細化が可能なトラップ型のマルチビット型メモリセルを提供すること。
【解決手段】チャネルが形成された半導体基板１と、チャネルの両側に配されたソース／ドレインとなる拡散層２ａ、２ｂと、チャネル上の一部の領域に配された絶縁膜３ａと、電子トラップ特性を有する絶縁材料よりなるとともに、半導体基板１、拡散層２ａ、２ｂ、及び絶縁膜３ａ上に配され、少なくとも絶縁膜３ａの両側の半導体基板１と接する領域にて電子をトラップすることが可能なトラップ領域５を有するトラップ膜３ｂと、トラップ膜３ｂ上に配されたゲート電極４と、を備える。トラップ領域５は、絶縁膜３ａの側面にも形成され、絶縁膜３ａによって半導体基板１の板面に対して上方に曲がった構成となっている。
【選択図】図２

Description

本発明は、不揮発性メモリセルを有する半導体記憶装置、及びその製造方法に関する。
不揮発性メモリセルを有する半導体記憶装置として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタがある（例えば、非特許文献１参照）。ＭＯＮＯＳトランジスタは、チャネル領域となる半導体基板１０１の両外側にソース／ドレイン領域となる拡散層１０２ａ、１０２ｂが形成されており、チャネル領域となる半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている（図７参照）。ゲート絶縁膜１０３は、シリコン酸化膜１０３ａ、シリコン窒化膜１０３ｂおよびシリコン酸化膜１０３ｃの順に積層された積層膜（ＯＮＯ膜）であり、チャネル領域に対して水平に形成されている。このＭＯＮＯＳトランジスタに書き込み動作を行う場合、半導体基板１０１、ゲート電極１０４、拡散層１０２ａ、１０２ｂの各部に所定の電圧を印加することにより、シリコン窒化膜１０３ｂ中の主にドレイン（拡散層１０２ａまたは拡散層１０２ｂ）とチャネル領域の境界近傍のトラップ領域１０５に電子をトラップさせる。
特開２００３−３３２４７４号公報 特開２００４−８８０５５号公報 エリー・ルスキーら（Eli Lusky et a1.）著、ＯＮＯ誘電体中の局在化電荷に関する電子保持モデル（Electrons Retention Model for Localized Charge in Oxide-Nitride-oxide(ONO) Dielectric）、エレクトロン・デバイス・レターズ（ELECTRON DEVICE LETTERS）、アメリカ電気・電子通信学会（IEEE）、２００２年、ＶＯＬ.２３、ＮＯ.９。
非特許文献１に記載のＭＯＮＯＳトランジスタでは、シリコン窒化膜１０３ｂがチャネル領域との対向面の全面にわたって電子をトラップ可能な構造であるため、微細化を進めるとソース領域とドレイン領域の近傍の両側のトラップ領域１０５が近づき、トラップされた電子の干渉が生じ、信頼性が低下するという欠点がある。また、熱などの影響で、トラップされた電子がチャネル領域方向（図の左右方向）に拡散してしまうため、書き込み後時間が経過したもの（後期）のトラップ領域１０５のトラップ電子密度は書き込み直後のもの（初期）よりも低下して、しきい値の変動を引き起こし、長期信頼性が低下するという欠点がある（図８参照）。
上記欠点を改善するため、特許文献１では、半導体基板２１１と、半導体基板２１１上に形成されたゲート絶縁膜２１２と、ゲート絶縁膜２１２上に形成された単一のゲート電極２１３と、単一のゲート電極２１３側壁の両側に形成された２つの電荷保持部２６１、２６２と、２つの電荷保持部２６１、２６２のそれぞれに対応する２つの拡散層領域２１７、２１８と、単一のゲート電極２１３下に配置されたチャネル領域とを備え、電荷保持部２６１、２６２は、電荷を蓄積するシリコン窒化膜２１５が、シリコン酸化膜２１４とシリコン酸化膜２１６とに挟まれた構造を有し、電荷保持部２６１、２６２は、シリコン窒化膜２１５に保持された電荷の多寡により、ゲート電極２１３に電圧を印加した際の拡散層領域２１７から拡散層領域２１８に流れる電流量を変化させるように構成されてなる半導体記憶装置が開示されている（図９参照）。ところが、この半導体記憶装置では、ゲート電極２１３がトラップ領域（オフセット領域２４２）をオーバーラップしない構造になっているため、トラップ領域のゲート電圧制御性が低下し、高速読み出しに必要な十分な電流駆動能力を出せない欠点を有する。
また、微細化と電流駆動能力の低下を防止するため、特許文献２では、表面に溝ＴＲ１を有する半導体基板３１０と、半導体基板３１０内において表面に面して形成されたソース領域３１１ｓ、ソース領域３１１ｓとは溝ＴＲ１を介して離隔して、半導体基板３１０内において表面に面して形成されたドレイン領域３１１ｄ、表面のうち少なくともソース領域３１１ｓとドレイン領域３１１ｄとに挟まれた部分の上に、溝ＴＲ１に入り込むように形成されたゲート絶縁膜３２０、および、ゲート絶縁膜３２０上に、溝ＴＲ１に入り込むように形成されたゲート電極３３０を含むＭＩＳトランジスタとを備え、ゲート絶縁膜３２０中には、電荷ＣＨ１、ＣＨ２を保持することが可能な第１および第２の電荷保持部が溝ＴＲ１を挟むように形成されている半導体装置が開示されている（図１０参照）。この半導体装置では、チャネル領域を凹形状にすることで、微細化と電流駆動能力の低下を防止しているが、チャネル長ＬＧが長くなり、高速読み出しに適さない。また、熱などの影響により電荷保持部（トラップ領域）でのトラップ電子密度の低下が防止できず、しきい値電圧の変動が大きいという欠点を有する。
本発明の主な課題は、高信頼性、かつ、微細化が可能なトラップ型のマルチビット型メモリセルを提供することである。
本発明の第１の視点においては、不揮発性メモリセルを有する半導体記憶装置において、チャネル領域が形成された半導体基板と、前記チャネル領域の両側に配されたソース／ドレイン領域となる拡散層と、前記チャネル領域上の一部の領域に配された絶縁膜と、電子トラップ特性を有する絶縁材料よりなるとともに、前記半導体基板、前記拡散層、及び前記絶縁膜上に配され、少なくとも前記絶縁膜の両側の前記半導体基板と接する領域にて電子をトラップすることが可能なトラップ領域を有するトラップ膜と、前記トラップ膜上に配されたゲート電極と、を備え、前記トラップ領域は、前記絶縁膜の側面にも形成されることを特徴とする。
本発明の第２の視点においては、不揮発性メモリセルを有する半導体記憶装置において、半導体基板と、前記半導体基板に形成されるとともに第１の方向に延伸するソース領域、ドレイン領域と、前記半導体基板上の前記ソース領域、前記ドレイン領域に挟まれたチャネル領域と、前記半導体基板の水平面より突出すとともに、前記チャネル領域の一部を覆い、かつ、前記第１の方向に延伸する第１の絶縁膜と、前記ソース領域と、前記ドレイン領域と、前記第１の絶縁膜と、前記第１の絶縁膜で覆われていない前記チャネル領域とを覆う第２絶縁膜と、前記第１の方向に対し垂直方向に延伸するゲート電極と、を備えることを特徴とする。
本発明の第３の視点においては、不揮発性メモリセルを有する半導体記憶装置の製造方法において、半導体基板の表面全面に絶縁膜を成膜する工程と、前記絶縁膜上の所定の位置にハードマスクを形成する工程と、前記ハードマスクの両側にサイドウォールを形成する工程と、前記ハードマスクと前記サイドウォールをマスクとして前記半導体基板に不純物を導入して拡散層を形成する工程と、前記拡散層を形成した後、前記サイドウォールを選択的に除去する工程と、前記サイドウォールを除去した後、前記ハードマスクをマスクとして、露出した前記絶縁膜をエッチング除去する工程と、前記絶縁膜をエッチング除去した後、前記ハードマスクを選択的に除去する工程と、前記ハードマスクを除去した後、基板全面にトラップ膜を成膜する工程と、前記トラップ膜を成膜した後、基板全面にゲート電極を成膜する工程と、を含むことを特徴とする。
本発明によれば、トラップ領域に電子をトラップする書き込み動作の際、絶縁膜には電子がトラップされないため、両側の電子トラップの干渉を防止できる。そのため、微細化と高信頼性を実現できる。
また、熱などの影響でトラップされた電子が拡散する際、トラップ膜のトラップ領域における段差部によって、電子がチャネル領域中央側に拡散することを抑制できる。この際、電子はトラップ領域の段差部に局在することになり、平坦な構成のトラップ領域よりもしきい値電圧の変動を小さくできる。そのため、高い長期信頼性を実現できる。
さらに、トラップ領域全域にゲート電極がオーバーラップしているので、電流駆動能力の低下等の弊害がない。
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分断面図である。
半導体記憶装置における不揮発性メモリセルでは、ＭＩＳトランジスタを備える。ＭＩＳトランジスタは、チャネル領域となるＰ型の半導体基板１の両側にソース／ドレイン領域となるＰ＋拡散層２ａ、２ｂを有し、チャネル領域となる半導体基板１上にゲート絶縁膜となる絶縁膜３ａを有し、半導体基板１、Ｐ＋拡散層２ａ、２ｂ、及び、絶縁膜３ａの表面にゲート絶縁膜となるトラップ膜３ｂを有し、トラップ膜３ｂ上にゲート電極４を有する。
半導体基板１は、Ｐ＋拡散層２ａとＰ＋拡散層２ｂの間のチャネル領域の表面において、段差や凹部がなく、平坦な構成となっている。Ｐ＋拡散層２ａ、２ｂは、半導体基板１に形成されるとともに第１の方向（図１では縦方向）に延伸する。ゲート電極４は、Ｐ＋拡散層２ａ、２ｂが配される領域や、絶縁膜３ａが配されていないチャネル領域上にも、トラップ膜３ｂを介して配されており、第１の方向に対し直交する第２の方向（図１では横方向）に延伸している。
絶縁膜３ａは、トラップ膜３ｂに比べて電子トラップ特性の非常に低い単一の絶縁膜、または積層型絶縁膜であり、例えば、シリコン酸化膜を用いることができる。絶縁膜３ａは、チャネル領域となる半導体基板１上に配設され、Ｐ＋拡散層２ａ、２ｂ上には配設されていない。絶縁膜３ａは、トラップ膜３ｂがチャネル領域となる半導体基板１と接するように、チャネル領域の中央部分に配設される。絶縁膜３ａの膜厚は、トラップ膜３ｂの段差を確保するため、少なくともトラップ膜３ｂの膜厚以上の厚さ（トラップ膜３ｂが積層構造の場合、トラップ膜３ｂにおける電子トラップ特性を有する膜の膜厚以上の厚さ）となるようにＭＩＳトランジスタのサイズに応じて設定され、例えば、５〜１００ｎｍにすることができる。絶縁膜３ａは、半導体基板１の水平面より突出すとともに、チャネル領域の一部を覆い、かつ、第１の方向（図１では縦方向）に延伸している。
トラップ膜３ｂは、電子トラップ特性を有する単一の絶縁材料よりなる絶縁膜、または種類の異なる複数の絶縁膜が積層した積層型絶縁膜であり、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層したＯＮＯ膜を用いることができる。トラップ膜３ｂは、チャネル領域となる半導体基板１と接し、Ｐ＋拡散層２ａ、２ｂと接する。トラップ膜３ｂは、絶縁膜３ａの上面乃至側面を覆っている。トラップ膜３ｂにおいて、半導体基板１と接する領域、乃至、Ｐ＋拡散層２ａ、２ｂのチャネル領域近傍部分と接する領域は、書き込み動作により電子をトラップするトラップ領域５となる。トラップ領域５の間の領域には、絶縁膜３ａとトラップ膜３ｂが積層した構成となっている。トラップ膜３ｂは、半導体基板１と接する領域において、絶縁膜３ａによって基板面に対して上方（例えば、垂直方向、斜め上方）に折れ曲がった段差部を有する。トラップ膜３ｂは、Ｐ＋拡散層２ａ、２ｂと、絶縁膜３ａと、絶縁膜３ａで覆われていないチャネル領域とを覆う。
次に、本発明の実施形態１に係る半導体記憶装置の動作について説明する。
Ｐ＋拡散層２ｂ側のトラップ領域５にデータを書き込む場合、Ｐ＋拡散層２ａに正電圧を印加し、ゲート電極４をフロート（ＦＬＯＡＴ、オープン）とし、Ｐ＋拡散層２ｂに接地電位を印加することで、Ｐ＋拡散層２ａからＰ＋拡散層２ｂに電子が流れる際に、Ｐ＋拡散層２ｂ側のトラップ領域５に電子の一部がトラップされる。これにより、Ｐ＋拡散層２ｂ側のトラップ領域５にデータが書き込まれた状態となる。
Ｐ＋拡散層２ａ側のトラップ領域５にデータを書き込む場合、Ｐ＋拡散層２ｂに正電圧を印加し、ゲート電極４をフロート（ＦＬＯＡＴ、オープン）とし、Ｐ＋拡散層２ａに接地電位を印加することで、Ｐ＋拡散層２ｂからＰ＋拡散層２ａに電子が流れる際に、Ｐ＋拡散層２ａ側のトラップ領域５に電子の一部がトラップされる。これにより、Ｐ＋拡散層２ａ側のトラップ領域５にデータが書き込まれた状態となる。
データを読み出す場合、Ｐ＋拡散層２ａに正の電圧を印加し、ゲート電極４に正の電圧を印加することで、トラップ領域５のデータの書き込み状態に応じたＰ＋拡散層２ｂの電位状態が出力され、データが読み出される。
次に、本発明の実施形態１に係る半導体記憶装置の製造方法について図面を用いて説明する。図３〜５は、本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの製造方法を模式的に示した工程断面図である。
まず、半導体基板１の表面全面に絶縁膜３ａ（例えば、シリコン酸化膜）を成膜した後、絶縁膜３ａの表面全面にハードマスク６（例えば、シリコン窒化膜）を成膜する（ステップＡ１；図３（Ａ）参照）。
次に、ハードマスク６の所定の部分（図２の絶縁膜３ａが形成されていない領域の部分に相当）をエッチング除去する（ステップＡ２；図３（Ｂ）参照）。ここで、ハードマスク６のエッチングは、窒化膜上にレジスト（図示せず）を塗布し、所定のレチクルで露光および現像し、レジストのパターン部を形成し、当該パターン部から露出するハードマスク６をエッチング技術を用いて選択的に除去することで行うことができる。
次に、ハードマスク６の両側にサイドウォール７（例えば、ポリシリコン）を形成する（ステップＡ３；図３（Ｃ）参照）。ここで、サイドウォール７は、ＣＶＤ法等により基板全面にシリコンを成膜してエッチバックを行うことにより形成することができる。
次に、ハードマスク６とサイドウォール７をマスクとして、チャネル領域の両側の半導体基板１に不純物を導入してＰ＋拡散層２ａ、２ｂを形成する（ステップＡ４；図４（Ａ）参照）。次に、サイドウォール（図４（Ａ）の７）を選択的に除去する（ステップＡ５；図４（Ｂ）参照）。次に、ハードマスク６をマスクとして、露出した絶縁膜３ａをエッチング除去する（ステップＡ６；図４（Ｃ）参照）。
次に、ハードマスク（図４（Ｃ）の６）を選択的に除去する（ステップＡ７；図５（Ａ）参照）。これにより、Ｐ＋拡散層２ａ、２ｂと絶縁膜３ａの間の領域に半導体基板１が露出した状態となる。次に、基板全面にトラップ膜３ｂ（例えば、ＯＮＯ膜）を成膜する（ステップＡ８；図５（Ｂ）参照）。次に、基板全面にゲート電極４を成膜する（ステップＡ９；図５（Ｃ）参照）。これにより、図２に示したＭＩＳトランジスタができる。
実施形態１によれば、トラップ領域５に電子をトラップする書き込み動作（方式を問わず）の際、絶縁膜３ａには電子がトラップされないため、両側の電子トラップの干渉を防止できる。そのため、微細化と高信頼性を実現できる。
また、熱などの影響でトラップされた電子が拡散する際、トラップ膜３ｂのトラップ領域５における段差部によって、電子がチャネル領域中央側に拡散することを抑制できる。この際、トラップ領域５の電子密度は書き込み直後のもの（初期）よりも低下するのは変わらないが、低下した分の電子はトラップ領域５の段差部に局在することになり、平坦な場合よりもしきい値電圧の変動を小さくできる（図６参照）。そのため、高い長期信頼性を実現できる。
また、トラップ領域５全域にゲート電極がオーバーラップしているので、電流駆動能力の低下等の弊害がない。
本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分平面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分断面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの製造方法を模式的に示した第１の工程断面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの製造方法を模式的に示した第２の工程断面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルの製造方法を模式的に示した第３の工程断面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルのトラップ膜のチャネル領域方向の位置に対するトラップ電子密度を示したグラフである。 従来例１に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分断面図である。 本発明の実施形態１に係る半導体記憶装置における不揮発性メモリセルのトラップ膜のチャネル領域方向の位置に対するトラップ電子密度を示したグラフである。 従来例２に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分断面図である。 従来例３に係る半導体記憶装置における不揮発性メモリセルの構成を模式的に示した部分断面図である。
符号の説明
１ 半導体基板
２ａ、２ｂ Ｐ＋拡散層
３ ゲート絶縁膜
３ａ 絶縁膜
３ｂ トラップ膜
４ ゲート電極
５ トラップ領域
６ ハードマスク
７ サイドウォール
１０１ 半導体基板
１０２ａ、１０２ｂ 拡散層
１０３ ゲート絶縁膜
１０３ａ シリコン酸化膜
１０３ｂ シリコン窒化膜
１０３ｃ シリコン酸化膜
１０４ ゲート電極
１０５ トラップ領域
２１１ 半導体基板
２１２ ゲート絶縁膜
２１３ ゲート電極
２１４ シリコン酸化膜
２１５ シリコン窒化膜
２１６ シリコン酸化膜
２１７ 第１の拡散層領域
２１８ 第２の拡散層領域
２４１ ゲート電極形成領域
２４２ オフセット領域
２４３ シリコン窒化膜のオフセット領域の部分
２６１、２６２ 電荷保持部
３１０ 半導体基板
３１１ｓ ソース領域
３１１ｄ ドレイン領域
３２０ ゲート絶縁膜
３２１ シリコン酸化膜
３２２ シリコン窒化膜
３２３ シリコン酸化膜
３３０ ゲート電極
３３０ａ 溝内の部分
ＣＨ１ 電荷
ＣＨ２ 電荷
ＥＦ１ 電界
ＴＲ１ 溝
ＬＧ チャネル長

Claims (9)

  1. チャネル領域が形成される半導体基板と、
    前記チャネル領域の両側に配されたソース／ドレイン領域となる拡散層と、
    前記チャネル領域上の一部の領域に配された絶縁膜と、
    電子トラップ特性を有する絶縁材料よりなるとともに、前記半導体基板、前記拡散層、及び前記絶縁膜上に配され、少なくとも前記絶縁膜の両側の前記半導体基板と接する領域にて電子をトラップすることが可能なトラップ領域を有するトラップ膜と、
    前記トラップ膜上に配されたゲート電極と、
    を備え、
    前記トラップ領域は、前記絶縁膜の側面にも形成されることを特徴とする半導体記憶装置。
  2. 前記絶縁膜の両側の前記トラップ領域間の領域では、前記半導体基板上に前記絶縁膜、前記トラップ膜の順に積層した構成となっていることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記絶縁膜は、前記トラップ膜に比べて電子トラップ特性が低いことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記トラップ膜は、前記トラップ領域において、前記絶縁膜によって前記半導体基板面に対して上方に曲がった構成となっていることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
  5. 前記絶縁膜の膜厚は、少なくとも前記トラップ膜の膜厚以上の厚さであることを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
  6. 前記トラップ膜は、種類の異なる複数の絶縁膜が積層した積層型絶縁膜であり、
    前記絶縁膜の膜厚は、前記トラップ膜における前記複数の絶縁膜のうち電子トラップ特性を有する絶縁膜の膜厚以上の厚さであることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
  7. 前記ゲート電極は、前記拡散層が配される領域上と、前記絶縁膜が配されていないチャネル領域上にも、前記トラップ膜を介して配されることを特徴とする請求項１乃至６のいずれか一に記載の半導体記憶装置。
  8. 半導体基板と、
    前記半導体基板に形成されるとともに第１の方向に延伸するソース領域、ドレイン領域と、
    前記半導体基板上の前記ソース領域、前記ドレイン領域に挟まれたチャネル領域と、
    前記半導体基板の水平面より突出すとともに、前記チャネル領域の一部を覆い、かつ、前記第１の方向に延伸する第１の絶縁膜と、
    前記ソース領域と、前記ドレイン領域と、前記第１の絶縁膜と、前記第１の絶縁膜で覆われていない前記チャネル領域とを覆う第２絶縁膜と、
    前記第１の方向に対し直交する第２の方向に延伸するゲート電極と、
    を備えることを特徴とする半導体記憶装置。
  9. 半導体基板の表面全面に絶縁膜を成膜する工程と、
    前記絶縁膜上の所定の位置にハードマスクを形成する工程と、
    前記ハードマスクの両側にサイドウォールを形成する工程と、
    前記ハードマスクと前記サイドウォールをマスクとして前記半導体基板に不純物を導入して拡散層を形成する工程と、
    前記拡散層を形成した後、前記サイドウォールを選択的に除去する工程と、
    前記サイドウォールを除去した後、前記ハードマスクをマスクとして、露出した前記絶縁膜をエッチング除去する工程と、
    前記絶縁膜をエッチング除去した後、前記ハードマスクを選択的に除去する工程と、
    前記ハードマスクを除去した後、基板全面にトラップ膜を成膜する工程と、
    前記トラップ膜を成膜した後、基板全面にゲート電極を成膜する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
JP2006225170A 2006-08-22 2006-08-22 半導体記憶装置、及びその製造方法 Pending JP2008053270A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006225170A JP2008053270A (ja) 2006-08-22 2006-08-22 半導体記憶装置、及びその製造方法
US11/892,278 US7692237B2 (en) 2006-08-22 2007-08-21 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006225170A JP2008053270A (ja) 2006-08-22 2006-08-22 半導体記憶装置、及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008053270A true JP2008053270A (ja) 2008-03-06

Family

ID=39112557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006225170A Pending JP2008053270A (ja) 2006-08-22 2006-08-22 半導体記憶装置、及びその製造方法

Country Status (2)

Country Link
US (1) US7692237B2 (ja)
JP (1) JP2008053270A (ja)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4827687A (ja) * 1971-07-03 1973-04-12
JPH06338620A (ja) * 1993-03-31 1994-12-06 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
JPH06350095A (ja) * 1993-06-04 1994-12-22 Sony Corp Ｎｏｒ型フラッシュメモリ
JPH0864697A (ja) * 1994-08-23 1996-03-08 Nippon Steel Corp 不揮発性半導体記憶装置の製造方法
JP2001077215A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
JP2003051558A (ja) * 2001-06-01 2003-02-21 Sony Corp 不揮発性半導体メモリ装置およびその電荷注入方法
JP2003508921A (ja) * 1999-08-27 2003-03-04 マクロニックス・アメリカ・インコーポレーテッド 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法
US6580630B1 (en) * 2002-04-02 2003-06-17 Macronix International Co., Ltd. Initialization method of P-type silicon nitride read only memory
JP2003332472A (ja) * 2002-05-16 2003-11-21 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
JP2003347437A (ja) * 2002-05-29 2003-12-05 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法
JP2004088055A (ja) * 2002-06-24 2004-03-18 Renesas Technology Corp 半導体装置
JP2004538662A (ja) * 2001-08-06 2004-12-24 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メモリーセル
US20050042813A1 (en) * 2002-08-01 2005-02-24 Nec Electronics Corporation Non-volatile semiconductor memory device, method for manufacturing same and method for controlling same
WO2005122246A1 (ja) * 2004-06-14 2005-12-22 Spansion Llc 半導体装置および半導体装置の製造方法
US20060183271A1 (en) * 2004-07-27 2006-08-17 Micron Technology, Inc. High density stepped, non-planar nitride read only memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332474A (ja) 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
EP1863089A1 (en) * 2006-05-31 2007-12-05 STMicroelectronics S.r.l. Non-active electrically structures of integrated electronic circuit
US7723778B2 (en) * 2006-06-16 2010-05-25 Macronix International Co., Ltd. 2-bit assisted charge memory device and method for making the same

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4827687A (ja) * 1971-07-03 1973-04-12
JPH06338620A (ja) * 1993-03-31 1994-12-06 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその製造方法
JPH06350095A (ja) * 1993-06-04 1994-12-22 Sony Corp Ｎｏｒ型フラッシュメモリ
JPH0864697A (ja) * 1994-08-23 1996-03-08 Nippon Steel Corp 不揮発性半導体記憶装置の製造方法
JP2003508921A (ja) * 1999-08-27 2003-03-04 マクロニックス・アメリカ・インコーポレーテッド 割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法
JP2001077215A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
JP2003051558A (ja) * 2001-06-01 2003-02-21 Sony Corp 不揮発性半導体メモリ装置およびその電荷注入方法
JP2004538662A (ja) * 2001-08-06 2004-12-24 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メモリーセル
US6580630B1 (en) * 2002-04-02 2003-06-17 Macronix International Co., Ltd. Initialization method of P-type silicon nitride read only memory
JP2003332472A (ja) * 2002-05-16 2003-11-21 Sony Corp 不揮発性半導体メモリ装置およびその製造方法
JP2003347437A (ja) * 2002-05-29 2003-12-05 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法
JP2004088055A (ja) * 2002-06-24 2004-03-18 Renesas Technology Corp 半導体装置
US20050042813A1 (en) * 2002-08-01 2005-02-24 Nec Electronics Corporation Non-volatile semiconductor memory device, method for manufacturing same and method for controlling same
WO2005122246A1 (ja) * 2004-06-14 2005-12-22 Spansion Llc 半導体装置および半導体装置の製造方法
US20060183271A1 (en) * 2004-07-27 2006-08-17 Micron Technology, Inc. High density stepped, non-planar nitride read only memory

Also Published As

Publication number Publication date
US20080048248A1 (en) 2008-02-28
US7692237B2 (en) 2010-04-06

Similar Documents

Publication Publication Date Title
JP5590353B2 (ja) 半導体装置
JP5592214B2 (ja) 半導体装置の製造方法
CN1996557A (zh) 具备电极的半导体器件及该半导体器件的制造方法
JPH11135654A (ja) スプリット・ゲート型フラッシュ・メモリー セルの構造
KR19980053143A (ko) 반도체 메모리 소자 및 그 제조방법
JP2009212398A (ja) 不揮発性半導体記憶装置及びその製造方法
CN108447866A (zh) 浮栅器件及其制作方法
KR100442883B1 (ko) 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법
JP4938978B2 (ja) メモリーアレイの製造方法
JP2009016615A (ja) 半導体記憶装置
US6998669B2 (en) Memory cells with nonuniform floating gate structures
CN110277399B (zh) Sonos存储器及其制造方法
JP2009212399A (ja) 不揮発性半導体記憶装置及びその製造方法
US7220651B2 (en) Transistor and method for manufacturing the same
US11894447B2 (en) Method for manufacturing a semiconductor device with reduced variation of the impurity concentration near the surface of the semiconductor film
JP2008166528A (ja) 半導体装置およびその製造方法
JP2004228575A (ja) Ｅｅｐｒｏｍセル及びその製造方法
JP2008053270A (ja) 半導体記憶装置、及びその製造方法
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
US20230069105A1 (en) Semiconductor device and method of manufacturing the same
JP2008205471A (ja) 不揮発性メモリ装置及びその製造方法
KR100444841B1 (ko) 플래쉬 메모리 셀의 제조 방법
JP4584736B2 (ja) 半導体装置及び半導体装置の製造方法
JPH1084051A (ja) 半導体集積回路装置およびその製造方法
CN107644874B (zh) 非挥发性存储器结构及其制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120529