KR100617266B1 - 반도체 기억장치, 그 제조방법 및 동작방법, 및휴대전자기기 - Google Patents
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Abstract
본 발명에 의하면, 반도체층 내에 형성된 제1도전형의 영역과, 반도체층 내에 제1도전형의 영역과 접하여 형성된 제2도전형의 영역과, 반도체층상에 제1 및 제2도전형의 영역의 경계에 걸쳐서 배치된 메모리 기능체와, 메모리 기능체에 접하며 또한 제1도전형의 영역상에 절연막을 개재하여 형성된 전극을 갖는 반도체 기억장치 및 이 반도체 기억장치를 구비한 휴대전자기기를 제공한다. 본 발명에 의해서, 선택가능한 메모리셀을 실질적으로 1개의 소자로 구성하여, 극세화 및 고집적화에 충분히 대응할 수 있다.
Description
본 발명은, 반도체 기억장치, 그 제조방법 및 동작방법, 및 휴대전자기기에 관한 것이다. 보다 상세하게는, 전하량의 변화를 전류량으로 변환하는 기능을 갖는 소자로 이루어지는 반도체 기억장치와 그 제조방법 및 동작방법, 그러한 반도체 기억장치를 사용한 휴대전자기기에 관한 것이다.
종래부터, 가변저항체의 저항치를 기억정보로 하고, 그 저항치를 바꿈으로써 기억정보를 고쳐쓰고, 그 저항치를 검출함으로써 기억정보를 판독하는 불휘발성 메모리로서, MRAM(Magnetic Random Access Memory)이 있다(M. Durlam et al., Nonvolatile Ram Based on Magnetic Tunnel Junction Elements, International Solid-State Circuits Conference Digest of Technical Papers, pp130-131, Feb. 2000).
이러한 MRAM을 구성하는 1개의 메모리셀의 모식적인 단면도를 도 36(a)에, 등가회로도를 도 36(b)에 나타낸다.
메모리셀은, 가변저항(911)과 선택트랜지스터(912)가 메탈배선(917) 및 콘택 트플러그(918)를 통해서 접속되어서 구성되어 있다. 또한, 가변저항(911)의 일단에는 비트선(914)이 접속되어 있다.
가변저항(911)은 MTJ(Magnetic Tunnel Junction)로 구성되어 있고, 비트선(914)에 대하여 직교하는 방향으로 연장된 고쳐쓰기 워드선(913)과 비트선의 교점에 있어서, 양자에 끼워져 있다.
선택트랜지스터(912)는, 반도체 기판(919)상에 형성된 한쌍의 확산영역(920)과 게이트전극에 의해 구성되어 있고, 확산영역(920)의 한쪽은 메탈배선(917) 및 콘택트플러그(918)를 통해서 가변저항(911)에 접속되어 있고, 다른쪽은 소스선(915)에 접속되어 있다. 또, 게이트전극은 선택 워드선(916)을 구성하고 있다.
MRAM의 고쳐쓰기 동작은, 비트선(914) 및 고쳐쓰기 워드선(913)에 흐르는 전류에 의해 발생하는 합성자장이, 가변저항(911)의 저항치를 변화시킴으로써 행하여진다. 한편, 판독동작은, 선택트랜지스터(912)를 온 상태로 한 후에, 가변저항(911)에 흐르는 전류값, 즉, 가변저항(911)의 저항치를 검지함으로써 행하여진다.
이렇게, MRAM의 메모리셀은, 3단자 소자인 가변저항(911)과, 3단자 소자인 선택트랜지스터(912)의 2개의 소자에 의해 구성되어 있다. 그 때문에, 새로운 메모리의 미세화나 대용량화를 실현하는 것에는 한계가 있어, 곤란하다.
본 발명은, 선택가능한 메모리셀을 실질적으로 1개의 소자로 구성하고, 미세 화 및 고집적화에 충분히 대응할 수 있는 반도체 기억장치, 그 제조방법 및 동작방법, 그러한 반도체 기억장치를 갖는 휴대전자기기를 제공하는 것을 목적으로 한다.
즉, 본 발명에 따르면, 반도체층 내에 형성된 제1도전형의 영역과, 반도체층 내에 상기 제1도전형의 영역에 접해서 형성된 제2도전형의 영역과, 상기 반도체층상에 상기 제1 및 제2도전형의 영역의 경계에 걸쳐서 배치된 메모리 기능체와, 상기 메모리 기능체에 접하고 또한 제1도전형의 영역상에 절연막을 개재해서 형성된 전극을 갖는 반도체 기억장치가 제공된다.
또한, 반도체층 내에 형성된 제1도전형의 영역과, 반도체층 내에 상기 제1도전형의 영역의 양측에 형성된 2개의 제2도전형의 영역과, 상기 반도체층상에 상기 제1 및 제2도전형의 영역의 경계에 걸쳐서 각각 배치된 2개의 메모리 기능체와, 상기 메모리 기능체의 각각에 접하고 또한 제1도전형의 영역상에 절연막을 개재해서 형성된 전극을 갖는 반도체 기억장치가 제공된다.
또한, 반도체층 내에 형성된 채널영역과, 상기 채널영역의 양측에 형성된 가변저항영역과, 상기 가변저항영역을 개재해서 채널영역의 양측에 형성된 2개의 확산영역과, 채널영역상에 게이트 절연막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 양측에, 가변저항영역과 확산영역의 일부를 걸치도록 배치된 2개의 메모리 기능체를 구비하는 반도체 기억장치가 제공된다.
또한, 반도체층상에 게이트 절연막을 개재해서 형성된 게이트전극과, 상기 게이트전극 아래에 배치된 채널영역과, 상기 채널영역의 양측에 배치되어, 상기 채널영역과 역도전형을 갖는 확산영역과, 상기 게이트전극의 양측이며 상기 확산영역 에 오버랩되어 형성된, 전하를 유지하기 위한 메모리 기능체로 이루어지는 반도체 기억장치가 제공된다.
또한, 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층과, 상기 반도체 기판 또는 반도체층상에 게이트 절연막을 개재해서 형성된 단일의 게이트전극과, 상기 게이트전극 아래에 배치된 채널영역과, 상기 채널영역의 양측에 형성된 2개의 확산영역과, 상기 게이트전극의 양측이며 상기 확산영역에 오버랩되어 형성된 2개의 메모리 기능체로 이루어지는 메모리셀을 1개 이상 가지고 이루어지는 반도체 기억장치가 제공된다.
또한, 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층과, 상기 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극 바로 아래에 배치된 채널영역과, 채널영역의 양측에 배치된 2개의 확산영역과, 상기 게이트전극의 양측이며, 확산영역에 오버랩되어 형성된 측벽 절연막으로 이루어지는 메모리셀을 1개 이상 가지고 이루어지고, 상기 측벽 절연막이 전하를 유지하는 기능을 가지고 이루어지는 반도체 기억장치가 제공된다.
또한, 반도체 기판과, 상기 반도체 기판 내에 형성된 제1도전형의 웰영역과, 상기 웰영역상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 복수의 워드선과, 상기 워드선의 양측에 각각 형성된 복수의 제2도전형의 확산영역과, 적어도 상기 확산영역의 일부의 위, 혹은 상기 웰영역의 일부로부터 확산영역의 일부 위에 걸쳐서, 상기 복수의 워드선의 양측에, 상기 워드선, 웰영역, 확산영역에 대하여 직접 또는 절연막을 개재해서 형성된, 전하를 축적 또는 트랩하는 기능을 갖는 전하유지막과, 상기 확산영역과 접속되고 상기 워드선과 교차하는 방향으로 신장되는 복수의 비트선으로 이루어지는 반도체 기억장치가 제공된다.
또한, 반도체층상에 게이트 절연막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치된 2개의 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고, 상기 메모리 기능체는 전하를 유지하는 기능을 갖는 막을 포함하고, 상기 전하를 유지하는 기능을 갖는 막의 적어도 일부가 상기 확산영역의 일부에 오버랩되도록 형성되어서 이루어지는 반도체 기억장치가 제공된다.
또, 제1도전형의 반도체층과, 상기 제1도전형의 반도체층상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치된 2개의 제2도전형의 확산영역으로 이루어지고, 상기 메모리 기능체는 전하를 유지하는 기능을 갖는 막을 포함하고, 상기 전하를 유지하는 기능을 갖는 막의 적어도 일부와 확산영역의 적어도 일부가 오버랩되어 있고, 상기 제1도전형의 반도체층은, 상기 메모리 기능체 아래이고 또한 상기 확산영역 근방에서, 상기 게이트 전극하에 있어서의 제1도전형의 반도체층 표면 근방보다 고농도의 제1도전형의 고농도 영역을 갖고 있는 반도체 기억장치가 제 공된다.
또, 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치된 2개의 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고, 채널 길이방향에 있어서의 상기 게이트전극 길이를 A, 상기 확산영역 사이의 채널 길이를 B, 상기 한쪽의 메모리 기능체의 끝에서 다른쪽의 메모리 기능체의 끝까지의 거리를 C라고 할 때, A<B<C로 되는 관계가 성립하는 반도체 기억장치가 제공된다.
또한, 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치된 2개의 N형 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고, 상기 메모리 기능체에 전자를 주입하여 기억상태를 변화시킬 때와, 상기 메모리 기능체의 기억상태를 판독할 때에 있어서, 상기 확산영역의 한쪽 및 다른쪽에 인가하는 전압의 대소관계가 반대로 설정되는 반도체 기억장치가 제공된다.
또한, 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치된 2개의 P형 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고, 상기 메모리 기능체에 홀을 주입해서 기억상태를 변화시킬 때와, 상기 메모리 기능체의 기억상태를 판독할 때에 있어서, 상기 소스/드레인 영역의 한쪽 및 다른쪽에 인가하는 전압의 대소관계가 반대로 설정되는 반도체 기억장치가 제공된다.
또한, 반도체 기판상에 게이트 절연막 및 게이트전극을 형성하고, 전하를 축적 또는 트랩하는 기능을 갖는 절연막을 얻을 수 있었던 기판상 전체면에 퇴적하고, 상기 절연막을 선택적으로 에칭해서 게이트전극의 측벽이 측벽 절연막을 형성하는 것으로 이루어지는 반도체 기억장치의 제조방법이 제공된다.
또한, 다른 관점에서, P형 반도체 기판, 반도체 기판중에 형성된 P형 웰영역 또는 절연체상에 배치된 P형 반도체층상에 형성된 1개의 게이트전극과, 상기 1개의 게이트전극 아래쪽에 배치된 채널영역과, 상기 채널영역의 양측에 위치하는 2개의 N형 소스/드레인 영역과, 상기 소스/드레인 영역 근방에 존재하는 메모리 기능체로 이루어지는 반도체 기억장치에 대하여, 한쪽의 소스/드레인 영역을 기준전압으로 해서 상기 게이트전극을 기준전압보다 낮은 전압으로 설정하고, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 형성된 상기 반도체층을 기준전압보다 높은 전압으로 설정하며, 다른쪽의 소스/드레인 영역을, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 형성된 상기 반도체층보다 높은 전압으로 설정함으로써, 홀을 상기 메모리 기능체에 주입하는 반도체 기억장치의 동작방법이 제공된다.
또한, N형 반도체 기판, 반도체 기판중에 형성된 N형 웰영역 또는 절연체상에 배치된 N형 반도체층상에 형성된 1개의 게이트전극과, 상기 1개의 게이트전극 아래쪽의 채널영역과, 상기 채널영역의 양측에 위치하는 2개의 P형 소스/드레인 영역과, 상기 소스/드레인 영역 근방에 존재하는 메모리 기능체로 이루어지는 반도체 기억장치에 대하여, 한쪽의 소스/드레인 영역을 기준전압으로 하여, 상기 게이트전극을 기준전압보다 높은 전압으로 설정하고, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 배치된 상기 반도체층을 기준전압보다 낮은 전압으로 설정하고, 다른쪽의 소스/드레인 영역을, 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 배치된 상기 반도체층보다 낮은 전압으로 설정함으로써, 전자를 상기 메모리 기능체에 주입하는 반도체 기억장치의 동작방법이 제공된다.
또한, 상기 반도체 기억장치를 구비한 휴대전자기기가 제공된다.
도 1은 본 발명의 반도체 기억장치(실시형태 1)의 주요부의 개략단면도 및 등가회로도이다.
도 2는 본 발명의 반도체 기억장치(실시형태 1)의 변형을 나타내는 주요부의 개략단면도이다.
도 3은 본 발명의 반도체 기억장치(실시형태 2)의 주요부의 개략단면도이다.
도 4는 본 발명의 반도체 기억장치(실시형태 3)의 주요부의 개략단면도이다.
도 5는 본 발명의 반도체 기억장치(실시형태 4)의 제조방법을 설명하기 위한 주요부의 개략단면 공정도이다.
도 6은 본 발명의 반도체 기억장치(실시형태 4)의 전하유지막의 기능을 설명하기 위한 회로도이다.
도 7은 본 발명의 반도체 기억장치(실시형태 5)를 나타내는 주요부의 개략단면도이다.
도 8은 본 발명의 반도체 기억장치(실시형태 6)를 나타내는 주요부의 개략단면도이다.
도 9는 본 발명의 반도체 기억장치(실시형태 6)의 기록동작을 설명하기 위한 주요부의 개략단면도이다.
도10은 본 발명의 반도체 기억장치(실시형태 6)의 판독동작을 설명하기 위한 주요부의 개략단면도이다.
도 11은 본 발명의 반도체 기억장치(실시형태 6)의 소거동작을 설명하기 위한 주요부의 개략단면도이다.
도 12는 본 발명의 반도체 기억장치(실시형태 7)를 나타내는 주요부의 개략단면도이다.
도 13은 본 발명의 반도체 기억장치(실시형태 8)를 나타내는 주요부의 개략단면도이다.
도 14는 본 발명의 반도체 기억장치(실시형태 9)를 나타내는 주요부의 개략단면도이다.
도 15는 본 발명의 반도체 기억장치(실시형태 10)를 나타내는 주요부의 개략단면도이다.
도 16은 본 발명의 반도체 기억장치(실시형태 10)의 제조방법을 설명하기 위한 주요부의 개략단면 공정도이다.
도 17은 본 발명의 반도체 기억장치(실시형태 11)를 나타내는 주요부의 개략단면도이다.
도 18은 본 발명의 반도체 기억장치(실시형태 11)의 제조방법을 설명하기 위한 주요부의 개략단면 공정도이다.
도 19는 본 발명의 반도체 기억장치(실시형태 12)를 나타내는 주요부의 개략단면도이다.
도 20은 본 발명의 반도체 기억장치(실시형태 13)를 나타내는 주요부의 개략단면도이다.
도 21 및 도 22는 본 발명의 반도체 기억장치(실시형태 13)의 제조방법을 설명하기 위한 주요부의 개략단면 공정도이다.
도 23은 본 발명의 반도체 기억장치(실시형태 14)의 주요부의 개략단면도이다.
도 24는 본 발명의 반도체 기억장치(실시형태 15)의 주요부의 개략단면도이다.
도 25 및 도 26은 도 24의 주요부의 확대 개략단면도이다.
도 27은 본 발명의 반도체 기억장치(실시형태 15)의 전기특성을 나타내는 그래프이다.
도 28은 본 발명의 반도체 기억장치(실시형태 15)의 변형의 주요부의 개략단면도이다.
도 29는 본 발명의 반도체 기억장치(실시형태 16)의 주요부의 개략단면도이 다.
도 30은 본 발명의 반도체 기억장치(실시형태 17)의 주요부의 개략단면도이다.
도 31은 본 발명의 반도체 기억장치(실시형태 18)의 주요부의 개략단면도이다.
도 32는 본 발명의 반도체 기억장치(실시형태 19)의 주요부의 개략단면도이다.
도 33은 본 발명의 반도체 기억장치(실시형태 20)의 주요부의 개략단면도이다.
도 34는 본 발명의 반도체 기억장치(실시형태 21)의 주요부의 개략단면도이다.
도 35는 본 발명의 반도체 기억장치를 장착한 휴대전자기기의 개략구성도이다.
도 36은 종래의 반도체 기억장치를 나타내는 주요부의 개략단면도이다.
이하에, 본 발명의 반도체 기억장치, 그 제조방법 및 휴대전자기기에 대하여 도면에 기초하여 상세하게 설명한다. 또, 이하에 설명에 있어서는 도전형은 반대이어도 좋으며, 각 실시형태에 있어서 설명되고 있는 구성요건은 다른 실시형태에 있어서 적용하여도 좋다.
실시형태 1
본 실시형태의 반도체 기억장치는, 가변저항을 가지고 실질적으로 1개의 3단자소자로 구성된다.
도 1(a)는, 본 발명의 반도체 기억장치의 일례로서 액정 TFT 표시소자의 유리패널상에 형성된 기억장치의 메모리셀의 개략 단면도이다. 이 기억장치는 화상조정용으로 이용된다. 또, 도 1(b)는, 메모리셀의 등가회로도이다.
이 메모리셀은, 도 1(b)에 나타낸 바와 같이, 유리패널(601)상의 반도체층(602) 내에 형성된 P형 확산영역(603)과, 반도체층(602) 내에 P형 확산영역(603)과 접하여 형성된 N형 확산영역(604)과, 반도체층(602)상에 P형 확산영역(603)과 N형 확산영역(604)의 경계에 걸쳐서 배치된 메모리 기능체(605)와, 이 메모리 기능체(605)에 접하고, P형 확산영역(603)상에 절연막(606)을 개재하여 형성되어 P형 확산영역(603)과는 절연된 단일의 전극(607)을 가지고 있다. 또한, P형 확산영역(603)의 표면에는 고융점 금속 실리사이드막(608)이 형성되어 있고, 이 고융점 금속 실리사이드막(608)에는 배선(609a)이 접속되어 있다. 또, N형 확산영역(604)의 표면에도 고융점 금속 실리사이드막(608)이 형성되어 있고, 이 고융점 금속 실리사이드막(608)에는 배선(609b)이 접속되어 있다. 배선(609a, 609b)은 각각 층간절연막(610)에 개구된 콘택트구멍을 메우는 콘택트 플러그(612)를 통하여 고융점 금속 실리사이드(608)에 접속되어 있다.
또한, 도 1(b)에 나타낸 바와 같이, P형 확산영역(603)의 표면부근이며 전극(607) 아래의 부분은, 스위치 기능을 갖고 있고, P형 확산영역(603)의 표면부근이며 메모리 기능체(605) 아래의 부분은, 가변저항(A)으로 되어 있다. 전극(607) 은, 스위치를 전환하는 입력단자로서의 기능을 갖고 있다. 스위치 및 가변저항(A)은, 전극(607)과 이 전극(607)에 인접해서 형성된(전극(607)의 측벽에 형성된) 메모리 기능체(605)의 아래에 인접해서 형성되어 있다. 즉, 스위치와 가변저항(A)은, 전극(607)과 메모리 기능체(605)의 경계로 규정되는 위치에 있어서 서로 인접해서 형성되어 있고, 실질적으로 일체이다. 따라서, 스위치와 가변저항과 전극(607)은, 1개의 소자(631)로 구성된다.
또, 메모리셀을 복수개 배열해서 메모리셀 어레이를 구성할 경우에는, 전극(607)을 워드선(622)에, 소자(631)의 일단을 비트선(623)에 접속하면 된다.
이 메모리셀은, P형 확산영역(603)과, N형 확산영역(604)과, 선택 워드선으로서 기능하는 전극(607)의 각각에 소정의 전압을 부여함으로써, 판독 및 고쳐쓰기를 행할 수 있다.
예를 들면, P형 확산영역(603)의 전압을 기준전위로 하고, N형 확산영역(604)에 기준전위에 대하여 정방향의 전압을 인가한다. 이 때, 전극(607)을 비선택 상태(예를 들면, 기준전압 인가상태)로 하여 두면 전극(607)의 아래는 P형인 상태이다. 그 때문에, P형 확산영역(603)과 N형 확산영역(604)의 PN접합이 역바이어스 상태로 되고, 배선(609a)과 배선(609b)의 사이에는 PN 역방향 전류밖에 흐르지 않아, 전류값으로서는 거의 무시할 수 있다. 이것에 대하여, 전극(607)을 선택상태(예를 들면, 기준전압에 대하여 정방향으로 전압을 인가)로 하면, 전극(607)의 아래는 N형으로 반전되기 때문에, 가변저항(A)의 저항값에 따른 전류가 흐른다. 따라서, 이 전류를 검출함으로써 메모리정보를 판독할 수 있다.
가변저항(A)의 저항치는, 메모리 기능체(605) 내에 축적된 전하량에 의해 변화시키는, 즉 고쳐쓰기를 행하는 것이 가능하다. 메모리 기능체(605) 내에 전하를 축적하기 위해서, P형 확산영역(603)을 기준전압으로 하고, N형 확산영역(604)에 판독시와 비교하여 매우 큰 역바이어스 전압(예를 들면, 판독시의 전위차의 3배이상)을 인가함으로써 밴드간 터널전류를 이용한다. 즉, 전극(607)을 기준전압에 대하여 양으로 인가하면 전자가, 음으로 인가하면 홀이, 각각 메모리 기능체(605) 내에 축적된다. 또한, P형 확산영역(603)을 기준전압으로 하여, N형 확산영역(604)에 비교적 큰 역바이어스(예를 들면, 판독시의 2∼3배 정도)를 인가하고, 동시에 전극(607)에 정전압을 인가함으로써 채널 핫전자에 의해 메모리 기능체(605) 내에 전하를 축적해도 좋고, 이들의 양자에 의해, 메모리 기능체(605) 내에 전하를 축적해도 좋다.
또, N형 확산영역(604)과 P형 확산영역(603)이, 역도전형의 경우에는, 상기 인가전압의 부호를 모두 반대로 함으로써, 마찬가지로 고쳐쓰기 동작을 행할 수 있다.
이와 같이, 이 실시형태의 메모리셀은, 실질적으로 1개의 소자로 구성되며, 1개의 소자는 불과 3단자를 가질 뿐이다. 따라서, 반도체 기억장치의 미세화 및 고집적화를 실현할 수 있다.
메모리 기능체(605)는, 적어도 전하를 유지하는 영역 또는 전하를 축적하고, 유지하는 기능을 갖는 막을 포함해서 구성된다. 또한, 메모리 기능체(605)는, 전하가 빠져나가기 어렵게 하는 영역 또는 전하가 빠져나가기 어렵게 하는 기능을 갖는 막을 포함하는 것이 바람직하다. 예를 들면, 메모리 기능체(605)에 있어서, P형 확산영역(603), N형 확산영역(604) 및 전극(607)과 접촉하는 면을, 전하가 빠져나가기 어렵게 하는 영역 등으로 구성하고, 전하를 유지하는 영역이 직접 P형 확산영역(603), N형 확산영역(604) 및 전극(607)과 접촉하지 않도록 함으로써, 비약적으로 기억유지 시간의 신뢰성을 향상시키는 것이 가능하다. 단, 메모리 기능체(605)에 있어서의 전하를 유지하는 영역 등은, P형 확장영역(603)과 N형 확산영역(604)의 경계에 걸쳐서 배치되어 있는 것이, 판독속도를 향상시키는 점에서 매우 중요하다.
전극(607)은, 메모리 기능체(605)의 측벽에만 형성되거나, 혹은 메모리 기능체(605)의 상부를 덮지 않는 것이 바람직하다. 이러한 배치에 의해, 콘택트 플러그(612)와 전극(607) 또는 콘택트 플러그(612)와 메모리 기능체(605)의 거리를 가깝게 하거나 또는 겹치도록 배치하여, 미세화를 도모하는 경우에 있어서도, 전극(607)과 배선(609b)이 단락하는 것을 방지할 수 있다.
고융점 금속 실리사이드막(608)은, 티타늄, 탄탈, 몰리브덴, 텅스텐 등의 고융점 금속에 의한 실리사이드에 의해 형성할 수 있고, P형 확산영역(603) 및 N형 확산영역(604)과 고융점 금속 실리사이드막(608)은 오믹접속, 쇼트키 접속 중 어느 것이어도 좋다.
또, 배선(609a)과 P형 확산영역(603)의 접속은, 도 2에 나타낸 바와 같이 고융점 금속 실리사이드막(608)을 형성하지 않고, P형 확산영역(603) 중에 N형 확산영역(611)을 형성하고, 이 N형 확산영역을 통해서 행해도 좋다.
실시형태 2
본 발명의 반도체 기억장치는, 도 3에 나타낸 바와 같이, 전극(807)의 양측에 메모리 기능막(805)을 형성해도 좋다. 즉, 실시형태 1에 나타낸 메모리셀의 전극(607)을 중심으로 좌우대칭으로 하는 이외는, 실시형태 1의 메모리셀과 실질적으로 같은 구성으로 하여도 좋다.
이러한 구성에 의해, 실시형태 1과 비교하여 더욱 집적도를 향상시킬 수 있다.
즉, 전극(807)에 의해, 2개의 메모리 기능체(805)의 기억정보(메모리 기능체(805) 내에 축적되어 있는 전하량에 따른 가변저항(A)의 저항정보)를, 2개의 N형 확산영역(804) 사이에 흐르는 전류량으로서, 각각 독립적으로 판독할 수 있다. 예를 들면, 2개의 N형 확산영역(804)의 한쪽을 기준전압으로 하고, 전극(807)에 정전압을 인가해서 P형 확장영역(803)에 반전층을 형성시킨다. 이 때 또한, 다른쪽의 N형 확산영역(804)에, 반전층의 일부가 소실되기(공핍층으로 되기)에 충분한 정전압을 인가한다. 이것에 의해, 반전층이 소실된 측의 가변저항(A)은 공핍화에 의해 실질적으로 가변저항기능을 잃는다. 따라서, 한쪽의 N형 확산영역(804)의 측에 있는 가변저항(A)의 정보만을, 2개의 N형 확산영역(804) 사이에 흐르는 전류량으로서 판독할 수 있다.
이러한 방법에 의해, 2개의 메모리 기능체(805)의 각각에, 독립해서 전하를 축적시키고, 독립해서 판독함으로써, 1개의 메모리셀로 2비트(4값)의 정보를 기억할 수 있다.
또한, 각각의 메모리 기능체에 축적하는 전하량을 다값화(3값 이상)함으로써, 보다 기억량을 늘리는 것이 가능하다. 예를 들면, 각각의 메모리 기능체(805)에 3값의 기억을 행하면, 1개의 메모리셀당 9값의 기억을 할 수 있고, 1개의 메모리 기능체에 4값의 기억을 행하면 16값(4비트)의 기억을 할 수 있고, 1개의 메모리 기능체에 8값의 기억을 행하면 64값(6비트)의 기억을 할 수 있다.
실시형태 3
이 실시형태의 메모리셀은, 도 4에 나타낸 바와 같이, SOI기판(900)상에, 로직 LSI와 불휘발성 메모리를 혼재해서 FPGA(Field Programmable Gate Array)를 구성하는 것이며, 가변저항영역(902)이 별도 형성되어 있다.
즉, 이 메모리셀은, N형 실리콘층에 의해 형성되는 채널영역(901)과, 이 채널영역(901)의 양측에 형성된 가변저항영역(902)과, 이들 가변저항영역(902)을 개재해서 채널영역(901)의 양측에 형성된 N형 확산영역(903)과, 채널영역(901)상에 게이트 절연막(904)을 개재해서 형성된 게이트전극(905)과, 이 게이트전극(905)의 양측으로서, 가변저항영역(902)과 확산영역(903)의 일부를 걸치도록 배치된 2개의 메모리 기능체(906)로 구성된다.
가변저항영역(902)은, P형 불순물이 지배적으로 도입된, 즉, P형 불순물 농도가 N형 불순물 농도보다 높게 도입된 실리콘층이며, 채널영역(901)과 확산영역(903)에 끼워졌기 때문에, 공핍화되어 있다. 이 공핍화는, 완전 공핍화이어도 좋고, 부분 공핍화이어도 좋다.
메모리 기능체(906)는, ONO막(실리콘 산화막(9061), 실리콘 질화막(9062), 실리콘 산화막(9063))에 의해 형성되어 있고, 전하를 축적하고, 유지하는 기능을 갖는 막으로서 L자상의 실리콘 질화막을 사용했다.
또한, 채널영역(901)과, 확산영역(903)은 같은 도전형이 아니어도 좋다. 중요한 것은, 가변저항영역(902)에 확산영역과는 역도전형을 부여하는 불순물을, 동일 도전형을 부여하는 불순물보다 많이 도입하는 것이다.
이 메모리셀은, 메모리 기능체(906)에 축적된 전하에 의해 가변저항영역(902)의 저항을 변화시킬 수 있다. 구체적으로는, 메모리 기능체(906)에 축적된 전하에 의해, 가변저항영역(902)에 있어서 P형의 성질이 보다 강해지거나, N형의 성질이 보다 강해지거나 한다. 게이트전극(905)에 정전압을 가함으로써 게이트전극(905) 측벽에서 발생하는 회전전계(roundabout electric field)에 의해, 가변저항영역(902)과 확산영역(903)의 장벽이 저하되고, 확산영역(903)과 채널영역(901) 사이에서 전류가 흐른다. 그 전류가, 가변저항영역(902)의 저항치에 의해 변화됨으로써 메모리 효과가 생긴다.
예를 들면, 한쪽의 확산영역(903)의 전압을 기준전위로 하고, 게이트전극(905)에 정방향의 전압을 인가한다. 이 때, 다른쪽의 확산영역(903)에 인가하는 전압을 기준전위에 대하여 정방향으로 인가한다. 다른쪽의 확산영역(903)에 인가하는 전압은, 다른쪽의 확산영역(903)의 측에 있어서, 게이트전극(905) 측벽으로부터의 회전전계보다 다른쪽의 확산영역(903)으로부터의 전계가 지배적으로 되어서 가변저항영역(902)이 공핍화될 때까지 전압을 높게 한다. 이러한 전압인가조건이면, 플러스의 전압을 인가한 다른쪽의 확산영역(903)측의 가변저항영역(902) 에 있어서는, 확산영역 전계의 영향이 지배적인 공핍층으로 변화하여 가변저항 기능이 소실된다. 따라서, 한쪽의 확산영역(903)측(기준전압 인가)의 가변저항영역(902)의 정보만을 기억정보로서, 즉, 가변저항영역(902)의 기억정보를 독립적으로, 2개의 영역(903) 사이에 흐르는 전류량으로서 판독할 수 있다. 여기에서, 가변저항영역(902)이, N형이 지배적인 경우, 즉 확산영역이 P형인 경우는, 상기 인가전압의 부호를 모두 반대로 함으로써 마찬가지로 판독동작을 행할 수 있다.
또, 이 실시형태에서는, 게이트전극 아래의 전류가 흐르는 영역을 채널영역으로 정의하고 있다.
실시형태 4
이 실시형태의 반도체 기억장치를 구성하는 메모리셀은, 2비트의 기억이 가능한 불휘발성 메모리셀로서, 도 5의 (c)에 나타낸 바와 같이, 반도체 기판(1)상에, 게이트 절연막(2)을 개재하여, 통상의 트랜지스터와 같은 정도의 게이트 길이를 갖는 게이트전극(3)이 형성되어 있고, 게이트 절연막(2) 및 게이트전극(3)의 측벽에, 사이드월 스페이서(측벽 절연막)형상의 메모리 기능체로 되는 전하유지막(4)이 형성되어서 구성되어 있다. 게이트전극하의 반도체 기판 표면은 채널영역(6)으로 되어 있다. 또한, 채널영역(6)의 양측에는 채널영역의 도전형, 즉 이 실시형태에서는, 반도체 기판 표면의 도전형과 역도전형의 불순물 확산영역으로 이루어지는 소스/드레인 영역이 형성되어 있다. 소스/드레인 영역은, 고농도 불순물 확산영역(7)과 저농도 불순물 확산영역(8)으로 구성되고, 채널영역(6) 근방에 저농도 불순물 확산영역(8)이 배치되어 있다.
메모리 기능체는, 소스/드레인 영역상에 형성되어 있고, 적어도 메모리 기능체 아래에 위치하는 소스/드레인 영역의 일부는, 저농도 불순물 확산영역(8)인 것이 바람직하고, 이 저농도 불순물 확산영역(8)은, 메모리 기능체 내에 축적된 전하의 다과(多寡)에 의해, 공핍화 또는 도전형이 역전되도록 설정되어 있는 것이 바람직하다.
이 메모리셀에서는, 메모리 트랜지스터의 메모리 기능체는, 게이트 절연막과는 독립적으로 형성되어 있다. 즉, 메모리 기능체가 담당하는 메모리 기능과, 게이트 절연막이 담당하는 트랜지스터 동작기능은 분리되어 있다. 따라서, 메모리 기능체인 전하유지막(4)은 메모리 기능에 적합한 재료로 형성할 수 있다.
또한, 고농도 불순물 확산영역(7)이 게이트전극(3)으로부터 오프셋되어 있는 것에 의해, 게이트전극(3)에 전압을 인가했을 때의 메모리 기능체로 되는 전하유지막(4) 아래의 저농도 불순물 확산영역(8)의 반전하기 쉬움을, 메모리 기능체로 되는 전하유지막(4)에 축적된 전하량에 의해 크게 변화시킬 수 있고, 메모리 효과를 증대시키는 것이 가능해진다.
이 메모리셀은, 메모리 기능체에의 전자주입(N채널형 소자의 경우는 기록이라 정의)에 있어서 저농도 불순물 확산영역(8)이 공핍화 또는 반전한다. 이 때문에, 외견상 게이트전극에 대하여 소스/드레인 영역이 오프셋된 MOSFET와 등가의 구조로 되어, 소스/드레인 영역간의 전류량이 극단적으로 감소한다. 이것에 대하여, 메모리 기능체에의 홀 주입(N채널형 소자의 경우는 소거라 정의)에서는, 애초 저농도 불순물 확산영역(8)이 형성되어 있기 때문에, 초기 상태(전자도 홀도 메모리 기 능체에 축적되어 있지 않은 상태, 혹은 열평형 상태)와 비교하여, 소스/드레인 영역간의 전류는 크게 변화하지 않는다.
따라서, 이 메모리셀에서는, 불휘발성 메모리(예를 들면, EEPROM이나 FLASH)에 있어서 큰 문제가 되는 과소거가 생기지 않아, 과소거 대책 주변회로를 설치할 필요가 없다고 하는 큰 이점이 있다.
이 메모리셀은, 통상의 로직 트랜지스터와 같은 공정을 거쳐서 형성할 수 있다.
우선, 도 5(a)에 나타낸 바와 같이, 반도체 기판(1)상에, 막두께 1∼6㎚정도의 실리콘 산질화막으로 이루어지는 게이트 절연막(2) 및 막두께 50∼400㎚정도의 폴리실리콘, 폴리실리콘과 고융점 금속 실리사이드의 적층막 또는 폴리실리콘과 금속의 적층막으로 이루어지는 게이트전극 재료막을 형성하고, 소정의 형상으로 패터닝함으로써 게이트전극(3)을 형성한다.
또, 게이트 절연막 및 게이트전극의 재료는, 상술한 바와 같이, 그 시대의 스케일링법칙에 준한 로직 프로세스에 있어서 사용되어지는 재료를 사용하면 되고, 상기 재료에 한정되는 것은 아니다.
계속해서, 게이트 절연막(2)과는 완전히 분리되고, 도 5(b)에 나타낸 바와 같이, 얻어진 반도체 기판(1)상 전체면에, 막두께 20∼100㎚정도의 실리콘 질화막으로 이루어지는 막을 형성하고, 이방성 에칭에 의해 에치백함으로써, 기억에 최적인 전하유지막(4)을 게이트전극의 측벽에 사이드월 스페이서상으로 형성한다. 또한, 실리콘 질화막 대신에, 막두께 2∼20㎚정도의 실리콘 산화막과 막두께 2∼100 ㎚정도의 실리콘 질화막을 순차 퇴적하고, 이방성 에칭에 의해 에치백해서 기억에 최적인 전하유지막(4)을, 게이트전극의 측벽에 사이드월 스페이서상으로 형성하는 것이 보다 바람직하다.
그 후, 도 5(c)에 나타낸 바와 같이, 게이트전극(3) 및 전하유지막(4)을 마스크로서 이온주입함으로써, 소스/드레인 영역(고농도 불순물 확산영역(7) 및 저농도 불순물 확산영역(8))을 형성한다. 저농도 불순물 확산영역(8)은 메모리 기능체(4)를 형성하는 공정전에 이온주입에 의해 형성해도 좋다. 또, 저농도 불순물 확장영역(8)은 채널을 형성하는 불순물과 역도전형이고, 1×1016/㎤∼1×1018/㎤, 또한, 1×1016/㎤∼5×1017/㎤의 범위의 불순물 농도를 가지고 있는 것이 바람직하다.
이렇게, 게이트 절연막(2)과 메모리 기능체로 되는 전하유지막(4)을 분리해서 배치시키는 것에 의해, 통상의 트랜지스터와 같은 제조공정으로, 같은 정도의 단 채널 효과를 갖는 메모리셀 트랜지스터를 형성할 수 있다. 따라서, 상기의 순서로 동일칩상에 형성한 트랜지스터의 일부로 논리회로부를 구성하고, 그 밖의 트랜지스터로 메모리부(예를 들면, 불휘발성 메모리)를 구성할 수 있다. 이 경우, 논리회로부는 메모리 기능체에 전하가 주입되지 않는 전압범위에서 동작시키면, 트랜지스터의 특성의 변화를 방지할 수 있고, 메모리부에서는, 메모리 기능체에 전하가 주입되기에 충분한 전압을 인가함으로써, 고쳐쓰기를 행할 수 있다. 즉, 논리회로와 불휘발성 메모리를 매우 간단한 공정으로 혼재시키는 것이 가능해진다.
종래기술에서 제시한 가변저항형 2소자/셀형 불휘발성 메모리(MRAM) 이외에, 대표적인 불휘발성 메모리로서 EEPROM이 있다.
EEPROM은, 도 6(a)에 나타낸 바와 같이, 컨트롤 게이트선(CGL)에 접속된 선택 트랜지스터(STr)와, 워드선(WL)에 접속되어, 전하유지막(MF)을 갖는 메모리 트랜지스터(MTr)의 2개의 트랜지스터에 의해, 메모리셀이 구성되어 있었던 것에 대해서, 상기 구조의 메모리셀은, 도 6(b)에 나타낸 바와 같이, 2개의 메모리 기능체에 의한 것 2개의 가변저항효과에 의해서, 1개의 게이트전극(즉, 1개의 워드선, WL)으로, 선택 트랜지스터와 메모리 트랜지스터의 기능을 갖춘 메모리셀을 구성할 수 있다. 즉, 소스/드레인 영역간 또한 채널영역 양단에 있어서, 게이트전극 양측의 메모리 기능체 아래에 배치된 가변저항이, 채널영역과 접속되어 있다고 간주하는 것이 가능하다. 메모리 기능체는, 상기 메모리 기능체에 유지된 전하의 다과(多寡)에 대응하고, 게이트전극에의 전압인가에 의해서, 메모리 기능체 아래에 위치하는 확산영역의 저항을 변화시키고, 한쪽의 확산영역에서 다른쪽의 확산영역으로 전류량을 변화시키도록 구성되어 있다. 또, 1개의 메모리셀이, 반도체 기판에 접속된 1개의 단자와, 2개의 확산영역에 접속된 2개의 단자와, 게이트전극에 접속된 1개의 단자의 4개의 단자만으로 구성되어 있다. 또한, 이 반도체 기억장치는, 반도체 기판에 주어지는 전압과, 게이트전극에 주어지는 전압과, 2개의 확산영역의 각각에 주어지는 전압의 4종의 전압인가만으로 판독, 기록 또는 소거동작 중 어느 1개가 행해진다.
이것에 의해, 1개의 메모리셀을 선택하기 위해서, 게이트전극과 접속되어 있 거나 또는 게이트전극 그 자체의 기능을 갖는 워드선을 1개 선택하기만 하면 된다. 또한, 2개의 트랜지스터를 형성할 필요가 없고, 보다 한층 고집적화가 가능해진다. 바꾸어 말하면, 게이트전극 즉 컨트롤 게이트선이나 워드선의 개수가 늘어나서 셀 면적이 작아지지 않는 도 6(a)에 대하여, 본 발명에서는, 1개의 셀에 대하여 워드선 1개로 동작시킬 수 있다. 예를 들면, 워드선을 최소 가공치수(최소의 배선폭과 최소의 배선간격)로 형성하여, 메모리셀 영역내에 전체면에 깐다고 하면, 1개의 메모리셀을 구성하는데에 있어서, 1개의 워드선으로 충분한 경우는, 워드선이 n개 필요한 경우와 비교해서 1/n의 셀 점유면적으로 축소할 수 있는 효과가 있다. (도 6(a)를 예로 하면, 메모리셀을 구성함에 있어서 워드선 2개를 필요로 하고 있고, 1개의 메모리셀당 1비트(2값)의 정보를 기억하고 있다. 이것에 대하여, 도 6(b)에서는, 워드선 1개로 1개의 메모리셀을 구성하고 있어, 1개의 메모리셀당, 2비트(1개의 게이트전극(워드선)의 양측에 전하유지막이 있기 때문에), 4값의 정보를 기억하고 있다. 즉, 메모리셀로서, 1/2(워드선이 2개 대 1개)의 점유면적으로 되고, 1비트당은, 1/4의 점유면적까지 축소할 수 있는 효과가 있다.
실시형태 5
실시형태 4에 있어서의 실리콘 질화막에 의한 메모리 기능체(전하유지막(4)) 대신에, 도 7(a)∼(e)에 나타낸 바와 같이, 다종다양한 메모리 기능체를 채용할 수 있다.
예를 들면, 도 7(a)에 나타낸 바와 같이, 메모리 기능체는, 막두께 1∼20㎚정도의 실리콘 산화막(41), 막두께 2∼100㎚정도의 실리콘 질화막(42), 막두께 5∼100㎚정도의 실리콘 산화막(43)으로 이루어지는 ONO막에 의해 형성되어 있다.
또한, 메모리 기능체는, 도 7(b)에 나타낸 바와 같이, 막두께 1∼20㎚정도의 실리콘 산화막(44), 막두께 2∼100㎚정도의 실리콘 질화막(45)으로 이루어지는 ON막에 의해 형성되어 있어도 좋다.
또한, 메모리 기능체는, 도 7(c)에 나타낸 바와 같이, 막두께 1∼20㎚정도의 실리콘 산화막(46), 막두께 5∼100㎚정도의 실리콘 질화막(47)으로 이루어지는 ON막에 의해 형성되어 있고, 실리콘 질화막(47)이 반도체 기판과 접촉하고 있어도 좋다. 또한, 실리콘 산화막(46)과 실리콘 질화막(47)을 교체하여도 좋다.
또한, 메모리 기능체는, 도 7(d)에 나타낸 바와 같이, 막두께 1㎚∼20㎚정도의 실리콘 산화막으로 이루어지는 절연막(48)을 개재해서 막두께 10∼100㎚정도의 폴리실리콘으로 이루어지는 플로팅게이트 도전막(49)에 의해 형성되어 있어도 좋다. 또, 도전막을 사용할 경우에는, 메모리막 표면은 도시하고 있지 않지만, 절연막으로 피복되는 것이 바람직하다.
또한, 메모리 기능체는, 도 7(e)과 같이 , 막두께 5∼100㎚정도의 실리콘 산화막, 실리콘 질화막, 고유전체막 등의 절연체재료로 이루어지는 절연막(481)에 의해 형성되어 있고, 그 절연막(481)중에, 실리콘 등의 도전체로 이루어지는 도트형상(지름 1∼8㎚정도)의 플로팅게이트 도전막(491)이 1개이상 분산되어 있다.
상술한 구성의 메모리 기능체, 특히 실리콘 질화막계의 메모리 기능체를 사용하면, 양산공장에 도입하기 쉬워 매우 바람직하지만, 상술하는 막구성 및 재료에 한정되는 것은 아니고, 전하유지기능을 갖는 막 또는 전하유지기능을 갖는 재료(예 를 들면, 실리콘 질화막, 인·붕소 등의 불순물을 함유하는 실리케이트유리, 실리콘카바이드, 알루미나, 하프늄옥사이드, 지르코늄옥사이드, 탄탈옥사이드, 산화아연, 강유전체재료 등)와 절연막의 적층구조막 혹은, 절연체 내에 이산적으로 전하유지기능을 갖는 재료를 포함하고 있으면, 기본적으로 본 발명의 반도체 기억장치를 실시할 수 있다.
실시형태 6
이 실시형태의 반도체 기억장치를 구성하는 메모리셀은, 도 8에 나타낸 바와 같이, 반도체 기판 중에 형성된 P형 웰(11)의 표면에, N형의 제1확산영역(12)과 제2확산영역(13)이 형성되어 있고, 이들 확산영역(12, 13) 사이이고, 웰(11)의 최상층부에 채널영역이 형성되어 있다. 이 채널영역상에는, 막두께 1∼6㎚정도의 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 게이트 절연막(14)을 개재해서 게이트전극(17)이 형성되어 있다. 게이트전극(17)은, 확산영역(12, 13)과 오버랩되어 있지 않고, 게이트전극(17)으로 피복되지 않는 채널영역(도 8중, 71)이 약간 남겨져 있다. 게이트전극(17)의 양단에는, 전하를 축적 또는 트랩함으로써 정보를 기억하기 위해서, 막두께 10∼100㎚정도(반도체 기판의 수평방향의 폭)의 실리콘 질화막으로 이루어지고, 메모리 기능체로 되는 전하유지막(15, 16)이 배치되어 있으며, 게이트전극(17)으로 피복되지 않는 채널영역(71)이, 전하유지막(15, 16)으로 피복되어 있다. 여기에서 중요한 것은, 확산영역(12, 13)과 메모리 기능체로 되는 전하유지막이 적어도 일부 오버랩되어 있는 것이다.
다음에, 이 반도체 기억장치의 동작원리를 이하에 설명한다. 이하의 동작원 리는 본 실시형태의 반도체 기억장치 뿐만 아니라, 본 발명의 타실시형태의 반도체 기억장치에 있어서도 적용할 수 있다.
이 반도체 기억장치의 기록동작원리를, 도 9(a) 및 도 9(b)를 사용해서 설명한다.
여기에서, 기록이란, 전하유지막에 전자를 주입하는 것을 의미한다.
메모리 기능체로 되는 전하유지막(16)에 전자를 주입하기(기록하기) 위해서는, 도 9(a)에 나타낸 바와 같이, 제1확산영역(12)을 소스전극으로, 제2확산영역(13)을 드레인전극으로 한다. 예를 들면, 제1확산영역(12) 및 웰(11)에 0V, 제2확산영역(13)에 +6V, 게이트전극(17)에 +2V를 인가하면 된다. 이러한 전압조건에 따르면, 반전층(410)이, 제1확산영역(12)(소스전극)으로부터 연장되지만, 제2확산영역(13)(드레인전극)에 도달하지 않고, 핀치오프점이 발생한다. 전자는, 핀치오프점에서 제2확산영역(13)(드레인전극)까지 고전계에 의해 가속되어, 소위 열전자(hot electron)로 된다. 이 열전자가 전하유지막(16)에 주입됨으로써 기록이 행해진다.
또, 전하유지막(15) 근방에서는, 열전자가 발생하지 않기 때문에 기록은 행해지지 않는다. 또한, 확산영역(12, 13)과 메모리 기능체로 되는 전하유지막이 전혀 오버랩되어 있지 않은 경우도, 열전자의 발생이 억제되어, 실용적인 인가전압범위(전압차이 20V이하)에서 기록이 곤란하게 된다.
이렇게 하여, 메모리 기능체로 되는 전하유지막(16)에 전자를 주입하고, 기록을 행할 수 있다.
한편, 메모리 기능체로 되는 전하유지막(15)에 전자를 주입하기(기록하기) 위해서는, 도 9(b)에 나타낸 바와 같이, 제2확산영역(13)을 소스전극으로, 제1확산영역(12)을 드레인전극으로 한다. 예를 들면, 제2확산영역(13) 및 웰(11)에 0V, 제1확산영역(12)에 +6V, 게이트전극(17)에 +2V를 인가하면 된다. 이와 같이, 전하유지막(16)에 전자를 주입할 경우란, 소스/드레인 영역을 교체함으로써 전하유지막(15)에 전자를 주입하여 기록을 행할 수 있다.
다음에, 상기 반도체 기억장치의 판독동작원리를, 도 10을 사용해서 설명한다.
메모리 기능체로 되는 전하유지막(15)에 기억된 정보를 판독할 경우, 제1확산영역(12)을 소스전극, 제2확산영역(13)을 드레인전극으로 하고, 트랜지스터를 포화영역 동작시킨다. 예를 들면, 제1확산영역(12) 및 웰(11)에 0V, 제2확산영역(13)에 +2V, 게이트전극(17)에 +1V를 인가하면 된다. 이 때, 전하유지막(15)에 전자가 축적되어 있지 않을 경우에는, 드레인 전류가 흐르기 쉽다. 한편, 영역(15)에 전자가 축적되어 있을 경우는, 전하유지막(15) 근방에서 반전층(410)이 형성되기 어려우므로, 드레인 전류는 흐르기 어렵다. 따라서, 드레인 전류를 검출함으로써 전하유지막(15)의 기억정보를 판독할 수 있다. 이 때, 전하유지막(16)에 있어서의 전하축적의 유무는, 드레인 근방이 핀치오프되어 있기 때문에 드레인 전류에 영향을 주지 않는다. 이와 같이, 판독시에 있어서 트랜지스터를 포화영역 동작시키는(드레인 근방을 핀치오프시키는) 것에 의해, 전하유지막(16)의 기억상황의 여하에 관계 없이, 전하유지막(15)의 기억정보를 감도좋게 검출할 수 있다. 이것은, 2비트 동작을 가능하게 하는 큰 요인이 되고 있다.
이상의 설명으로 명확한 것 같이, 메모리 기능체로 되는 전하유지막(15)에 전자를 주입하는(기록하는) 경우와, 전하유지막(15)의 기억정보를 판독할 경우에서는, 소스전극과 드레인전극의 역할을 바꾸고 있다. 환언하면, 메모리 기능체에 전자를 주입해서 기억상태를 변화시킬 때와, 메모리 기능체의 기억상태를 판독할 때에서, 제1 및 제2확산영역(소스/드레인 영역)의 한쪽 및 다른쪽에 인가하는 전압의 대소관계를 반대로 하고 있다. 그 때문에, 이하에 서술하는 바와 같이 판독방해에 대한 내성이 향상된다고 하는 효과도 얻을 수 있다.
예를 들면, 전하유지막(15)의 기억정보를 판독하기 위해서 제2확산영역(13)을 소스전극으로 하고, 제1확산영역(12)을 드레인전극으로 한(즉, 기록동작시와 판독동작시에서 소스/드레인전극의 역할을 동일하게 하는) 경우, 판독동작시마다 약간의 전자가 전하유지막(15)에 주입된다. 이것은, 판독동작에 있어서의 작은 드레인전압에 의해서도, 드레인전극측에서는 전자가 비교적 높은 에너지를 가지기 때문이다. 그 때문에, 고쳐쓰기 동작을 행하지 않고 다수회의 판독을 행한 경우에, 전하유지막(15)의 기억정보가 갱신될 위험이 있다.
그러나, 기록동작시와 판독동작시에서 소스/드레인전극의 역할을 바꾸면, 판독동작시에는 전하유지막(15)은 소스전극측으로 되기 때문에, 이러한 오기록의 위험이 없다. 따라서, 판독방해에 대한 내성이 향상된다.
전하유지막(16)에 기억된 정보를 판독할 경우, 제2확산영역(13)을 소스전극으로, 제1확산영역(12)을 드레인전극으로 해서 트랜지스터를 포화영역 동작시킨다. 예를 들면, 제2확산영역(13) 및 웰(11)에 0V, 제1확산영역(12)에 +2V, 게이트전극(17)에 +1V를 인가하면 좋다. 이와 같이, 전하유지막(15)에 기억된 정보를 판독하는 경우란, 소스/드레인 영역을 교체함으로서 전하유지막(16)에 기억된 정보의 판독을 행할 수 있다.
또, 게이트전극(17)으로 피복되지 않는 채널영역(71)이 남겨져 있을 경우, 게이트전극(17)으로 피복되지 않는 채널영역에 있어서는, 전하유지막(15, 16)의 잉여전자의 유무에 의해 반전층이 소실되거나 또는 형성되고, 그 결과, 큰 히스테리시스(한계값의 변화)가 얻어진다. 단, 게이트전극(17)으로 피복되지 않는 채널영역(71)의 폭이 너무 크면, 드레인 전류가 크게 감소하여 판독속도가 대폭으로 느려진다. 특히, 전하유지막(15, 16)과 제1, 제2확산영역이 전혀 오버랩되어 있지 않은 경우는, 이미 실용적인 기억장치로서 기능하지 못할만큼 판독속도가 느려졌다. 따라서, 충분한 히스테리시스와 판독속도가 얻어지도록, 게이트전극(17)으로 피복되지 않는 채널영역(71)의 폭을 결정하는 것이 바람직하다.
확산영역(12, 13)이 게이트전극(17)단에 도달하여 있을 경우, 즉, 확산영역(12, 13)과 게이트전극(17)이 오버랩되어 있는 경우에 있어서도, 기록동작에 의해 트랜지스터의 한계값은 거의 변하지 않았지만, 소스/드레인단에서의 기생 저항이 크게 변하고, 드레인 전류는 크게 감소(1자리수 이상)하였다(본 실시형태에서는, 확산영역(12, 13)의 농도가 짙고, 실시형태 4과 같이 채널 근방의 농도를 옅게 하고 있지 않기 때문에, 도전형이 반전될 때까지는 이르지 않고, 한계값은 거의 바뀌지 않았다). 따라서, 드레인 전류의 검출에 의해 판독이 가능하고, 메모리로서 의 기능을 얻을 수 있다. 단, 보다 큰 메모리 히스테리시스 효과를 필요로 하는 경우, 확산영역(12, 13)과 게이트전극(17)이 오버랩되어 있지 않은 쪽이 바람직하다.
또한, 확산영역(12, 13)이 게이트전극(17)단과 오프셋되어 있는(즉, 오버랩 되어 있지 않은) 경우에는, 통상의 로직 트랜지스터와 비교하여, 단채널효과를 강력하게 방지할 수 있고, 더 한층 게이트길이의 미세화를 꾀할 수 있다. 또한, 구조적으로 단 채널효과 억제에 적합하기 때문에, 로직 트랜지스터와 비교해서 막두께가 두꺼운 게이트 절연막을 채용할 수 있고, 신뢰성을 향상시키는 것이 가능하게 된다.
어떻든간에, 전하유지막(15, 16)과 제1, 제2확산영역을 오버랩시킴으로써, 전하유지막(15,16)에 축적되는 전하의 유무에 의해 게이트전극(17)으로 피복되지 않는 채널영역(71)의 저항이 크게 변화되는 것이므로, 실시형태 4에서의 도 6(b)에 있어서의 2개의 가변저항의 저항을 독립적으로 변화시킬 수 있다.
또한, 상기 반도체 기억장치의 소거동작 원리를 설명한다.
우선, 제1의 방법으로서, 메모리 기능체로 되는 전하유지막(15)에 기억된 정보를 소거할 경우, 제1확산영역(12)에 정전압(예를 들면, +6V), 웰(11)에 0V를 인가하고, 제1확산영역(12)과 웰(11)의 PN접합에 역바이어스를 가하고, 또한 게이트전극(17)에 부전압(예를 들면, -5V)을 인가하면 좋다. 이때, 상기 게이트 절연막근방에 있어서의 PN접합에서는, 부전압이 인가된 게이트전극의 영향에 의해, 특히 포텐셜의 구배가 급해진다. 그 때문에, 밴드간 터널에 의해 PN접합의 웰(11) 영역측에 열정공(hot hole)이 발생한다. 이 열정공이 부(負)의 전위를 가지는 게이트전극(17) 방향으로 끌어넣어지고, 그 결과, 전하유지막(15)에 홀주입이 행하여진다. 이렇게 하여, 전하유지막(15)의 소거가 행하여진다. 이 때 제2확산영역(13)에는 0V를 인가하면 좋다.
전하유지막(16)에 기억된 정보를 소거할 경우는, 상기에 있어서 제1확산영역과 제2확산영역의 전위를 교체하면 된다.
제2의 방법으로서, 도 11에 나타낸 바와 같이 메모리 기능체로 되는 전하유지막(15)에 기억된 정보를 소거할 경우, 제1확산영역(12)에 정전압(예를 들면, +5V), 제2확산영역(13)에 0V, 게이트전극(17)에 부전압(예를 들면, -4V), 웰(11)에 정전압(예를 들면 0.8V)을 인가하면 된다. 이 때, 웰(11)과 제2확산영역(13) 사이에 순방향 전압이 인가되어, 웰(11)에 전자가 주입된다. 주입된 전자는, 웰(11)과 제1확산영역(12)의 PN접합까지 확산되고, 거기에서 강한 전계에 의해 가속되어서 열전자로 된다. 이 열전자는, PN접합에 있어서, 전자-홀 쌍을 발생시킨다. PN접합으로 발생한 열정공은 부의 전위를 갖는 게이트전극(17) 방향으로 끌어들여지고, 그 결과, 전하유지막(15)에 홀주입이 행하여진다.
이 제2의 방법에 따르면, 웰(11)과 제1확산영역(12)의 PN접합에 있어서, 밴드간 터널에 의해 열정공이 발생하는 것에 부족한 전압밖에 인가되지 않는 경우에 있어서도, 제2확산영역(13)으로부터 주입된 전자에 의해, 열정공을 발생시킬 수 있다. 따라서, 소거동작시의 전압을 저하시키는 것이 가능하다.
또한, 전하유지막(15)에 기억된 정보를 소거할 경우, 제1의 소거방법에서는, 제1확산영역(12)에 +6V를 인가하지 않으면 안되었지만, 제2의 소거방법에서는, +5V 로 족했다. 이와 같이, 제2의 방법에 의하면, 소거시의 전압을 저감할 수 있으므로, 소비전력이 저감되고, 핫캐리어에 의한 반도체 기억장치의 열화를 억제할 수 있다.
이상의 동작방법에 의해, 1트랜지스터당 선택적으로 2비트(4값)의 기록 및 소거가 가능하게 된다. 이 때문에, 1비트당의 점유면적을 작게 해서 반도체 기억장치의 제조비용을 저감할 수 있다. 또한, 플래시메모리 등으로 사용되는 다값화 기술에 있어서는, 매우 정밀하고 치밀한 한계값 제어를 요하고 있었지만, 본 발명의 반도체 기억장치에 상기 동작방법을 적용한 경우는, 그러한 한계값 제어를 행할 필요가 없다.
또한, 상기 동작방법에서는, 소스전극과 드레인전극을 교체함으로써 1트랜지스터당 2비트의 기록 및 소거를 행하고 있지만, 소스전극과 드레인전극을 고정해서 1비트 메모리로서 동작시켜도 좋다. 이 경우 소스/드레인 영역의 한쪽을 공통 고정전압으로 하는 것이 가능하게 되고, 소스/드레인 영역에 접속되는 비트선의 개수를 반감할 수 있다.
또, 상기 판독, 기록 및 소거의 각 동작은 N채널소자의 경우에 대해서 설명했지만, P채널소자의 경우는 모든 인가전압의 부호를 반대로 함으로써 같은 동작을 행할 수 있다.
실시형태 7
이 실시형태의 반도체 기억장치는, 도 12에 나타낸 바와 같이, 실시형태 6에 있어서의 반도체 기판을 SOI(Silicon on Insulator)기판으로 하는 이외는, 실질적 으로 같은 구성을 갖는다.
이 반도체 기억장치는, 반도체 기판(81)상에 매입산화막(83)이 형성되고, 또한 그 위에 SOI층이 형성되어 있다. SOI층 내에는 확산영역(12, 13)이 형성되고, 그 이외의 영역은 보디영역(82)으로 되어 있다.
이 반도체 기억장치에 의해서도, 실시형태 6의 반도체 기억장치와 같은 작용 효과를 이룬다. 또한, 확산영역(12, 13)과 보디영역(82)의 접합용량을 현저하게 작게 할 수 있으므로, 소자의 고속화나 저소비전력화가 가능해진다.
실시형태 8
이 실시형태의 반도체 기억장치는, 도 13에 나타낸 바와 같이, 전하유지막(15, 16)과 웰(11) 및 확산영역(12, 13) 사이에, 게이트 절연막(14)이 연장형성되어 배치되어 있는 이외에, 실시형태 6의 반도체 기억장치와 실질적으로 같은 구성을 갖는다.
즉, 전하유지막이, 적어도 게이트전극 근방에 있어서, 확산영역 및/또는 웰영역 혹은 보디영역(SOI기판을 사용했을 경우)과, 절연막을 개재해서 접하고 있다.
이 반도체 기억장치에 의해서도, 실시형태 6의 반도체 기억장치와 같은 작용효과를 갖는다. 또한, 전하유지막(15, 16)과 웰(11) 및 확산영역(12, 13) 사이의 게이트 절연막(14)에 의해 유지전하의 누설이 억제되어, 유지특성을 향상시킬 수 있다. 추가로, 채널영역의 전체면이 게이트 절연막(14)으로 덮여지기 때문에, 반전층 캐리어의 계면산란을 억제함으로써 드레인 전류를 증가시키고, 나아가서는, 판독속도를 향상시킬 수 있다.
또한, 전하유지막 아래의 절연막은, 게이트 절연막과는 다르게 설계, 형성해도 좋다. 게이트전극은 단채널효과 억제를 우선해서 설계하고, 전하유지막 아래의 절연막을 게이트 절연막보다 두껍거나 또는 얇게 형성해도 좋다. 또, 전하유지막은 실리콘 질화막에 한정될 필요는 없고, 상술한 구성, 재료의 막이라도 좋다.
실시형태 9
이 실시형태의 반도체 기억장치는, 도 14에 나타낸 바와 같이, 실리콘 질화막으로 이루어지는 전하유지막(19)이, 게이트전극(17)의 게이트 측벽 절연막을 구성하고 있는 이외는, 실시형태 8의 반도체 기억장치와 실질적으로 같다.
이 반도체 기억장치에서는, 실제로 전하가 축적 또는 트랩되어서 기억이 유지되는 것은, 전하유지막(19)중의 영역 20, 21부분이다.
이 반도체 기억장치에 의해서도, 실시형태 8의 반도체 기억장치와 같은 작용 효과를 갖는다. 또한, 게이트전극(17)의 측벽이, 게이트 측벽 절연막형상의 전하유지막(19)으로 피복되어 있기 때문에, 전하유지막(19)을 마스크로 하여, 확산영역(12, 13)을 형성하기 위한 이온주입을 행하면, 확산영역(12, 13)의 끝부의 위치를 제어하는 것이 용이하게 된다. 예를 들면, 게이트전극(17)으로 피복되지 않는 채널영역을 약간 남기고, 전하유지막(19)에 의해 게이트전극(17)으로 피복되지 않는 채널영역을 피복하는 것이 용이하게 된다. 따라서, 큰 히스테리시스(한계값의 변화)를 갖는 반도체 기억장치를 용이하게 제작할 수 있다.
또한, 전하유지막(19) 아래의 절연막을 게이트 절연막과는 다르게 설계해도 좋다. 게이트전극은 단채널효과 억제를 우선해서 설계, 형성하고, 전하유지막 아래 의 절연막을 게이트 절연막보다도 두껍거나 또는 얇게 형성해도 좋다.
실시형태 10
이 실시형태의 반도체 기억장치는, 도 15에 나타낸 바와 같이, 전하유지막(22)이, 게이트 절연막(14)상에서 L자형으로 형성되어 있고, 실리콘 산화막으로 이루어지는 게이트 측벽 절연막(25)으로 피복되어 있는 이외는, 실시형태 9의 반도체 기억장치와 실질적으로 같다.
이 반도체 기억장치에서는, 실제로 전하가 축적 또는 트랩되어서 기억이 유지되는 것은, 전하유지막(22)중 영역 23, 24부분이다.
이 실시형태의 반도체 기억장치는, 실시형태 9의 반도체 기억장치와 같은 작용 효과를 갖는다. 또한, 전하유지막(22)은, 게이트 절연막(14)과 게이트 측벽 절연막(25)으로 끼워지기 때문에, ONO막 구조로 되고, 전자나 홀의 주입효율을 높여서 동작속도를 빠르게 할 수 있다.
이 반도체 기억장치의 제조방법을, 도 16에 기초하여 설명한다. 또, 소자분리영역 등의 형성은 생략한다.
우선, 도 16(a)에 나타낸 바와 같이, P형의 웰(11)상에, 막두께 1∼6㎚정도의 실리콘 산화막 또는 실리콘 산질화막, 혹은 막두께 1∼100㎚정도의 고유전막 등으로 이루어지는 게이트 절연막(14)을 형성하고, 또한 게이트전극(17)을 패터닝한다.
다음에, 도 16(b)에 나타낸 바와 같이, 얻어진 반도체 기판상 전체면에, CVD법에 의해 막두께 5∼20㎚정도의 실리콘 질화막(53) 및 막두께 20∼100㎚정도의 실 리콘 산화막(54)을 이 순서대로 퇴적한다.
또, 도 16(a)의 게이트전극(17)의 패터닝공정의 때에 노출되는 게이트 절연막이 손상을 입는 패터닝공정(에칭공정)이면, 게이트전극하 이외의 노출된 게이트 절연막을 제거한 후, 산화 또는 CVD법에 의한 실리콘 산화막이나 실리콘 산질화막, 혹은 CVD법 등에 의한 고유전막을 실리콘 질화막(53) 아래에 미리 형성해도 좋다.
계속해서, 도 16(c)에 나타낸 바와 같이 실리콘 산화막(54) 및 실리콘 질화막(53)을 게이트전극(17) 및 반도체 기판에 대하여 선택적으로 에치백한다. 이것에 의해, L자형의 실리콘 질화막(53)으로 이루어지는 전하유지막(22)과, 이 전하유지막(22)을 피복하는 게이트 측벽 절연막(25)이 형성된다. 그 후, 확산영역(12, 13)을 형성한다.
이렇게, 이 실시형태의 반도체 기억장치는 절연막 형성공정과 에치백공정만의 간단한 공정에 의해 제작할 수 있다.
실시형태 11
이 실시형태의 반도체 기억장치는, 도 17에 나타낸 바와 같이, 게이트전극(17)이 양쪽 하단에 오목부를 갖고 있고, 이 오목부 내에 실리콘 질화막으로 이루어지는 전하유지막(19)의 적어도 일부가 매설되어, 전하유지막(19)과 게이트전극(17)이 실리콘 산화막(81)에 의해 간격이 주어져서 구성되는 이외는, 실시형태 9의 반도체 기억장치와 실질적으로 같다.
이 반도체 기억장치에 의해서도, 실시형태 9의 반도체 기억장치와 같은 작용 효과를 갖는다.
또한, 소거동작시, 도 17의 화살표(71)로 나타내는 영역 부근에 발생한 열정공이, 부전위의 게이트전극에 끌어당겨져서, 화살표(72)와 같이 효율적으로 전하유지막(19)에 주입되고, 그 때문에 소거동작을 고속으로 할 수 있다.
또, 이 반도체 기억장치에서는, 실제로 전하가 축적 또는 트랩되어서 기억이 유지되는 것은, 전하유지막(19)중 주로 게이트전극의 오목부에 매설된 부분(화살표(72)의 선단부근)이다.
이 반도체 기억장치의 제조방법을, 도 18에 기초해서 설명한다. 또, 소자분리영역 등의 형성은 생략한다.
우선, 도 18(a)에 나타낸 바와 같이, P형의 웰(11)상에, 게이트 절연막(14) 및 게이트전극(17)을 형성한 후, 전체면을 산화해서 실리콘 산화막(51)을 형성한다. 이때의 실리콘 산화막 두께는, 예를 들면, 5㎚∼20㎚로 할 수 있다. 이때, 게이트전극(17)의 양쪽 하단에는 쐐기형상으로 버즈 비크(brid's beak)가 형성된다.
다음에, 도18(b)에 나타낸 바와 같이, 실리콘 산화막(51)을 등방성 에칭에 의해 제거한 후, 전체면을 재산화해서 실리콘 산화막(52)을 형성한다. 이 실리콘 산화막(52)은, 전하유지막과 게이트전극, 채널영역(웰영역) 및 확산영역(소스/드레인 영역)을 가로막는 절연막으로 된다. 이 때의 실리콘 산화막 두께는 특별히 한정되는 것은 아니지만, 반도체 기억장치의 고쳐쓰기 특성 및 유지특성의 양립의 관점에서, 4㎚∼20㎚로 하는 것이 바람직하다.
다음에, 도 18(c)에 나타낸 바와 같이, 실리콘 질화막을 전체면에 퇴적(예를 들면 20㎚∼200㎚)한 후 에칭백을 행함으로써, 게이트 측벽 절연막형상의 전하유지 막(19)을 형성한다. 그 후, 전하유지막(19)을 마스크로 하여 불순물 이온주입 및 열처리를 행함으로써 확산영역(12, 13)을 형성해서 반도체 기억장치가 완성된다(상부배선 등은 생략한다).
실시형태 12
이 실시형태의 반도체 기억장치는, 도 19에 나타낸 바와 같이, 적어도 그 일부가 게이트전극(17)의 오목부 내에 매설된 실리콘 질화막으로 이루어지는 전하유지막(82)이, 실리콘 산화막(81, 83)에 끼워져서 구성되는 이외는, 실시형태 11의 반도체 기억장치와 실질적으로 같다.
이 반도체 기억장치에 의해서도, 실시형태 11의 반도체 기억장치와 같은 작용 효과를 이룬다. 또한, 전하유지막(82)은 실리콘 산화막(81, 83)에 끼워진 ONO막 구조이기 때문에, 전자나 홀의 주입효율을 높이고, 동작속도를 빨리 할 수 있다.
이 반도체 기억장치는, 예를 들면, 실시형태 11의 반도체 기억장치를 형성하는 방법에 있어서, 도 18(b)의 상태의 후에 실리콘 질화막(예를 들면, 5㎚∼15㎚)과 실리콘 산화막(예를 들면 20㎚∼200㎚)을 이 순서대로 퇴적하여, 실리콘 산화막 및 실리콘 질화막을 에칭백함으로써 형성할 수 있다.
실시형태 13
이 실시형태의 반도체 기억장치는, 도 20에 나타낸 바와 같이, 소자분리영역(31)을 갖는 반도체 기판 중에 형성된 P형 웰(11)상에, 막두께 1∼6㎚정도의 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 개재해서 게이트전극(17)이 형성되어 있다. 게이트전극(17)의 측벽에는, 막두께 20∼100㎚정 도의 실리콘 질화막으로 이루어지는 전하유지막(32)이 형성되어 있다. 또, 전하유지막의 형태는 본 실시예의 형태에 한정되는 것은 아니고, 지금까지 나타낸 바와 같은 여러가지 형태가 있다. 전하유지막(32)의 측벽에는, 또한, 폴리실리콘으로 이루어지는 사이드월(26, 27)이 형성되어 있다. 또한, 이 사이드월(26, 27)의 바로 아래의 웰(11) 표면에는, N형의 불순물이 배어나와서 N형 영역(28, 29)이 각각 형성되어 있다. 사이드월(26)과 N형 영역(28)은 일체로 되어서 제1확산영역을 구성하고, 마찬가지로 사이드월(27)과 N형 영역(29)은 제2확산영역을 구성한다. 소자분리영역(31)의 표면은, 실리콘 질화막(30)에 의해 피복되어 있다.
이 반도체 기억장치에 있어서, 실제로 전하가 축적 또는 트랩되어서 기억이 유지되는 것은 전하유지막(32)중의 영역 23, 24부분이다.
이 반도체 기억장치는, 확산영역이 폴리실리콘으로 이루어지는 라이즈드 구조이기 때문에, 얕은 접합화가 매우 용이하다. 따라서, 단채널효과를 매우 효과적으로 억제하고, 소자의 미세화를 꾀할 수 있다.
또한, 도시하지 않지만, 확산영역에 콘택트를 설치할 때의 마진을 라이즈드 구조를 갖지 않는 경우에 비해서 작게 할 수 있다. 따라서, 확산영역과 웰의 접합 면적을 현저하게 작게 해서, 접합용량을 작게 할 수 있다. 이것에 의해 고속으로 동작시킬 수 있고, 또한 소비전력을 억제할 수 있다.
또한, 이 반도체 기억장치는, 기록이 이루어지지 않을 정도의 저전압으로 동작시키면, 저소비전력화, 고속동작화 및 미세화가 가능한 통상의 전계효과 트랜지스터로서 논리회로를 구성할 수 있다. 즉, 완전한 공통의 구조를 갖는 소자가, 논 리회로를 구성하는 소자로서도, 메모리회로를 구성하는 소자로서도 사용할 수 있다. 따라서, 논리회로와 메모리회로의 혼재 프로세스를 매우 간단히 할 수 있다.
이 반도체 기억장치를 형성하는 방법을, 도 21 및 도 22를 사용해서 설명한다.
우선, 도 21(a)에 나타내는 바와 같이, 반도체 기판 내에 P형의 웰(11)을 형성하고, 계속해서 예를 들면 STI법을 사용해서 소자분리영역(31)을 형성한다. 얻어진 웰(11)상에, 막두께 1∼6㎚정도의 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 형성한다. 다음에, 게이트전극이 되는 폴리실리콘막과 절연막(55)을 이 순서대로 퇴적한다. 그 후, 소정 형상의 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막 및 절연막(55)을 패터닝한다. 또한, 레지스트 패턴을 마스크로 하여 절연막(55)만을 패터닝하고, 레지스트 패턴을 제거한 후에 절연막(55)을 마스크로서 폴리실리콘막을 에칭해도 좋다. 이것에 의해, 절연막(55)으로 이루어지는 캡을 갖는 게이트전극(17)이 형성된다.
다음에, 도 21(b)에 나타낸 바와 같이, 얻어진 반도체 기판상 전체면에 실리콘 질화막(58)을 퇴적하고, 소자분리영역(31)상을 레지스트 패턴(56)으로 마스크한다.
계속해서, 도 21(c)에 나타낸 바와 같이, 레지스트 패턴(56)을 마스크로서 사용하고, 실리콘 질화막(58)을 에치백함으로써, 게이트전극(17) 및 절연막(55)의 측벽에 실리콘 질화막에 의한 전하유지막(32)을 형성함과 아울러, 소자분리영역(31)상에 실리콘 질화막(30)을 남긴다. 실리콘 질화막(30)은, 후공정 의 에칭공정에 있어서 반도체 기판 및 소자분리영역(31)을 보호한다. 특히, 후술하는 폴리실리콘에 의한 사이드월(26, 27)을 형성할 때의 에치백공정과, 절연막(55)을 제거하기 위한 에칭공정과, 확산영역상에 콘택트 구멍을 형성할 때의 에칭공정에서 중요하다.
다음에, 도 22(d)에 나타내는 바와 같이, 얻어진 반도체 기판상 전체면에 폴리실리콘막(57)을 퇴적한다.
다음에, 폴리실리콘막(57)을 절연막(55)이 노출될 때까지 에치백한다. 이 때, 폴리실리콘막(57)은, 그 일부가 실리콘 질화막(30)상에까지 및, 이들에 의해서 소자분리영역(31)을 완전히 피복하는 것이 바람직하다.
그 후, 도 22(e)에 나타낸 바와 같이, 절연막(55)을 등방성 에칭에 의해 제거한다. 또, 이들의 에칭시에 실리콘 질화막(30)이 스토퍼로 되어, 소자분리영역(31)이 오버에칭되는 것을 방지할 수 있다. 계속해서, 소정형상의 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막(57)의 일부를 이방성 에칭으로 제거하여, 서로 분리된 사이드월(26, 27)을 형성한다. 이것에 의해, 사이드월(26, 27)에 불순물을 주입하면, 각각이 확산영역(소스영역 또는 드레인영역)을 구성한다.
다음에, 게이트전극(17) 및 사이드월(26, 27)에 불순물을 이온주입하고, 불순물 활성화를 위한 어닐을 행한다. 이것에 의해, 불순물 이온은 웰(11)중에 확산해서 영역(28, 29)을 형성하고, 사이드월(26, 27)과 일체로 되어서, 각각 확산영역을 형성한다.
이 반도체 기억장치에 따르면, 1트랜지스터당 2비트의 기억을 실현하면서, 단채널효과가 매우 억제되어 미세화가 가능해진다. 또한, 고속동작과 저소비전력화가 가능하다.
또한, 이 반도체 기억장치는, 그대로 논리회로를 구성하는 트랜지스터로서도 사용가능하기 때문에, 논리회로와 메모리회로의 혼재 프로세스를 매우 간단히 할 수 있다.
추가로, 사이드월(26, 27)에 주입된 불순물 이온을 웰(11)로 고층확산시킴으로써 매우 급준한 프로파일을 갖는 소스/드레인영역과 웰영역의 접합을 형성할 수 있다. 즉, 1020㎝-3이상의 불순물 농도를 가지는 소스/드레인영역과, 1018㎝
-3이상의 불순물 농도를 가지는 웰 사이에서 급준한 프로파일 접합을 형성할 수 있고, 게이트전극에 1V인가했을 때의 드레인 내압을 3V이하로 할 수 있다. 이 때문에, 게이트전극 3V, N형의 소스/드레인 영역의 한쪽 및 웰을 GND, N형의 소스/드레인 영역의 다른쪽을 3V로 설정하는 것만으로, 3V로 설정한 쪽의 소스/드레인 영역 근방의 전하유지막에 전자를 주입할 수 있다. 또한, 반대로, 게이트전극에 -2V, N형의 소스/드레인 영역의 한쪽을 GND, 웰을 0.8V(PN접합의 빌트 인 포텐셜 정도의 전압 또는 PN접합의 빌트 인 포텐셜보다 약간 높은 전압), N형의 소스/드레인 영역의 다른쪽을 3V로 설정하는 것만으로, 3V로 설정한 쪽의 소스/드레인 영역 근방의 전하유지막에 홀을 주입할 수 있다. 이와 같이, 소스/드레인 영역과 웰영역의 접합을 급준한 프로파일로 설계함으로써, 드레인 내압을 낮게 설정할 수 있고, 이 효과에 의 해, 기록소거전압을 낮게 설정할 수 있다.
실시형태 14
본 발명의 반도체 기억장치의 새로운 기록, 소거방법을 설명한다.
이 기록·소거방법은, 이하에 나타낸 바와 같이, 비트선과 워드선간의 전계를 이용하고 있기 때문에, 예를 들면, 실시형태 13의 구조가 유효하지만, 다른 실시형태의 구조이어도 적용할 수 있다. 또, 이 경우, 게이트전극과 접속 또는 게이트전극 그 자체의 기능을 갖는 워드선과, 소스/드레인 영역과 접속되는 비트선을 교차하도록 설치함으로써, 선택된 전하유지막에만 큰 전계를 가할 수 있다.
선택 비트선을 기준전위(예를 들면, OV)로 한다. 이 때, 선택 워드선에 +VDD, 비선택 비트선에 +2/3VDD, 비선택 워드선에 +1/3VDD를 인가한다. 이것에 의해, 선택 워드선과 선택 비트선을 대항전극으로 하는 전하유지막에는 전계차 VDD가 인가되고, 다른 전하유지막은 모두 전계차 1/3VDD가 인가된다. 전계차 VDD로 기록·소거를 할 수 있고, 전계차 1/3VDD에서는 기록·소거가 일어나지 않는 전하유지막을 사용하면, 랜덤 액세스 기록·소거가 가능해진다. 이 방법에서는, 터널전류에 의해 기록·소거가 직접 행하여지기 때문에, 저전류로 기록소거가 가능해지고, 저소비전력화의 효과가 있다.
또한, 벌크기판을 사용한 대규모 집적메모리는, 도 23(a) 및 도 23(b)에 나타낸 바와 같이, 반도체 기판 내(반도체 기판 표면)에 형성된 제1도전형의 웰영역(1901)과, 상기 웰영역(1901)상에 형성된 게이트 절연막(1902)과, 상기 게이트 절연막상에 형성된 복수의 워드선(1903)과, 상기 복수의 워드선(1903)의 양측에 각각 형성된 복수의 제2도전형의 확산영역(1905)과, 적어도 상기 확산영역의 일부의 위 혹은 상기 웰영역의 일부 및 확산영역의 일부의 위에 걸쳐서, 상기 복수의 워드선의 양측에, 상기 워드선, 웰영역, 확산영역에 대하여 직접 또는 절연막을 통하여 형성된, 전하를 축적 또는 트랩하는 기능을 갖는 전하유지막(1904)과, 상기 복수의 확산영역과 접속되어, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선(도시 생략)으로 이루어진다. 또, 도 23(a)에 있어서, 부호 1910은 소자분리 영역을 나타내고 있다. 또한, 도 23(b)는, 도 23(a)의 A-A'선에 있어서의 단면도를 나타내고 있다. 비트선(도시생략)과 제2도전형의 확산영역(소스/드레인 영역)(1905)을 접속하는 단자(비트선 그 자체이어도 좋음)(1907)와 워드선(게이트전극)(1903) 사이에 전하유지막(1904)이 끼워져 있는 것이 바람직하다. 이 경우, 게이트전극과 단자간에 직접 전계를 가하여, 선택한 2개의 노드간에서 전자 또는 홀의 주입, 전자 또는 홀의 제거가 가능해지고, 열전자나 열정공 주입과 비교하여, 기록·소거 효율을 향상시킬 수 있다.
또, 메모리셀이 도 23에 나타내는 만큼은 밀집되어 있지 않은 경우, 제2도전형의 확산영역(소스/드레인 영역)(1905)을 접속하는 단자(1907)와 전하유지막(1904) 사이에는 층간절연막이 개재하게 된다. 이 경우의 기록, 소거 방법은, 본 실시형태에 기술한 방법보다 실시형태 6의 방법을 사용하는 편이 바람직하다.
실시형태 15
이 실시형태의 반도체 기억장치는, 메모리 기능체(161, 162)가 전하를 유지 하는 영역(전하를 축적하는 영역이며, 전하를 유지하는 기능을 갖는 막이여도 좋다)과 전하가 빠져나가기 어렵게 하는 영역(전하가 빠져나가기 어렵게 하는 기능을 갖는 막이어도 좋다)으로 구성된다. 예를 들면, 도 24에 나타낸 바와 같이, ONO구조를 갖고 있다. 다시 말해, 실리콘 산화막(141)과 실리콘 산화막(143) 사이에 실리콘 질화막(142)이 끼워져서, 메모리 기능체(161, 162)를 구성하고 있다. 여기에서, 실리콘 질화막은 전하를 유지하는 기능을 한다. 또한, 실리콘 산화막(141, 143)은 실리콘 질화막중에 축적된 전하를 빠져나가기 어렵게 하는 기능을 갖는 막의 역활을 한다.
또한, 메모리 기능체(161, 162)에 있어서의 전하를 유지하는 영역(실리콘 질화막(142))은, 확산영역(112, 113)과 각각 오버랩되어 있다. 여기에서 오버랩된다고 하는 것은, 확산영역(112, 113)의 적어도 일부의 영역상에, 전하를 유지하는 영역(실리콘 질화막(142))의 적어도 일부가 존재하는 것을 의미한다. 또, 부호 111은 반도체 기판, 부호 114는 게이트 절연막, 부호 117은 게이트전극, 부호 171은 (게이트전극과 확산영역의)오프셋 영역이다. 도시하지 않지만, 게이트 절연막(114) 아래이고 반도체 기판(111) 최표면부는 채널영역으로 된다.
메모리 기능체(161, 162)에 있어서의 전하를 유지하는 영역(142)과 확산영역(112, 113)이 오버랩되는 것에 의한 효과를 설명한다.
도 25은, 도 24의 우측의 메모리 기능체(162) 주변부의 확대도이다. W1은 게이트전극(114)과 확산영역(113)의 오프셋량을 나타낸다. 또한, W2는 게이트전극의 채널 길이방향의 절단면에 있어서의 메모리 기능체(162)의 폭을 나타내고 있지만, 메모리 기능체(162) 중 실리콘 질화막(142)의 게이트전극(117)과 떨어진 측의 끝이 게이트전극(117)으로부터 떨어진 측의 메모리 기능체(162)의 끝과 일치하고 있기 때문에, 메모리 기능체(162)의 폭을 W2로서 정의하였다. 메모리 기능체(162)와 확산영역(113)의 오버랩량은 W2-W1로 나타내어진다. 특히 중요한 것은, 메모리 기능체(162) 중 실리콘 질화막(142)이, 확산영역(113)과 오버랩되는, 즉, W2>W1로 되는 관계를 충족시키는 것이다.
또, 도 26에 나타낸 바와 같이, 메모리 기능체(162a) 중 실리콘 질화막(142a)의 게이트전극과 떨어진 측의 끝이, 게이트전극으로부터 떨어진 측의 메모리 기능체(162a)의 끝과 일치하고 있지 않을 경우는, W2를 게이트전극단으로부터 실리콘 질화막(142a)의 게이트전극과 먼 측의 끝까지라고 정의하면 된다.
도 27은, 도 25의 구조에 있어서, 메모리 기능체(162)의 폭(W2)을 100㎚로 고정하고, 오프셋량(W1)을 변화시켰을 때의 드레인 전류(Id)를 나타내고 있다. 여기에서, 드레인 전류는, 메모리 기능체(162)를 소거상태(홀이 축적되어 있는)로 하고, 확산영역(112, 113)을 각각 소스전극, 드레인전극으로 하여, 디바이스 시뮬레이션에 의해 구했다.
도 27로부터 명확한 것 같이, W1이 100㎚이상(즉, 실리콘 질화막(142)과 확산영역(113)이 오버랩되지 않음)에서는, 드레인 전류가 급속히 감소하고 있다. 드레인 전류값은, 판독동작속도에 대략 비례하므로, W1이 100㎚이상에서는 메모리의 성능은 급속히 열화된다. 한편, 실리콘 질화막(142)과 확산영역(113)이 오버랩되는 범위에 있어서는, 드레인 전류의 감소는 완만하다. 따라서, 전하를 유지하는 기능 을 갖는 막인 실리콘 질화막(142)의 적어도 일부와 소스/드레인 영역이 오버랩되는 것이 바람직하다.
상술한 디바이스 시뮬레이션의 결과를 근거로 하여, W2를 100㎚ 고정으로 하고, W1을 설계값으로서 60㎚ 및 100㎚로 하여, 메모리셀 어레이를 제작했다. W1이 60㎚인 경우, 실리콘 질화막(142)과 확산영역(112, 113)은 설계값으로서 40㎚오버랩되고, W1이 100㎚인 경우, 설계값으로서 오버랩되지 않는다. 이들의 메모리셀 어레이의 판독시간을 측정한 결과, 편차를 고려한 워스트 케이스로 비교하여, W1을 설계값으로서 60㎚로 한 경우의 쪽이, 판독 액세스시간으로 100배 고속이었다. 실용상, 판독 액세스시간은 1비트당 100나노초 이하인 것이 바람직하지만, W1=W2에서는, 이 조건을 도저히 달성할 수 없는 것을 알았다. 또, 제조편차까지 고려했을 경우, W2-W1>10㎚인 것이 보다 바람직한 것이 판명되었다.
메모리 기능체(161)(영역(181))에 기억된 정보의 판독은, 실시형태 6과 마찬가지로, 확산영역(112)을 소스전극으로 하고, 확산영역(113)을 드레인영역으로 해서 채널영역중의 드레인 영역에 가까운 측에 핀치오프점을 형성하는 것이 바람직하다. 즉, 2개의 메모리 기능체 중 한쪽에 기억된 정보를 판독할 때에, 핀치오프점을 채널영역 내이며, 다른쪽의 메모리 기능체에 가까운 영역에 형성시키는 것이 바람직하다. 이것에 의해, 메모리 기능체(162)의 기억상황의 여하에 관계없이, 메모리 기능체(161)의 기억정보를 감도좋게 검출할 수 있고, 2비트 동작을 가능하게 하는 큰 요인이 된다.
한편, 2개의 메모리 기능체의 한쪽에만 정보를 기억시킬 경우 또는 2개의 메 모리 기능체를 같은 기억상태로 해서 사용할 경우에는, 판독시에 반드시 핀치오프점을 형성하지 않아도 좋다.
또, 도 24에는 도시하지 않고 있지만, 반도체 기판(111)의 표면에 웰영역(N채널소자의 경우는 P형 웰)을 형성하는 것이 바람직하다. 웰영역을 형성함으로써, 채널영역의 불순물 농도를 메모리 동작(고쳐쓰기 동작 및 판독동작)에 최적으로 하면서, 그 밖의 전기특성(내압, 접합용량, 단채널효과)을 제어하는 것이 용이해진다.
메모리 기능체는, 메모리의 유지특성을 향상시키는 관점에서 전하를 유지하는 기능을 갖는 전하유지막과 절연막을 포함하고 있는 것이 바람직하다. 이 실시형태에서는, 전하유지막으로서 전하를 트랩하는 준위를 갖는 실리콘 질화막(142), 절연막으로서 전하유지막에 축적된 전하의 유실을 막는 작용이 있는 실리콘 산화막(141, 143)을 사용하고 있다. 메모리 기능체가 전하유지막과 절연막을 포함함으로써 전하의 유실을 막아서 유지특성을 향상시킬 수 있다. 또한, 메모리 기능체가 전하유지막만으로 구성되는 경우에 비해서 전하유지막의 체적을 적당하게 작게 할 수 있다. 전하유지막의 체적을 적당하게 작게 함으로써 전하유지막 내에서의 전하의 이동을 제한하고, 기억유지 중에 전하이동에 의한 특성변화가 일어나는 것을 억제하는 것이 가능하다.
또한, 메모리 기능체는, 게이트 절연막 표면과 거의 평행하게 배치되는 전하유지막을 포함하는 것, 바꿔 말하면, 메모리 기능체에 있어서의 전하유지막의 상면이, 게이트 절연막 상면에서 같은 거리에 위치하도록 배치되는 것이 바람직하다. 구체적으로는, 도 28에 나타낸 바와 같이, 메모리 기능체(162)의 전하유지막(142a)이 게이트 절연막(114) 표면과 대략 평행한 면을 갖고 있다. 바꿔 말하면, 전하유지막(142a)은 게이트 절연막(114) 표면에 대응하는 높이로부터, 균일한 높이에 형성되는 것이 바람직하다. 메모리 기능체(162)중에, 게이트 절연막(114) 표면과 거의 평행한 전하유지막(142a)이 있음으로써, 전하유지막(142a)에 축적된 전하의 다과에 의해 오프셋 영역(171)에서의 반전층이 형성되기 쉬움을 효과적으로 제어할 수 있고, 나아가서는 메모리 효과를 크게 할 수 있다. 또한, 전하유지막(142a)을 게이트 절연막(114)의 표면과 대략 평행하게 함으로써, 오프셋량(W1)에 편차가 있을 경우라도 메모리 효과의 변화를 비교적 작게 유지할 수 있고, 메모리 효과의 편차를 억제하는 것이 가능하다. 또, 전하유지막(142a) 상부 방향에의 전하의 이동이 억제되어, 기억유지중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다.
또한, 메모리 기능체(162)는, 게이트 절연막(114)의 표면과 대략 평행한 전하유지막(142a)과 채널영역(또는 웰영역)을 가로막는 절연막(예를 들면, 실리콘 산화막(144) 중 오프셋 영역(171)위의 부분)을 포함하는 것이 바람직하다. 이 절연막에 의해, 전하유지막에 축적된 전하의 유실이 억제되고, 또한 유지특성이 좋은 반도체 기억장치를 얻을 수 있다.
또, 전하유지막(142a)의 막두께를 제어함과 아울러, 전하유지막(142a) 아래의 절연막(실리콘 산화막(144) 중 오프셋 영역(171)위의 부분)의 막두께를 일정하게 제어함으로써, 반도체 기판 표면에서 전하유지막 중에 축적되는 전하까지의 거 리를 대략 일정하게 유지하는 것이 가능해진다. 즉, 반도체 기판 표면으로부터 전하유지막 중에 축적되는 전하까지의 거리를, 전하유지막(142a) 아래의 절연막의 최소 막두께 값으로부터, 전하유지막(142a) 아래의 절연막의 최대 막두께 값과 전하유지막(142a)의 최대 막두께 값의 합까지의 사이에서 제어할 수 있다. 이것에 의해, 전하유지막(142a)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대체로 제어하는 것이 가능해지고, 메모리 소자의 메모리 효과의 크기 편차를 매우 작게 하는 것이 가능해진다.
실시형태 16
이 실시형태는, 메모리 기능체(162)의 전하유지막(142)이, 도 29에 나타낸 바와 같이, 대략 균일한 막두께이고, 게이트 절연막(114)의 표면과 대략 평행하게 배치되며(화살표 181), 또한, 게이트전극(117) 측면과 대략 평행하게 배치된(화살표 182) 형상을 갖고 있다.
게이트전극(117)에 정전압이 인가되었을 경우에는, 메모리 기능체(162)중에서의 전기력선은 화살표(183)와 같이, 실리콘 질화막(142)을 2회(화살표(182) 및 화살표(181)가 나타내는 부분) 통과한다. 또, 게이트전극(117)에 부전압이 인가되었을 때는 전기력선의 방향은 반대측으로 된다. 여기에서, 실리콘 질화막(142)의 비유전율은 약 6이며, 실리콘 산화막(141, 143)의 비유전율은 약 4이다. 따라서, 화살표(181)로 나타내는 전하유지막만이 존재하는 경우보다, 전기력선(183) 방향에 있어서의 메모리 기능체(162)의 실효적인 비유전율이 커지고, 전기력선의 양단에서의 전위차를 보다 작게 하는 것이 가능하다. 즉, 게이트전극(117)에 인가된 전압의 많은 부분이, 오프셋 영역(171)에 있어서의 전계를 강하게 하기 위해서 사용되어지게 된다.
고쳐쓰기 동작시에 전하가 실리콘 질화막(142)에 주입되는 것은, 발생한 전하가 오프셋 영역(171)에 있어서의 전계에 의해 끌어들여지기 때문이다. 따라서, 화살표(182)로 나타내어지는 전하유지막을 포함함으로써, 고쳐쓰기 동작시에 메모리 기능체(162)에 주입되는 전하가 증가하여 고쳐쓰기 속도가 증대한다.
또, 실리콘 산화막(143)의 부분도 실리콘 질화막이었을 경우, 즉, 전하유지막이 게이트 절연막(114)의 표면에 대응하는 높이에 대하여 균일하지 않은 경우, 실리콘 질화막의 윗방향에의 전하의 이동이 현저해져서, 유지특성이 악화된다.
전하유지막은, 실리콘 질화막 대신에 비유전율이 매우 큰 산화하프늄 등의 고유전체에 의해 형성되는 것이 보다 바람직하다.
또한, 메모리 기능체는, 게이트 절연막 표면과 대략 평행한 전하유지막과 채널영역(또는 웰영역)을 가로막는 절연막(실리콘 산화막(141) 중 오프셋 영역(171)위의 부분)을 더 포함하는 것이 바람직하다. 이 절연막에 의해, 전하유지막에 축적된 전하의 유실이 억제되어, 또한 유지특성을 향상시킬 수 있다.
또한, 메모리 기능체는 게이트 전극과, 게이트 전극 측면과 대략 평행한 방향으로 연장된 전하유지막을 가로막는 절연막(실리콘 산화막(141)중 게이트전극(117)에 접한 부분)을 더 포함하는 것이 바람직하다. 이 절연막에 의해 게이트전극으로부터 전하유지막으로 전하가 주입되어 전기적 특성이 변화하는 것을 방지하고, 반도체 기억장치의 신뢰성을 향상시킬 수 있다.
또한, 실시형태 15와 마찬가지로, 전하유지막(142) 아래의 절연막(실리콘 산화막(141) 중 오프셋 영역(171)위의 부분)의 막두께를 일정하게 제어하는 것, 또한 게이트전극 측면상에 배치하는 절연막(실리콘 산화막(141) 중 게이트전극(117)에 접한 부분)의 막두께를 일정하게 제어하는 것이 바람직하다. 이것에 의해, 전하유지막(142)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대강 제어할 수 있는 동시에, 전하리크를 방지할 수 있다.
실시형태 17
이 실시형태는, 게이트전극, 메모리 기능체 및 소스/드레인 영역간 거리의 최적화에 관한 것이다.
도 30에 나타낸 바와 같이, A는 채널 길이방향의 절단면에 있어서의 게이트전극길이, B은 소스/드레인 영역간의 거리(채널길이), C는 한쪽의 메모리 기능체의 끝에서 다른쪽의 메모리 기능체의 끝까지의 거리, 즉 채널 길이방향의 절단면에 있어서의 한쪽의 메모리 기능체 내의 전하를 유지하는 기능을 갖는 막의 끝(게이트전극과 떨어져 있는 측)으로부터 다른쪽의 메모리 기능체 내의 전하를 유지하는 기능을 갖는 막의 끝(게이트전극과 떨어져 있는 측)까지의 거리를 나타낸다.
우선, B<C인 것이 바람직하다. 채널영역 중 게이트전극(117) 아래의 부분과 소스/드레인 영역(112, 113) 사이에는 오프셋 영역(171)이 존재한다. B<C에 의해, 메모리 기능체(161, 162)(실리콘 질화막(142))에 축적된 전하에 의해, 오프셋 영역(171)의 전체영역에 있어서, 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과가 증대하고, 특히 판독동작의 고속화가 실현된다.
또한, 게이트전극(117)과 소스/드레인 영역(112, 113)이 오프셋되어 있을 경우, 즉, A<B가 성립하는 경우에는, 게이트전극에 전압을 인가했을 때의 오프셋 영역의 반전하기 쉬움이 메모리 기능체에 축적된 전하량에 의해 크게 변화되고, 메모리 효과가 증대함과 아울러, 단채널효과를 저감할 수 있다. 단, 메모리 효과가 발현되는 한에 있어서는, 반드시 존재할 필요는 없다. 오프셋 영역(171)이 없을 경우에 있어서도, 소스/드레인 영역(112, 113)의 불순물 농도가 충분히 옅으면, 메모리 기능체(161, 162)(실리콘 질화막(142))에 있어서 메모리 효과가 발현될 수 있다.
따라서, A<B<C인 것이 가장 바람직하다.
실시형태 18
이 실시형태의 반도체 기억장치는, 도 31에 나타낸 바와 같이, 실시형태 15에 있어서의 반도체 기판을 SOI기판으로 하는 이외는, 실질적으로 같은 구성을 갖는다.
이 반도체 기억장치는, 반도체 기판(181)상에 매입산화막(183)이 형성되고, 또한 그 위에 SOI층이 형성되어 있다. SOI층 내에는 확산영역(112, 113)이 형성되고, 그 이외의 영역은 보디영역(182)으로 되어 있다.
이 반도체 기억장치에 의해서도, 실시형태 15의 반도체 기억장치와 같은 작용 효과를 갖는다. 또한, 확산영역(112, 113)과 보디영역(182)의 접합용량을 현저하게 작게 할 수 있으므로, 소자의 고속화나 저소비전력화가 가능해진다.
실시형태 19
이 실시형태의 반도체 기억장치는, 도 32에 나타낸 바와 같이, 실시형태 15 에 있어서, N형의 소스/드레인 영역(112, 113)의 채널측에 인접하고, P형 고농도 영역(191)을 추가한 이외는, 실질적으로 같은 구성을 갖는다.
즉, P형 고농도영역(191)에 있어서의 P형을 부여하는 불순물(예를 들면 붕소) 농도가, 영역(192)에 있어서의 P형을 부여하는 불순물 농도보다 높다. P형 고농도영역(191)에 있어서의 P형의 불순물 농도는, 예를 들면, 5×1017∼1×1019㎝-3
정도가 적당하다. 또한, 영역(192)의 P형 불순물 농도는, 예를 들면, 5×1016∼1×1018㎝-3로 할 수 있다.
이렇게, P형 고농도영역(191)을 형성함으로써 확산영역(112, 113)과 반도체 기판(111)의 접합이, 메모리 기능체(161, 162)의 바로 아래에서 급준하게 된다. 그 때문에, 기록 및 소거동작시에 핫캐리어가 발생하기 쉬워져, 기록동작 및 소거동작의 전압을 저하시키거나, 혹은 기록동작 및 소거동작을 고속으로 하는 것이 가능해진다. 또한, 영역(192)의 불순물 농도는 비교적 엷으므로, 메모리가 소거상태에 있을 때의 한계값이 낮고, 드레인 전류는 커진다. 그 때문에, 판독속도가 향상된다. 따라서, 고쳐쓰기 전압이 낮거나 또는 고쳐쓰기 속도가 고속이며, 또한 판독속도가 고속인 반도체 기억장치를 얻을 수 있다.
또한, 도 32에 있어서, 소스/드레인 영역 근방이며 메모리 기능체 아래(즉, 게이트전극의 바로 아래는 아니다)에 있어서, P형 고농도영역(191)을 형성함으로써 트랜지스터 전체로서의 한계값은 현저하게 상승한다. 이 상승의 정도는, P형 고농도영역(191)이 게이트전극의 바로 아래에 있을 경우에 비해서 현저하게 크다. 메모리 기능체에 기록부하(트랜지스터가 N채널형인 경우는 전자)가 축적된 경우는, 이 차가 한층 커진다. 한편, 메모리 기능체에 충분한 소거전하(트랜지스터가 N채널형의 경우는 정공)가 축적되었을 경우는, 트랜지스터 전체로서의 한계값은, 게이트전극하의 채널영역(영역(192))의 불순물 농도로 결정되는 한계값까지 저하된다. 즉, 소거시의 한계값은, P형 고농도 영역(191)의 불순물 농도에는 의존하지 않고, 한편으로, 기록시의 한계값은 매우 큰 영향을 받는다. 따라서, P형 고농도 영역(191)을 메모리 기능체 아래이며 소스/드레인 영역 근방에 배치함으로써, 기록시의 한계값만이 매우 크게 변동하여, 메모리 효과(기록시와 소거시에서의 한계값의 차)를 현저하게 증대시킬 수 있다.
실시형태 20
이 실시형태의 반도체 기억장치는, 도 33에 나타낸 바와 같이, 실시형태 15에 있어서, 전하유지막(실리콘 질화막(142))과 채널영역 또는 웰영역을 가로막는 절연막의 두께(T1)가, 게이트 절연막의 두께(T2)보다 얇은 것 이외는, 실질적으로 같은 구성을 갖는다.
게이트 절연막(114)은, 메모리의 고쳐쓰기 동작시에 있어서의 내압의 요청으로부터, 그 두께(T2)에는 하한값이 존재한다. 그러나, 절연막의 두께(T1)는, 내압의 요청에도 불구하고 T2보다 얇게 하는 것이 가능하다. T1을 얇게 함으로써, 메모리 기능체에의 전하의 주입이 용이해져, 기록동작 및 소거동작의 전압을 저하시키거나, 또는 기록동작 및 소거동작을 고속으로 하는 것이 가능해지고, 또한, 실리콘 질화막(142)에 전하가 축적되었을 때에 채널영역 또는 웰영역에 유기되는 전하량이 늘어나기 때문에, 메모리 효과를 증대시킬 수 있다.
따라서, T1<T2로 함으로써 메모리의 내압성능을 저하시키지 않고, 기록동작 및 소거동작의 전압을 저하시키거나, 또는 기록동작 및 소거동작을 고속으로 하여, 더욱 메모리 효과를 증대시키는 것이 가능해진다.
또, 절연막의 두께(T1)는 제조 프로세스에 의한 균일성이나 막질이 일정한 수준을 유지하는 것이 가능하며, 또한 유지특성이 극단적으로 열화되지 않는 한계로 되는 0.8㎚이상인 것이 보다 바람직하다.
실시형태 21
이 실시형태의 반도체 기억장치는, 도 34에 나타낸 바와 같이, 실시형태 15에 있어서, 전하유지막(실리콘 질화막(142))과 채널영역 또는 웰영역을 가로막는 절연막의 두께(T1)가, 게이트 절연막의 두께(T2)보다 두꺼운 것 이외는, 실질적으로 같은 구성을 갖는다.
게이트 절연막(114)은, 소자의 단채널효과 방지의 요청으로부터, 그 두께(T2)에는 상한치가 존재한다. 그러나, 절연막의 두께(T1)는, 단채널효과 방지의 요청에도 불구하고 T2보다 두껍게 하는 것이 가능하다. T1을 두껍게 함으로써, 메모리 기능체에 축적된 전하가 유실되는 것을 막고, 메모리의 유지특성을 개선하는 것이 가능해진다.
따라서, T1>T2로 함으로써 메모리의 단채널효과를 악화시키지 않고 유지특성을 개선하는 것이 가능해진다.
또, 절연막의 두께(T1)는, 고쳐쓰기 속도의 저하를 고려하여 20㎚이하인 것 이 바람직하다.
실시형태 22
상술한 반도체 기억장치가 장착된 휴대전자기기인 휴대전화를, 도 35에 나타낸다.
이 휴대전화는, 주로 제어회로(211), 전지(212), RF(무선주파수)회로(213), 표시부(214), 안테나(215), 신호선(216), 전원선(217) 등에 의해 구성되어 있고, 제어회로(211)에는, 상술한 본 발명의 반도체 기억장치가 장착되어 있다. 또, 제어회로(211)는 실시형태 10에서 설명한 것 같은, 동일구조의 소자를 메모리회로 소자 및 논리회로 소자로서 겸용한 집적회로인 것이 바람직하다. 이것에 의해, 집적회로의 제조가 용이해져, 휴대전자기기의 제조비용을 특히 저감할 수 있다.
이와 같이 1트랜지스터당 2비트의 기억이 가능하고, 또한 미세화가 용이한 반도체 기억장치를 휴대전자기기에 사용함으로써, 휴대전자기기의 기능과 동작 속도를 향상시켜 제조비용을 삭감하는 것이 가능하게 된다.
또한, 본 발명의 반도체 기억장치는, 주로 확산영역인 제1도전형의 영역과, 제2도전형의 영역과, 제1 및 제2도전형의 영역의 경계에 걸쳐서 배치된 메모리 기능체와, 절연막을 개재해서 형성된 전극으로 구성되거나, 혹은, 주로 게이트 절연막과, 게이트 절연막상에 형성된 게이트전극과, 게이트전극의 양측에 형성된 메모리 기능체와, 메모리 기능체의 게이트전극과 반대측의 각각에 배치된 소스/드레인 영역(확산영역)과, 게이트전극 아래에 배치된 채널영역으로 구성된다.
이 반도체 기억장치는, 1개의 전하유지막에 2값 또는 그 이상의 정보를 기억 함으로써, 4값 또는 그 이상의 정보를 기억하는 메모리 소자로서 기능하고, 또한, 메모리 기능체에 의한 가변저항 효과에 의해, 선택 트랜지스터와 메모리 트랜지스터의 기능을 겸비한 메모리셀로서도 기능한다.
본 발명의 반도체장치는, 반도체 기판상, 바람직하게는 반도체 기판 내에 형성된 제1도전형의 웰영역상에 형성되는 것이 바람직하다.
반도체 기판으로서는, 반도체장치에 사용되는 것이면 특별히 한정되는 것은 아니고, 예를 들면, 실리콘, 게르마늄 등의 원소반도체, 실리콘게르마늄, GaAs, InGaAs, ZnSe, GaN 등의 화합물 반도체에 의한 벌크기판이 예시된다. 또, 표면에 반도체층을 갖는 것으로서, SOI(Silicon on Insulator)기판 또는 다층 SOI기판 등의 여러 가지의 기판, 유리나 플라스틱 기판상에 반도체층을 갖는 것을 사용해도 좋다. 그 중에서도 실리콘 기판 또는 표면에 실리콘층이 형성된 SOI기판 등이 바람직하다. 반도체 기판 또는 반도체층은, 내부를 흐르는 전류량에 대소가 생기지만, 단결정(예를 들면, 에피택셜 성장에 의한), 다결정 또는 아몰파스중 어느 것이어도 좋다.
이 반도체 기판 또는 반도체층상에는, 소자분리 영역이 형성되어 있는 것이 바람직하고, 또한 트랜지스터, 커패시터, 저항 등의 소자, 이들에 의한 회로, 반도체장치나 층간 절연막이 조합되어, 싱글 또는 멀티레이어 구조로 형성되어 있어도 좋다. 또한, 소자분리 영역은, LOCOS막, 트렌치산화막, STI막 등 여러 가지의 소자분리막에 의해 형성할 수 있다. 반도체 기판은, P형 또는 N형의 도전형을 갖고 있어도 좋고, 반도체 기판에는, 적어도 1개의 제1도전형(P형 또는 N형 )의 웰영역이 형성되어 있는 것이 바람직하다. 반도체 기판 및 웰영역의 불순물 농도는, 상기 분야에서 공지의 범위의 것을 사용할 수 있다. 또, 반도체 기판으로서 SOI기판을 사용할 경우에는, 표면 반도체층에는, 웰영역이 형성되어 있어도 좋지만, 채널영역 아래에 보디영역을 갖고 있어도 좋다.
게이트 절연막 또는 절연막은, 통상, 반도체장치에 사용되는 것이면 특별히 한정되는 것은 아니고, 예를 들면, 실리콘 산화막, 실리콘 질화막 등의 절연막; 산화알루미늄막, 산화티타늄막, 산화탄탈막, 산화하프늄막 등의 고유전체막의 단층 막 또는 적층막을 사용할 수 있다. 그중에서도 실리콘 산화막이 바람직하다. 게이트 절연막은, 예를 들면, 1∼20㎚정도, 바람직하게 1∼6㎚정도의 막두께로 하는 것이 적당하다. 게이트 절연막은, 게이트전극 바로 아래에만 형성되어 있어도 좋고, 게이트전극보다 크게(폭이 넓게) 형성되어 있어도 좋다.
게이트전극 또는 전극은, 게이트 절연막상에, 통상 반도체장치에 사용되는 형상 또는 하단부에 오목부를 갖는 형상으로 형성되어 있다. 또, 단일의 게이트전극이란, 게이트전극으로서는, 1종 또는 2종 이상의 도전막에 의해 분리되지 않고, 일체형상으로서 형성되어 있는 게이트전극을 의미한다. 또한, 게이트전극은 측벽에 측벽 절연막을 갖고 있어도 좋다. 게이트전극은, 통상, 반도체장치에 사용되는 것이면 특별히 한정되는 것은 아니고, 도전막, 예를 들면, 폴리실리콘:구리, 알루미늄 등의 금속:텅스텐, 티타늄, 탄탈 등의 고융점금속:고융점금속과의 실리사이드 등의 단층막 또는 적층막 등을 들 수 있다. 게이트전극의 막두께는, 예를 들면 50∼400㎚정도의 막두께로 형성하는 것이 적당하다. 또, 게이트전극 아래에는 채널영 역이 형성되어 있다.
메모리 기능체는, 적어도, 전하를 유지하거나, 전하를 축적하고, 유지하는 기능을 갖거나, 전하를 트랩하거나, 전하분극상태를 유지하는 기능을 갖는 막 또는 영역을 포함해서 구성된다. 이들 기능을 담당하는 것으로서는, 실리콘 질화물; 실리콘; 인, 보론 등의 불순물을 함유하는 실리케이트유리; 실리콘카바이드; 알루미나; 하프늄옥사이드, 지르코늄옥사이드, 탄탈옥사이드 등의 고유전체; 산화아연; 강유전체; 금속 등을 들 수 있다. 메모리 기능체는, 예를 들면, 실리콘 질화막을 포함하는 절연체막; 도전막 혹은 반도체층을 내부에 포함하는 절연체막; 도전체 혹은 반도체 도트를 1개 이상 포함하는 절연체막; 전계에 의해 내부전하가 분극되고, 그 상태가 유지되는 강유전체막을 포함하는 절연막 등의 단층 또는 적층구조에 의해 형성할 수 있다. 그중에서도, 실리콘 질화막은, 전하를 트랩하는 준위가 다수존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있고, 또한, 전하유지시간이 길고, 리크 패스의 발생에 의한 전하누설의 문제가 생기지 않기 때문에 유지특성이 양호하며, 또한, LSI프로세스에서는 지극히 표준적으로 사용되는 재료이기 때문에 바람직하다.
실리콘 질화막 등의 전하유지기능을 갖는 절연막을 내부에 포함하는 절연막을 메모리 기능체로서 사용함으로써, 기억유지에 관한 신뢰성을 높일 수 있다. 실리콘 질화막은 절연체이기 때문에, 그 일부에 전하의 리크가 생겼을 경우라도, 즉시 실리콘 질화막 전체의 전하를 잃어버리는 일이 없기 때문이다. 또한 신뢰성을 높이기 위해서는, 전하를 유지하는 기능을 갖는 절연막은, 반드시 막형상일 필요는 없고, 전하를 유지하는 기능을 갖는 절연체가 절연막에 이산적으로 존재하는 것이 바람직하다. 구체적으로는, 전하를 유지하기 어려운 재료, 예를 들면, 실리콘 산화물 중에 도트상으로 분산되어 있는 것이 바람직하다.
또한, 도전막 혹은 반도체층을 내부에 포함하는 절연체막을 메모리 기능체로서 사용함으로써, 도전체 혹은 반도체중에의 전하의 주입량을 자유롭게 제어할 수 있기 때문에 다값화하기 쉬운 효과가 있다.
또한, 도전체 혹은 반도체 도트를 1개 이상 함유하는 절연체막을 메모리 기능체로서 사용함으로써, 전하의 직접 터널링에 의한 기록·소거가 행하기 쉬워져, 저소비전력화의 효과가 있다.
또한, 메모리 기능체로서, 전계에 의해 분극방향이 변화되는 PZT, PLZT 등의 강유전체막을 사용해도 좋다. 이 경우, 분극에 의해 강유전체막의 표면에 실질적으로 전하가 발생하고, 그 상태로 유지된다. 따라서, 메모리 기능을 갖는 막 밖에서부터 전하를 공급받아 전하를 트랩하는 막과 같은 히스테리시스 특성을 얻을 수 있고, 또한, 강유전체막의 전하유지는, 막 밖으로부터의 전하주입의 필요가 없고, 막내의 전하의 분극만으로 히스테리시스 특성을 얻을 수 있기 때문에, 고속으로 기록·소거를 할 수 있는 효과가 있다.
즉, 메모리 기능체는, 전하가 빠져나가기 어렵게 하는 영역 또는 전하가 빠져나가기 어렵게 하는 기능을 갖는 막을 더 포함하는 것이 바람직하다. 전하가 빠져나가기 어렵게 하는 기능을 하는 것으로서는, 실리콘 산화막 등을 들 수 있다.
메모리 기능체에 포함되는 전하유지막은, 직접 또는 절연막을 개재해서 게이 트전극의 양측에 형성되어 있고, 또, 직접, 게이트 절연막 또는 절연막을 개재해서 반도체 기판(웰영역, 보디영역 또는 소스/드레인 영역 혹은 확산영역)상에 배치되어 있다. 게이트전극의 양측의 전하유지막은, 직접 또는 절연막을 개재하여 게이트전극의 측벽의 모두 또는 일부를 덮도록 형성되어 있는 것이 바람직하다. 응용예로서는, 게이트전극이 하단부에 오목부를 갖는 경우에는, 직접 또는 절연막을 개재해서 오목부를 완전히 또는 오목부의 일부를 메워넣도록 형성되어 있어도 좋지만, 이 경우 제조공정이 복잡해지기 때문에 공업적으로는 상술한 바와 같이 메모리 기능체는 게이트전극 측벽만을 덮고, 게이트전극이 메모리 기능체의 상부까지 덮는 구조로 되어 있지 않는 쪽이 바람직하다. 전하유지막으로서 도전막을 사용할 경우에는, 전하유지막이 반도체 기판(웰영역, 보디영역 또는 소스/드레인 영역 혹은 확산영역) 또는 게이트전극과 직접 접촉하지 않도록, 절연막을 개재해서 배치시키는 것이 바람직하다. 예를 들면, 도전막과 절연막의 적층구조, 절연막 내에 도전막을 도트형상 등으로 분산시킨 구조, 게이트의 측벽에 형성된 측벽 절연막 내의 일부에 배치한 구조 등을 들 수 있다.
확산영역 또는 소스/드레인 영역은, 반도체 기판 또는 웰영역과 역도전형의 확산영역으로서, 전하유지막의 게이트전극과 반대측의 각각에 배치되어 있다. 소스/드레인 영역과 반도체 기판 또는 메모리 기능체의 웰영역과의 접합은, 불순물 농도가 급준한 것이 바람직하다. 열전자나 열정공이 저전압으로 효율적으로 발생하여, 보다 저전압으로 고속인 동작이 가능하게 되기 때문이다. 소스/드레인 영역의 접합깊이는, 특별히 한정되는 것은 아니고, 얻고자 하는 반도체 기억장치의 성능 등에 따라서 적당히 조정할 수 있다. 또, 반도체 기판으로서 SOI기판을 사용할 경우에는, 소스/드레인 영역은, 표면 반도체층의 막두께보다 작은 접합깊이를 갖고 있어도 좋지만, 표면 반도체층의 막두께와 대략 동일정도의 접합깊이를 갖고 있는 것이 바람직하다.
소스/드레인 영역은, 게이트전극단과 오버랩하도록 배치되어 있어도 좋고, 게이트전극단과 일치하도록 배치되어도 좋으며, 게이트전극단에 대하여 오프셋되어 배치되어 있어도 좋다. 특히, 오프셋되어 있는 경우에는, 게이트전극에 전압을 인가했을 때의 전하유지막 아래의 오프셋 영역의 반전하기 쉬움이 메모리 기능체에 축적된 전하량에 의해 크게 변화되어, 메모리 효과가 증대함과 아울러, 단채널효과의 저감을 초래하기 때문에 바람직하다. 단, 너무 지나치게 오프셋되면, 소스/드레인간의 구동전류가 현저하게 작아지기 때문에, 게이트 길이방향에 대하여 평행방향의 전하유지막의 두께보다 오프셋량 즉, 게이트 길이방향에 있어서의 한쪽의 게이트전극단에서 가까운 쪽의 소스/드레인 영역까지의 거리는 짧은 쪽이 바람직하다. 특히 중요한 것은, 메모리 기능체 중의 전하축적 영역의 적어도 일부가, 확산영역인 소스/드레인 영역의 일부와 오버랩하고 있는 것이다. 본 발명의 메모리의 본질은, 메모리 기능체의 측벽부에만 존재하는 게이트전극과 소스/드레인 영역간의 전압차에 의해 메모리 기능체를 가로지르는 전계에 의해 기억을 고쳐쓰는 것이기 때문이다.
소스/드레인 영역은, 그 일부가 채널영역 표면, 즉, 게이트 절연막 하면보다 높은 위치에 연장되어 있어도 좋다. 이 경우에는, 반도체 기판 내에 형성된 소스/ 드레인 영역상에, 이 소스/드레인 영역과 일체화된 도전막이 적층되어서 구성되어 있는 것이 적당하다. 도전막으로서는, 예를 들면, 폴리실리콘, 아몰파스실리콘 등의 반도체, 실리사이드, 상술한 금속, 고융점 금속 등을 들 수 있다. 그중에서도 폴리실리콘이 바람직하다. 폴리실리콘은, 불순물 확산속도가 반도체 기판에 비해서 매우 크기 때문에, 반도체 기판 내에 있어서의 소스/드레인 영역의 접합깊이를 얕게 하는 것이 용이해서, 단채널효과의 억제를 하기 쉽기 때문이다. 또, 이 경우에는, 이 소스/드레인 영역의 일부는 게이트전극과 함께, 메모리 기능체의 적어도 일부를 끼우도록 배치하는 것이 바람직하다.
본 발명의 반도체 기억장치는, 통상의 반도체 프로세스에 의해, 예를 들면, 게이트전극의 측벽에 단층 또는 적층구조의 사이드월 스페이서를 형성하는 방법과 같은 방법에 의해 형성할 수 있다. 구체적으로는, 게이트전극 또는 전극을 형성한 후, 전하유지막, 전하유지막/절연막, 절연막/전하유지막, 절연막/전하유지막/절연막 등의 전하유지막을 포함하는 단층막 또는 적층막을 형성하고, 적당한 조건하에서 에치백해서 이들의 막을 사이드월 스페이서상으로 남기는 방법; 절연막 또는 전하유지막을 형성하고, 적당한 조건하에서 에치백해서 사이드월 스페이서상으로 남기고, 또한 전하유지막 또는 절연막을 형성하고, 마찬가지로 에치백해서 사이드월 스페이서상으로 남기는 방법; 입자상의 전하유지재료를 절연막재료 중에 분산시키고, 이것을 게이트전극을 포함하는 반도체 기판상에 도포 또는 퇴적하여, 적당한 조건하에서 에치백하고, 절연막재료를 사이드월 스페이서 형상으로 남기는 방법; 게이트전극을 형성한 후, 상기 단층막 또는 적층막을 형성하고, 마스크를 사용해서 패터닝하는 방법 등을 들 수 있다. 또한, 게이트전극 또는 전극을 형성하기 전에, 전하유지막, 전하유지막/절연막, 절연막/전하유지막, 절연막/전하유지막/절연막 등을 형성하고, 이들의 막의 채널영역으로 되는 영역에 개구를 형성하고, 또한 전체면에 게이트전극재료막을 형성하며, 이 게이트전극재료막을, 개구를 포함하고, 개구보다 큰 형상으로 패터닝하는 방법 등을 들 수 있다.
본 발명의 반도체 기억장치는, 전지구동의 휴대전자기기, 특히 휴대정보단말에 사용할 수 있다. 휴대전자기기로서는, 휴대정보단말, 휴대전화, 게임기기 등을 들 수 있다.
본 발명에 따르면, 종래 기술인 MRAM의 메모리셀이 2개의 소자에 의해 구성되어 있었던 것에 대해서, 실질적으로 1개의 소자에 의해 메모리셀을 구성할 수 있고, 새로운 미세화 및 고집적화를 실현할 수 있다.
또한, 1개의 소자에 있어서의 구성이 단순하고, 즉, 반도체층 내에 형성된 제1도전형의 영역과, 거기에 인접하는 제2도전형의 영역과, 상기 반도체층 표면에 있어서의 상기 제1 및 제2도전형의 영역의 경계에 걸쳐서 배치된 메모리 기능체와, 상기 메모리 기능체에 접하고 또한 제1도전형의 영역상에 절연막을 개재해서 형성된 전극에 의해 구성할 수 있기 때문에, 점유면적의 보다 축소화를 도모할 수 있음과 아울러, 반도체 기억장치의 판독속도를 향상시킬 수 있다.
또한, 반도체층 내에 형성된 제1도전형의 영역과, 거기에 인접하는 2개의 제2도전형의 영역과, 상기 반도체층 표면에 있어서의 상기 제1 및 제2도전형의 영역의 경계에 걸쳐서 각각 배치된 2개의 메모리 기능체와, 메모리 기능체의 각각에 접하고 또한 제1도전형의 영역상에 절연막을 개재해서 형성된 전극을 가지므로, 반도체 기억장치의 판독속도를 향상시킬 수 있음과 아울러, 또한 집적도를 향상시키는 것이 가능하다.
또한, 2개의 메모리 기능체의 각각에 독립적으로 전하를 축적함으로써 2비트이상의 정보를 기억할 경우는, 1비트당의 소자면적을 작게 할 수 있기 때문에, 반도체 기억장치의 제조비용을 저감할 수 있다.
다른 관점에서, 채널영역과, 상기 채널영역의 양측에 형성된 가변저항영역과, 상기 가변저항영역을 개재해서 채널영역의 양측에 형성된 확산영역과, 채널영역상에 게이트 절연막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 양측에, 가변저항영역 및 확산영역의 일부에 걸쳐지도록 배치된 2개의 메모리 기능체를 구비함으로써, 반도체 기억장치의 판독동작 속도를 향상시킬 수 있다.
또한, 2개의 메모리 기능체 중 한쪽에 기억된 정보를 판독할 때에, 핀치오프점을 상기 채널영역 내이며, 다른쪽의 메모리 기능체에 가까운 영역에 형성시키면, 다른쪽의 메모리 기능체의 기억상태의 여하에 관계없이, 한쪽의 메모리 기능체의 기억정보를 감도좋게 검출할 수 있다. 이것은, 2비트 동작을 가능하게 하는 큰 요인이 된다.
또한, 메모리 기능체가 게이트전극 아래가 아니고, 게이트전극의 양측에 배치되기 때문에, 게이트 절연막을 메모리 기능체로서 기능시킬 필요가 없고, 게이트 절연막을 메모리 기능체와는 분리하여 단순하게 게이트 절연막으로서의 기능만으로 사용하는 것이 가능해지고, LSI의 스케일링법칙에 따른 설계를 행하는 것이 가능해 진다. 이 때문에, 플래시메모리와 같이 플로팅게이트를 채널과 컨트롤게이트 사이에 삽입할 필요가 없고, 또한, 게이트 절연막으로서 메모리 기능을 가지게 한 ONO막을 채용할 필요가 없으며, 미세화에 따른 게이트 절연막을 채용하는 것이 가능해지는 동시에, 게이트전극의 전계가 채널에 미치는 영향이 강해져서, 단채널효과에 강한 메모리기능을 갖는 반도체 기억장치를 실현할 수 있다. 따라서, 미세화하여 집적도를 향상시킬 수 있음과 아울러, 저렴한 반도체 기억장치를 제공할 수 있다.
또한, 1개의 메모리셀에 대하여 필요한, 게이트전극과 접속되어 있거나 또는 게이트전극 그 자체의 기능을 갖는 워드선에 관하여, 1개 배선하는 것만으로 종래의 선택 트랜지스터와 메모리셀 트랜지스터의 기능을 겸할 수 있기 때문에, 반도체 기억장치의 새로운 고집적화가 가능해진다.
또한, 메모리 기능체 내의 전하의 다과를 소스/드레인 영역의 한쪽에서 소스/드레인 영역의 다른쪽으로 흐르는 전류량의 변화에 의해 검지하면, 메모리 기능체 내의 약간의 전하의 차이를 큰 전류차로서 판별할 수 있다.
또한, 메모리 기능체 아래에 위치하는 가변저항부의 저항치가, 전하 메모리 기능체 내의 전하의 다과에 의해 변화되고, 메모리 기능체 내의 전하의 유무를 소스/드레인 영역의 한쪽으로부터 소스/드레인 영역의 다른쪽으로 흐르는 전류량의 변화에 의해 검지하면, 메모리 기능체 내의 약간의 전하의 차이를 큰 전류차로서 판별할 수 있다.
또한, 메모리셀 1개당 단일의 게이트전극이, 그 양측에 형성된 2개의 메모리 기능체에 끼워진 구조는, 메모리 기능체의 전하량을 변화시키기 때문에 전극수를 최저한으로 한다. 따라서, 메모리셀 점유면적을 작게 할 수 있다.
또한, 메모리셀 1개당 단일의 게이트전극이, 그 양측에 형성된 2개의 메모리 기능체에 끼워진 구조이며, 메모리 기능체 내의 전하의 다과를 소스/드레인 영역의 한쪽으로부터 소스/드레인 영역의 다른쪽으로 흐르는 전류량의 변화에 의해 검지하는 검지방법, 즉, 약간의 전하의 차이를 큰 전류차로서 판별할 수 있는 검지방법에 필요한 전극수를 최저한으로 한다. 따라서, 메모리셀 점유면적을 작게 할 수 있다.
또한, 메모리셀 1개당 단일의 게이트전극이, 그 양측에 형성된 2개의 메모리 기능체에 끼워지고, 상기 메모리 기능체 아래에 위치하는 가변저항부의 저항치를 메모리 기능체 내의 전하의 유무에 의해 변화시키고, 메모리 기능체 내의 전하의 다과를 소스/드레인 영역의 한쪽으로부터 소스/드레인 영역의 다른쪽으로 흐르는 전류량의 변화에 의해 검지하는 검지방법, 즉, 약간의 전하의 차이를 큰 전류차로서 판별할 수 있는 검지방법에 필요한 전극수를 최저한으로 한다. 따라서, 메모리셀 점유면적을 작게 할 수 있다.
또한, 반도체 기판 혹은 웰영역 혹은 절연체막상에 위치하는 반도체층과 접속된 1개의 단자와, 소스/드레인 영역과 접속된 2개의 단자와, 게이트전극에 접속된 1개의 단자는, 복수의 메모리셀로부터 1개의 메모리셀을 선택해 기록·소거·판독할 수 있는 메모리셀에 필요한 최저한의 단자를 구성한다. 따라서, 가장 적은 단자수로 1개의 메모리셀을 구성할 수 있다.
또한, 반도체 기판 혹은 웰영역 혹은 절연체상에 위치하는 반도체층에 주는 전압과, 단일의 게이트전극에 주는 전압과, 2개의 소스/드레인전극의 각각에 주는 전압의 합계 4개의 전압을 주는 것만에 의해, 1개의 메모리셀의 판독, 기록, 혹은 소거동작중 어느 하나를 행하는 동작방법은, 가장 적은 노드로 1개의 메모리셀 동작을 행할 수 있다.
또한, 단일의 게이트전극의 양측에 형성된 게이트전극 측벽 절연막이 메모리 기능체로서 기능하기 때문에, 로직 트랜지스터로 구성된 회로와 메모리 기억장치의 혼재가 용이해진다.
또한, 전하를 유지하는 기능을 갖는 게이트전극 측벽 절연막의 적어도 일부가 소스/드레인 영역과 오버랩하고 있기 때문에, 판독전류의 감소가 억제된다. 따라서, 반도체 기억장치의 판독동작 속도를 고속으로 할 수 있다.
또한, 1개의 반도체 기억장치에 의해, 2비트의 정보를 축적하는 것이 가능해지고, 또한, 1개의 게이트전극의 양측에 배치하는 메모리 기능체는 게이트전극에 의해 서로 완전히 분리되어 있기 때문에, 서로의 메모리 기능체 사이에서의 전기적 간섭을 피하는 것이 가능해지고, 더 한층의 미세화를 실현하면서, 다값의 정보를 기억하는 반도체 기억장치를 실현할 수 있다.
추가로, 본 발명의 반도체 기억장치는, 그대로 논리회로를 구성하는 트랜지스터로서도 사용가능하기 때문에, 논리회로와 메모리회로의 혼재 프로세스를 매우 간단히 할 수 있다.
소스/드레인 영역의 일부가, 채널영역 표면 또는 게이트 절연막 하면보다 높은 위치에 연장형성되고, 또한 메모리 기능체의 적어도 일부가 게이트전극과 상기 소스/드레인 영역의 일부에 끼워져 이루어지는 경우에는, 소스/드레인 영역의 얕은 접합화를 실현할 수 있음과 아울러, 접합부분에 있어서 급준한 불순물 농도 프로파일을 실현하는 것이 가능해진다. 따라서, 단채널효과를 매우 효과적으로 억제하여 소자의 더 한층의 미세화를 실현할 수 있고, 또한, 드레인 내압을 저감할 수 있고, 전자주입 또는 홀주입에 의한 기록·소거전압을 저감할 수 있다.
또한, 게이트전극과 소스/드레인 영역에 의해, 메모리 기능체를 끼워지지함으로써, 게이트전극과 소스/드레인 영역 사이에 직접 전계를 가하여, 선택한 2개의 노드간에서 전자 또는 홀의 주입, 전자 또는 홀의 제거가 가능해지고, 열전자나 열정공 주입과 비교하여 기록·소거효율을 향상시킬 수 있다.
소스/드레인 영역이, 게이트전극단에 대하여 오프셋되어서 배치될 경우에는, 게이트전극에 전압을 인가했을 때의 메모리 기능체 아래의 오프셋 영역의 기생저항을 메모리 기능체에 축적된 전하량에 의해 크게 변화시킬 수 있어, 메모리 효과를 증대시킬 수 있다.
본 발명에 있어서, 소스/드레인 영역이 N형 반도체로 이루어지는 경우에는, 한쪽의 소스/드레인 영역이 기준전압, 다른쪽의 소스/드레인 영역 및 게이트전극이 기준전압보다 높은 전압으로 설정됨으로써, 또는 한쪽의 소스/드레인 영역이 기준전압, 다른쪽의 소스/드레인 영역이 기준전압보다 높은 전압, 게이트전극이 기준전압보다 낮은 전압으로 설정됨으로써, 즉, 3개의 전극의 상대전위를 설정하는 것만으로, 메모리 기능체에 선택적으로 전자 또는 홀을 주입할 수 있기 때문에, 반도체 기억장치에 있어서의 메모리셀당의 전극수를 적게 할 수 있고, 셀 면적의 새로운 축소화를 실현할 수 있다.
마찬가지로, 소스/드레인 영역이 P형 반도체로 이루어지는 경우에는, 한쪽의 소스/드레인 영역이 기준전압, 다른쪽의 소스/드레인 영역 및 게이트전극이 기준전압보다 낮은 전압으로 설정됨으로써, 또는 한쪽의 소스/드레인 영역이 기준전압, 다른쪽의 소스/드레인 영역이 기준전압보다 낮은 전압, 게이트전극이 기준전압보다도 높은 전압으로 설정됨으로써, 메모리 기능체에 선택적으로 홀 또는 전자를 주입할 수 있기 때문에, 셀 면적의 새로운 축소화를 실현할 수 있다.
웰영역 또는 확산영역상이며, 게이트전극의 양단에 직접 또는 절연막을 개재하여 전하유지막이 형성되어 있을 경우에는, 전하유지막에 있어서의 전하의 다과에 따라서 반전층을 제어할 수 있다. 따라서, 큰 히스테리시스(한계값의 변화)를 얻을 수 있고, 양호한 특성의 반도체 기억장치를 얻을 수 있다.
반도체 기판이, 표면 반도체층을 갖는 SOI기판으로 이루어지고, 제1도전형의 웰영역이 상기 표면 반도체층에 보디영역으로서 형성되어서 이루어지는 경우에는, 확산영역과 보디영역의 접합용량을 현저하게 작게 할 수 있고, 소자의 고속화 및 저소비전력화가 가능해진다.
전하유지막이, 게이트전극 근방에 있어서 확산영역 및/또는 웰영역 혹은 보디영역과 절연막을 개재하여 접하고 있는 경우에는, 유지전하의 누설을 억제하는 것이 가능하고, 전하의 유지특성을 향상시킬 수 있다.
게이트전극이 하단부에 오목부를 갖고 있고, 전하유지막의 적어도 일부가, 직접 또는 절연막을 개재해서 상기 오목부 내에 메워넣어져 있을 경우에는, 전하유지막의 적어도 일부가 게이트전극으로 피복되어 있으므로, 특히 소거시에 있어서 핫캐리어의 주입효율을 개선할 수 있고, 따라서, 고속인 소거동작을 실현하는 것이 가능해진다.
게이트전극이, 측벽에 측벽 절연막을 갖고, 상기 측벽 절연막의 일부가 전하유지막으로서 형성되어서 이루어지는 경우에는, 측벽 절연막을 마스크로서 확산영역을 형성하기 위한 이온주입을 행함으로써, 확산영역단의 위치를 제어하는 것이 용이하게 된다. 따라서, 확산영역이 게이트전극의 아래쪽에까지 도달하지 않도록 하고, 웰영역 또는 보디영역이 전하유지막과 직접 또는 절연막을 개재해서 접하는 영역을 형성할 수 있다. 따라서, 양호한 특성을 갖는 반도체 기억장치를 얻을 수 있다.
또한, 본 발명의 반도체 기억장치의 제조방법에 따르면, 간단한 공정에 의해 고성능, 고집적화가 가능한 반도체 기억장치를 제조하는 것이 가능해진다.
또한, 본 발명의 반도체장치의 웰영역 또는 보디영역이 P형의 도전형을 가질 경우에는, 한쪽의 확산영역을 기준전압으로 하고, 게이트전극을 기준전압보다 낮은 전압으로 설정하며, 웰영역 또는 보디영역을 기준전압보다 높은 전압으로 설정하고, 다른쪽의 확산영역을 웰영역 또는 보디영역의 전압보다 높은 전압으로 설정함으로써, P형 웰영역 또는 보디영역으로부터 기준전압에 고정된 확산영역에 대하여 순방향 전류가 흐른다. 이 때문에, P형 웰영역 또는 보디영역과, 다른쪽의 확산영역과의 접합에 있어서, 밴드간 터널에 의해 열정공이 발생하는 것에 부족한 전압차밖에 인가되지 않을 경우에 있어서도, 기준전압에 고정된 확산영역으로부터 웰영역 또는 보디영역에 주입된 전자가, 열정공을 발생시키는 것이 가능하다. 따라서, 다 른쪽의 확산영역에 인접하는 메모리 기능체에 홀을 주입하는 효과가 증대하고, 홀 주입시의 동작시의 전압을 저하시킬 수 있다.
또한, 본 발명의 반도체장치의 웰영역 또는 보디영역이 N형의 도전형을 가질 경우에는, N형의 웰영역 또는 보디영역으로부터 기준전압에 고정된 확산영역에 대하여 순방향전류가 흐른다. 이 때문에, 웰영역 또는 보디영역과, 다른쪽의 확산영역의 접합에 있어서 밴드간 터널에 의해 열전자가 발생하는 것에 부족한 전압차밖에 인가되지 않을 경우에 있어서도, 기준전압에 고정된 확산영역으로부터 웰영역 또는 보디영역에 주입된 홀이, 열전자를 발생시킬 수 있다. 따라서, 다른쪽의 확산영역에 인접하는 메모리 기능체에 전자를 주입하는 효과가 증대하고, 전자주입시의 동작시의 전압을 저하시키는 것이 가능하다.
상술의 메모리 기능체는, 전하를 축적 또는 트랩 또는 전하분극상태를 유지하는 기능을 갖는 막에 의해 형성되어 있고, 예를 들면, 실리콘 질화막을 포함하는 절연체막, 도전막 혹은 반도체층을 내부에 포함하는 절연체막, 도전체 혹은 반도체 도트를 1개이상 포함하는 절연체막 등의 단층 또는 적층구조에 의해 형성되어 있다. 실리콘 질화막을 포함하는 절연체막의 경우, 실리콘 질화막은, 전하를 트랩하는 준위가 다수 존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있고, 또한, 전하유지 시간이 길고, 리크 패스의 발생에 의한 전하누설의 문제가 생기지 않기 때문에 유지특성이 양호하며, 또한, LSI프로세스에서는 매우 표준적으로 사용되는 재료이기 때문에, 양산공장에 도입하기 쉬운 효과가 있다. 또한, 도전막 혹은 반도체층을 내부에 포함하는 절연체막일 경우, 도전체 혹은 반도체중에의 전하의 주입량 을 자유롭게 제어할 수 있으므로, 다값화하기 쉬운 효과가 있다. 또한, 도전체 혹은 반도체 도트를 1개이상 포함하는 절연체막일 경우, 전하의 직접 터널링에 의한 기록·소거가 행하기 쉬워져, 저소비전력화의 효과가 있다. 또한, 상기 전하유지막의 일형태로서, 전계에 의해 분극방향이 변화되는 PZT, PLZT 등의 강유전체막을 사용해도 좋다. 이 경우, 분극에 의해 강유전체막의 표면에 실질적으로 전하가 발생하고, 그 상태로 유지된다. 따라서, 메모리 기능을 갖는 막 밖으로부터 전하를 공급받아 전하를 트랩하는 막과 같은 히스테리시스 특성을 얻을 수 있고, 또한, 강유전체막의 전하유지는 막 밖으로부터의 전하주입의 필요가 없고, 막내의 전하의 분극만에 의해 히스테리시스 특성을 얻을 수 있기 때문에, 고속으로 기록·소거가 가능한 효과가 있다.
또한, 메모리 기능체가 전하를 유지하는 기능을 갖는 막을 포함하고, 전하를 유지하는 기능을 갖는 막의 적어도 일부와 소스/드레인 영역이 오버랩하고 있으므로, 판독전류의 감소가 억제된다. 따라서, 반도체 기억장치의 판독동작 속도를 고속으로 할 수 있다.
또한, SOI층으로 이루어지는 반도체층상에, 게이트 절연막과 게이트전극과 메모리 기능체가 형성되었을 경우에는, 확산영역과 보디영역의 접합용량을 현저하게 작게 할 수 있고, 소자의 고속화 및 저소비전력화가 가능하게 된다.
또, 웰영역을 포함한 반도체층을 사용했을 경우에는, 게이트 절연막 바로아래의 불순물 농도를 메모리 동작(고쳐쓰기 동작 및 판독동작)에 최적으로 하면서, 기타의 전기특성(내압, 접합용량, 단채널효과)을 제어하는 것이 용이하게 된다.
또한, 메모리 기능체가 전하를 유지하는 기능을 갖는 전하유지막과 절연막을 포함하고 있으면, 전하의 유실을 막아서 유지특성을 향상시킬 수 있다. 또한, 메모리 기능체가 전하유지막만으로 구성되는 경우에 비하여 전하유지막의 체적을 적당하게 작게 할 수 있다. 전하유지막의 체적을 적당하게 작게 함으로써 전하유지막 내에서의 전하의 이동을 제한하고, 기억유지중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다. 따라서, 메모리의 유지특성을 개선할 수 있다. 메모리 기능체 내에, 게이트 절연막이 이루는 면과 대략 평행한 전하유지막이 있음으로써, 전하유지막에 축적된 전하의 다과에 의해 오프셋 영역에서의 반전층의 형성되기 용이함을 효과적으로 제어할 수 있다. 그 때문에, 메모리 효과를 크게 할 수 있다. 또한, 전하유지막은 게이트 절연막 표면과 대략 평행하게 배치되어 있기 때문에, 오프셋량이 균일하지 않을 경우라도 메모리 효과의 변화를 비교적 작게 유지할 수 있다. 그 때문에, 메모리 효과의 편차를 억제할 수 있다. 또한, 전하유지막이, 게이트 절연막 표면과 대략 평행하게 배치된 막형상이기 때문에, 윗방향에의 전하의 이동이 억제된다. 그 때문에, 기억 유지중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다. 따라서, 메모리 효과가 크고 편차가 적은, 유지특성이 좋은 반도체 기억장치를 얻을 수 있다.
또한, 메모리 기능체가, 게이트전극 측면과 대략 평행하게 연장된 전하유지막을 더 포함할 경우, 반도체 기억장치의 유지특성의 악화를 막으면서 고쳐쓰기 속도를 고속으로 할 수 있다.
또한, 게이트전극과 게이트전극 측면과 대략 평행하게 연장된 전하유지막을 가로막는 절연막을 더 포함할 경우는, 게이트전극 측면과 대략 평행하게 연장된 전하유지막과 게이트전극 사이에서의 전하의 출입을 억제할 수 있다. 따라서, 반도체 기억장치의 신뢰성을 높게 할 수 있다.
또한, 게이트 절연막 표면과 대략 평행하게 연장된 전하유지막과 채널영역 또는 반도체층을 가로막는 절연막을 더 포함할 경우는, 게이트 절연막 표면과 대략 평행한 전하유지막에 축적된 전하의 유실이 억제되기 때문에, 더욱 유지특성이 좋은 반도체 기억장치를 얻을 수 있다.
전하유지막과 채널영역 또는 반도체층을 가로막는 절연막의 막두께가, 게이트 절연막의 막두께보다 얇을 경우는, 메모리의 내압성능을 저하시키지 않고 기록동작 및 소거동작의 전압을 저하시키거나, 또는 기록동작 및 소거동작을 고속으로 하는 것이 가능하게 되어, 메모리 효과를 증대하는 것이 가능해진다.
또한, 전하유지막과 채널영역 또는 반도체층을 가로막는 절연막의 막두께가, 게이트 절연막의 막두께보다 두꺼울 경우는, 메모리의 단채널효과를 악화시키지 않고 유지특성을 개선하는 것이 가능해진다.
또한, 상기 제1도전형의 반도체층은, 메모리 기능체의 아래이며 또한 소스/드레인 영역 근방에서, 게이트전극 아래에 있어서의 제1도전형의 반도체 표면 근방보다, 제1도전성을 부여하는 불순물 농도가 짙은 영역을 갖고 있으므로, 확산영역과 반도체층의 접합이, 메모리 기능체의 바로 아래에서 급준하게 된다. 그 때문에, 기록 및 소거동작시에 핫캐리어가 발생하기 쉬워져, 기록동작 및 소거동작의 전압을 저하시키거나, 또는 기록동작 및 소거동작을 고속으로 하는 것이 가능해진다. 또한, 게이트 절연막 바로아래의 불순물 농도는 비교적 엷으므로, 메모리가 소거상태에 있을 때의 한계값은 낮고, 드레인 전류는 커진다. 그 때문에, 판독속도가 향상된다. 따라서, 고쳐쓰기 전압이 낮거나 또는 고쳐쓰기 속도가 고속이고, 또한, 판독속도가 고속인 반도체 기억장치를 얻을 수 있다.
또한, 채널 길이방향의 절단면에 있어서의 게이트전극 길이를 A, 소스/드레인 영역간의 채널 길이를 B, 한쪽의 메모리 기능체의 끝에서 다른쪽의 메모리 기능체의 끝까지의 거리를 C라고 할 때, A<B<C로 되는 관계가 성립하기 때문에, 메모리 효과의 증대, 판독동작의 고속화 및 단채널효과의 저감이 실현된다.
또한, 메모리 기능체의 게이트전극과 반대측의 각각에 배치된 소스/드레인 영역이 N형(P형)의 경우, 메모리 기능체에 전자(홀)를 주입해서 기억상태를 변화시킬 때와, 메모리 기능체의 기억상태를 판독할 때로, 소스/드레인 영역의 한쪽 및 다른쪽에 인가하는 전압의 대소관계를 반대로 한다. 그 때문에, 소망의 메모리 기능체의 기억상황을 감도좋게 검출할 수 있다. 또한, 판독방해에 대한 내성이 향상된다.
또한, 휴대전자기기가 본 발명의 반도체 기억장치를 구비함으로써, 기능 및 동작속도를 향상시킬 수 있음과 아울러, 제조비용의 삭감에 따라서 저렴한 휴대전자기기가 얻어진다.
Claims (52)
- 삭제
- 반도체층 내에 형성된 제1도전형의 영역과, 반도체층 내에 상기 제1도전형의 영역의 양측에 형성된 2개의 제2도전형의 영역과, 상기 반도체층상에 상기 제1 및 제2도전형의 영역의 경계에 걸쳐서 각각 배치된 2개의 메모리 기능체와, 상기 메모리 기능체의 각각에 접하고 또한 제1도전형의 영역상에 절연막을 개재해서 형성된 단일의 전극을 갖는 것을 특징으로 하는 반도체 기억장치.
- 제2항에 있어서, 2개의 메모리 기능체의 각각에 독립하여 전하를 축적함으로써, 2비트 이상의 정보를 기억하는 것을 특징으로 하는 반도체 기억장치.
- 반도체층 내에 형성된 채널영역과, 상기 채널영역의 양측에 형성된 가변저항영역과, 상기 가변저항영역을 개재해서 채널영역의 양측에 형성된 2개의 확산영역과, 채널영역상에 게이트 절연막을 개재해서 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에, 가변저항영역과 확산영역의 일부를 걸치도록 배치된 2개의 메모리 기능체를 구비하는 것을 특징으로 하는 반도체 기억장치.
- 제4항에 있어서, 가변저항영역이 확산영역과는 다른 도전형으로 설정되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제4항에 있어서, 채널영역 내이고, 한쪽의 메모리 기능체에 가까운 영역에 핀치오프점이 형성됨으로써, 다른쪽의 메모리 기능체에 기억된 정보가 판독되는 것을 특징으로 하는 반도체 기억장치.
- 반도체층상에 게이트 절연막을 개재해서 형성된 단일의 게이트전극과, 상기 게이트전극 아래에 배치된 채널영역과, 상기 채널영역의 양측에 배치되어, 상기 게이트전극과 오프셋되도록 형성된 상기 채널영역과 역도전형을 갖는 확산영역과, 상기 게이트전극의 양측이며 상기 확산영역에 오버랩되어 형성된, 전하를 유지하기 위한 메모리 기능체로 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층과, 상기 반도체 기판 또는 반도체층상에 게이트 절연막을 개재해서 형성된 단일의 게이트전극과, 상기 게이트전극 아래에 배치된 채널영역과, 상기 채널영역의 양측에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 확산영역과, 상기 게이트전극의 양측이며 상기 확산영역에 오버랩되어 형성된 2개의 메모리 기능체로 이루어지는 메모리셀을 1개 이상 가지고 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제7항 또는 제8항에 있어서, 메모리 기능체가, 상기 메모리 기능체에 유지된 전하의 다과에 대응하여, 게이트 전극으로의 전압인가에 의해서 적어도 상기 메모리 기능체 아래에 위치하는 확산영역의 저항을 변화시켜, 한쪽의 확산영역으로부터 다른쪽의 확산영역으로 흐르는 전류량을 변화시키도록 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제7항 또는 제8항에 있어서, 메모리 기능체가, 상기 메모리 기능체에 유지된 전하의 다과에 대응하여, 적어도 상기 메모리 기능체 아래에 위치하는 확산영역의 일부를 공핍화시키거나, 또는 도전형을 반전시키도록 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 1개의 메모리셀이, 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층에 접속된 1개의 단자와, 2개의 확산영역에 접속된 2개의 단자와, 게이트전극에 접속된 1개의 단자의 4개의 단자만으로 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층에 주어지는 전압과, 게이트전극에 주어지는 전압과, 2개의 확산영역의 각각에 주어지는 전압의 4종의 전압인가만에 의해, 1개의 메모리셀의 판독, 기록 또는 소거동작 중 어느 하나가 행해지는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층과, 상기 반도체 기판, 반도체 기판 내에 형성된 웰영역 또는 절연체상에 배치된 반도체층상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극 바로 아래에 배치된 채널영역과, 채널영역의 양측에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 확산영역과, 상기 게이트전극의 양측이며 확산영역에 오버랩되어 형성된 측벽 절연막으로 이루어지는 메모리셀을 1개이상 가지고 이루어지고,상기 측벽 절연막이 전하를 유지하는 기능을 가지고 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제13항에 있어서, 측벽 절연막이 측벽 절연막에 유지된 전하의 다과에 대응하여 상기 측벽 절연막 아래의 확산영역 중 적어도 일부를 공핍화시키거나, 또는 도전형을 반전시키도록 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 2개의 메모리 기능체에 의해 1개의 메모리셀당 4값의 정보를 기억하는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역의 일부가, 채널영역 표면보다 높은 위치에 연장형성되고, 또한 메모리 기능체의 적어도 일부가 게이트전극과 상기 확산영역의 일부에 끼워져서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역에 전극배선단자가 접속되어 있고, 메모리 기능체의 적어도 일부가 게이트전극과 상기 확산영역에 접속된 전극배선단자의 일부에 끼워져서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 삭제
- 삭제
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역이 N형 반도체로 이루어지고, 한쪽의 확산영역이 기준전압, 다른쪽의 확산영역 및 게이트전극이 기준전압보다 높은 전압으로 설정됨으로써 메모리 기능체에 전자가 주입될 수 있는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역이 N형 반도체로 이루어지고, 한쪽의 확산영역이 기준전압, 다른쪽의 확산영역이 기준전압보다 높은 전압, 게이트전극이 기준전압보다 낮은 전압으로 설정됨으로써 메모리 기능체에 홀이 주입될 수 있는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역이 P형 반도체로 이루어지고, 한쪽의 확산영역이 기준전압, 다른쪽의 확산영역 및 게이트전극이 기준전압보다 낮은 전압으로 설정됨으로써 메모리 기능체에 홀이 주입될 수 있는 것을 특징으로 하는 반도체 기억장치.
- 제4항, 제7항, 제8항 및 제13항 중 어느 한 항에 있어서, 확산영역이 P형 반도체로 이루어지고, 한쪽의 확산영역이 기준전압, 다른쪽의 확산영역이 기준전압보다 낮은 전압, 게이트전극이 기준전압보다 높은 전압으로 설정됨으로써 메모리 기능체에 전자가 주입될 수 있는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판;상기 반도체 기판 내에 형성된 제1도전형의 웰영역;상기 웰영역상에 형성된 게이트 절연막;상기 게이트 절연막상에 형성된 복수의 워드선;상기 워드선의 양측에 상기 워드선과 오프셋되도록 각각 형성된 복수의 제2도전형의 확산영역;적어도 상기 확산영역의 일부의 위, 혹은 상기 웰영역의 일부로부터 확산영역의 일부의 위에 걸쳐서, 상기 복수의 워드선의 양측에 상기 워드선, 웰영역, 확산영역에 대하여 직접 또는 절연막을 개재해서 형성된, 전하를 축적 또는 트랩하는 기능을 갖는 전하유지막; 및상기 확산영역과 접속되고, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선으로 이루어지고,상기 워드선이 전하유지막간에만 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제24항에 있어서, 반도체 기판이 표면 반도체층을 갖는 SOI기판으로 이루어지고, 제1도전형의 웰영역이 상기 표면 반도체층에 보디영역으로서 형성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제24항 또는 제25항에 있어서, 전하유지막이 워드선단 근방에 있어서, 확산영역 및/또는 웰영역 혹은 보디영역과, 절연막을 개재하여 접하고 있는 것을 특징으로 하는 반도체 기억장치.
- 제24항에 있어서, 워드선이 하단부에 오목부를 가지고 있고, 전하유지막의 적어도 일부가 직접 또는 절연막을 개재하여 상기 오목부 내에 메워넣어져 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제24항에 있어서, 워드선이 측벽에 측벽 절연막을 갖고, 상기 측벽 절연막의 일부가 전하유지막으로서 형성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제24항에 있어서, 확산영역의 일부가 게이트 절연막 하면보다 높은 위치에 연장형성되고, 또한 전하유지막의 적어도 일부가 워드선과 상기 확산영역의 일부에 끼워져서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제1항, 제2항, 제4항, 제7항, 제8항, 제13항 및 제24항 중 어느 한 항에 있어서, 메모리 기능체 또는 측벽 절연막이, 전하를 축적 또는 트랩하는 기능, 혹은 전하분극상태를 유지하는 기능을 가지는 막이며, 실리콘 질화막을 포함하는 절연체막; 도전체막 또는 반도체층을 내부에 포함하는 절연체막; 도전체 또는 반도체로 이루어지는 도트를 1개 이상 내부에 포함하는 절연체막; 및 혹은 전계에 의해 내부전하가 분극되고, 그 상태가 유지되는 강유전체막을 포함하는 절연막의 단층 또는 적층막인 것을 특징으로 하는 반도체 기억장치.
- 반도체층상에 게이트 절연막을 개재해서 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고,상기 메모리 기능체는 전하를 유지하는 기능을 갖는 막을 포함하고, 상기 전하를 유지하는 기능을 갖는 막의 적어도 일부가 상기 확산영역의 일부에 오버랩되도록 형성되어서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제31항에 있어서, 반도체층은 SOI층으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제31항 또는 제32항에 있어서, 반도체층이 웰영역을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제31항에 있어서, 메모리 기능체가 전하를 유지하는 기능을 갖는 전하유지막과 절연막을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제31항에 있어서, 메모리 기능체가 게이트 절연막의 표면과 대략 평행한 표면을 갖는 전하유지막을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제35항에 있어서, 메모리 기능체가 게이트전극 측면과 대략 평행하게 연장된 전하유지막을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제36항에 있어서, 메모리 기능체가 게이트전극과, 상기 게이트전극 측면과 대략 평행하게 연장된 전하유지막을 가로막는 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제35항에 있어서, 상기 메모리 기능체가, 게이트 절연막의 표면과 대략 평행한 표면을 갖는 전하유지막과 채널영역 또는 반도체층을 가로막는 절연막을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제38항에 있어서, 전하유지막과 채널영역 또는 반도체층을 가로막는 절연막의 막두께가, 게이트 절연막의 막두께보다 얇고, 또한 0.8㎚이상인 것을 특징으로 하는 반도체 기억장치.
- 제38항에 있어서, 전하유지막과 채널영역 또는 반도체층을 가로막는 절연막의 막두께가, 게이트 절연막의 막두께보다 두껍고, 또한 20㎚이하인 것을 특징으로 하는 반도체 기억장치.
- 제1도전형의 반도체층과, 상기 제1도전형의 반도체층상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 제2도전형의 확산영역으로 이루어지고,상기 메모리 기능체는 전하를 유지하는 기능을 갖는 막을 포함하고, 상기 전하를 유지하는 기능을 갖는 막의 적어도 일부와 확산영역의 적어도 일부가 오버랩되어 있고,상기 제1도전형의 반도체층은, 상기 메모리 기능체 아래이고 또한 상기 확산영역 근방에서, 상기 게이트전극 아래에 있어서의 제1도전형의 반도체층 표면 근방보다 고농도의 제1도전형의 고농도영역을 갖고 있는 것을 특징으로 하는 반도체 기억장치.
- 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고,채널 길이방향에 있어서의 상기 게이트전극 길이를 A, 상기 확산영역 사이의의 채널 길이를 B, 상기 한쪽의 메모리 기능체의 끝에서 다른쪽의 메모리 기능체의 끝까지의 거리를 C라고 할 때, A<B<C로 되는 관계가 성립하는 것을 특징으로 하는 반도체 기억장치.
- 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 N형 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고,상기 메모리 기능체에 전자를 주입하여 기억상태를 변화시킬 때와, 상기 메모리 기능체의 기억상태를 판독할 때에 있어서, 상기 확산영역의 한쪽 및 다른쪽에 인가하는 전압의 대소관계가 반대로 설정되는 것을 특징으로 하는 반도체 기억장치.
- 게이트 절연막과, 상기 게이트 절연막상에 형성된 단일의 게이트전극과, 상기 게이트전극의 양측에 형성되어, 전하를 유지하는 기능을 갖는 메모리 기능체와, 상기 메모리 기능체의 상기 게이트전극과 반대측의 각각에 배치되고, 상기 게이트전극과 오프셋되도록 형성된 2개의 P형 확산영역과, 상기 게이트전극 아래에 배치된 채널영역으로 이루어지고,상기 메모리 기능체에 홀을 주입해서 기억상태를 변화시킬 때와, 상기 메모리 기능체의 기억상태를 판독할 때에 있어서, 상기 소스/드레인 영역의 한쪽 및 다른쪽에 인가하는 전압의 대소관계가 반대로 설정되는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판상에 게이트 절연막 및 게이트전극을 형성하고,전하를 축적 또는 트랩하는 기능을 갖는 절연막을 얻어진 기판상 전체면에 퇴적하고,상기 절연막을 선택적으로 에칭해서 게이트전극의 측벽에 측벽 절연막을 형성하는 것으로 이루어지는 것을 특징으로 하는 제28항에 기재된 반도체 기억장치의 제조방법.
- P형 반도체 기판, 반도체 기판중에 형성된 P형 웰영역 또는 절연체상에 배치된 P형 반도체층상에 형성된 1개의 게이트전극과, 상기 1개의 게이트전극 아래쪽에 배치된 채널영역과, 상기 게이트전극과 오프셋되도록 상기 채널영역의 양측에 위치하는 2개의 N형 소스/드레인 영역과, 상기 소스/드레인 영역 근방에 존재하는 메모리 기능체로 이루어지는 반도체 기억장치에 대하여,한쪽의 소스/드레인 영역을 기준전압으로 해서 상기 게이트전극을 기준전압보다 낮은 전압으로 설정하고, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 형성된 상기 반도체층을 기준전압보다 높은 전압으로 설정하며, 다른쪽의 소스/드레인 영역을, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 형성된 상기 반도체층보다 높은 전압으로 설정함으로써, 홀을 상기 메모리 기능체에 주입하는 것을 특징으로 하는 반도체 기억장치의 동작방법.
- N형 반도체 기판, 반도체 기판중에 형성된 N형 웰영역 또는 절연체상에 배치된 N형 반도체층상에 형성된 1개의 게이트전극과, 상기 1개의 게이트전극 아래쪽의 채널영역과, 상기 게이트전극과 오프셋되도록 상기 채널영역의 양측에 위치하는 2개의 P형 소스/드레인 영역과, 상기 소스/드레인 영역 근방에 존재하는 메모리 기능체로 이루어지는 반도체 기억장치에 대하여,한쪽의 소스/드레인 영역을 기준전압으로 하여 상기 게이트전극을 기준전압보다 높은 전압으로 설정하고, 상기 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 배치된 상기 반도체층을 기준전압보다 낮은 전압으로 설정하고, 다른쪽의 소스/드레인 영역을, 반도체 기판, 반도체 기판중에 형성된 상기 웰영역 또는 절연체상에 배치된 상기 반도체층보다 낮은 전압으로 설정함으로써, 전자를 상기 메모리 기능체에 주입하는 것을 특징으로 하는 반도체 기억장치의 동작방법.
- 제46항 또는 제47항에 있어서, 메모리 기능체 또는 측벽 절연막이, 전하를 축적 또는 트랩하는 기능, 혹은 전하분극상태를 유지하는 기능을 가지는 막이고, 실리콘 질화막을 포함하는 절연체막; 도전체막 또는 반도체층을 내부에 포함하는 절연체막; 도전체 또는 반도체로 이루어지는 도트를 1개 이상 내부에 포함하는 절연체막; 혹은 전계에 의해 내부전하를 분극하고, 그 상태가 유지되는 강유전체막을 포함하는 절연막의 단층 또는 적층막인 것을 특징으로 하는 반도체 기억장치의 동작방법.
- 제1항, 제2항, 제4항, 제7항, 제8항, 제13항, 제24항, 제31항, 제41항 내지 제44항 중 어느 한 항에 기재된 반도체 기억장치를 구비한 것을 특징으로 하는 휴대전자기기.
- 제 1항에 있어서,상기 제 2도전형의 영역이 1020/cm3이상의 농도를 가지는 것을 특징으로 하는 반도체기억장치.
- 제 4항, 제 7항, 제 8항, 제 13항, 제 24항, 제 31항 또는 제 41항 내지 제 44항중 어느 한 항에 있어서, 상기 확산영역이 1020/cm3이상의 농도를 가지는 것을 특징으로 하는 반도체기억장치.
- 제 46항 또는 제 47항에 있어서, 상기 소스/드레인 영역이 1020/cm3이상의 농도를 가지는 것을 특징으로 하는 반도체기억장치의 제조방법.
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