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JPS63237580A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS63237580A
JPS63237580A JP62072174A JP7217487A JPS63237580A JP S63237580 A JPS63237580 A JP S63237580A JP 62072174 A JP62072174 A JP 62072174A JP 7217487 A JP7217487 A JP 7217487A JP S63237580 A JPS63237580 A JP S63237580A
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JP
Japan
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control gate
insulating film
film
region
charge storage
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JP62072174A
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Kuniyoshi Yoshikawa
吉川　邦良
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Toshiba Corp
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Toshiba Corp
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Publication date
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Publication of JPS63237580A publication Critical patent/JPS63237580A/ja
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    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置及びその製造方法に関し、特に電
荷蓄積領域と制御ゲートとを有する電気的に情報の再書
換え可能な読み出し専用半導体メモリ　　（ＥＥＰＲＯ
Ｍ：Ｅｌｅｃｔｒｉｃａｌｌｙ　　　　　Ｅｒａｓａｂ
ｌｅＰｒｏｇｒａｌａｂｌｅ　　Ｒｅａｄ　　０ｎｌｙ
　　Ｍｅｍｏｒｙ）のメモリセルを備えた半導体装置及
びその製造方法に係わる。
（従来の技術） 例えば、ＥＥＦＲＯＭのメモリセルは、従来より第７図
に示す構造のものが知られている。即ち、図中の１はｐ
型巣結晶シリコン基板であり、この基板１表面にはフィ
ールド酸化膜２が選択的に設けられている。このフィー
ルド酸化膜２で分離された島状の基板１領域には、互い
に電気的に分離されたｎ＋型のソース、ドレイン領域３
．４が設けられており、かつこれら領域３．４間のチャ
ンネル領域を含む基板１領域上にはゲート酸化膜５を介
して浮遊ゲート６が設けられている。この浮遊ゲート６
上には、絶縁膜７を介して制御ゲート８が設けられてい
る。そして、前記制御ゲート８を含む全面は層間絶縁膜
９で肢覆されており、かつ該絶縁膜９上にはコンタクト
ホールを通して前記ソース、ドレイン領域３，４と接続
するソース電極１０、ドレイン電極１１が夫々設けられ
ている（図中のＡ部）。一方、前記島状の基板１領域に
隣接して繋がった基板１領域表面には、前記ドレイン領
域４の延在部であるｎ＋型拡散領域４′が設けられてい
る。この拡散領域４′上には、絶縁薄膜１２を介して前
記浮遊ゲート６の延在部６′が設けられている。こうし
たｎ＋型拡散領域４′、絶縁薄膜１２及び浮遊ゲート６
の延在部６′により図中のＢに示すＭＯＳキャパシタを
構成している。
上述した構成のメモリセルにおいて、ドレイン電極１１
と制御ゲート８の間に高電圧、例えば２０Ｖ以上の電圧
を印加することにより絶縁薄膜１２を通して浮遊ゲート
６の延在部６′とｎ＋型拡散領域４′の間にトンネル電
流が流れ、これによって浮遊ゲート６に対して電荷の注
入、排出が行われる。Ｅ　Ｅ　Ｆ　ＲＯＭでは、通常、
浮遊ゲート６に電荷が蓄積されている状態を「０」、電
荷が存在しない状態を「１」としており、図中のＡ部に
おけるトランジスタの閾値電圧（Ｖ　Ｔｌ＋　）が高い
状態及び低い状態に夫々対応する。つまり、かかる構成
のＥＥＦＲＯＭにおいては、絶縁薄膜１２を通して浮遊
ゲート６に対して電荷の注入を行ない、その結果として
生じるＡ部のトランジスタの閾値電圧を検出することに
より、そのメモリセルに設定された情報を読み出してい
る。
ところで、上記（Ｒ成のメモリセルを製造する工程はＡ
部のトランジスタ領域について、通常のシリコンゲー）
ＭＯＳＦＥＴの作成工程と基本的に同一である。即ち、
フィールド酸化膜２により分離された島状の基板１領域
の表面に熱酸化によりゲート酸化膜５を形成させ、多結
晶シリコンよりなる浮遊ゲート６及びフィールド酸化膜
２をマスクとしてｎ型導電型を与える不純物、例えば砒
素をイオン注入等により基板１表面にドープしてｎ　型
のソース、ドレイン領域３，４を形成している。なお、
前記浮遊ゲート６は同様な多結晶シリコンからなる制御
ゲート８のパターンと同時に制御ゲート８に対して整合
的に形成される。
（発明が解決しようとする問題点） しかしながら、上述した構成のＥＥＰＲＯＭメモリセル
においては、Ｂ部のＭＯＳキャパシタ領域が存在するた
め、製造工程が著しく複雑となる。
即ち、Ｂ部におけるｎ　型拡散領域４′は、Ａ部のドレ
イン領域４の延在部であるが、この領域は同じくＡ部の
浮遊ゲート６の延在部６′の下に形成する必要があるた
め、前記工程のように、？遊ゲート６をマスクとして形
成されるドレイン領域４と同一工程で形成することかで
きず、浮遊ゲート６　（６’　）を形成する以前に予め
形成する必要がある。しかも、ｎ　型拡散領域４′と浮
遊ゲートの延在部６′間に形成される絶縁膜Ｍ１２は、
トンネル電流を流すに適当な厚さを持フていなければな
らない。従って、前述したＡ部のトランジスタ領域のゲ
ート酸化膜５の形成前に同時に成長した酸化膜をそのま
ま利用できず、この工程の後、一旦その部分の酸化膜を
除去し、新たに熱酸化を行なって絶縁薄膜１２を形成す
る必要がある。
また、上記構成のメモリセルにおいて情報の読み出しを
行なう場合には、制御ゲート８及びドレイン電極１１に
対して適当な読み出し電圧を印加し、浮遊ゲート６中に
存在する電荷の有無に応じてソース、ドレイン領域３．
４間を流れる電流の大きさにより、書込まれた情報を判
別している。
この時、浮遊ゲート６中に電荷が存在しない状態は、ト
ランジスタの閾値電圧の低い状態に対応しており、かか
る際には読み出し電圧の印加によりソース、ドレイン領
域３．４間に電流が流れる。
しかしながら、デバイスの微細化に伴ってチャンネル長
が短くなったＥＥＰＲＯＭのメモリセルでは読み出しに
用いられるような比較的低い電圧（＋５Ｖ）をドレイン
４及び制御ゲート８に印加した場合でも、ソース領域３
からドレイン領域４に向かって流れるエレクトロンは充
分加速され、ドレイン領域４近傍のチャンネル領域でイ
ンパクトアイオニゼーションを起こし得るエネルギを持
つようになる。従って、高集積化されてチャンネル長の
短くなったＥＥＰＲＯＭでは、情報の読み出しを行なっ
ている際に、本来「１」の情報をｔｊｌっているはずの
メモリセルの浮遊ゲート６にもエレクトロンがトラップ
され、遂には「０」の情報が書込まれた時と同様の状態
になってしまう結果が生じる。このような現象を通常、
情報の誤書込みと称し、第７図に示す構成のメモリセル
を高集積化した場合、誤書込みの発生は電源電圧を低下
しない限り防止できない。しかしながら、゛電源電圧を
低下させると、メモリセルからの情報の読み出し速度が
低下してしまう。
本発明は、デバイスの微細化に適した構造のＥ　Ｅ　Ｆ
　ＲＯＭ等の半導体装置およびかかる半導体装置を著し
く簡単な工程により製造し得る方法を提供しようとする
ものである。
〔発明の構成〕
（問題点を解決するための手段） 本願節１の発明は、半導体基体の表面領域に互いに分離
して設けられ、夫々ソース或いはドレイン領域となる第
１．第２領域と、これら第１．第２領域間のチャンネル
領域上に絶縁膜を介して設けられた電荷蓄積領域及び制
御ゲートを具備し、前記電荷蓄積領域が前記制御ゲート
側面の前記チャンネル領域上に配置されたことを特徴と
する半導体装置である。
本願節２の発明は、半導体基体の表面一部に絶縁膜を介
して配置される制御ゲートを形成する工程と、この制御
ゲートの周囲に第１の絶縁膜を形成する工程と、この第
１の絶縁膜を電荷蓄積領域となる第２の絶縁膜で被覆す
る工程と、この第２の絶縁膜を第３の絶縁膜でおおう工
程と、前記三種の絶縁膜を異方性エツチング法又は通常
のエツチング法を使用して順次除去し、前記制御ゲート
の側面の全部又は一部に前記三種の絶縁膜を残存させて
電荷蓄積領域を形成する工程と、前記三種の絶縁膜の形
成前から前記三種の絶縁膜の形成後までのいずれかの時
期に前記三種の絶縁膜あるいは前記制御電極をマスクと
して第１及び第２の不純物を前記半導体基体表面にドー
ピングしてソース或いはドレイン領域となる第１．第２
領域を形成する工程とを具備したことを特徴とする半導
体装置の製造方法である。
（作　用） 本発明によれば、電荷蓄積領域は制御ゲートの側面に形
成される。つまり電荷蓄積領域は、従来のようにトラン
ジスタとは別個に形成されるのではなく、トランジスタ
内に形成される。従って、１トランジスタ／１セル構造
となり、微細化に適したＥ　Ｅ　Ｐ　ＲＯＭ笠の半導体
装置が実現できる。
また、電荷蓄積層を２ｖ制御ゲートの側面に設けたこと
により、ゲート電極は一層のみとなるため、製造も極め
て容易となる。
（実施例） 以下、本発明をｎチャンネル型のＥ　Ｅ　Ｐ　ＲＯＭの
メモリセルに適用した一実施例について第１図〜第６図
を参照して詳細に説明する。ここで、第１図は本実施例
の構造を示し、第２図〜第６図はその製造工程の各段階
を示し、これら各図において（ａ）はセルの平面図、（
ｂ）はＡ−Ａ方向の断面図、（ｃ）はＢ−Ｂ方向の断面
図である。
第１図に示すように、本実施例の特徴は一層のみの制御
ゲート１０４を有し、この制御ゲート１０４の側面に、
シリコン酸化薄膜１０５、電荷蓄積層となる窒化シリコ
ン膜１０６および酸化シリコン膜１０７から成る三層積
層膜１０８が形成されている点にある。
以下、製造工程に従って本実施例を説明する。
まず、ｐ型シリコン基板１０１を選択酸化して該基板１
０１の表面を島状に分離するためのフィールド酸化膜１
０２を形成した後、９００〜１０００℃の酸化雰囲気中
で熱酸化して島状の基板１０１表面に厚さ２５０人程度
の酸化膜１０３を形成する（第２図図示）。つづいて、
全面にＬＰＣＶＤ法により厚さ３０００人のｎ型又はｐ
型不純物をドープした多結晶シリコン膜を堆積した後、
この多結晶シリコン膜をバターニングして多結晶シリコ
ンからなる制御ゲート１０４を形成する（第３図図示）
。次いで９００℃〜１０００℃の酸化雰囲気中で熱酸化
し、多結晶からなる制御ゲート１０４の周囲に厚さ１０
０人の酸化膜１０５を成長させた後、その全面に窒化シ
リコン膜１０６をＬＰＣＶＤ法により１００人〜１００
０八程度成長させ、さらに９５０℃水素燃焼酸化により
窒化シリコンＩｌ！　１０６表面に５０人程度のシリコ
ン酸化膜１０７を形成する（第４図図示）。つづいて、
異方性エツチング法、例えばリアクティブイオンエツチ
ング法（ＲＩ　Ｅ法）を用いて、先に形成した三層積層
膜（１０５゜１０６．１０７）１０８をその膜厚骨だけ
エツチング除去する。この工程で制御ゲートの側面の周
囲に三層積層膜１０８が残存する（第５図図示）。
次いでフィールド酸化膜１０２、制御ゲート１０４及び
三層積層膜１０８をマスクとしてｎ型不純物、例えば砒
素を打込みエネルギー３５ＫＧＶ。
ドープ徽３　Ｘ　１０１５ａｍ−２の条件でイオン注入
する（第６図図示）。つづいて、熱処理により砒素を活
性化し、ドレイン、ソースとなるＮ　型拡散層１１２．
１１３を形成する。さらに全面にＣＶＤ法によりＳ　ｉ
ｏ　２膜１１４を堆積した後、周知の方法によりコンタ
クトホール１１５、Ａｇ電極１１６を形成し第１図のよ
うなＥＥＰＲＯＭのメモリセルを作成する。
この様なメモリセルにおいて、書込みは制御ゲート１０
４とドレイン電圧層１１２に高電圧例えばＩＯＶと８ｖ
を印加することにより、チャネル熱電子を発生させてこ
れを前記三層膜１０８中の窒化シリコン膜１０６にトラ
ップさせることにより行ない、これにより注入前には約
ＩＶのしきい値電圧が約１０ｍ秒で７ｖ程度になる。情
報の読み出しはセルのしきい値電圧の差を検知すること
により行ない、例えば制御ゲート１０４に５Ｖ。
ドレイン１１２に３ｖを印加して電流量の差をみる。ま
た、情報の消去は、制御ゲート１０４に負電圧例えば−
６ｖを印加し、ドレイン１１２に正の電圧例えば９ｖ印
加することにより行なう。すなわち、ドイレンブレーク
ダウン電圧がゲート電圧に依存し、制御ゲート１０４に
負電圧を印加した場合ドレインブレーク電圧が低下する
ことを利用して選択的に消去が可能となる。このように
制御ゲート電圧とドレイン電圧との組合わせにより消去
ができるので、ビットｔｌｔ位の消去が可能である。
上述のように、本発明を用いれば、一層のポリシリコン
ゲート電極を何するビット単位消去が可能なＥＥＦＲＯ
Ｍセルが実現される。また、トランジスタ／１セル構成
であるため、従来に比べ極めてセルの大きさが小さくな
る。さらに、ゲート電極が一層構造であるため、従来に
比べ極めて簡単な方法で高集積可能なＥＥＦＲＯＭセル
が実現される。
なお、上記実ｈｉＩｉ例では制御ゲート１０４をｎ型又
はｐ型不純物をドープしたポリシリコンから形成したが
、これに限定されず、例えばモリブデン、タングステン
、チタン、タンタル等の高融点金属の硅化物により形成
してもよい。又、上記実施例ではメモリセルとしてｎチ
ャネル型の場合について説明したが、これに限定されず
、ｐチャネル型のものでも同様な効果を得ることができ
る。さらに、上記実施例では電荷蓄積領域となる三層積
層膜１０８はリアクティブイオンエツチング法により、
ドレイン、ソース両ｎ　層１１３，１１２に近接するべ
く形成したが、勿論ＰＥＰ法を用いてドレイン領域１１
３側のみにもうけても良い。
〔発明の効果〕
以上詳述した如く、本発明によれば、ゲート電極を一層
とし、その側面に電荷蓄積領域を形成したので、高集積
化に適したセル面積の小さい１トランジスタ／１セル構
造のＥＥＦＲＯＭの半導体装置及びかかる半導体装置を
極めて簡単に製造できる方法が提供できる。
【図面の簡単な説明】
第１図は本発明の一実施例におけるＥＥＰＲＯＭのメモ
リセルの構成を示す図、第２図〜第６図は同実施例の製
造工程を示す説明図、第７図は従来のＥＥＰＲＯＭのメ
モリセルを示す断面図であり、第１図〜第６図の（ａ）
は１兄面図、（ｂ）はＡ−Ａ方向の断面図、（ｃ）はＢ
−Ｂ方向の断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・酸化膜、１０４・・・制御ゲー
ト、１０５・・・酸化薄膜、】０６・・・窒化シリコン
膜、１０７・・・酸化シリコン膜、１０８・・・三層積
層膜、１１２．１１３・・・ｎ　型拡散領域、１１４・
・・酸化シリコン膜、１１６，１１７・・・Ａｌ電極。 出願人代理人　　佐　　藤　　−雄 （０）　　　　　　　　　　　　（ｂｌ　　　　　　　
　　　　（ｃ）島１　ｚ Ｂｒ　　　’１Ｂ （０）　　　　　　　　　　　　（ｂ）　　　　　　　
　　　（ｃ）（ａ）　　　　　　　　　　　　　　　　
　　　　　　　　（Ｃ）Ｆ：、３　１１ｍ （ａ）　　　　　　　　　　　（ｂ）　　　　　　　　
　　　（ｃ）耗６　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の表面領域に互いに分離して設けられ、
    夫々ソース或いはドレイン領域となる第１，第２領域と
    、これら第１，第２領域間のチャンネル領域上に絶縁膜
    を介して設けられた電荷蓄積領域及び制御ゲートを具備
    し、前記電荷蓄積領域を前記制御ゲート側面の前記チャ
    ンネル領域上に配置すると共に、前記電荷蓄積領域と前
    記制御ゲートの間に絶縁膜を介在させたことを特徴とす
    る半導体装置。 ２、前記電荷蓄積領域が前記制御ゲート側面に形成した
    酸化シリコン膜、窒化シリコン膜、酸化シリコン膜から
    成る三層積層膜の窒化シリコン膜であることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。 ３、前記電荷蓄積領域が前記第１又は第２領域のどちら
    か一方の近傍にのみ設けられていることを特徴とする特
    許請求の範囲第１項に記載の半導体装置。 ４、半導体基板の表面一部に絶縁膜を介して配置される
    制御ゲートを形成する工程と、この制御ゲートの周囲に
    第１の絶縁膜を形成する工程と、この第１の絶縁膜を電
    荷蓄積領域となる第２の絶縁膜で被覆する工程と、この
    第２の絶縁膜を第３の絶縁膜でおおう工程と、前記三種
    の絶縁膜を異方性エッチング法又は通常のエッチング法
    を使用して順次除去し、前記制御ゲートの側面の全部又
    は一部に前記三種の絶縁膜を残存させて電荷蓄積領域を
    形成する工程と、前記三種の絶縁膜の形成前から前記三
    種の絶縁膜の形成後までのいずれかの時期に前記三種の
    絶縁膜あるいは前記制御電極をマスクとして第１及び第
    ２の不純物を前記半導体基板表面にドーピングしてソー
    ス或いはドレイン領域となる第１、第２領域を形成する
    工程とを具備したことを特徴とする半導体装置の製造方
    法。 ５、前記第１の絶縁膜が酸化シリコン膜であり、第２の
    絶縁膜が窒化シリコン膜であり、第３の絶縁膜が酸化シ
    リコン膜であることを特徴とする特許請求の範囲第４項
    記載の半導体装置の製造方法。
JP62072174A 1987-03-26 1987-03-26 半導体装置及びその製造方法 Granted JPS63237580A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62072174A JPS63237580A (ja) 1987-03-26 1987-03-26 半導体装置及びその製造方法
US07/172,495 US4881108A (en) 1987-03-26 1988-03-24 Semiconductor device

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Application Number Priority Date Filing Date Title
JP62072174A JPS63237580A (ja) 1987-03-26 1987-03-26 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPS63237580A true JPS63237580A (ja) 1988-10-04
JPH0581072B2 JPH0581072B2 (ja) 1993-11-11

Family

ID=13481597

Family Applications (1)

Application Number Title Priority Date Filing Date
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US (1) US4881108A (ja)
JP (1) JPS63237580A (ja)

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