JPS6318864B2 - - Google Patents
Info
- Publication number
- JPS6318864B2 JPS6318864B2 JP2138480A JP2138480A JPS6318864B2 JP S6318864 B2 JPS6318864 B2 JP S6318864B2 JP 2138480 A JP2138480 A JP 2138480A JP 2138480 A JP2138480 A JP 2138480A JP S6318864 B2 JPS6318864 B2 JP S6318864B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- voltage
- floating gate
- drain
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、電気的に書換え可能な不揮発性半導
体記憶装置に関する。
体記憶装置に関する。
不揮発性半導体記憶装置には周知のようにフロ
ーテイングゲートを持つもの、窒化膜を記憶領域
とするMNOS構造のものなどがあり、フローテ
イングゲート型のメモリ例えば電気的書込み、紫
外線消去型のEPROM、或いは電気的書込み、電
気的消去型EEPROM、EAROMでは書込みはい
ずれもアバランシエ降伏に伴なうホツトキヤリア
をフローテイングゲートに注入するという方法で
行なう。第１図はコントロールゲートCGを有す
るFAMOS素子の概略図で、SUBはシリコン半
導体基板（こゝではｐ型とする）である。Ｓ，Ｄ
は基板SUBの表面に浅く形成された反対導電型
のソース、ドレイン領域である。OX1は絶縁膜
で、通常は基板SUBの単結晶シリコンを酸化し
て得たシリコン酸化膜（SiO2）からなり、その
上部に多結晶シリコンまたはモリブデンなどで作
られるフローテイングゲートFGが形成される。
OX2は第２の絶縁膜で、例えばシリコンゲート
FGの上部を酸化して得たシリコン酸化膜からな
り、その上部にアルミニウム（Al）等からなる
コントロールゲートCGが形成される。通常の
FAMOSでは第１層のシリコン酸化膜OX1の厚み
は700〜1500Å程度、また第２層のシリコン酸化
膜OX2の厚みは700〜1500Å程度とする。基板
SUBは接地され、そして書込み時に選択された
メモリセルのドレインＤには該基板との間のpn
接合を逆バイアスする正電圧VDが印加される。
この時の電圧VDは、ドレインＤと基板SUBとの
間にアバランシエ降伏を生じさせるに足る電圧
VDBBを越えるものであり、一般には20〜40Vの高
電圧である。基板SUBにアバランシエ電流が流
れるとそれによりホツトキヤリアが発生するの
で、例えばコントロールゲートCGに正電圧VGを
印加しておけば、酸化膜OX1の障壁を越える高エ
ネルギのホツトエレクトロンがフローテイングゲ
ートFGに注入され、該ゲートを負に帯電させる。
この結果トランジスタのしきい値電圧Vthは上昇
する。このVthの上昇は、例えば情報“１”が書
込まれた状態に対応され、ホツトエレクトロンを
注入しない従つてVthが上昇していない状態は情
報“０”が書込まれた状態に対応される。勿論対
応関係はこの逆でもよい。情報“０”を書込む、
または消去するには通常は紫外線を照射するが、
電気的に行なうには前記アバランシエ降伏状態を
起しかつゲートCGに負の電圧VGを印加して基板
SUBに発生したホツトホールをフローテイング
ゲートFGへ注入し、先に注入したホツトエレク
トロンを消滅させてVthを低下させる。かかる書
込み、消去時にソースＳも接地し（VS＝0V）、ソ
ース、ドレイン間のチヤネル電流による異なるモ
ードのアバランシエ電流を併用することもある
が、いずれにしてもアバランシエ降伏によつて書
込みを行なう点に変りはない。
ーテイングゲートを持つもの、窒化膜を記憶領域
とするMNOS構造のものなどがあり、フローテ
イングゲート型のメモリ例えば電気的書込み、紫
外線消去型のEPROM、或いは電気的書込み、電
気的消去型EEPROM、EAROMでは書込みはい
ずれもアバランシエ降伏に伴なうホツトキヤリア
をフローテイングゲートに注入するという方法で
行なう。第１図はコントロールゲートCGを有す
るFAMOS素子の概略図で、SUBはシリコン半
導体基板（こゝではｐ型とする）である。Ｓ，Ｄ
は基板SUBの表面に浅く形成された反対導電型
のソース、ドレイン領域である。OX1は絶縁膜
で、通常は基板SUBの単結晶シリコンを酸化し
て得たシリコン酸化膜（SiO2）からなり、その
上部に多結晶シリコンまたはモリブデンなどで作
られるフローテイングゲートFGが形成される。
OX2は第２の絶縁膜で、例えばシリコンゲート
FGの上部を酸化して得たシリコン酸化膜からな
り、その上部にアルミニウム（Al）等からなる
コントロールゲートCGが形成される。通常の
FAMOSでは第１層のシリコン酸化膜OX1の厚み
は700〜1500Å程度、また第２層のシリコン酸化
膜OX2の厚みは700〜1500Å程度とする。基板
SUBは接地され、そして書込み時に選択された
メモリセルのドレインＤには該基板との間のpn
接合を逆バイアスする正電圧VDが印加される。
この時の電圧VDは、ドレインＤと基板SUBとの
間にアバランシエ降伏を生じさせるに足る電圧
VDBBを越えるものであり、一般には20〜40Vの高
電圧である。基板SUBにアバランシエ電流が流
れるとそれによりホツトキヤリアが発生するの
で、例えばコントロールゲートCGに正電圧VGを
印加しておけば、酸化膜OX1の障壁を越える高エ
ネルギのホツトエレクトロンがフローテイングゲ
ートFGに注入され、該ゲートを負に帯電させる。
この結果トランジスタのしきい値電圧Vthは上昇
する。このVthの上昇は、例えば情報“１”が書
込まれた状態に対応され、ホツトエレクトロンを
注入しない従つてVthが上昇していない状態は情
報“０”が書込まれた状態に対応される。勿論対
応関係はこの逆でもよい。情報“０”を書込む、
または消去するには通常は紫外線を照射するが、
電気的に行なうには前記アバランシエ降伏状態を
起しかつゲートCGに負の電圧VGを印加して基板
SUBに発生したホツトホールをフローテイング
ゲートFGへ注入し、先に注入したホツトエレク
トロンを消滅させてVthを低下させる。かかる書
込み、消去時にソースＳも接地し（VS＝0V）、ソ
ース、ドレイン間のチヤネル電流による異なるモ
ードのアバランシエ電流を併用することもある
が、いずれにしてもアバランシエ降伏によつて書
込みを行なう点に変りはない。
このようにアバランシエ降伏を利用する
FAMOS素子では、前述したようにドレイン電圧
VDを20〜40Vに高くする必要があるので、一般
的な標準電源（12V、5V等）では不充分となり、
別途に高電圧電源が必要となる。これはメモリチ
ツプで考えれば、端子ピン数を増加させる必要が
あるということである。また半導体チツプには基
板電位を負にシフトする基板バイアス発生器が設
けられ、該基板バイアス発生器により基板を負電
位にするとドレインに与える書込み電圧を相対的
に低くすることが可能であるが、アバランシエ降
伏が生じると基板に大きな電流が流れ、このため
基板バイアス発生器でチヤージポンプして基板電
位を充分に負にすることができなくなる。このた
め従来のFAMOS素子では基板バイアス発生器に
よる基板電位低下、従つて書込み電圧の低減は断
念し、チツプに外部端子を設けて外部電源から基
板負電圧を供給するようにしている。これを要す
るに従来のFAMOSメモリセルでは書込み、消去
電圧が高く、基板バイアスを利用してこれを低減
しようとすると電源回路が複雑になる等の欠点が
ある。
FAMOS素子では、前述したようにドレイン電圧
VDを20〜40Vに高くする必要があるので、一般
的な標準電源（12V、5V等）では不充分となり、
別途に高電圧電源が必要となる。これはメモリチ
ツプで考えれば、端子ピン数を増加させる必要が
あるということである。また半導体チツプには基
板電位を負にシフトする基板バイアス発生器が設
けられ、該基板バイアス発生器により基板を負電
位にするとドレインに与える書込み電圧を相対的
に低くすることが可能であるが、アバランシエ降
伏が生じると基板に大きな電流が流れ、このため
基板バイアス発生器でチヤージポンプして基板電
位を充分に負にすることができなくなる。このた
め従来のFAMOS素子では基板バイアス発生器に
よる基板電位低下、従つて書込み電圧の低減は断
念し、チツプに外部端子を設けて外部電源から基
板負電圧を供給するようにしている。これを要す
るに従来のFAMOSメモリセルでは書込み、消去
電圧が高く、基板バイアスを利用してこれを低減
しようとすると電源回路が複雑になる等の欠点が
ある。
第２図のMNOS構造のメモリセルではトンネ
ル注入で書込みが行なわれる。同図においてOX
は20〜50Å程度の薄いシリコン酸化膜であり、そ
の上部にシリコン窒化膜（Si3N4）NIがCVD法
等で形成される。シリコン窒化膜NIはトラツプ
が多いので第１図のフローテイングゲートFGと
同様に機能する。Ｇはゲート電極である。このゲ
ート電極Ｇと基板SUBとの間に電圧Ｅ（25〜50V
程度）を印加して書込みを行なうが、この
MNOS素子で書込みつまり窒化膜NIに電子また
はホールを注入する原理は周知のように薄いシリ
コン酸化膜OXを貫通するトンネル効果である。
即ち酸化膜OXが薄い（50Å以下）とゲート電極
Ｇと基板SUBとの間に電圧を加えることにより
電子またはホールがトンネル効果により酸化膜
OXを通つて窒化膜NIに入り、該窒化膜中にトラ
ツプされる。こうしてアバランシエを利用せずに
不揮発性メモリセルへの書込み、消去を行なうこ
とができるが、この場合の酸化膜OXの厚みは薄
い必要があり、一方、酸化膜OXが薄いと長期間
の電荷保持の点で難がある。FAMOSでは20〜30
年以上の耐用年数があるが、MNOSでは10年持
つかどうか凝わしいという程度である。
ル注入で書込みが行なわれる。同図においてOX
は20〜50Å程度の薄いシリコン酸化膜であり、そ
の上部にシリコン窒化膜（Si3N4）NIがCVD法
等で形成される。シリコン窒化膜NIはトラツプ
が多いので第１図のフローテイングゲートFGと
同様に機能する。Ｇはゲート電極である。このゲ
ート電極Ｇと基板SUBとの間に電圧Ｅ（25〜50V
程度）を印加して書込みを行なうが、この
MNOS素子で書込みつまり窒化膜NIに電子また
はホールを注入する原理は周知のように薄いシリ
コン酸化膜OXを貫通するトンネル効果である。
即ち酸化膜OXが薄い（50Å以下）とゲート電極
Ｇと基板SUBとの間に電圧を加えることにより
電子またはホールがトンネル効果により酸化膜
OXを通つて窒化膜NIに入り、該窒化膜中にトラ
ツプされる。こうしてアバランシエを利用せずに
不揮発性メモリセルへの書込み、消去を行なうこ
とができるが、この場合の酸化膜OXの厚みは薄
い必要があり、一方、酸化膜OXが薄いと長期間
の電荷保持の点で難がある。FAMOSでは20〜30
年以上の耐用年数があるが、MNOSでは10年持
つかどうか凝わしいという程度である。
ところでFAMOSの書込み（消去）電圧の低電
圧化が要請される中で、本発明者等によりなされ
た実験で注目すべきデータが得られた。その一例
を第３図に示す。同図に示す特性は、第１図の素
子構造で第１層のシリコン酸化膜OX1の厚みを
100Åにした時のドレイン電圧VDとしきい値Vth
の関係、従つて書込み（消去）特性を示したもの
で、チヤネル長Ｌをパラメータ（３、４、５、
7μｍ）としたものである。チヤネル幅Ｗはいず
れも10μｍであり、またソースＳおよび基板SUB
は接地してある。なおこの実験では第１層絶縁膜
OX1として熱窒化膜を使用し、また充分飽和した
Vthを得るため書込み時間は200secとした。勿論、
実際には書込みはVthが飽和するまで長時間行な
う必要はなく、書込み時間は上記より遥かに短い
ものにしてよい。Initは初期状態のVthを示すも
ので、曲線C1〜C4はVG＝0Vとしたホール注入の
時の特性、また曲線C5〜C8はVG＝12Vとしたエ
レクトロン注入時の特性である。これらの素子の
アバランシエ電圧は9Vであるが、9V＞VD＞3V
の範囲でVthが大きく変化する点が注目される。
このことはアバランシエ降伏によらずに多量のホ
ツトエレクトロン（C5〜C8の場合）またはホツ
トホール（C1〜C4の場合）がフローテイグゲー
トFGに注入されることを示している。そして、
VD＜3Vの範囲ではVthに変化はないので、例えば
VG＝12V、VD＝6Vで書込み（エレクトロン注
入）、そしてVG＝0Vで読出し動作を行なえば、
Vth＝−３〜−6VとVth＝10〜12Vの差に基づく
相違（一方がオン、他方がオフ）を検出できる。
圧化が要請される中で、本発明者等によりなされ
た実験で注目すべきデータが得られた。その一例
を第３図に示す。同図に示す特性は、第１図の素
子構造で第１層のシリコン酸化膜OX1の厚みを
100Åにした時のドレイン電圧VDとしきい値Vth
の関係、従つて書込み（消去）特性を示したもの
で、チヤネル長Ｌをパラメータ（３、４、５、
7μｍ）としたものである。チヤネル幅Ｗはいず
れも10μｍであり、またソースＳおよび基板SUB
は接地してある。なおこの実験では第１層絶縁膜
OX1として熱窒化膜を使用し、また充分飽和した
Vthを得るため書込み時間は200secとした。勿論、
実際には書込みはVthが飽和するまで長時間行な
う必要はなく、書込み時間は上記より遥かに短い
ものにしてよい。Initは初期状態のVthを示すも
ので、曲線C1〜C4はVG＝0Vとしたホール注入の
時の特性、また曲線C5〜C8はVG＝12Vとしたエ
レクトロン注入時の特性である。これらの素子の
アバランシエ電圧は9Vであるが、9V＞VD＞3V
の範囲でVthが大きく変化する点が注目される。
このことはアバランシエ降伏によらずに多量のホ
ツトエレクトロン（C5〜C8の場合）またはホツ
トホール（C1〜C4の場合）がフローテイグゲー
トFGに注入されることを示している。そして、
VD＜3Vの範囲ではVthに変化はないので、例えば
VG＝12V、VD＝6Vで書込み（エレクトロン注
入）、そしてVG＝0Vで読出し動作を行なえば、
Vth＝−３〜−6VとVth＝10〜12Vの差に基づく
相違（一方がオン、他方がオフ）を検出できる。
本発明はかかる実験事実に基いてなされたもの
で、その特徴とするところはシリコン半導体基板
にソース、ドレイン領域を形成し、これらの領域
間の該基板上にフローテイングゲート及びコント
ロールゲートを設けたトランジスタよりなるメモ
リセルを有する電気的書換え可能な不揮発性記憶
装置において、該基板中のチヤージを吸収して該
基板に負のバツクバイアスを印加する基板バイア
ス発生器が設けられ、該フローテイングゲートと
シリコン基板間に80〜300Åのシリコン酸化膜が
設けられ、該基板とドレインとの間及び該ソース
とドレインとの間へのアバランシエ降伏電圧未満
の電圧の印加により該基板中に発生したホツトホ
ール又はホツトエレクトロンを前記コントロール
ゲートに印加した電位に応じて前記フローテイン
グゲートに注入するようにしたことにある。
で、その特徴とするところはシリコン半導体基板
にソース、ドレイン領域を形成し、これらの領域
間の該基板上にフローテイングゲート及びコント
ロールゲートを設けたトランジスタよりなるメモ
リセルを有する電気的書換え可能な不揮発性記憶
装置において、該基板中のチヤージを吸収して該
基板に負のバツクバイアスを印加する基板バイア
ス発生器が設けられ、該フローテイングゲートと
シリコン基板間に80〜300Åのシリコン酸化膜が
設けられ、該基板とドレインとの間及び該ソース
とドレインとの間へのアバランシエ降伏電圧未満
の電圧の印加により該基板中に発生したホツトホ
ール又はホツトエレクトロンを前記コントロール
ゲートに印加した電位に応じて前記フローテイン
グゲートに注入するようにしたことにある。
第３図の実験データはOX1＝100Åに関するも
のであるから、第２図のMNOS素子と同様にト
ンネル効果が生じたという可能性はなく、そして
VD＜8Vであるからアバランシエ降伏も否定され
る。従つて、このVthの変化は、アバランシエ注
入ではなく、またトンネル注入でもないメカニズ
ムでなされたものであり、これは基板SUBに発
生したホツトキヤリアがシリコン酸化膜OX1の電
位障壁を越えてフローテイングゲートFGに注入
されたためと考えられる。酸化膜OX1の膜厚は、
薄過ぎると電荷保持の点で難があり、厚過ぎると
ホツトキヤリアの通過および微細パターン化によ
る高集積化等の点で難があるから、実用上は300
〜80Å程度の範囲が好ましい。第３図の曲線C1
〜C4がホール注入によるVth変化で、またC5〜C8
がエレクトロン注入によるVth変化であり、これ
らが逆極性を示すことから、書込みおよび消去を
電気的に行ない得ることが分る。そして、アバラ
ンシエ電圧以下の電圧でこの書込み、消去ができ
ることから、次の利点が導びき出される。(1)書込
み、消去電圧VDが５〜6V程度に低下させ得るの
で標準電源だけで充分である。(2)アバランシエ電
流が流れないので基板電流は極く僅か（1μA以
下）であり、基板バイアス発生器で充分に吸収で
きる。このため書込み中も基板バイアス発生器の
みで基板SUBの電位を負側へシフトさせること
ができ、この負側へのシフト分だけ書込みに要す
るドレイン電圧VDを更に低下させることができ
る。なお書込み消去電圧が５〜6Vという本発明
素子の電圧条件は通常のMOSICの電源電圧
（ほゞ4V）に近いが、かゝる電圧条件で従来の
MOSICメモリに誤書込み、誤消去がなされない
のは、第１層絶縁膜OX1の厚み差等によると考え
られる。また本発明素子では読出し時にはドレイ
ン電圧VDは第３図などに示されるエレクトロン
又はホール注入のない電圧範囲の値とし、誤書込
み誤消去がないようにする。
のであるから、第２図のMNOS素子と同様にト
ンネル効果が生じたという可能性はなく、そして
VD＜8Vであるからアバランシエ降伏も否定され
る。従つて、このVthの変化は、アバランシエ注
入ではなく、またトンネル注入でもないメカニズ
ムでなされたものであり、これは基板SUBに発
生したホツトキヤリアがシリコン酸化膜OX1の電
位障壁を越えてフローテイングゲートFGに注入
されたためと考えられる。酸化膜OX1の膜厚は、
薄過ぎると電荷保持の点で難があり、厚過ぎると
ホツトキヤリアの通過および微細パターン化によ
る高集積化等の点で難があるから、実用上は300
〜80Å程度の範囲が好ましい。第３図の曲線C1
〜C4がホール注入によるVth変化で、またC5〜C8
がエレクトロン注入によるVth変化であり、これ
らが逆極性を示すことから、書込みおよび消去を
電気的に行ない得ることが分る。そして、アバラ
ンシエ電圧以下の電圧でこの書込み、消去ができ
ることから、次の利点が導びき出される。(1)書込
み、消去電圧VDが５〜6V程度に低下させ得るの
で標準電源だけで充分である。(2)アバランシエ電
流が流れないので基板電流は極く僅か（1μA以
下）であり、基板バイアス発生器で充分に吸収で
きる。このため書込み中も基板バイアス発生器の
みで基板SUBの電位を負側へシフトさせること
ができ、この負側へのシフト分だけ書込みに要す
るドレイン電圧VDを更に低下させることができ
る。なお書込み消去電圧が５〜6Vという本発明
素子の電圧条件は通常のMOSICの電源電圧
（ほゞ4V）に近いが、かゝる電圧条件で従来の
MOSICメモリに誤書込み、誤消去がなされない
のは、第１層絶縁膜OX1の厚み差等によると考え
られる。また本発明素子では読出し時にはドレイ
ン電圧VDは第３図などに示されるエレクトロン
又はホール注入のない電圧範囲の値とし、誤書込
み誤消去がないようにする。
第４図は基板バイアス発生器を用いたFAMOS
のしきい値電圧に対するバツクバイアス効果を示
す実験データで、曲線C9〜C13はバツクゲートバ
イアスVBGをパラメータ（０、−１、−２、−３、−
4V）としたものである。実験に用いたFAMOS
メモリセルのアバランシエ電圧は13.5Vで、ゲー
ト電圧はVG＝6Vである。ソースは接地して電気
的書込みを行なつた。VBGを負方向へ増大するこ
とによつてより低いドレイン電圧VDでVthを変化
させることができる点は特性全体に共通すること
であるが、その変化幅はバツクバイアス相当分だ
けのものではない。例えば曲線C9とC13では4Vの
差があるのでC13のVD＝２はC9のVD＝６に相当す
るが、各々のVthは前者が２、後者が−７であり、
9Vの差がある。従つてVBG印加に対しては相乗的
な効果が期待される。
のしきい値電圧に対するバツクバイアス効果を示
す実験データで、曲線C9〜C13はバツクゲートバ
イアスVBGをパラメータ（０、−１、−２、−３、−
4V）としたものである。実験に用いたFAMOS
メモリセルのアバランシエ電圧は13.5Vで、ゲー
ト電圧はVG＝6Vである。ソースは接地して電気
的書込みを行なつた。VBGを負方向へ増大するこ
とによつてより低いドレイン電圧VDでVthを変化
させることができる点は特性全体に共通すること
であるが、その変化幅はバツクバイアス相当分だ
けのものではない。例えば曲線C9とC13では4Vの
差があるのでC13のVD＝２はC9のVD＝６に相当す
るが、各々のVthは前者が２、後者が−７であり、
9Vの差がある。従つてVBG印加に対しては相乗的
な効果が期待される。
以上述べたように本発明では、シリコン基板
SUBとフローテイングゲートFGとの間の絶縁膜
OX1の厚みを300〜80Åと薄くし、基板バイアス
発生器を動作させながらドレイン、基板間にアバ
ランシエ電圧未満の電圧を印加してホツトキヤリ
アを発生させ、コントロールゲートに印加する電
位によりそのホツトホール又はホツトエレクトロ
ンをフローテイングゲートに選択的に注入するよ
うにしたので、低いドレイン電圧での迅速な書込
み、消去が可能になり、FAMOSチツプの電源端
子数を減少でき、甚だ有効である。
SUBとフローテイングゲートFGとの間の絶縁膜
OX1の厚みを300〜80Åと薄くし、基板バイアス
発生器を動作させながらドレイン、基板間にアバ
ランシエ電圧未満の電圧を印加してホツトキヤリ
アを発生させ、コントロールゲートに印加する電
位によりそのホツトホール又はホツトエレクトロ
ンをフローテイングゲートに選択的に注入するよ
うにしたので、低いドレイン電圧での迅速な書込
み、消去が可能になり、FAMOSチツプの電源端
子数を減少でき、甚だ有効である。
第１図はFAMOSの概略構成図、第２図は
MNOSの概略構成図、第３図は本発明の書込み、
消去法を説明する特性図、第４図はバツクバイア
ス効果を示す特性図である。 図中、SUBはシリコン半導体基板、Ｓはソー
ス、Ｄはドレイン、OX1はシリコン酸化膜、FG
はフローテイングゲートである。
MNOSの概略構成図、第３図は本発明の書込み、
消去法を説明する特性図、第４図はバツクバイア
ス効果を示す特性図である。 図中、SUBはシリコン半導体基板、Ｓはソー
ス、Ｄはドレイン、OX1はシリコン酸化膜、FG
はフローテイングゲートである。
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体基板にソース、ドレイン領域
を形成し、これらの領域間の該基板上にフローテ
イングゲート及びコントロールゲートを設けたト
ランジスタよりなるメモリセルを有する電気的書
換え可能な不揮発性記憶装置において、 該基板中のチヤージを吸引して該基板に負のバ
ツクバイアスを印加する基板バイアス発生器が設
けられ、 該フローテイングゲートとシリコン基板間に80
〜300Åのシリコン酸化膜が設けられ、 該基板とドレインとの間及び該ソースとドレイ
ンとの間へのアバランシエ降伏電圧未満の電圧の
印加により該基板中に発生したホツトホール又は
ホツトエレクトロンを前記コントロールゲートに
印加した電位に応じて前記フローテイングゲート
に注入するようにしたことを特徴とする不揮発性
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138480A JPS56129374A (en) | 1980-02-22 | 1980-02-22 | Writing and cancelling methods of fixed memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138480A JPS56129374A (en) | 1980-02-22 | 1980-02-22 | Writing and cancelling methods of fixed memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56129374A JPS56129374A (en) | 1981-10-09 |
| JPS6318864B2 true JPS6318864B2 (ja) | 1988-04-20 |
Family
ID=12053586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138480A Granted JPS56129374A (en) | 1980-02-22 | 1980-02-22 | Writing and cancelling methods of fixed memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56129374A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045999A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JPH01123454A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| US7796442B2 (en) | 2007-04-02 | 2010-09-14 | Denso Corporation | Nonvolatile semiconductor memory device and method of erasing and programming the same |
-
1980
- 1980-02-22 JP JP2138480A patent/JPS56129374A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56129374A (en) | 1981-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20080102957A (ko) | 반도체 장치 | |
| JP2672688B2 (ja) | 不揮発性半導体記憶装置の駆動方法 | |
| JPH06302828A (ja) | 半導体不揮発性記憶装置 | |
| JP3070531B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS649741B2 (ja) | ||
| JP4329293B2 (ja) | 不揮発性半導体メモリ装置および電荷注入方法 | |
| KR100324191B1 (ko) | 비휘발성반도체기억장치내에서의데이터소거방법 | |
| JPH04105368A (ja) | 不揮発性半導体記憶装置及びその書き込み・消去方法 | |
| JPH031574A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH05251669A (ja) | 半導体記憶装置およびその書き換え方法 | |
| JPS6318864B2 (ja) | ||
| JP3375087B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| JPH05304301A (ja) | 不揮発性半導体メモリセルの書き換え方式 | |
| JP3069607B2 (ja) | 半導体不揮発性メモリの動作方法 | |
| JP3069358B2 (ja) | 半導体集積回路装置 | |
| JPS62183161A (ja) | 半導体集積回路装置 | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| KR19990029181A (ko) | 불휘발성 반도체 기억장치 및 그 제조방법 | |
| JPH07112018B2 (ja) | 半導体記憶装置 | |
| JP3073725B2 (ja) | 半導体集積回路装置 | |
| JPH0451072B2 (ja) | ||
| JP3324691B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 | |
| JP3104978B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
| JPS61245577A (ja) | 不揮発性半導体メモリ素子 | |
| JP3424898B2 (ja) | 不揮発性半導体記憶装置の書き換え方法 |