[go: up one dir, main page]

CN1293645C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1293645C
CN1293645C CNB031487521A CN03148752A CN1293645C CN 1293645 C CN1293645 C CN 1293645C CN B031487521 A CNB031487521 A CN B031487521A CN 03148752 A CN03148752 A CN 03148752A CN 1293645 C CN1293645 C CN 1293645C
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
insulating film
film
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031487521A
Other languages
English (en)
Other versions
CN1503371A (zh
Inventor
伊藤康悦
上野修一
古田阳雄
味香夏夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1503371A publication Critical patent/CN1503371A/zh
Application granted granted Critical
Publication of CN1293645C publication Critical patent/CN1293645C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/699—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种半导体器件及其制造方法，该半导体器件在进行非易失性存储器的定标(scaling)时，1个存储单元中也可保持多比特的信息。在MONOS晶体管的沟道部分形成沟槽TR1。并且，使栅绝缘膜120中的氮化硅膜122中的夹持沟槽TR1的源侧部分和漏侧部分具有用作可保持电荷CH1，CH2的第一和第二电荷保持部的功能。这样，捕获电荷CH1后捕获电荷CH2时，栅电极130中沟槽TR1内的部分130a起到屏蔽的作用。如果向栅电极130上提供固定电极，则电荷CH1诱发的电场EF1的影响不会波及到第二电荷保持部，从而不会妨碍电荷CH2的捕获。

Description

半导体器件
技术领域
本发明涉及非易失性存储器的存储单元中利用的半导体器件及其制造方法。
背景技术
用于非易失性存储器的存储单元的半导体器件之一，有图35所示的构造的MONOS(金属氧化物氮氧化物半导体)晶体管。该MONOS晶体管包括在半导体基板110内形成的源区域111s和漏区域111d、在半导体基板110上形成的栅绝缘膜120和在栅绝缘膜120上形成的栅电极130。
其中，栅绝缘膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的顺序层叠的层叠膜(ONO膜)。作为存储单元，向该MONOS晶体管中进行程序(写入)动作时，通过向半导体基板110、栅电极130、源区域111s和漏区域111d的各部分上施加适当电压，可在氮化硅膜122中的例如漏区域111d侧捕获电子等的电荷CH1。另一方面，进行擦除(删除)动作时，也可通过向上述各部分施加适当电压去除捕获的电荷CH1。
捕获电荷CH1时，与未捕获时相比，MONOS晶体管的阈值电压产生变化。因此，通过检测该阈值电压的变化，判断存储单元中是否存储了1比特的信息。
图36是多个图35的MONOS晶体管构成的非易失性存储器101的俯视图。该非易失性存储器101中，包含源区域111s和漏区域111d的源/漏区域111用作位线功能，栅电极130用作字线功能。表示图36中的存储单元CL的部分的截面的是图35，在存储单元CL中的数据存储区域DR中捕获电荷CH1。
图37和图38都是表示图36所示的非易失性存储器101的更具体构造的一例的斜视图。图37的非易失性存储器101A中，相邻的存储单元CL中在源区域111s和漏区域111d的部分形成元件分离区域140。该元件分离区域140下面的源区域111s和漏区域111d在多个存储单元间连接，用作位线。栅绝缘膜120在沟道长度方向按每个存储单元分开。
另一方面，图38的非易失性存储器101B中，没有与图37中的元件分离区域140相当的部分。栅绝缘膜120在沟道长度方向不按每个存储单元分开，而是连续的。图37和图38的非易失性存储器101A，101B中，都透明图示出MONOS晶体管上形成的层间绝缘膜150，而不遮住其下部构造的显示。
与该申请的发明相关的现有技术文献信息如下。
【专利文献1】
美国专利说明书5768192
【专利文献2】
特开2002-26149号公报
【专利文献3】
特开平5-75133号公报
【非专利文献1】
I.Bloom等“NROM anew non-volatile memory technology：fromdevice to products”(美国)Microelectronic Engineering59(2001)pp.213-223
【非专利文献2】
B.Eitan等“Can NROM a 2-bit，Trapping Storage NVMCell，Give a Real Challenge to Floating Gate Cells？”(美国)SSDM1999
【非专利文献3】
E.Lusky等“Electron Discharge Model of Locally-TrappedCharge in Oxide-Nitride-Oxide(ONO)Gates for NROM Non-Volatile Semiconductor Memory Devices”(美国)SSDM2001
【非专利文献4】
T.Toyoshima等“0.1μm Level Contact Hole Pattern Formationwith KrF Lithography by Resolution Enhancement LithographyAssisted by Chemical Shrink(RELACS)”IEDM1998，p.333
【非专利文献5】
J.De Blauwe等“Si-Dot Non-Volatile Memory Device”(美国)Extended Abstracts of the 2001 International Conference onSolid State Devices and Materials，Tokyo，2001，pp.518-519
如图39所示，作为非易失性存储器101的存储单元的MONOS晶体管(是与图35的MONOS晶体管相同的结构，但还具有侧阱绝缘膜160)的沟道长度随定标进行(元件的细微化)而缩短，捕获的电荷CH1诱发的电场EF1的有效范围不改变。
该MONOS晶体管中，不仅氮化硅膜122中的漏区域111d侧捕获电荷CH1，源区域111s也可能侧捕获电荷。因此，如果源/漏侧分别捕获电荷，则1个存储单元可保持2比特信息。
图40中上侧的MONOS晶体管表示出源/漏侧分别捕获电荷的情况。这里，漏区域111d侧捕获的电荷CH1表示为bit1，源区域111s侧捕获的电荷CH2表示为bit2。
图40中下侧所示，源/漏两侧捕获电荷的情况下，也通过定标缩短沟道长度。这时，源/漏侧分别捕获电荷后，通过最初始捕获的电荷CH1诱发的电场EF1的排斥力，有时妨碍电荷CH2的捕获(图40的电荷CH2a)。从而按以往的半导体器件的原样构造，进行定标时，1个存储单元中难以保持多比特的信息。
发明内容
因此，该发明的课题是提供一种半导体器件及其制造方法，在进行非易失性存储器的定标(scaling)的情况下，1个存储单元中也可保持多比特的信息。
方案1所述的发明是一种半导体器件，包括：半导体基板，在表面上具有沟槽；MIS(金属绝缘半导体)晶体管，包括在上述半导体基板内面对上述表面形成的源区域、经上述沟槽与上述源区域隔离且在上述半导体基板内面对上述表面形成的漏区域、在被上述表面中的至少上述源区域和上述漏区域夹持的部分上形成以使其填入上述沟槽的栅绝缘膜、以及在上述栅绝缘膜上形成以使其填入上述沟槽的栅电极，上述栅绝缘膜中，可保持电荷的第一和第二电荷保持部夹持上述沟槽来形成。
方案2所述的发明是在根据方案1所述的半导体器件中，上述栅绝缘膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的顺序层叠的层叠膜，上述第一和第二电荷保持部是上述氮化硅膜中夹持上述沟槽的彼此相对的第一和第二部分。
方案3所述的发明是在根据方案1所述的半导体器件中，上述栅绝缘膜中嵌入上述沟槽的部分上不形成上述第一和第二电荷保持部。
方案4所述的发明是在根据方案1所述的半导体器件中，上述半导体基板上也形成包括另一源区域、另一漏区域、另一栅绝缘膜、以及另一栅电极的另一MIS晶体管。
方案5所述的发明是在根据方案4所述的半导体器件中，在上述栅绝缘膜中嵌入上述沟槽的部分上不形成上述第一和第二电荷保持部，并且上述另一MIS晶体管的上述另一栅绝缘膜延伸形成。
方案6所述的发明是在根据方案1所述的半导体器件中，上述第一和第二电荷保持部在上述源区域和上述漏区域上具有端部。
方案7所述的发明是在根据方案6所述的半导体器件中，上述第一和第二电荷保持部的上述端部中形成覆盖上述端部的绝缘膜。
方案8所述的发明是在根据方案1所述的半导体器件中，上述沟槽的上端部和底部的角部被倒圆。
方案9所述的发明是在根据方案1所述的半导体器件中，上述第一和第二电荷保持部是在上述栅绝缘膜内形成多个的岛状区域。
方案10所述的发明是在根据方案9所述的半导体器件中，上述岛状区域由硅或氮化硅膜构成。
方案11所述的发明是在根据方案1所述的半导体器件中，上述第一和第二电荷保持部形成在与上述沟槽侧面邻接的上述栅绝缘膜内。
方案12所述的发明是一种半导体器件，包括：半导体基板，具有表面；MIS(金属绝缘半导体)晶体管，包括在上述半导体基板内面对上述表面形成的源区域、与上述源区域隔离且在上述半导体基板内面对上述表面形成的漏区域、在被上述表面中的至少上述源区域和上述漏区域夹持的部分上形成的栅绝缘膜、以及在上述栅绝缘膜上形成的栅电极，上述栅绝缘膜中，可保持电荷的第一和第二电荷保持部在连结上述源区域和上述漏区域的方向上彼此相对且隔开地形成，上述栅绝缘膜中，由上述第一和第二电荷保持部夹持的部分的膜厚比形成上述第一和第二电荷保持部部分的膜厚还小，上述第一和第二电荷保持部之间插入上述栅电极。
附图说明
图1是表示实施例1的半导体器件的图；
图2是表示实施例2的半导体器件的制造方法的图；
图3是表示实施例2的半导体器件的制造方法的图；
图4是表示实施例2的半导体器件的制造方法的图；
图5是表示实施例3的半导体器件的制造方法的图；
图6是表示实施例3的半导体器件的制造方法的图；
图7是表示实施例3的半导体器件的制造方法的图；
图8是表示实施例3的半导体器件的制造方法的图；
图9是表示实施例3的半导体器件的制造方法的图；
图10是表示实施例3的半导体器件的制造方法的图；
图11是表示实施例3的半导体器件的制造方法的图；
图12是表示实施例3的半导体器件的制造方法的图；
图13是表示实施例3的半导体器件的制造方法的图；
图14是表示实施例3的半导体器件的制造方法的图；
图15是表示实施例4的半导体器件的图；
图16是表示实施例4的半导体器件的另一例子的图；
图17是表示实施例5的半导体器件的制造方法的图；
图18是表示实施例5的半导体器件的制造方法的图；
图19是表示实施例5的半导体器件的制造方法的图；
图20是表示实施例5的半导体器件的制造方法的图；
图21是表示实施例6的半导体器件的制造方法的图；
图22是表示实施例6的半导体器件的制造方法的图；
图23是表示实施例6的半导体器件的制造方法的图；
图24是表示实施例6的半导体器件的制造方法的图；
图25是表示实施例6的半导体器件的制造方法的图；
图26是表示实施例6的半导体器件的制造方法的图；
图27是表示实施例7的半导体器件的制造方法的图；
图28是表示实施例8的半导体器件的图；
图29是表示实施例8的半导体器件的另一例子的图；
图30是表示实施例9的半导体器件的制造方法的图；
图31是表示实施例10的半导体器件的图；
图32是表示实施例11的半导体器件的制造方法的图；
图33是表示实施例11的半导体器件的制造方法的图；
图34是表示实施例12的半导体器件的图；
图35是表示非易失性存储器的存储单元中利用的现有的半导体器件的截面图；
图36是表示非易失性存储器的构造的俯视图；
图37是表示非易失性存储器的更具体的构造的例子的斜视图；
图38是表示非易失性存储器的更具体的构造的另一例子的斜视图；
图39是表示现有的半导体器件的定标的图；
图40是表示现有的半导体器件中保持2比特的信息的情况下的定标的图；
图41是表示实施例14的半导体器件的图；
图42是表示在实施例14的半导体器件中保持信息的情况下的图；
图43是表示在实施例14的半导体器件中读取信息的情况下的图；
图44是表示实施例14的半导体器件的另一例子的图；
图45是表示实施例14的半导体器件的又一例子的图；
图46是表示实施例15的半导体器件的图；
图47是表示实施例15的半导体器件的另一例子的图；
图48是表示实施例15的半导体器件的又一例子的图；
图49是表示实施例16的半导体器件的图；
图50是表示实施例17的半导体器件的制造方法的图；
图51是表示实施例17的半导体器件的制造方法的图；
图52是表示实施例17的半导体器件的制造方法的图；
图53是表示实施例17的半导体器件的制造方法的图；
图54是表示实施例18的半导体器件的制造方法的图；
图55是表示实施例18的半导体器件的制造方法的图；
图56是表示实施例18的半导体器件的制造方法的图；
图57是表示实施例18的半导体器件的制造方法的图；
图58是表示实施例19的半导体器件的制造方法的图；
图59是表示实施例19的半导体器件的制造方法的图；
图60是表示实施例20的半导体器件的图；
图61是表示实施例20的半导体器件的另一例子的图。
发明的具体实施方式
<实施例1>
本实施例是备有在沟道部分形成沟槽，栅绝缘膜中的氮化硅膜作为电荷保持部夹持沟槽形成的构造的MONOS晶体管。
图1是表示本实施例的半导体器件备有的MONOS晶体管的图。如图1所示，该MONOS晶体管包括在硅基板等半导体基板110内形成的源区域111s和漏区域111d、在半导体基板110上形成的栅绝缘膜120、以及在上形成的栅电极130。其中，栅绝缘膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的顺序层叠的层叠膜。
本实施例中，在半导体基板110的表面中的源区域111s与漏区域111d之间的沟道中形成沟槽TR1。栅绝缘膜120和栅电极130都嵌入沟槽TR1中来形成。并且，氮化硅膜122中，夹持沟槽TR1的彼此相对的源侧部分和漏侧部分具有用作可保持电荷CH1，CH2的第一和第二电荷保持部的功能。
这样，沟道中央附近形成沟槽TR1，沟槽TR1内填入地形成栅电极130，则第一电荷保持部中捕获电荷CH1后第二电荷保持部捕获电荷CH2时，栅电极中沟槽TR1内的部分130a起到屏蔽作用。
MONOS晶体管中进行程序动作和擦除动作时，向栅电极130提供例如0[V]、3[V]的固定电位。由此，第一电荷保持部保持的电荷CH1诱发的电场EF1的影响不会波及第二电荷保持部，从而进行定标时，也不会妨碍电荷向第二电荷保持部的捕获。
因此，将该MONOS晶体管适用于非易失性存储器的存储单元中时，进行非易失性存储器的定标时，也可实现使1个存储单元保持多比特信息的半导体器件。当然，如果将多个图1所记载的MONOS晶体管形成在半导体基板110上，如图6～38所示那样按阵列状配置，则可构成多个存储单元构成的非易失性存储器。
作为存储单元，在该MONOS晶体管中进行程序动作和擦除动作时，与图35所示的同样，可通过向半导体基板110、栅电极130、源区域111s与漏区域111d的各部分施加适当电压进行。源区域111s与漏区域111d的电位为浮动状态，栅电极130和半导体基板110之间施加规定的电位差，则可统一将第一和第二电荷保持部中捕获的电荷CH1，CH2引向栅电极130或沟道侧的半导体基板110，统一擦除时变得方便。捕获的电荷CH1，CH2不限于电子，可以是例如空穴。
源区域111s与漏区域111d之间形成沟槽TR1，因此有效沟槽长度LG增大，也提高了抗击穿性。
<实施例2>
本实施例是实施例1的半导体器件的制造方法。
首先，如图2所示，在半导体基板110上形成光致抗蚀剂和氧化硅膜、氮化硅膜等的掩膜201，在其中设置开口部OP1，在半导体基板110的表面上通过各向异性蚀刻形成沟槽TR1。
接着进行阱形成和沟道掺杂等。之后，如图3所示，形成光致抗蚀剂等的掩膜202，通过杂质注入IP1在半导体基板110内面对表面的位置上在二者间夹持沟槽TR1形成LDD(光掺杂漏区)区域111sa，111da。之后，同样进行比LDD区域111sa，111da更高浓度的杂质注入，形成源区域111s与漏区域111d。
然后，在半导体基板110上形成栅绝缘膜120(图4)。这里，栅绝缘膜120是按氧化硅膜121、氮化硅膜122和氧化硅膜123的顺序层叠的层叠膜，但本实施例中，将氮化硅膜122用作元件分离区域140形成用的掩膜。
即，结束了形成氧化硅膜121氮化硅膜122的阶段中，通过光刻技术和蚀刻技术对氧化硅膜121和氮化硅膜122实施布图。然后，将布图的氧化硅膜121和氮化硅膜122用作掩膜，在源区域111s与漏区域111d内通过例如LOCOS(硅局部氧化)法等形成元件分离区域140。接着，在半导体基板110的整个面上形成氧化硅膜123。
元件分离区域140的形成工序后，可作为另外的工序形成氧化硅膜123，或者用LOCOS法形成元件分离区域140时同时热氧化氮化硅膜122的表面的情况下，用一个氧化工序形成元件分离区域140和氧化硅膜123。例如，根据灯氧化法的一种的ISSG(In-Situ SteamGeneration)，可在一个工序内形成元件分离区域140和氧化硅膜123。
之后，在氧化硅膜123上形成形成栅电极130，完成实施例1所示的MONOS晶体管。
这样，可制造实施例1的半导体器件。使用氧化硅膜121和氮化硅膜122作掩膜形成元件分离区域140，因此不用新形成掩膜，可在栅绝缘膜120的形成中途形成元件分离区域140。从而，可简化制造工序，实现低成本化。
本实施例中，说明了先进行LDD区域111sa，111da的形成后形成源区域111s与漏区域111d的情况。
但是，形成源区域111s与漏区域111d后再进行LDD区域111sa，111da的形成也是可以的。
这种情况下，在半导体基板110上形成光致抗蚀剂等的掩膜，首先对形成不包含LDD区域的源区域和漏区域的这种掩膜进行布图。之后，进行杂质注入，形成比较高浓度的源区域和漏区域。
接着，通过抗蚀剂抛光(ashing)等将该掩膜的大小收缩(缩小)到必要的大小。之后，进行杂质注入，形成比较低浓度的LDD区域。
这样，在形成源区域111s与漏区域111d后进行LDD区域111sa，111da的形成。
与上述情况同样，作为先进行LDD区域111sa，111da的形成后形成源区域111s与漏区域111d的情况的其他例子，考虑使用RELACS(Resolution Enhancement Lithography Assisted byChemical Shrink)技术的方法(关于RELACS技术，请参考上述非专利文献4)。
即，这种情况下，在半导体基板110上形成光致抗蚀剂等的掩膜，首先对形成LDD区域的这种掩膜布图。之后，进行杂质注入，形成比较低浓度的LDD区域。
接着，通过RELACS技术将该掩膜的大小扩大到必要的大小。之后，进行杂质注入，形成比较高浓度的源区域和漏区域。
这样，在形成LDD区域111sa，111da后形成源区域111s与漏区域111d。
上述中，表示出将光致抗蚀剂用作掩膜的情况，但只要是可确保与下面和周围露出的材料的蚀刻选择比的材料就行，可采用氧化硅膜、氮化硅膜、多晶硅膜用作掩膜。
使用这些材料形成源区域111s与漏区域111d后进行LDD区域111sa，111da的形成的情况下，在收缩时可采用各向同性蚀刻。相反，在形成LDD区域111sa，111da后形成源区域111s与漏区域111d的情况下，可在掩膜大小扩大时进行与掩膜相同材料的堆集和回蚀刻(etchback)，形成侧阱。
掩膜材料可考虑底层材料和前后的工序进行适当的选择。
本实施例中，如图4所示，将氮化硅膜122用作形成元件分离区域140的掩膜，但当然用于元件分离区域140形成的掩膜不限于氮化硅膜122。
即，像一般进行那样，可以是在半导体基板110上形成光致抗蚀剂，对其布图，用作掩膜，用LOCOS法等形成元件分离区域140。
并不一定是先形成沟槽TR1后形成元件分离区域140。因此，可以是准备预先形成元件分离区域140的半导体基板110，在该基板上形成沟槽TR1。
但是，像本实施例这样，先形成沟槽TR1后形成元件分离区域140，用栅绝缘膜120中的氮化硅膜122作为元件分离区域140形成用的掩膜，则具有节省无用的工序的优点。
<实施例3>
本实施例是实施例1的半导体器件的另一例的制造方法。
首先，在半导体基板110上形成伪膜(例如氧化硅膜)203，在其上再形成对伪膜203具有蚀刻选择性的第一掩膜(例如氮化硅膜)204(图5)。图5～图13中，在伪膜203的符号中并记着(120)是由于在实施例7中也使用这些图，本实施例中可忽视与(120)的并记部分。
接着形成光致抗蚀剂205，对其进行布图，设置开口部OP2(图6)。然后，对伪膜203和第一掩膜204实施各向异性蚀刻。由此，在应形成元件分离区域的区域从1中形成开口部(图7)。
接着，去除光致抗蚀剂205，在区域AR1的开口部上露出的半导体基板110的表面上通过例如LOCOS法等形成元件分离区域140(图8)。然后，在半导体基板110的整个面上形成对第一掩膜204具有蚀刻选择性的层间绝缘膜(例如氧化硅膜)150，通过CMP(化学机械抛光)研磨其表面，使第一掩膜204露出。由此，层间绝缘膜150埋置在区域AR1的开口部(图9)。然后，利用蚀刻选择性剩余下层间绝缘膜150和伪膜203，并且通过蚀刻去除第一掩膜204(图10)。
接着，在层间绝缘膜150和伪膜203上形成对二者具有蚀刻选择性的第二掩膜(例如氮化硅膜)，通过对其实施回蚀刻，在第一掩膜204的去除部分形成侧阱膜206(图11)。
随后，将层间绝缘膜150和侧阱膜206作为掩膜进行蚀刻，形成沟槽TR1(图12)。之后，在沟槽TR1内埋置对侧阱膜206具有蚀刻选择性的SOG(Spin on Glass)207(图13)。
接着，利用蚀刻选择性剩余SOG207、伪膜203和层间绝缘膜150并且通过蚀刻去除侧阱膜206。然后，去除SOG膜(图14)。SOG与通过热氧化法等形成的氧化硅膜相比具有蚀刻速度快的特性。因此，通过使用SOG可剩余层间绝缘膜150和伪膜203并且仅去除SOG207。
由此，由于成为在半导体基板110上形成沟槽TR1的状态，所以，之后去除伪膜203，通过进行实施例2的图3以后的工序可制造实施例1的半导体器件。
根据本实施例，将层间绝缘膜150和侧阱膜206作为掩膜并且形成沟槽TR1，之后，去除侧阱膜206、SOG207和伪膜203。因此，可在形成元件分离区域140后形成沟槽TR1。
<实施例4>
本实施例是实施例1的半导体器件的变形例，是备有在栅绝缘膜120中的嵌入沟槽TR1的部分上不形成作为电荷保持部的氮化硅膜122的构造的MONOS晶体管的半导体器件。
图15是表示本实施例的半导体器件具有的MONOS晶体管的图。如图15所示，该MONOS晶体管中，在沟槽TR1内不形成栅绝缘膜120，替代的是形成新的栅绝缘膜(例如氧化硅膜)124。其他构成与图1所示的MONOS晶体管相同，省略说明。
这样，栅绝缘膜120中嵌入沟槽TR1的部分上不形成作为电荷保持部的氮化硅膜122，则沟槽TR1部分的栅绝缘膜124的厚度可减薄。从而，沟槽TR1部分的沟道生成需要的栅电压的值可抑制到很低。
如图16所示，若在半导体基板上还形成具有源区域211s、漏区域211d、栅绝缘膜125、栅电极230和侧阱绝缘膜231的另一MIS晶体管，替代图15的新的栅绝缘膜124，可在沟槽TR1内延伸形成栅绝缘膜125。
半导体基板110上也另一MIS晶体管，则可构成将MONOS晶体管用于例如存储单元、将另一MIS晶体管用于逻辑电路的构成元件的系统LSI(大规模集成)。
并且，通过在沟槽TR1内延伸形成另一MIS晶体管的栅绝缘膜125，MONOS晶体管的栅绝缘膜中嵌入沟槽TR1的部分的材质可与另一栅绝缘膜125的材质相同，例如可在沟槽TR1部分采用高介电率绝缘膜。
<实施例5>
本实施例是实施例4的半导体器件的制造方法的一例。
首先，如图17所示，在形成沟槽TR1之前在半导体基板110上顺序层叠氧化硅膜121、氮化硅膜122和氧化硅膜123，形成栅绝缘膜120。然后，在栅绝缘膜120上形成光致抗蚀剂等的掩膜208，在其中设置开口部OP3。
接着，栅绝缘膜120中在开口部OP3露出的部分也被蚀刻，通过各向异性蚀刻在半导体基板110的表面上形成沟槽TR1。之后，去除掩膜208，如果需要的话，在沟道部分通过倾斜旋转注入法进行杂质注入IP2(图18)。根据阈值电压如何设定可决定是否进行杂质注入IP2。
接着，在沟槽TR1内形成新的栅绝缘膜124(图19)。用氧化硅膜构成栅绝缘膜124的情况下，可采用热氧化法或灯氧化法(或RTO法：快速热氧化法)。
之后，如图20所示，形成光致抗蚀剂等的掩膜202，通过杂质注入IP1在半导体基板110内在面对表面的位置上二者间夹持沟槽TR1来形成LDD区域111sa，111da。之后，同样进行比LDD区域111sa，111da浓度高的杂质注入，形成源区域111s和漏区域111d。
随后，去除掩膜202，在栅绝缘膜120上形成栅电极130，可制造图15所示的MONOS晶体管。
在制造具有图37那种元件分离区域140的构造的情况下，在例如图17的阶段前，在结束氧化硅膜121和氮化硅膜122的形成的阶段中，通过光刻技术和蚀刻技术对氧化硅膜121和氮化硅膜122实施布图。然后，将布图的氧化硅膜121和氮化硅膜122用作掩膜，通过例如LOCOS法等形成元件分离区域140。在形成元件分离区域140前可形成源区域111s和漏区域111d。
制造图16所示的MONOS晶体管的情况下，例如在图18的阶段后，在半导体基板110的整个面上形成栅绝缘膜125，之后，通过形成源/漏，可用1个构图过程形成栅电极130，230。
关于LDD区域和源/漏的形成的先后，如实施例2说明的那样，哪个在先都可以。
<实施例6>
本实施例是实施例4的半导体器件的制造方法的另一例。本实施例中，假定制造具有图37那种元件分离区域140的构造的情况。
首先，在半导体基板110上形成氧化硅膜121和氮化硅膜122。之后，在氮化硅膜122上形成光致抗蚀剂等的掩膜209，在掩膜209中设置开出了形成元件分离区域140的区域的开口的开口部OP4(图21)。
接着，使用掩膜209通过蚀刻去除在开口部OP4中露出的氧化硅膜121和氮化硅膜122，去除掩膜209。并且，进行杂质注入IP3(图22)，在半导体基板110内形成源区域111sb和漏区域111db。
接着，将氧化硅膜121和氮化硅膜122用作掩膜，在源区域111sb和漏区域111db内通过例如LOCOS法等形成元件分离区域140(图23)。之后，在氮化硅膜122和元件分离区域140上形成光致抗蚀剂等的掩膜210，在其中设置开口OP5(图24)。
接着，也蚀刻氧化硅膜121和氮化硅膜122中的在开口部OP5露出的部分，并且通过各向异性蚀刻在半导体基板110的表面上形成沟槽TR1。并且，去除掩膜210，如果需要，在沟道部分通过倾斜旋转注入法进行杂质注入IP2(图25)。根据阈值电压如何设定可决定是否进行杂质注入IP2。图25是扩大表示图24内的区域AR2的情况。
之后，在半导体基板110上的整个面上通过热氧化法等形成氧化硅膜123和124(图26)，在氧化硅膜123和124上形成栅电极130。这样，可制造图15所示的MONOS晶体管。制造图16所示的MONOS晶体管的情况下，例如图26中替代氧化硅膜123和124，可形成另一MIS晶体管的栅绝缘膜125。
这样，与实施例2同样，将氧化硅膜121和氮化硅膜122用作掩膜来形成元件分离区域140，从而不用新形成掩膜，可栅绝缘膜120的形成中途形成元件分离区域140。从而制造工序简化，实现低成本化。
当然，如实施例2说明的那样，元件分离区域140形成用的掩膜不限于氮化硅膜122。并且，沟槽TR1的形成也不一定在元件分离区域140形成后进行。
<实施例7>
本实施例也是实施例4的半导体器件的制造方法的另一例。本实施例是替代实施例3的伪膜203，而从最初形成栅绝缘膜120的制造方法。因此，使用实施例3中所示的图5～图13进行说明，但下面图5～图13中，替代伪膜203，形成栅绝缘膜120。
首先，在半导体基板110上形成氧化硅膜121、氮化硅膜122和氧化硅膜123的层叠膜构成的栅绝缘膜120。之后，在其上形成对氧化硅膜123具有蚀刻选择性的第一掩膜(例如氮化硅膜)204(图5)。
接着形成光致抗蚀剂205，对其进行布图，设置开口部OP2(图6)。然后，对栅绝缘膜120和第一掩膜204实施各向异性蚀刻。由此，在要形成元件分离区域的区域AR1中形成开口部(图7)。
接着，去除光致抗蚀剂205，在区域AR1的开口部中露出的半导体基板110的表面上通过例如LOCOS法等形成元件分离区域140(图8)。并且，在半导体基板110上的整个面上形成对第一掩膜204具有蚀刻选择性的层间绝缘膜(例如氧化硅膜)150，通过CMP(化学机械抛光)研磨其表面，使第一掩膜204露出。由此，层间绝缘膜150埋置在区域AR1的开口部(图9)。然后，利用蚀刻选择性剩余下层间绝缘膜150和栅绝缘膜120，并且通过蚀刻去除第一掩膜204(图10)。
接着，在层间绝缘膜150和氧化硅膜123上形成对二者具有蚀刻选择性的第二掩膜(例如氮化硅膜)，通过对其实施回蚀刻，在第一掩膜204的去除部分形成侧阱膜206(图11)。
随后，将层间绝缘膜150和侧阱膜206作为掩膜进行蚀刻，形成沟槽TR1(图12)。之后，在沟槽TR1内埋置对侧阱膜206具有蚀刻选择性的SOG207(图13)。
接着，利用蚀刻选择性剩余SOG207、栅绝缘膜120和层间绝缘膜150并且通过蚀刻去除侧阱膜206。然后，去除SOG。表示该状态的是图27。由此，由于成为在半导体基板110上形成沟槽TR1和栅绝缘膜120的状态，通过进行实施例5的图18以后的工序可制造实施例4的半导体器件。
根据本实施例，将层间绝缘膜150和侧阱膜206作为掩膜并且形成沟槽TR1，之后，去除侧阱膜206、SOG207。因此，可在形成元件分离区域140后形成沟槽TR1。
<实施例8>
本实施例是实施例4的半导体器件的变形例，是备有栅绝缘膜120中作为第一和第二电荷保持部的氮化硅膜122在源区域111s和漏区域111d上具有端部的构造的MONOS晶体管的半导体器件。
图28是表示本实施例的半导体器件具有的MONOS晶体管的图。如图28所示，该MONOS晶体管中，氮化硅膜122和其上的氧化硅膜123结束在源区域111s和漏区域111d上。其他构成与图15所示的MONOS晶体管相同，省略说明。
这样，氮化硅膜122结束在源区域111s和漏区域111d上，则连续形成该MONOS晶体管，作为多个存储单元，相邻的晶体管之间共有栅绝缘膜120内的氧化硅膜121时，也可对每个存储单元绝缘第一和第二电荷保持部。从而，存储单元之间不会产生电荷CH1，CH2的移动。
虽然认为氮化硅膜122上捕获的电荷难以移动，但通过对每个存储单元绝缘第一和第二电荷保持部，可确实限定电荷CH1，CH2的移动范围。从而，也可抑制MONOS晶体管的阈值分布宽度。
如图29所示，作为第一和第二电荷保持部的氮化硅膜122的末端部分上可形成覆盖末端部分的绝缘膜(例如氧化硅膜)126。借此，栅电极130延伸到氮化硅膜122的末端部分的情况下，也可防止氮化硅膜122中保持的电荷CH1，CH2在栅电极130内移动。
<实施例9>
本实施例是实施例8的半导体器件的制造方法的一例。
本实施例中，与实施例5的半导体器件的制造方法同样，进行图17～图19所示的工序。之后，如图30所示，形成光致抗蚀剂等的掩膜202，开口出LDD区域111sa，111da的形成区域。然后，开口的部分的氧化硅膜123和氮化硅膜122通过蚀刻去除，电荷保持部结束在源区域和漏区域上。
之后，在仍余掩膜202的状态下进行杂质注入IP1，形成LDD区域111sa，111da。之后，同样进行比LDD区域111sa，111da浓度更高的杂质注入，形成源区域111s和漏区域111d。
之后，去除掩膜202，在栅绝缘膜120上形成栅电极130，可制造图28所示的MONOS晶体管。
制造图29所示的MONOS晶体管的情况下，在图30的阶段后去除掩膜202，进行例如热氧化，在作为电荷保持部的氮化硅膜122的末端部分上形成覆盖该末端部分的绝缘膜126。
关于LDD区域和源/漏的形成的先后，如实施例2说明的那样，哪个在先都可以。
<实施例10>
本实施例是实施例1的半导体器件的变形例，是备有将沟槽TR1的上端部和底部的角部倒圆的构造的MONOS晶体管的半导体器件。
图31是表示本实施例的半导体器件具有MONOS晶体管的图。如图31所示，该MONOS晶体管中，沟槽TR1上端部和底部的角部CR1，CR2被倒圆。其他构成与图1所示的MONOS晶体管相同，省略说明。
这样，沟槽TR1上端部和底部的角部CR1，CR2被倒圆，可抑制角部电场集中，提高半导体器件的可靠性。
<实施例11>
本实施例是实施例10的半导体器件的制造方法的一例。
本实施例中，与实施例2的半导体器件的制造方法同样，进行图2所示工序，在半导体基板110内形成沟槽TR1。之后，如图32所示，在沟槽TR1的表面上形成例如氧化硅膜等构成的牺牲层211。牺牲层211的形成使用例如热氧化法。
之后，通过例如使用氟酸的湿蚀刻去除牺牲层211。由此，如图33所示，把沟槽TR1上端部和底部的角部CR1，CR2倒圆。随后，与实施例2同样，进行图3以后的工序，可制造图31所示的MONOS晶体管。
<实施例12>
本实施例也是实施例1的半导体器件的变形例，表示在栅绝缘膜中不采用包含氮化硅膜的层叠构造，而是采用具有作为硅形成的多个岛状区域的点的栅绝缘膜的情况。
在氧化硅膜内形成硅的点的技术记载在例如上述非专利文献5中。本实施例中，栅绝缘膜中采用包含这种硅点的氧化硅膜。
图34是表示本实施例的半导体器件具有MONOS晶体管的图。图34中，除栅绝缘膜120置换为包含硅点DT的单层构造的栅绝缘膜(例如氧化硅膜)220外，与实施例1的半导体器件构造相同。
实施例1的情况下，保持电荷CH1，CH2的是氮化硅膜122中的捕获能级，该捕获能级存在于氮化硅膜122内的陷入部分，因此捕获能级的值根据场所不同而不均匀。因此，长时间保存保持的电荷CH1，CH2的情况下，如果有能量的摆动等，在电荷CH1，CH2可能脱离出来。尤其，在浅的能级捕获的电荷，与在深的能级捕获的电荷相比，容易逸出。
硅点DT的情况下，由于具有导电性，捕获能级与氮化硅膜相比深，并且与场所无关，都很稳定，因此保持的电荷逸出的概率低。这意味着与实施例1的氮化硅膜122那样的第一和第二电荷保持部是在栅绝缘膜120内连续的膜的情况相比，难以引起保持的电荷的移动，可实现非易失性更优越的半导体器件。
替代硅点，在氧化硅膜内点状形成氮化硅膜的技术在例如上述专利文献3中记载(参考该公报的图1)。氮化硅膜是点状，与氮化硅膜是在栅绝缘膜120内连续的膜的情况相比，难以引起保持的电荷的移动，具有与硅点DT的情况相同的效果。
<实施例13>
实施例12中，说明了将实施例1的栅绝缘膜120置换为包含硅或氮化硅膜的点DT的单层构造的栅绝缘膜220的构造。包含这种点DT的栅绝缘膜220在上述全部的实施例2～11中都可置换为栅绝缘膜120来使用。
即，换言之，MIS晶体管的构造只要是其栅绝缘膜中形成ONO膜、点这种的可保持电荷的电荷保持部的构造，都可采用本发明的实施例1～12。
<实施例14>
本实施例是备有将栅绝缘膜中的氮化硅膜作为电荷保持部、仅将沟道中央部的栅绝缘膜作为下层的氧化硅膜的构造的MONOS晶体管的半导体器件。
图41是表示本实施例的半导体器件备有的MONOS晶体管的图。如图41所示，该MONOS晶体管备有在硅基板等半导体基板110内形成的源区域111s和漏区域111d、在半导体基板110上形成的栅绝缘膜120a和在栅绝缘膜120a上形成的栅电极130。
其中，栅绝缘膜120a在沟道中央部上以外的部分中，是按氧化硅膜127、氮化硅膜128和氧化硅膜129的顺序层叠的层叠膜。沟道中央部上，栅绝缘膜120a仅由氧化硅膜127的延伸部分127a构成。
本实施例中，在连结源区域111s和漏区域111d的方向上相对且分开形成的氮化硅膜128具有用作可保持电荷CH1，CH2的第一和第二电荷保持部128b，128a的功能。
并且，沟道中央部上，即栅绝缘膜120a中由第一和第二电荷保持部128b，128a夹持的部分中，栅绝缘膜120a如上所述仅由氧化硅膜127的延伸部分127a构成。因此，该部分的膜厚比形成第一和第二电荷保持部128b，128a的层叠膜部分的膜厚小。第一和第二电荷保持部128b，128a之间插入栅电极130的沟道中央部上的部分130c。更具体说，第一和第二电荷保持部128b，128a的端部与栅电极130的沟道中央部上的部分130c在面130b相接。
图42是表示本实施例的半导体器件中保持信息的情况的图。图43是表示在本实施例的半导体器件中读取信息的情况的图。
图42中表示出向漏区域111d提供接地电位0[V](表示为“0”)，向源区域111s提供比接地电位高的电位(都表示为“+”)，在半导体基板110内形成沟道CN，进行信息的写入的情况。以接地电位为基准，例如向源区域111s提供的电位为5[V]，向栅电极130提供的电位为9[V]。
形成第一和第二电荷保持部128b，128a的部分为层叠膜，栅绝缘膜120a的膜厚大。因此，在层叠膜正下方，通过对栅电极130施加电压，在半导体基板110内形成浅沟道CNa。
沟道中央部上，仅为氧化硅膜127的延伸部分127a，栅绝缘膜120a的膜厚小。因此，沟道中央部内，通过对栅电极130施加电压，在半导体基板110内形成深沟道CNb。
通过对各部分施加电压，电荷(例如电子)CH2加速，作为沟道热电子从漏区域111d向源区域111s移动。并且，在沟道CN的夹断(pinchoff)点PN附近由第二电荷保持部128a捕获。
另一方面，图43中表示出向源区域111s提供接地电位0[V](表示为“0”)，向漏区域111d和栅电极130提供比接地电位高的电位(都表示为“+”)，在半导体基板110内形成沟道CN，进行信息的读出的情况。以接地电位为基准，例如向漏区域111d提供的电位为1.6[V]，向栅电极130提供的电位为3.5[V]。
对应第二电荷保持部128a捕获的电荷CH2的多少，在第二电荷保持部128a下的半导体基板110内形成的沟道CNc的深度不同，如LB1～LB3所示。由于该深度LB1～LB3不同，MONOS晶体管的阈值电压产生变化，通过检测出阈值电压的变化，可判断存储单元中是否存储1比特的信息。
进行擦除动作时，可通过向栅电极130、源区域111s和漏区域111d的各部分施加适当电压进行。例如，向漏区域111d提供的电位为8[V]、向栅电极130提供的电位为0[V]。或者，向漏区域111d提供的电位为5[V]、向栅电极130提供的电位为-6[V]。源区域111s和漏区域111d的电位为浮动状态，栅电极130和半导体基板110之间提供规定的电位差，则可统一将第一和第二电荷保持部中捕获的电荷CH1、CH2引向栅电极130或沟道侧的半导体基板110，统一擦除时变得方便。
图42中，第一电荷保持部128b中未示出电荷CH1，但如图41所示，第一电荷保持部128b中已经捕获电荷CH1的情况下，根据本实施例的半导体器件，也可进行电荷CH2向第二电荷保持部128a的捕获。其理由如下。
如上所述，沟道中央部内，沟道CNb形成得深。因此，可产生多个沟道热载流子(电子的情况下，是沟道热电子)。由于产生多个沟道热载流子，第一电荷保持部128b中捕获电荷CH1后第二电荷保持部128a捕获电荷CH2时，也可提高捕获的概率。
由于第一和第二电荷保持部128b，128a之间插入栅电极130，因此第一电荷保持部128b捕获电荷CH1后第二电荷保持部128a捕获电荷CH2时，栅电极130的沟道中央部上的部分130c起到屏蔽的作用。
即，如上所述，在本实施例中，捕获概率高且栅电极130的沟道中央部上的部分130c起到屏蔽的作用，因此第一电荷保持部128b的电荷CH1诱发的电场EF1的影响不会波及第二电荷保持部128a，进行定标的情况下，也不会妨碍电荷CH2向第二电荷保持部128a的捕获。从而，如果将该MIS晶体管适用于非易失性存储器的存储单元，则进行非易失性存储器的定标时，也可实现使1个存储单元保持多比特信息的半导体器件。当然，将多个图41所记载的MONOS晶体管形成在半导体基板110上、如图36～图38所示按阵列排列，可构成多个存储单元构成的非易失性存储器。
关于图41所示的第一和第二电荷保持部128b，128a在沟道长度方向的长度L1，L3以及氧化硅膜127的延伸部分127a在沟道长度方向的长度L2，可根据夹断点PN的设计位置、应向栅电极130和源区域111s以及漏区域111d提供的动作电压、晶体管大小等适当设定。例如，由于认为注入电荷的场所在夹断点PN附近，所以可设定第二电荷保持部128a位于夹断点PN上的沟道长度方向的长度L3。
第一和第二电荷保持部128b，128a都是按氧化硅膜127、氮化硅膜128、氧化硅膜129的顺序层叠在半导体基板110上的层叠膜中的氮化硅膜128。氮化硅膜128由氧化硅膜127和氧化硅膜129夹持，因此防止氮化硅膜128中保持的电荷CH1，CH2向栅电极130和半导体基板110内移动。
栅绝缘膜120a中第一和第二电荷保持部128b，128a夹持的部分是氧化硅膜127的延伸部分127a。因此将层叠膜内的氧化硅膜127用作栅绝缘膜120a的薄的膜厚部分，容易制造半导体器件。
捕获的电荷CH1，CH2不限于电子，例如可以是空穴。
替代图41的结构，可以是图44或图45那种结构。两个图中，第一和第二电荷保持部128b，128a在源区域111s以及漏区域111d上有端部。图45中，对于栅电极，也采用在源区域111s以及漏区域111d上结束的形状130d。
因此，与实施例8的半导体器件同样，本实施例的MONOS晶体管连续形成，作为多个存储单元，相邻的晶体管间共有栅绝缘膜时，也可对每个存储单元绝缘第一和第二电荷保持部128b，128a。因此，在存储单元间不产生电荷移动。
<实施例15>
本实施例是实施例14的半导体器件的变形例，形成在第一和第二电荷保持部128b，128a中彼此相对的端部与栅电极130之间插入的绝缘膜。
图46表示本实施例的半导体器件的图。该半导体器件中，如图46所示，将图41的构造中的氧化硅膜129变更为也覆盖第一和第二电荷保持部128b，128a中与栅电极130面对的部分的氧化硅膜129c。具体说，氧化硅膜129c的端部129d覆盖第一和第二电荷保持部128b，128a的沟道侧末端部。其他构造与实施例14的半导体器件相同。
这样，第一和第二电荷保持部128b，128a中与栅电极130面对的部分用氧化硅膜129c覆盖，防止第一和第二电荷保持部128b，128a中保持的电荷移动到栅电极130内。
图47和图48是将氧化硅膜129c用于图44和图45的构造的情况。两图中，第一和第二电荷保持部128b，128a的沟道侧端部由氧化硅膜129e的端部129d覆盖，并且第一和第二电荷保持部128b，128a的源/漏侧端部也由氧化硅膜129e的端部129f覆盖。其他结构与图44和图45同样。
这样，第一和第二电荷保持部128b，128a的源/漏侧端部也由氧化硅膜129e覆盖，栅电极130延伸到第一和第二电荷保持部128b，128a的端部的情况下，也可防止第一和第二电荷保持部128b，128a中保持的电荷向栅电极130内移动。
<实施例16>
本实施例也是实施例14的半导体器件的变形例，栅绝缘膜的第一和第二电荷保持部中不采用包含氮化硅膜的层叠结构，而采用具有由硅形成的作为多个岛状区域的点的绝缘膜。
图49是表示不实施例的半导体器件备有的MIS晶体管的图。图49中，包含硅点DT的绝缘膜(例如氧化硅膜)250在半导体基板110上形成，作为第一和第二电荷保持部。在沟道中央部上切断绝缘膜250。即，本实施例中，连结源区域111s和漏区域111d的方向上彼此相对且分开形成的绝缘膜250具有用作可保持电荷CH1，CH2的第一和第二电荷保持部的功能。
并且，还形成覆盖半导体基板110的沟道中央部表面和绝缘膜250的氧化硅膜129g。由于切断绝缘膜250，沟道中央部上的栅绝缘膜仅由氧化硅膜129g的沟道上部分129h构成。另一方面，第一和第二电荷保持部的形成部分的栅绝缘膜由绝缘膜250和氧化硅膜129g的层叠结构构成。氧化硅膜129g的膜厚比作为第一和第二电荷保持部的绝缘膜250的膜厚小。
因此，沟道中央部上，即作为第一和第二电荷保持部的绝缘膜250夹持的部分的栅绝缘膜的膜厚比形成第一和第二电荷保持部的层叠膜部分的栅绝缘膜的膜厚小。作为第一和第二电荷保持部的绝缘膜250之间插入栅电极130的沟道中央部上的部分130c。
除栅绝缘膜置换为绝缘膜250和氧化硅膜129g外，与实施例14的半导体器件结构相同。采用硅点DT的优点与实施例12所述同样。替代硅点，可采用点状氮化硅膜。
这样，在栅绝缘膜内形成的多个点构成第一和第二电荷保持部的话，与第一和第二电荷保持部像氮化硅膜128那样是在栅绝缘膜内连续的膜的情况相比，难以引起保持的电荷的移动，实现非易失性更优越的半导体器件。
栅绝缘膜中使用例如氧化硅膜的情况下，硅或氮化硅膜的点的能级比氧化硅膜的能级更稳定。因此，用硅或氮化硅膜形成点，则难以引起保持的电荷的移动，实现非易失性更优越的半导体器件。
<实施例17>
本实施例是实施例14的半导体器件的制造方法的一个例子。
首先，在半导体基板110内进行阱形成和沟道掺杂等。接着，如图50所示，形成光致抗蚀剂等的掩膜202a，通过杂质注IP1在半导体基板110内面对表面的位置上形成源区域111s与漏区域111d。此时的杂质注入IP1的杂质浓度设定为1×1014～1×1015[/cm2]左右。源区域111s与漏区域111d之间的距离，即沟道长度为0.1～0.3μm左右。
然后，去除掩膜202a后，在半导体基板110上形成栅绝缘膜120a(图51)。即，按构成栅绝缘膜120a的氧化硅膜127、氮化硅膜128和氧化硅膜129的顺序例如通过CVD法层叠形成。各部分的膜厚，例如为氧化硅膜127为2.5～6.0nm、氮化硅膜128为6.0nm、氧化硅膜129为3.0nm左右。
接着在氧化硅膜129上形成光致抗蚀剂等的掩膜202b，在沟道中央部上设置开口部OP6。并且，将其作为掩膜，通过光刻技术和蚀刻技术对氧化硅膜129和氮化硅膜128实施布图(图52)。然后，去除掩膜202b，在氧化硅膜127，129上通过CVD法等形成多晶硅等的导电膜，设置栅电极130。这样完成实施例14所示的MONOS晶体管。
图44和图45这种结构的情况下，如图53所示，替代掩膜202b，采用具有开口部OP7的掩膜202c。
上述中，表示出将光致抗蚀剂用作掩膜的情况，但只要是可确保与下面和周围露出的材料的蚀刻选择比的材料就行，可采用氧化硅膜、氮化硅膜、多晶硅膜用作掩膜。
<实施例18>
本实施例是实施例15的半导体器件的制造方法的一个例子。
首先，与实施例17的情况同样，在半导体基板110内形成源区域111s和漏区域111d，在半导体基板110上形成栅绝缘膜120a。然后，对氧化硅膜129和氮化硅膜128的布图后，通过热氧化法在氮化硅膜128的沟道侧末端部分形成覆盖它的绝缘膜，可作为氧化硅膜129c的端部129d(图54)。
此外，实施例15的半导体器件的构造例如可如下制造。即，如图55所示，图52的布图处理中，蚀刻到下层的氧化硅膜127，之后，如图56所示，热氧化露出的沟道部分的半导体基板110和氮化硅膜128的沟道侧末端部分，形成氧化硅膜129i。
或者，如图57所示，在半导体基板110上形成氧化硅膜127和氮化硅膜128后，进行图52的布图处理，仅对氮化硅膜128布图，之后热氧化氮化硅膜128的表面和沟道侧端部，也可制造图54的构造。
<实施例19>
本实施例是实施例16的半导体器件的制造方法的一个例子。
首先，与图50同样，在半导体基板110内形成源区域111s和漏区域111d。然后使用例如上述非专利文献5所记载的技术，在半导体基板110上形成包含硅点DT的作为氧化硅膜的绝缘膜250。
接着，如图58所示，在绝缘膜250上形成光致抗蚀剂等的掩膜202b，在沟道中央部上设置开口部OP6。并且，将其用作掩膜，通过光刻技术和蚀刻技术对绝缘膜250实施布图。然后，去除掩膜202b，如图59所示，在露出的沟道部分的半导体基板110和绝缘膜250上形成氧化硅膜129g。
之后，在氧化硅膜129g上通过CVD法等形成多晶硅等的导电膜，设置栅电极130。这样，完成实施例16中所示的MONOS晶体管。
在替代硅点而采用点状的氮化硅膜的情况下，可使用例如上述专利文献3所记载的技术。
<实施例20>
本实施例是实施例1的半导体器件的变形例，是第一和第二电荷保持部形成在与沟槽侧面相邻的栅绝缘膜内的半导体器件。
图60是表示本实施例的半导体器件备有的MONOS晶体管的图。如图60所示，该MONOS晶体管中，沟槽TR1a比源区域111s和漏区域111d形成得深得多，源区域111s和漏区域111d与沟槽TR1a相邻形成。
源区域111s和漏区域111d中半导体基板110的内向纵深侧为杂质浓度比较低的LDD区域111s1，111d1，半导体基板110的表面侧为杂质浓度比较高的区域111s2，111d2。
并且，可保持电荷CH1，CH2的第一和第二电荷保持部在沟槽TR1a侧面中与比源区域111s和漏区域111d深的部分相邻的栅绝缘膜120内形成。
作为存储单元，该MONOS晶体管中进行程序动作和擦除动作时，与实施例1的情况同样，通过向半导体基板110、栅电极130、源区域111s和漏区域111d施加适当电压进行。
源区域111s和漏区域111d与沟槽TR1a相邻形成，因此第一和第二电荷保持部的位置如图60所示为比栅绝缘膜120中的源区域111s和漏区域111d深的部分。
此时，也与实施例1的情况同样，第一电荷保持部捕获电荷CH1后第二电荷保持部捕获电荷CH2时，栅电极中沟槽Tr1a内的部分130e起到屏蔽的作用。源区域111s和漏区域111d之间形成深的沟槽TR1a，有效沟道长度加大，也提高抗击穿性。
本实施例的情况下，与沟槽TR1a的侧面相邻的栅绝缘膜120内设置第一和第二电荷保持部，因此源区域111s和漏区域111d可与沟槽TR1a相邻形成，在半导体基板110表面的平面视图中，可减小源/漏之间的距离。
即，半导体基板110表面的平面视图中，可减小MONOS晶体管的栅长度方向的长度，可在半导体基板110的表面上形成的元件数增多，实现集成度的提高。
形成图60的构造当中，可采用下面的方法。即，首先，通过杂质注入在半导体基板110的表面上形成杂质浓度比较低的低浓度区域，接着形成比该低浓度区域浅的、杂质浓度比较高的高浓度区域。上述低浓度区域和高浓度区域中根据需要可进行退火处理。
接着，使用光刻技术和蚀刻技术形成沟槽TR1a，以使该低浓度区域和高浓度区域分断。通过沟槽TR1a分断的两侧的低浓度区域和高浓度区域成为源区域111s和漏区域111d。
随后，通过热氧化法和CVD法等在半导体基板110上形成氧化硅膜121，接着通过CVD法等在氧化硅膜121上形成氮化硅膜122。然后，通过热氧化法和CVD法等在氮化硅膜122上形成氧化硅膜123，完成ONO构造的栅绝缘膜120。
并且，如果在氧化硅膜123上形成栅电极130，则得到图60的构造。
图61是表示本实施例的半导体器件备有的MONOS晶体管的另一例子的图。如图61所示，该MONOS晶体管中，仅在沟槽TR1a侧面部分中为氧化硅膜121、氮化硅膜122、氧化硅膜123的ONO构造，半导体基板110的表面上和沟槽TR1a的底面中不形成氮化硅膜122。此外，与图60的构造相同。
此时，与图60的半导体器件同样，第一电荷保持部捕获电荷CH1后第二电荷保持部捕获电荷CH2时，栅电极中沟槽TR1a内的部分130e起到屏蔽的作用。源区域111s和漏区域111d之间形成深的沟槽TR1a，有效沟道长度加大，也提高抗击穿性。并且半导体基板110表面的平面视图中，可减小MONOS晶体管的栅长度方向的长度，可在半导体基板110的表面上形成的元件数增多，实现集成度的提高。
形成图61的构造当中，可采用下面的方法。即，与形成图60的构造的情况同样，形成沟槽TR1a、源区域111s、漏区域111d、氧化硅膜121和氮化硅膜122。
接着对氮化硅膜122实施各向异性回蚀刻，去除半导体基板110的表面和沟槽TR1a的底面上的氮化硅膜122。由此，氮化硅膜122仅残留在沟槽TR1a的侧面上。
之后，通过热氧化法和CVD法等在氧化硅膜121和氮化硅膜122上形成氧化硅膜123，完成栅绝缘膜120b。并且，如果在氧化硅膜123上形成栅电极130，则得到图61的构造。
根据方案1所述的发明，MIS晶体管中，栅电极在栅绝缘膜上形成以使其填入沟槽，栅绝缘膜中夹持沟槽来形成第一和第二电荷保持部。因此，第一电荷保持部捕获电荷CH1后第二电荷保持部捕获电荷CH2时，沟槽内的栅电极起到屏蔽的作用。即，第一电荷保持部的电荷诱发的电场的影响不会波及到第二电荷保持部，进行定标时，也不会妨碍电荷向第二电荷保持部的捕获。从而，如果将该MIS晶体管适用于非易失性存储器的存储单元，则进行非易失性存储器的定标时，也可实现使1个存储单元保持多比特信息的半导体器件。由于源区域和漏区域中形成沟槽，有效沟道长度增大，抗击穿(punch through)性也提高了。
根据方案2所述的发明，栅绝缘膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的顺序层叠的层叠膜，第一和第二电荷保持部是氮化硅膜中夹持沟槽的彼此相对的第一和第二部分。因此，方案1所述的半导体器件可用MONOS晶体管实现。
根据方案3所述的发明，栅绝缘膜中嵌入沟槽的部分上不形成第一和第二电荷保持部。因此可减薄沟槽部分的栅绝缘膜的膜厚，可将沟槽部分的沟道生成需要的栅电压的值抑制到很低。
根据方案4所述的发明，半导体基板上还形成另一MIS晶体管。因此可构成将本发明的半导体器件，例如MIS晶体管用于存储单元，将其他MIS晶体管用于逻辑电路的构成元件的系统LSI(大规模集成)。
根据方案5所述的发明，在栅绝缘膜中嵌入沟槽的部分上不形成第一和第二电荷保持部，并且另一MIS晶体管的另一栅绝缘膜延伸形成。因此栅绝缘膜中嵌入沟槽的部分的材质可与另一栅绝缘膜的材质相同，例如沟槽部分可使用高介电率绝缘膜。
根据方案6所述的发明，第一和第二电荷保持部在源区域和漏区域上具有端部。因此，连续形成方案1所述的MIS晶体管，作为多个存储单元，相邻的晶体管间共有栅绝缘膜的情况下，也在每个存储单元中将第一和第二电荷保持部绝缘。这样，存储单元间不会产生电荷移动。
根据方案7所述的发明，第一和第二电荷保持部的端部中形成覆盖端部的绝缘膜。因此，栅电极延伸到第一和第二电荷保持部的终端部分的情况下，也防止第一和第二电荷保持部中保持的电荷在栅电极内移动。
根据方案8所述的发明，沟槽的上端部和底部的角部被倒圆。因此，可抑制角部的电场集中，可提高半导体器件的可靠性。
根据方案9所述的发明是在根据方案1所述的半导体器件中，第一和第二电荷保持部是在栅绝缘膜内形成多个的岛状区域。因此，与第一和第二电荷保持部是在栅绝缘膜内连续的膜的情况下相比，难以引起保持的电荷的移动，实现非易失性更优越的半导体器件。
根据方案10所述的发明，岛状区域涉及的点由硅或氮化硅膜构成。栅绝缘膜中使用如氧化硅膜的情况下，硅或氮化硅膜的点的能量能级比氧化硅膜的能量能级还稳定。这样，可难以引起保持的电荷的移动，实现非易失性优越的半导体器件。
根据方案12所述的发明，栅绝缘膜中，由第一和第二电荷保持部夹持的部分的膜厚比形成第一和第二电荷保持部夹持的部分的膜厚还小。因此向栅电极加上电压，使第一或第二电荷保持部捕获电荷时，第一或第二电荷保持部夹持的部分正下方的半导体基板内形成深的沟道<CNb>，可产生多个沟道热载流子。通过产生多个沟道热载流子，第一电荷保持部捕获电荷后使第二电荷保持部捕获电荷时，也可提高捕获概率。第一和第二电荷保持部之间插入了栅电极，因此，在第一电荷保持部捕获电荷后第二电荷保持部捕获电荷时，插在第一电荷保持部与第二电荷保持部之间的栅电极起到屏蔽的作用。即第一电荷保持部的电荷诱发的电场的影响不会波及到第二电荷保持部，进行定标时，也难以妨碍电荷向第二电荷保持部的捕获。从而，如果将该MIS晶体管适用于非易失性存储器的存储单元，则进行非易失性存储器的定标时，也可实现使1个存储单元保持多比特信息的半导体器件。

Claims (9)

1.一种半导体器件，包括：
半导体基板，在表面上具有沟槽；
MIS即金属绝缘半导体晶体管，包括在上述半导体基板内、露出于上述表面而形成的源区域、经上述沟槽与上述源区域隔离且在上述半导体基板内、露出于上述表面而形成的漏区域、在被上述表面中的至少上述源区域和上述漏区域夹持的部分上形成以使其填入上述沟槽的栅绝缘膜、以及在上述栅绝缘膜上形成以使其填入上述沟槽的栅电极，
上述栅绝缘膜中，可保持电荷的第一和第二电荷保持部夹持上述沟槽而形成。
2.根据权利要求1所述的半导体器件，上述栅绝缘膜是按第一氧化硅膜、氮化硅膜和第二氧化硅膜的顺序层叠的层叠膜，
上述第一和第二电荷保持部是上述氮化硅膜中夹持上述沟槽的彼此相对的第一和第二部分。
3.根据权利要求1所述的半导体器件，上述栅绝缘膜中嵌入上述沟槽的部分上不形成上述第一和第二电荷保持部。
4.根据权利要求1所述的半导体器件，上述栅绝缘膜中的上述第一和第二电荷保持部具有分别位于上述源区域和上述漏区域上的终端部分。
5.根据权利要求4所述的半导体器件，在上述第一和第二电荷保持部的上述终端部分上，形成覆盖上述终端部分的绝缘膜。
6.根据权利要求1所述的半导体器件，上述沟槽的上端部和底部的角部被倒圆。
7.根据权利要求1所述的半导体器件，上述第一和第二电荷保持部是在上述栅绝缘膜内形成的多个岛状区域。
8.根据权利要求7所述的半导体器件，上述岛状区域由硅或氮化硅膜构成。
9.根据权利要求1所述的半导体器件，上述第一和第二电荷保持部形成在与上述沟槽侧面邻接的上述栅绝缘膜内。
CNB031487521A 2002-06-24 2003-06-24 半导体器件 Expired - Fee Related CN1293645C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP182441/2002 2002-06-24
JP182441/02 2002-06-24
JP2002182441 2002-06-24
JP9516/03 2003-01-17
JP9516/2003 2003-01-17
JP2003009516A JP4412903B2 (ja) 2002-06-24 2003-01-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN200510125004.3A Division CN1790746A (zh) 2002-06-24 2003-06-24 半导体器件

Publications (2)

Publication Number Publication Date
CN1503371A CN1503371A (zh) 2004-06-09
CN1293645C true CN1293645C (zh) 2007-01-03

Family

ID=31497574

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031487521A Expired - Fee Related CN1293645C (zh) 2002-06-24 2003-06-24 半导体器件

Country Status (4)

Country Link
US (3) US6867455B2 (zh)
JP (1) JP4412903B2 (zh)
CN (1) CN1293645C (zh)
TW (1) TWI223453B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179387A (ja) * 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
JP4334315B2 (ja) 2003-10-10 2009-09-30 株式会社ルネサステクノロジ 半導体記憶装置の製造方法
US7348625B2 (en) * 2004-08-11 2008-03-25 Macronix International Co., Ltd. Semiconductor device and method of manufacturing the same
KR100598106B1 (ko) * 2004-08-27 2006-07-07 삼성전자주식회사 소노스 기억 셀 및 그 형성 방법
KR100674948B1 (ko) 2005-01-20 2007-01-26 삼성전자주식회사 다중 비트의 불휘발성 메모리소자 및 그 제조방법
US7365382B2 (en) * 2005-02-28 2008-04-29 Infineon Technologies Ag Semiconductor memory having charge trapping memory cells and fabrication method thereof
KR100643542B1 (ko) 2005-03-16 2006-11-10 삼성전자주식회사 차지 트랩층을 갖는 비휘발성 메모리 소자 및 그 제조방법
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100704033B1 (ko) 2005-08-05 2007-04-04 삼성전자주식회사 전하 트랩 형의 3-레벨 불휘발성 반도체 메모리 장치 및이에 대한 구동방법
US7292478B2 (en) * 2005-09-08 2007-11-06 Macronix International Co., Ltd. Non-volatile memory including charge-trapping layer, and operation and fabrication of the same
JP2008010739A (ja) * 2006-06-30 2008-01-17 Toshiba Corp 半導体装置およびその製造方法
JP2008053270A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体記憶装置、及びその製造方法
US8344446B2 (en) 2006-12-15 2013-01-01 Nec Corporation Nonvolatile storage device and method for manufacturing the same in which insulating film is located between first and second impurity diffusion regions but absent on first impurity diffusion region
JP2008166528A (ja) 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US7480184B2 (en) 2007-01-07 2009-01-20 International Business Machines Corporation Maximum likelihood statistical method of operations for multi-bit semiconductor memory
KR100869745B1 (ko) * 2007-06-01 2008-11-21 주식회사 동부하이텍 반도체소자 및 그의 제조 방법
JP2009277782A (ja) * 2008-05-13 2009-11-26 Oki Semiconductor Co Ltd 半導体記憶装置および半導体記憶装置の製造方法
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
IT1396561B1 (it) 2009-03-13 2012-12-14 St Microelectronics Srl Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo
JP5110153B2 (ja) * 2010-11-08 2012-12-26 住友電気工業株式会社 半導体装置およびその製造方法
US9947701B2 (en) 2016-05-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low noise device and method of forming the same
KR102555788B1 (ko) * 2018-04-30 2023-07-17 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4693781A (en) * 1986-06-26 1987-09-15 Motorola, Inc. Trench formation process
JPH0575133A (ja) 1991-09-11 1993-03-26 Rohm Co Ltd 不揮発性記憶装置
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US6281545B1 (en) * 1997-11-20 2001-08-28 Taiwan Semiconductor Manufacturing Company Multi-level, split-gate, flash memory cell
KR100278285B1 (ko) * 1998-02-28 2001-01-15 김영환 씨모스 이미지센서 및 그 제조방법
KR100291179B1 (ko) * 1998-06-29 2001-07-12 박종섭 자기정렬된실리사이드층을갖는씨모스이미지센서및그제조방법
JP2000260887A (ja) 1999-03-08 2000-09-22 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6630712B2 (en) * 1999-08-11 2003-10-07 Advanced Micro Devices, Inc. Transistor with dynamic source/drain extensions
JP4834897B2 (ja) 2000-05-02 2011-12-14 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6512274B1 (en) * 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
JP3688980B2 (ja) * 2000-06-28 2005-08-31 株式会社東芝 Ｍｏｓ型固体撮像装置及びその製造方法
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6897522B2 (en) * 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6486028B1 (en) * 2001-11-20 2002-11-26 Macronix International Co., Ltd. Method of fabricating a nitride read-only-memory cell vertical structure
US20030134476A1 (en) * 2002-01-17 2003-07-17 Yakov Roizin Oxide-nitride-oxide structure
KR100450670B1 (ko) * 2002-02-09 2004-10-01 삼성전자주식회사 포토 다이오드를 갖는 이미지 센서 및 그 제조방법
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
US7214575B2 (en) * 2004-01-06 2007-05-08 Micron Technology, Inc. Method and apparatus providing CMOS imager device pixel with transistor having lower threshold voltage than other imager device transistors

Also Published As

Publication number Publication date
US20040026745A1 (en) 2004-02-12
US20050169050A1 (en) 2005-08-04
TW200402884A (en) 2004-02-16
US20070190724A1 (en) 2007-08-16
CN1503371A (zh) 2004-06-09
US6867455B2 (en) 2005-03-15
JP2004088055A (ja) 2004-03-18
JP4412903B2 (ja) 2010-02-10
TWI223453B (en) 2004-11-01

Similar Documents

Publication Publication Date Title
CN1293645C (zh) 半导体器件
CN1320655C (zh) 非易失半导体存储器及其制造方法
CN1728401A (zh) 半导体器件及其制造方法
CN1310333C (zh) 非易失性半导体存储器及其制造方法
CN1292480C (zh) 非易失性半导体存储装置及其制造方法和半导体集成电路及系统
CN1135626C (zh) 半导体器件及其制造方法
CN1230888C (zh) 半导体元件及其制造方法
CN1230905C (zh) 半导体器件
CN101030556A (zh) 半导体器件的制造方法
CN1667830A (zh) 非易失存储器和非易失存储器制造方法
CN1534768A (zh) 半导体器件及其制造方法
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1542974A (zh) 半导体器件及其制造方法
CN1280891C (zh) 非挥发性存储器结构及其制造方法
CN101047192A (zh) 非易失性半导体存储器件
CN101055875A (zh) 非易失性半导体存储器件及其制造方法
CN1933178A (zh) 半导体器件
CN101047191A (zh) 非易失性半导体存储装置
CN1639874A (zh) 半导体存储器件
CN1838433A (zh) 半导体器件以及图像显示装置
CN101030585A (zh) 半导体存储器件以及其制造方法
CN1521852A (zh) 半导体存储器件，显示器件，以及便携式电子装置
CN1591877A (zh) 半导体存储器件及其制造方法
CN1154188C (zh) 晶体管和非易失半导体存储器
CN1729558A (zh) 垂直分离栅非易失性存储单元及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100925

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100925

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070103

Termination date: 20160624

CF01 Termination of patent right due to non-payment of annual fee