JP3984020B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3984020B2 JP3984020B2 JP2001324141A JP2001324141A JP3984020B2 JP 3984020 B2 JP3984020 B2 JP 3984020B2 JP 2001324141 A JP2001324141 A JP 2001324141A JP 2001324141 A JP2001324141 A JP 2001324141A JP 3984020 B2 JP3984020 B2 JP 3984020B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- conductors
- insulator
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
- H10D30/6894—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having one gate at least partly in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、溝型素子分離領域、浮遊ゲートと制御ゲートを有する半導体装置に関し、特に、浮遊ゲートと制御ゲート間の容量結合によってセルを動作させる不揮発性メモリの製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は不揮発性メモリセルで構成されている。
この不揮発性メモリセルは、浮遊ゲートと制御ゲートを有する。浮遊ゲートと制御ゲート間の容量結合により浮遊ゲートの電位を制御する。制御ゲートと浮遊ゲートの容量結合が大きい程、制御ゲートの電圧を低くする事ができる。容量結合を大きくするために、制御ゲートと浮遊ゲート間の対向面積を以下のように大きくする。浮遊ゲートは、第１層目の多結晶シリコン（Ｓｉ）膜と第２層目の多結晶シリコンの２層構造を有する。第１層目の多結晶シリコン膜は、溝型素子分離領域と自己整合的に形成される。第２層目の多結晶シリコンは、溝型素子分離領域上に張り出すように形成される。第２層目の多結晶シリコンの上に絶縁膜が形成される。この絶縁膜の上に制御ゲートが形成される。
【０００３】
しかしながら、このセル構造では、メモリセルの素子分離幅Ｗｔとして、第２層目の多結晶シリコン同士を分離する為のスペースとリソグラフィ工程の時の合わせ余裕が、必要である。
【０００４】
このセル構造では、浮遊ゲートと制御ゲート間の容量結合を大きくするために、浮遊ゲートの膜厚を厚くすることが有効である。浮遊ゲートの膜厚を厚くすると、セル間の浮遊ゲートの容量結合Ｃ２が大きくなる。容量結合Ｃ２が大きくなると、隣のセルのデータの状態によって、セルのスレシホールド電圧が変調を受けやすい問題がある。
【０００５】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、浮遊ゲートと制御ゲート間の容量を大きく維持したまま素子分離幅Ｗｔを狭めることが可能な半導体装置を提供することにある。
【０００６】
また、本発明は、浮遊ゲートと制御ゲート間の容量結合を大きくしても浮遊ゲート間容量が大きくなりにくく、セル間の電気的干渉を防ぐことができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、表面に溝を有する半導体基板と、その溝に埋め込まれ側面の上部が半導体基板の表面より高い第１と第２の絶縁体と、半導体基板の表面上に設けられ、一端が第１の絶縁体と接し、他端が第２の絶縁体と接する第３の絶縁膜と、第３の絶縁膜の表面上に設けられ、一端面が第１の絶縁体と接し、他端面が第２の絶縁体と接する第１の導電体と、第１の導電体の一端面の近傍に設けられる第２の導電体と、第１の導電体の他端面の近傍に設けられる第３の導電体と、第２の導電体の第１の側面と第３の導電体の第２の側面に接し、第１の導電体の上面と接する第４の絶縁膜と、第４の絶縁膜の上に設けられる第４の導電体とを有する半導体装置にある。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００９】
（第１の実施の形態）図１（ａ）は本発明の第１の実施の形態に係る半導体装置の上面図である。図１（ｂ）は図１（ａ）の半導体装置のＩ−Ｉ方向の断面図である。図２（ａ）は図１（ａ）の半導体装置のＩＩ−ＩＩ方向の断面図である。図２（ｂ）は図１（ａ）の半導体装置のＩＩＩ−ＩＩＩ方向の断面図である。
【００１０】
本発明の第１の実施の形態に係る半導体装置は、以下の特徴を有する。半導体基板１は、表面に溝を有する。素子分離領域２１乃至２４は、その溝に埋め込まれる。素子分離領域２１乃至２４の側面が、基板１の表面より高い位置まで伸びている。トンネル酸化膜３１乃至３３が、基板１の表面上に設けられる。トンネル酸化膜３１乃至３３の両端が素子分離領域２１乃至２４と接している。
【００１１】
トンネル酸化膜３１乃至３３の表面上に設けられ両端面が素子分離領域２１乃至２４と接している第１の導電体４１乃至４３と、第１の導電体４１乃至４３の表面上に設けられ第１の導電体の一方の端面の近傍に設けられ第１の側面が素子分離領域２１乃至２４と接している第２の導電体５１、５３、５５と、第１の導電体４１乃至４３の表面上に設けられ第１の導電体の他方の端面の近傍に設けられ第１の側面が素子分離領域２１乃至２４と接している第３の導電体５２、５４、５６とで構成される浮遊ゲート電極と、第２の導電体５１、５３、５５と第３の導電体５２、５４、５６の第２の側面と接し、第１の導電体４１乃至４３の表面と接する絶縁膜６と、絶縁膜６の上に設けられる制御ゲート７とで構成される。
【００１２】
なお、以下の実施例では、電荷蓄積を担う電極（電荷蓄積領域）を、慣例に従い浮遊ゲート電極として示すが、用途に応じた保持時間、例えば、不揮発性メモリ用途では１０年、揮発性メモリ用途では１秒（ｓｅｃｏｎｄ）程度の時間だけ電荷保持を行える電極であればよい。
【００１３】
半導体基板１の表面近傍で浮遊ゲート電極の下方以外の領域８１乃至８７の導電型は、他の領域の導電型と異なっている。さらに、図１（ａ）に示すように、溝型素子分離領域２１乃至２４を縦方向に複数平行に配置し、制御ゲート７と２７を横方向に複数平行に配置することで、基板１上に不揮発性メモリセルを多数集積することができる。
【００１４】
浮遊ゲート電極は、第１層目が第１の導電体４１乃至４３であり、第２層目が第２と第３の導電体５１乃至５６である２層構造になっている。第２と第３の導電体は、第１の導電体と電気的に接続しており、第１乃至第３の導電体が一体となって浮遊ゲート電極として機能する。
【００１５】
溝型素子分離領域２１乃至２４と第１層目の浮遊ゲート電極層４１乃至４３のパターンは互いに反転パターンの関係にあり、溝型素子分離領域２１乃至２４によって第１層目の浮遊ゲート電極層４１乃至４３が自己整合的に分離されている。第２の浮遊ゲート電極層５１乃至５６は第１の浮遊ゲート電極４１乃至４３の端部において素子分離絶縁膜２１乃至２４の側面に側壁状に形成され、その側壁内面部分で制御ゲート７の下に凸の部分に対向している。
【００１６】
浮遊ゲート４２、５３、５４と制御ゲート７を有するフラッシュメモリにおいて、浮遊ゲート４２、５３、５４と制御ゲート７間の容量結合を維持しながら微細化する為に、溝型素子分離領域２２、２３と、活性領域及び自己整合的に形成された第１の浮遊ゲート電極４２を形成する第一の電極層の両端部に自己整合的に側壁５３、５４が形成され、その側壁５３、５４と制御ゲート７の容量結合を有効に利用する。これにより、制御ゲート７と浮遊ゲート４２、５３、５４間の容量結合が増しメモリセルの性能が向上する。
【００１７】
すなわち、第２の導電体５１の側面が第１の素子分離領域２１と接し、第３の導電体５２の側面が第２の素子分離領域２２と接する。このことにより、素子分離領域２１、２２に対して自己整合的に導電体５１、５２を製造することが可能になる。
【００１８】
また、図２（ａ）と図１０に示すように、浮遊ゲート４４あるいは７１乃至７４の多結晶シリコンの膜厚を素子分離領域２２、２３に沿って側壁状に薄くできるため、隣接セル６１乃至６４間の浮遊ゲート電極間の寄生容量Ｃ１を小さくできる。このことにより、寄生容量Ｃ１を介したセル間干渉を低減することができる。
【００１９】
図３と４は、本発明の第１の実施の形態に係る半導体装置を製造する方法を示す工程断面図である。以下に製造方法を説明する。
【００２０】
（１）まず、図３（ａ）に示すように、メモリセルの素子分離２２と２３用の溝部１０と、第１の浮遊ゲート４１乃至４３及び活性領域は自己整合的に加工され、第１の浮遊ゲート４１乃至４３は活性領域を分離する素子分離領域２２、２３への落ち込みは全くないように形成される。
【００２１】
ｐ型シリコン（Ｓｉ）基板１上に、不揮発性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる３ｎｍ以上１５ｎｍ以下、例えば膜厚１０ｎｍの酸化膜または酸窒化膜３１乃至３３、浮遊ゲートの一部の第１の浮遊ゲート電極となる第１の多結晶シリコン（Ｓｉ）膜４１乃至４３、キャップ材として機能するシリコン窒化膜９１乃至９３を順次堆積する。このキャップ材９１乃至９３の膜厚に対応して、後で素子分離領域の側壁に形成される第２の浮遊ゲート電極５１乃至５６の高さが決まる。すなわち、キャップ材９１乃至９３の膜厚を厚くすることにより、第２の浮遊ゲート電極５１乃至５６の高さを高くすることができる。第１の多結晶シリコン膜４１乃至４３の膜厚は１０ｎｍ以上で５００ｎｍ以下の範囲で例えば３０ｎｍである。シリコン窒化膜９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で例えば１００ｎｍである。
【００２２】
次に、リソグラフィ工程とエッチングにより、素子分離領域２１乃至２４となる領域に溝１０を掘る。具体的にはキャップ材９１乃至９３（シリコン窒化膜）、第１の浮遊ゲート材料３１乃至３３、Ｓｉ基板１を順次エッチングする。素子分離用の溝１０と、第一の多結晶シリコン膜４１乃至４３、シリコン窒化膜９１乃至９３は自己整合的に形成される事になる。シリコン基板１中に掘る素子分離用の溝１０の深さは、５０ｎｍ以上１０００ｎｍ以下で例えば３００ｎｍといった深さである。素子分離用の溝１０を掘った後、必要に応じて薄い酸化膜を例えば熱酸化法により形成する。この膜厚は３ｎｍ以上２０ｎｍ以下で例えば１０ｎｍといった膜厚である。
【００２３】
これにより、メモリセルの素子分離用の溝部１０と、第一の浮遊ゲート４１乃至４３及び活性領域は、自己整合的に加工され、第一の浮遊ゲート４１乃至４３は活性領域を分離する素子分離領域２１乃至２４への落ち込みは全くないように形成される。これは、セルの微細化を実現すると共に、活性領域のコーナー部を覆うように浮遊ゲート４１乃至４３が形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。
【００２４】
（２）次に必要に応じて酸化膜を形成し、素子分離領域２１乃至２４に例えば、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により絶縁膜を埋め込む。次に、図３（ｂ）に示すように、この埋め込み材を堆積後、ケミカルメカニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃至９３の上面まで絶縁膜２１乃至２４を平坦化する。素子分離領域２１乃至２４に埋め込まれている絶縁性埋め込み材は浮遊ゲートの端部に自己整合的に埋め込まれる。
【００２５】
（３）図３（ｃ）に示すように、キャップ材９１乃至９３であるシリコン窒化膜を除去することにより、埋め込み材２１乃至２４で取り囲まれた溝部１１を形成する。例えばキャップ材９１乃至９３がシリコン窒化膜であれば、熱（ホット）リン酸（Ｈ３ＰＯ４）といった薬液で処理すれば、キャップ材９１乃至９３のみを容易に除去する事ができる。
【００２６】
（４）図４（ａ）に示すように、素子分離領域２１乃至２４の側壁に第２の浮遊ゲート電極５１乃至５６を形成する為に、薄い多結晶シリコン膜５を堆積する。
【００２７】
（５）図４（ｂ）に示すように、この多結晶シリコン膜５をエッチバックすることにより、素子分離領域に埋め込まれた絶縁膜２１乃至２４の側面部に第２の浮遊ゲート材５１乃至５６を形成する。このエッチバック工程で、セル間に存在する素子分離領域２１乃至２４の上の第２の多結晶シリコン膜５は自己整合的に除去され、セル毎に分離することができる。例えば第２の浮遊ゲート材５２と５３は分離される。第１の浮遊ゲート材４１乃至４３と第２の浮遊ゲート材５１乃至５６は、第２の浮遊ゲート材５１乃至５６の底面で電気的に接続される。なお、第１と第２の浮遊ゲート間に薄い絶縁膜が存在していても容量結合される為、電気的に接続される場合と同様の動作が行われる。
【００２８】
（６）図４（ｃ）に示すように、浮遊ゲート４２、５３、５４と制御ゲート７間の層間絶縁膜６を形成する。層間絶縁膜６としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造膜いわゆるＯＮＯ膜を用いる。
なお、この工程時の半導体装置の上方からの透視図を図５に示す。図５のＩ−Ｉ方向の断面図が図４（ｃ）である。
【００２９】
（７）図１（ｂ）に示すように、絶縁膜６で三方を囲まれた溝部１１の内部を埋め込むように制御ゲート材７を形成する。素子分離領域の側壁に形成された第２の浮遊ゲート材料５１乃至５６と制御ゲート材料７の容量結合が確保できる。
【００３０】
（８）図１（ａ）に示すように、リソグラフィ工程とエッチングにより、制御ゲート材７と２７を短冊状に形成する。このとき同じマスクを用い、さらに領域２１乃至２４もマスクに、図２の（ａ）（ｂ）のように浮遊ゲート４２、４４等もエッチングする。なお、このエッチングにおいては、図１（ｂ）に示すように、厚さが厚さＨ１でみな等しいゲート材７、導電体５６等と絶縁膜６を同時に同じ速度でエッチングする必要が生じる場合がある。この場合はスパッタ性の高いエッチング条件を選択してもよいし、後述する第２の変形例を採用することで材料によってエッチング速度が異なっていても良好なエッチング形状を得ることができる。
【００３１】
最後に、領域２１乃至２４や制御ゲート材料７、２７をマスクに基板１にイオン注入を行い、活性化処理を行って、ソース・ドレイン領域８１乃至８７を形成する。
【００３２】
この構造においては、一般に使用される浮遊ゲートを分離する為のリソグラフィとエッチング工程が不要である。浮遊ゲート４１乃至４３と活性領域の合わせ余裕も不要である。素子分離領域２１乃至２４と活性領域が自己整合的に形成できる。このことにより、セルが微細化できる。図１（ｂ）に示すようにセルの横幅を最小デザインルールをＦとした時に、領域２３等の幅と間隔をそれぞれＦに設定できるので、２倍のＦまで縮小できる。そして、高電圧を用いる半導体集積回路において、その素子分離スペースをＦに縮小することができ、チップ面積を縮小できるので、コストを削減する事ができる。
【００３３】
また、浮遊ゲート電極を構成するために、第１の浮遊ゲート（導電膜）４１乃至４３の両端部に自己整合的に第２の浮遊ゲート（導電膜）５１乃至５６による側壁が形成される。浮遊ゲート４１乃至４３の多結晶シリコンの膜厚を側壁状に薄くできるため、隣接セル間の浮遊ゲート電極間の寄生容量Ｃ１を介したセル間干渉を低減することもできる。このように、浮遊ゲートと制御ゲートを有するフラッシュメモリにおいて、浮遊ゲート４１乃至４３等と制御ゲート７間の容量結合を維持しながら微細化できる。
【００３４】
（第１の実施の形態の第１の変形例）図６に示すように、高さＨ２を大きくすることによって、浮遊ゲートと制御ゲート間の容量結合を大きくすることができる。高さＨ２を大きくするには、原理的にはキャップ材９１等の膜厚をＨ２に設定すればよい。この時、導電体４１の膜厚を厚くする必要が無く、幅の狭い導電体５１、５２等の高さが大きくなるだけなので、浮遊ゲート同士の間の容量結合Ｃ１は増大するもののその増大率は、浮遊ゲート４１、５１、５２と制御ゲート７間の容量結合の増大率より小さくできる。
【００３５】
（第１の実施の形態の第２の変形例）第１の実施の形態では、素子分離領域２１乃至２４の側面に設けられる第２の浮遊ゲート５１等の側面が、基板１の表面に対し垂直である。この垂直の場合、図１（ａ）に示すような短冊状の制御ゲート７、２７をリアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成するときに、自己整合的に同じマスクを用いて連続的に、制御ゲート７等と浮遊ゲート５１、５２等をエッチング加工する。このときに、浮遊ゲート５１、５２等の側面と制御ゲート７等の側面の間の垂直の絶縁膜６が除去されにくい。この除去されない絶縁膜６により、下層の第１層多結晶Ｓｉ膜４１等のエッチングにおいて、エッチング残りが発生する可能性がある。このエッチング残りはセル同士の浮遊ゲートをショートさせ半導体装置の歩留りを低下させる恐れがある。
【００３６】
そこで、第２の変形例としては、図７に示すように素子分離領域２１乃至２４に側面に設けられる側壁の第２の浮遊ゲート電極層１５１乃至１５６の断面形状を順テーパー形状にする。この形状により、エッチング時の絶縁膜１６の加工性を高める。これは、浮遊ゲート電極層１５１等の形状を順テーパー形状にすることで、絶縁膜１６が斜めに配置されるので、ＲＩＥのような異方性エッチングでも絶縁膜を少ないエッチング量で容易に除去することができるからである。この順テーパー形状は、例えば浮遊ゲート電極層１５１乃至１５６を形成するエッチバック時のエッチング条件を変えること（例えば基板温度を下げる等）により実現できる。
【００３７】
（第１の参考例）第１の実施の形態では、側壁の浮遊ゲート５１等の２面ある側面のうちの溝１１の内側の側面のみで、浮遊ゲート５１等は制御ゲート７と対向し容量結合している。第１の参考例では、図８（ｂ）に示すように、溝１１の外側の側面でも浮遊ゲート５１等と制御ゲート７が対向する。
第１の参考例の半導体装置では、第１の実施の形態の半導体装置より、浮遊ゲート５１等と制御ゲート７の容量結合をさらに増大させることが可能である。
【００３８】
製造方法は、第１の実施の形態の工程（５）の図４（ｂ）まで同じである。次に図８（ａ）に示すように例えばウェット（ｗｅｔ）エッチング法により素子分離領域（ＳＴＩ）２１乃至２４の溝部内に埋め込まれている絶縁膜をエッチバックする。以降の工程は第１の実施の形態の工程（６）の図４（ｃ）以降と同じである。すなわち、図８（ｂ）に示すように、第１の浮遊ゲート４１乃至４３と第２の浮遊ゲート５１乃至５６の上に絶縁膜６を形成し、さらに、絶縁膜６上に制御ゲート７となる導電膜を形成する。このような構造を用いることにより、第２の浮遊ゲート５１等の両側面で、制御ゲート７と容量結合させることができる。第２の浮遊ゲート５１等の高さが同一であれば、第１の実施の形態より第２の浮遊ゲート５１等と制御ゲート７の間の容量結合を大きくすることができる。また、第１の実施の形態と同じ大きさの容量結合を得るために、第２の浮遊ゲート５１等の高さを第１の実施の形態より低くすることができる。
【００３９】
第１の参考例の半導体装置においては、メモリセル部の素子分離領域の絶縁膜２１乃至２４の高さは、第１の浮遊ゲート４１乃至４３の多結晶シリコン膜の上面の高さより高くする。このことにより、図１（ａ）及び図２（ａ）に示す制御ゲート７と制御ゲート２７のショートを防止することができる。
【００４０】
逆に、図９（ａ）に示すように、メモリセル部の素子分離領域の絶縁膜２２の高さが、第１の浮遊ゲート４１の上面の高さより低い場合について説明する。この場合に、制御ゲート電極７が、第１の浮遊ゲート４１の上面の高さより低い位置に設けられる。そして、制御ゲート電極７が、領域１１６のように第２の浮遊ゲート５２の下方に設けられる。第２の浮遊ゲート５２が、第１の浮遊ゲート４１よりも、素子分離領域２２側に広がる。第２の浮遊ゲート５２が、素子分離領域２２の上方に設けられる。この広がりは、第１の浮遊ゲート４１の上に第２の浮遊ゲート５２を形成する処理の前処理で生じる。この前処理では、第１の浮遊ゲート４１の上の自然酸化膜をエッチング除去する。このとき、露出している素子分離領域２２もエッチングされ、素子分離領域２１と２２の間隔が広がる。
【００４１】
制御ゲート７と制御ゲート２７を分離加工する。制御ゲート７、ブロック絶縁膜６と浮遊ゲート５２、４１を異方性エッチングによってほぼ垂直にエッチング加工しようとすると、この分離加工に困難が生じる。制御ゲート７を全面形成後、MISFETのソースまたはドレイン電極を形成するために、異方性エッチングであるＲＩＥによって、制御ゲート７、ブロック絶縁膜６、浮遊ゲート電極５２、４１を、ほぼ垂直に加工する。
【００４２】
まず、制御ゲート７をパターニングして垂直加工する。
ブロック絶縁膜６はエッチングされずに残る。制御ゲート電極７の第２の浮遊ゲート電極５２の下方の領域１１６もエッチングされずに残る。これは、領域１１６がエッチャントから第２の浮遊ゲート５２でマスクされるからである。
【００４３】
この後、ブロック絶縁膜６を異方性エッチングする。第２の浮遊ゲート５２の下のブロック絶縁膜１１４は、エッチングされずに残る。これは、膜１１４がエッチャントから第２の浮遊ゲート５２でマスクされるからである。領域１１６もエッチングされずに残る。
【００４４】
最後に、第１の浮遊ゲート４１をエッチングによって取り除く。このエッチングのときも、膜１１４と領域１１６は除去されずに残る場合がある。
【００４５】
このエッチング残り領域116は、隣接するデータ制御線７と２７の間の短絡不良を生じさせる。この短絡不良は、本発明者らが初めて見出した。領域１１６が除去されて存在せず、膜１１４のみがエッチング後に残った場合も、ソース／ドレイン領域を形成するためのイオン注入を行うときや、ソース／ドレイン領域へのコンタクト電極を形成するためのエッチングを行うときに、イオン注入やエッチングのマスクとなるため、問題である。
【００４６】
これらのことから、第１の参考例では、メモリセル部の素子分離領域２１乃至２４の高さは、第１の浮遊ゲート４１の上面より高くなるように制御する。このことにより、制御ゲート電極７のエッチング残りの領域１１６を生じなくする。
【００４７】
（第２の参考例）第１の実施形態では、素子分離領域２１乃至２４の側面部に側壁状に第２の浮遊ゲート材５１乃至５６を形成する。第２の浮遊ゲート材５１乃至５６のそれぞれの分離は、エッチバック工程で行う。このエッチバック工程に関し、以下の問題が発生する場合があると考えられる。
【００４８】
まず、エッチバックする第２の浮遊ゲート５１乃至５６の材料は多結晶シリコン膜である。第２の浮遊ゲート５１乃至５６の下層には、第１の浮遊ゲート４１乃至４３が設けられている。この第１の浮遊ゲート４１乃至４３の材料も多結晶シリコン膜である。エッチバック工程において、第２の浮遊ゲート５４と５５を確実に分離させる為に、第１の浮遊ゲート４１乃至４３もエッチングされる。これにより第１の浮遊ゲートの仕上がりの膜厚が、半導体記憶装置の間と内部でばらつく。このばらつきにより、セル特性がばらつく可能性を発明者は考えた。
【００４９】
次に、セル間の容量結合Ｃ１を減少させるために、第１の浮遊ゲート４１乃至４３の膜厚を薄くすることができる。これは、この膜厚を減らしても、制御ゲートと浮遊ゲートの容量結合を減らすことがないからである。しかし、第１の浮遊ゲート４１乃至４３の膜厚を薄くすると、この薄い膜４１乃至４３の表面がエッチバック工程においてエッチングされる。このエッチングにより、薄い膜４１乃至４３にピンホールといった欠陥が発生する。この欠陥により、膜４１乃至４３の下層のトンネル酸化膜３１乃至３３の信頼性を劣化させる可能性を発明者は考えた。
【００５０】
最後に、図８（ａ）において、第２の浮遊ゲート５１乃至５６は、下層の第一の浮遊ゲート４１乃至４３と密着する面積が小さい。このことにより、第２の浮遊ゲート５１乃至５６の高さを高くしすぎると、第２の浮遊ゲート５１乃至５６が、第一の浮遊ゲート４１乃至４３から剥がれ倒れる可能性を発明者は考えた。
【００５１】
そこで第２の参考例では、半導体装置は、メモリセルの２つの第２の浮遊ゲート５１と５２を分離せず接続された一体のままの構造を有する。
そして、第２の浮遊ゲート５４と５５を分離するエッチバック工程では、第２の浮遊ゲート５５と５６の間に、第１の浮遊ゲート４３を露出させない。
【００５２】
すなわち、第２の参考例に係る半導体装置は、図１１（ａ）に示すように、表面に溝を有する半導体基板１を有する。素子分離領域２１乃至２４は、その溝に埋め込まれ側面が基板１の表面より高い位置まで伸びている。素子分離領域２１乃至２４の上面は、基板１の表面より高い。トンネル酸化膜３１乃至３３は、基板１の表面上に設けられる。トンネル酸化膜３１乃至３３の両端が素子分離領域２１乃至２４と接している。浮遊ゲートは、第１の導電体４１乃至４３と、第２の導電体５１乃至５３を有している。第１の導電体４１乃至４３は、トンネル酸化膜３１乃至３３の表面上に設けられる。第１の導電体４１乃至４３の両端面が、素子分離領域２１乃至２４と接している。第２の導電体５１乃至５３は、第１の導電体４１乃至４３の表面上に設けられる。第２の導電体５１、５３、５５の底部が第１の導電体４１乃至４３に接する。第２の導電体５１、５３、５５の両端部は、中央部より高い。その両端部の高さは、素子分離領域の上面の高さとほぼ等しい。浮遊ゲートと制御ゲートの間の絶縁膜６は、第２の導電体５１乃至５３の表面に接する。絶縁膜６は、素子分離領域２１乃至２４の上面の上に設けられる。制御ゲート７は、絶縁膜６の上に設けられる。
【００５３】
浮遊ゲートは第１の導電体４１乃至４３と第２の導電体５１乃至５３の２層の積層構造になっている。導電体４１乃至４３と５１乃至５３は、いずれも厚さを薄く設定することにより、浮遊ゲートと制御ゲートの間の接合容量を減らすことなく、隣接メモリセルの浮遊ゲート間の寄生容量Ｃ１を小さくできる。
【００５４】
次に、第２の参考例に係る半導体装置の製造方法を説明する。
【００５５】
第１の実施形態の図３（ａ）から図４（ａ）を用いて説明した半導体装置の製造方法と基本的に同じ製造方法をまず行う。すなわち、メモリセルの素子分離用の溝部１０と、第１の浮遊ゲート４１乃至４３及び活性領域は自己整合的に加工される。第１の浮遊ゲート４１乃至４３は素子分離領域２１乃至２４への落ち込みは全くない。
【００５６】
（１）図３（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板１上に、シリコン酸化膜または酸窒化膜３１乃至３３を熱酸化により成膜する。このシリコン酸化膜または酸窒化膜３１乃至３３は、不揮発性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる。このシリコン酸化膜３１乃至３３の膜厚は３ｎｍ以上１５ｎｍ以下、例えば１０ｎｍ程度である。続けて、浮遊ゲートの一部で第１の導電体４１乃至４３となる多結晶シリコン（Ｓｉ）膜を、シリコン酸化膜３１乃至３３の上に形成する。第１の導電体４１乃至４３の膜厚は１０ｎｍ以上５００ｎｍ以下で、例えば３０ｎｍ程度である。さらに、キャップ材９１乃至９３として機能するシリコン窒化膜を、第１の導電体４１乃至４３の上に堆積する。このキャップ材９１乃至９３の膜厚によって、後で形成する第２の導電体５１乃至５３の高さが決まる。キャップ材９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で、例えば１２０ｎｍ程度である。
【００５７】
次に、ホトリソグラフィとエッチングにより、素子分離領域２１乃至２４となる領域に溝１０を掘る。具体的には、素子分離領域２１乃至２４となる領域のキャップ材９１乃至９３、第１の導電体４１乃至４３、シリコン基板１を順次エッチングする。図３（ａ）に示すように、溝１０と、第１の導電体４１乃至４３、キャップ材９１乃至９３は自己整合的に形成できる。これにより、セルの微細化を実現すると共に、活性領域のコーナー部を覆うように浮遊ゲートが形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。シリコン基板１中の溝１０の深さは、５０ｎｍ以上１０００ｎｍ以下の範囲で、例えば３００ｎｍ程度である。素子分離用の溝１０の形成後、必要に応じて薄いシリコン酸化膜を、基板１と第１導電体の露出面の上に熱酸化法により形成する。この薄いシリコン酸化膜の膜厚は３ｎｍ以上２０ｎｍ以下の範囲で、例えば５ｎｍ程度である。
【００５８】
次に、溝１０に例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ）法により絶縁膜を埋め込む。埋め込み材を堆積後、ケミカルメカニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃至９３の上面まで絶縁膜を研磨して平坦化する。図３（ｂ）に示すように、素子分離領域２１乃至２４として埋め込まれる絶縁性埋め込み材は、浮遊ゲート４１乃至４３の端部に自己整合的に埋め込まれる。次に、図３（ｃ）に示すように、キャップ材９１乃至９３を除去する。このことにより、素子分離領域２１乃至２４で取り囲まれた溝部１１を形成する。次に、浮遊ゲート電極の第２の導電体５１乃至５３となる薄い多結晶シリコン膜５を堆積する。この多結晶シリコン膜５の膜厚は３ｎｍ以上２５０ｎｍ以下の範囲で、例えば２０ｎｍ程度である。ここまでの製造方法は基本的には第１の実施形態と同じである。
【００５９】
次ぎに、図１２（ａ）に示すように、例えばフォトレジスト７６を多結晶シリコン膜５の上の全面に塗布する。図１２（ｂ）に示すように、レジスト７６をエッチバックする。このことにより、素子分離領域２１乃至２４の上に位置する多結晶シリコン膜５を露出させる。エッチバックされたレジスト７７乃至７９は、溝１１の中に埋め込まれる。図１２（ｃ）に示すように、例えばRIE法によるエッチバックで、素子分離領域２１乃至２４の上の多結晶シリコン膜５を除去する。浮遊ゲート電極の第２の導電体５１乃至５３が形成される。図１２（ｄ）に示すように、レジスト７７乃至７９を剥離する。
【００６０】
最後に、第２の導電体５１乃至５３と、素子分離領域２１乃至２４の上に、浮遊ゲートと制御ゲート間の絶縁膜６を形成する。そして、図１１（ａ）に示すように、制御ゲート７となる多結晶シリコン膜を堆積する。
【００６１】
（第２の参考例の第１の変形例）第２の参考例の第１の変形例の半導体装置は、図１１（ｂ）に示すように素子分離領域２１乃至２４の上面の高さが、第２の導電体５１乃至５３の最上部の高さより低い。そして、素子分離領域２１乃至２４の上面の高さが、第２の導電体５１乃至５３の最下部の高さより高いか等しい。このことにより、図９のエッチング残り１１６を生じさせることがない。素子分離領域２１乃至２４の上方に配置される制御ゲート７と、第２の導電体５１乃至５３とが、絶縁膜６を介して対向する。すなわち、第２の導電体５１乃至５３の外側の側面部でも、第２の導電体５１乃至５３が制御ゲート７と絶縁膜６を介して対向する。このことにより、第２の参考例の第１の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５１乃至５３の間の容量結合をより高くできる。
【００６２】
次に、第２の参考例の第１の変形例の半導体装置の製造方法について説明する。図４（ａ）に示す第２の導電体５を堆積するところまでは第１の実施の形態と第２の参考例と同じである。次に、図１３（ａ）に示すように、シリコン酸化膜１２０をＣＶＤ法で堆積する。図１３（ｂ）に示すように、シリコン酸化膜１２０のエッチバックを行う。素子分離領域２１乃至２４の上方の第２の導電体５が露出する。シリコン酸化膜１２１乃至１２３は、溝１１の内部に埋め込まれる。この時、溝１１の内のシリコン酸化膜１２１乃至１２３の残り膜厚ｄは、後で素子分離領域２１乃至２４をエッチング除去する深さよりも薄いことが望ましい。
【００６３】
次に、図１３（ｃ）に示すように、ＣＭＰ法あるいはエッチバック法により、素子分離領域２１乃至２４の上の第２の導電体５を除去する。第２の導電体５は第２の導電体５１乃至５３は分割される。ＣＭＰ法によれば、溝１１の側面に残る第２の導電体の高さを良好に制御できる。
【００６４】
次ぎに、図１３（ｄ）に示すように、シリコン酸化膜１２１乃至１２３と素子分離領域２１乃至２４のエッチングを行う。このエッチングにより、溝１１の内のシリコン酸化膜１２１乃至１２３を除去する。第２の導電体の上面を露出させる。そして、素子分離領域２１乃至２４を所望の深さまでエッチングする。この時、所望の深さよりも、シリコン酸化膜１２１乃至１２３の残り膜厚ｄが薄ければ、素子分離領域２１乃至２４のエッチングと同時にシリコン酸化膜１２１乃至１２３の除去ができる。このエッチングにより、第２の導電体５１乃至５３の外側面部のフィン状の突起が露出する。第２の導電体５１乃至５３の底面の全面が、第１の導電体４１乃至４３の上面の全面に接しているので、突起は倒れにくい。
【００６５】
最後に、図１１（ｂ）に示すように、素子分離領域２１乃至２４の上と、第２の導電体５１乃至５３の上に、絶縁膜６を形成する。絶縁膜６の上に制御ゲート７となる多結晶シリコン膜を堆積する。
【００６６】
（第２の参考例の第２の変形例）第２の参考例の第２の変形例の半導体装置は、図１１（ｃ）に示すように、第２の導電体５７乃至５９が、素子分離領域１２４乃至１２７の上に配置される。このことにより、浮遊ゲート５７乃至５９と制御ゲート７の絶縁膜６を介して対向する部分の面積を、第２の参考例の半導体装置より広くできる。第２の参考例の第２の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５７乃至５９の間の容量結合をより高くできる。
【００６７】
次に第２の参考例の第２の変形例の半導体装置の製造方法について説明する。図３（ｃ）に示すキャップ材９１乃至９３を除去するところまでは第１の実施の形態と第２の参考例と同じである。次に、図１４（ａ）に示すように、素子分離領域１２４乃至１２７をウェット（ｗｅｔ）エッチング等の等方性エッチングによりエッチングする。このエッチングにより、素子分離領域１２４乃至１２７は後退する。第１の導電体４１乃至４３の側方の素子分離領域１２４乃至１２７も除去される。溝１１の幅は広がる。
【００６８】
次に、図１４（ｂ）に示すように、第２の導電体５を、素子分離領域１２４乃至１２７の上と、第１の導電体４１乃至４３の上に成膜する。特に、第２の導電体５は、第１の導電体４１乃至４３の側面の上にも成膜する。この後の製造方法は、図１２（ａ）から図１２（ｄ）に示す第２の参考例の製造方法と同じである。すなわち、図１４（ｃ）に示すように、フォトレジスト７７乃至７９で、溝１１の内部の第２の導電体５７乃至５９を保護しながら、第２の導電体５７乃至５９を分割する。このような工程により、素子分離領域１２４乃至１２７に第２の導電体５７乃至５９を張り出す形状を形成することができる。
【００６９】
（第２の参考例の第３の変形例）第２の参考例の第３の変形例の半導体装置は、図１１（ｄ）に示すように、第２の参考例の第１の変形例と第２の参考例の第２の変形例の特徴を兼ね備えている。第２の導電体５７乃至５９の外側の側面が、制御ゲートと絶縁物６を介して対向している。また、第２の導電体５７乃至５９が、素子分離領域１２４乃至１２７の上に配置され、素子分離領域１２４乃至１２７に張り出している。
【００７０】
素子分離領域１２４乃至１２７の上面の高さが、第２の導電体５７乃至５９の最上部の高さより低い。そして、素子分離領域１２４乃至１２７の上面の高さが、第２の導電体５７乃至５９の最下部の高さより高いか等しい。このことにより、図９のエッチング残り１１６を生じさせることがない。素子分離領域１２４乃至１２７の上方に配置される制御ゲート７と、第２の導電体５７乃至５９とが、絶縁膜６を介して対向する。このことにより、第２の参考例の第３の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５７乃至５９の間の容量結合をより高くできる。第２の参考例の第３の変形例の半導体装置の製造方法は、第２の参考例の第１の変形例と第２の参考例の第２の変形例の製造方法に基づく。
【００７１】
（第２の実施の形態）第２の実施の形態は、第２の参考例の、特に、第３の変形例を、さらに詳細に説明する。第２の実施の形態の半導体装置は、ＮＡＮＤ構造の不揮発性の半導体記憶装置である。第２の実施の形態の半導体装置は、メモリセル領域と周辺回路領域の間の領域と、メモリセル領域の制御ゲート電極７の上面の段差が小さいことを特徴とする。なお、第２の実施の形態において、図１５（ｂ）の絶縁膜１０１、１０２も素子分離領域１２４乃至１２７とみなせる。このことにより、第２の実施の形態の素子分離領域１０１、１０２、１２４乃至１２７の形状は、図１１（ｄ）の第２の参考例の第３の変形例の素子分離領域１２４乃至１２７の形状と同じであると考えられる。
【００７２】
図１５（ａ）は、第２の実施の形態の半導体装置の上方からの透視図である。図１５（ａ）の左側がメモリセル領域である。図１５（ａ）の右側が周辺回路領域である。図１５（ｂ）は図１５（ａ）のＩ−Ｉ方向の断面図である。図１５（ｃ）は図１５（ａ）のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制御ゲート２８、７、２７が等間隔に平行に横方向に配置されている。素子分離領域１２４乃至１２７が制御ゲート２８、７、２７の下方において、平行に縦方向に配置されている。メモリセル領域において、素子分離領域１２４乃至１２７は、例えば互いに等しい幅を有し、等間隔に配置されることが、素子分離耐圧を揃え、チャネルコンダクタンスを揃え、均一なデバイスを形成するのに望ましい。メモリセル１６２、１６３とダミーセル１６１のソース／ドレイン領域８１乃至８７は、上方に制御ゲート２８、７、２７と、素子分離領域１２４乃至１２７が配置されていない領域に設けられる。周辺回路１６４のソース／ドレイン領域８８は、上方に制御ゲート２８、７、２７と、素子分離領域１２４が配置されていない領域に設けられる。
【００７３】
素子分離領域１２４乃至１２７の上方に形成された制御ゲート電極７の底面は、第１の導電体４１乃至４３の上面よりも積み上げ方向の上方に配置される。第２の導電体５８、５９の２つの外側の側面の最大の距離は、第１の導電体４２、４３の２つの端面の距離よりも大きい。第２の導電体５８、５９の下面すなわち外側の側面の下端は、第１の導電体４２、４３の上面よりも下に設けられる。第２の導電体５８、５９は、第１の導電体４２、４３の上で連結された一体の導電体である。第２の導電体５８、５９の２つの外側の側面の距離は、この側面の上部ほど狭い。制御ゲート電極７は、ブロック絶縁膜６を介して第２の導電体５８、５９の上面と側面に対向する。素子分離領域１２５は、第２の導電体５７に接する。素子分離領域１２４も、第２の導電体５７に接する。素子分離領域１２４は、素子分離領域１２５より幅が広い。素子分離領域１２４の上面の高さは、素子分離領域１２５の上面の高さより高い。
【００７４】
ダミーセル１６１は、複数のメモリセル１６２、１６３からなるメモリセルアレイと周辺回路１６４との間に形成される。ダミーセル１６１は、メモリセル１６２、１６３の動作やプロセス制御性を安定させる。ダミーセル１６１は、メモリセル１６２、１６３とほぼ同等の構造を有し、メモリセル１６２、１６３と隣接して形成される。ダミーセル１６１は１つに限らず、勿論複数形成しても構わない。また、記号をわかりやすく表示する便宜上、ダミーセル１６１と周辺回路１６４の間を分離して示した。ダミーセル１６１と周辺回路１６４は、素子分離領域１２４を同一として連続して形成される。周辺回路１６４とは、メモリセル１６２、１６３以外で、ＭＩＳトランジスタとして機能するデバイスのことである。
【００７５】
ｐ型シリコン基板１のボロン（Ｂ）の不純物濃度は、１０１４ｃｍ−３以上で１０１９ｃｍ−３以下である。ｐ型シリコン基板１の上に、例えば、３ｎｍ以上で１５ｎｍ以下の厚さのシリコン酸化膜またはオキシナイトライド膜であるゲート絶縁膜３１乃至３３、３５が設けられている。ゲート絶縁膜３１乃至３３、３５の上には、ポリシリコンからなる第１の導電体４１乃至４３、１４１が設けられている。第１の導電体４２と４３は、メモリセル１６３、１６２の浮遊ゲートの第１の電荷蓄積層として機能する。第１の導電体４１乃至４３、１４１には、例えばリン（Ｐ）または砒素（Ａｓ）が不純物濃度で１０１８ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されている。第１の導電体４１乃至４３、１４１の厚さは１０ｎｍ以上で５００ｎｍ以下の範囲である。また、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１は、段差のない平面上に設けられている。このことにより、メモリセル１６２と１６３の電気特性のセル間のばらつきを均一にすることができる。第１の導電体４１乃至４３、１４１の側面には、浮遊ゲート側壁酸化膜１０１が設けられている。
【００７６】
第１の導電体４１乃至４３、１４１と、浮遊ゲート側壁酸化膜１０１の上には、第２の導電体５７乃至５９と１５７が設けられている。この第２の導電体５７乃至５９と１５７は、例えばリンまたは砒素を不純物として不純物濃度１０１８ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンである。第２の導電体５７乃至５９の厚さは、３ｎｍ以上で５００ｎｍ以下の範囲である。好ましくは、第２の導電体５７乃至５９の厚さは、第１の導電体４１乃至４３の厚さの半分よりも小さく、例えば、３ｎｍ以上で１００ｎｍ以下の範囲である。
【００７７】
この範囲においても、制御ゲート間の容量結合を小さくすることがない。また、データの読み出し時間や書き込み時間を著しく長くするほどに、抵抗成分が大きくなることもない。一方、セル間の結合容量を小さくすることができる。
【００７８】
第２の導電体５７乃至５９は、第１の導電体４１乃至４３の上面の全面と、対向する側面の上部に接している。すなわち、第２の導電体５７乃至５９は、第１の導電体４１乃至４３の上面および側面を覆っている。また、第２の導電体５７乃至５９は、図１（ｂ）の導電体５１、５２と異なり、一体の導電体である。これらのことにより、第２の導電体５７乃至５９と第１の導電体４１乃至４３は、より広い面積で密着するため、第２の導電体５７乃至５９の内部応力や、第２の導電体５７乃至５９に対する外力による剥離を防止することができる。
【００７９】
第２の導電体５８、５９は、メモリセル１６２、１６３の浮遊ゲートの第２の電荷蓄積層として機能する。第２の導電体５８、５９の外側面部の上面は、内部の上面より高い。第２の導電体５８、５９は大文字のＨの形状を有している。第２の導電体５８、５９は、外側の右側に第１の側面と、外側の左側に第２の側面を有している。第２の導電体５８、５９は、内側の右側に第３の側面と、内側の左側に第４の側面を有している。第２の導電体５８、５９の外側の第１と第２の側面の下部は素子分離領域１２５乃至１２７に接している。第２の導電体５８、５９の外側の第１と第２の側面と内側の第３と第４の側面の上部の上にはブロック絶縁膜６が設けられている。第２の導電体５８、５９の内部の上面にもブロック絶縁膜６が設けられている。このブロック絶縁膜６の上には制御ゲート７が設けられている。ブロック絶縁膜６は、例えば、厚さ５ｎｍ以上で３０ｎｍ以下の範囲のシリコン酸化膜またはオキシナイトライド膜、または、それぞれの厚さが２ｎｍ以上で１００ｎｍ以下の範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜（ＯＮＯ膜）である。制御ゲート７は、例えばリン、砒素、またはボロンを不純物として不純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンである。又、制御ゲート７は、タングステンシリサイド（ＷＳｉ）とポリシリコンとのスタック構造であってもよい。また、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタニウムシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）とポリシリコンのスタック構造であってもよい。制御ゲート７の厚さは、１０ｎｍ以上で５００ｎｍ以下の範囲の厚さである。素子分離領域１２５乃至１２７の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の上面よりも上方に形成されている。同様に、素子分離領域１２５乃至１２７の上方に位置するブロック絶縁膜６および制御ゲート７は、第２の導電体５８、５９の最下面よりも上方に形成されている。すなわち、図１５（ｂ）の高さＨは、正の値になる。このことにより、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。
【００８０】
シリコン基板１の上には、ライナー絶縁膜１０２を介して素子分離領域１２４乃至１２７が設けられている。素子分離領域１２４乃至１２７は、例えば、シリコン酸化膜からなる。素子分離領域１２４乃至１２７が形成されていないシリコン基板１の表面上に、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１と第２の導電体５７乃至５９が自己整合的に設けられている。
【００８１】
第２の実施の形態では、第２の導電体５８、５９が一体の導電体である。このことにより、第１の導電体４２、４３と第２の導電体５８、５９との接触面積が増大する。このことによって、第１の導電体４２、４３と第２の導電体５８、５９の間の容量またはコンダクタンスを大きくできる。よって、第２の導電体５８、５９の電位変動に対して、第１の導電体４２、４３の電位変動を大きくできる。また、第１の導電体４２、４３と制御ゲート電極７とのカップリング比を向上させることができる。
【００８２】
第２の導電体５８、５９の外側面部の凸部は、内部に傾いている。
凸部の対向する内側の側面の距離は、凸部の上方ほど狭い。また、第２の導電体５８、５９の外側面部の凸部の対向する外側の側面の距離は、凸部の上方ほど大きい。このことにより、素子分離領域１２５乃至１２７で挟まれたシリコン基板１の幅で決まるトランジスタセルのチャネル幅を変えることなく一定にしたままで、隣接するメモリセルの第２の導電体５８、５９間の容量結合を小さくすることができる。よって、チャネル幅によって決まるトランジスタの電流駆動能力を一定に保ったままで、隣接するメモリセル間の容量結合によるしきい値変化を小さくすることができる。また、隣接するメモリセルの第２の導電体５８、５９間の短絡による不具合を減少させることができる。
【００８３】
次に、第２の実施の形態の半導体装置の製造方法を説明する。第２の実施の形態の半導体装置の製造方法では、半導体装置のメモリセル領域と周辺回路領域を製造する方法を説明する。製造方法の途中までは、基本的には第１の実施形態の製造方法と同じである。図１６乃至図２０に第２の実施の形態の半導体装置の製造途中の断面図を示す。図１６乃至図２０の左側の（ａ）と（ｃ）がメモリセル領域の断面図である。図１６乃至図２０の右側の（ｂ）と（ｄ）が周辺回路領域の断面図である。
【００８４】
まず、図１６（ａ）（ｂ）に示すように、メモリセル１６２、１６３、ダミーセル１６１と周辺回路１６４の素子分離用の溝部１０と、第１の浮遊ゲート（電荷蓄積層）４１乃至４３、周辺回路のゲート電極１４１及び活性領域１は自己整合的に加工される。第１の浮遊ゲート４１乃至４３、周辺回路のゲート電極１４１は、活性領域１の側面には形成されない。これにより、セル１６１乃至１６３の微細化を実現すると共に、活性領域１のコーナー部を覆うように浮遊ゲート４２、４３が形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。
【００８５】
ｐ型シリコン基板１上に、絶縁膜３１乃至３３、３５をシリコン基板１の酸化または酸窒化により形成する。絶縁膜３１乃至３３、３５の厚さは、３ｎｍ以上で１５ｎｍ以下の範囲の厚さである。この絶縁膜３１乃至３３、３５は、不揮発性メモリセル１６２、１６３のトンネル（Ｔｕｎｎｅｌ）酸化膜３２、３３と、ダミーセル１６１の絶縁膜３１と、周辺回路のゲート絶縁膜３５として機能する。
【００８６】
次に、絶縁膜３１乃至３３、３５の上に、第１の導電体４１乃至４３、１４１を成膜する。第１の導電体４１乃至４３、１４１の材料は、多結晶シリコンであり、膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。第１の導電体４１乃至４３、１４１は、メモリセル１６２、１６３の第１の浮遊ゲート４２、４３と、ダミーセル１６１の導電体４１と、周辺回路の第１のゲート電極１４１として機能する。
【００８７】
第１の導電体４１乃至４３、１４１の上に、キャップ材９１乃至９４として機能するシリコン窒化膜を堆積する。このキャップ材９１乃至９４の膜厚によって、後で形成する第２の浮遊ゲート５７乃至５９、すなわち、第２の電荷蓄積層の高さが決まる。このキャップ材９１乃至９４の膜厚は１００ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。
【００８８】
次に、図１６（ａ）（ｂ）に示すように、リソグラフィエ程とエッチングにより、素子分離領域１２４乃至１２７となる領域に溝１０を掘る。具体的には、素子分離領域１２４乃至１２７となる領域以外をマスクするレジストパターンを形成する。このレジストパターン及びこのレジスタパターンでパターニングされたキャップ材９１乃至９４をマスクに、キャップ材９１乃至９４、第１の導電体４１乃至４３、１４１、絶縁膜３１乃至３３、３５とシリコン基板１を順次エッチングする。素子分離用の溝１０と、第１の導電体４１乃至４３、１４１、キャップ材９１乃至９４は自己整合的に形成される。シリコン基板１中の素子分離用の溝１０の深さは、５０ｎｍ以上で５００ｎｍ以下の範囲の深さである。溝１０の側壁の形状は順テーパであることが好ましい。特に、キャップ材９１乃至９４の露出する側壁が順テーパであることが好ましい。このことにより、制御ゲート電極のエッチング残りを発生させることなくメモリセルを分離することができる。
【００８９】
素子分離用の溝１０を掘った後、必要に応じて、溝１０の内壁の上に薄いライナー酸化膜１０２を成膜する。ライナー酸化膜１０２は、シリコン基板１を熱酸化して形成する。ライナー酸化膜１０２の膜厚は、３ｎｍ以上で１５ｎｍ以下の範囲の膜厚である。この熱酸化の際に、第１の導電体４１乃至４３、１４１の側面も酸化され、シリコン酸化膜１０１が形成される。キャップ材９１乃至９４はほとんど酸化されない。キャップ材９１乃至９４よりも、第１の導電体４１乃至４３、１４１の方が酸化速度が速い。図１６（ｃ）（ｄ）に示すように、第１の導電体４１乃至４３、１４１の幅は、キャップ材９１乃至９４の幅よりも狭くなる。
【００９０】
次に、素子分離用の溝１０に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ ｐｌａｓｍａ）法で形成したシリコン酸化膜２１乃至２４を埋め込む。シリコン酸化膜２１乃至２４は、減圧（ＬＰ）ＣＶＤ法で形成しても良い。図１６（ｃ）（ｄ）に示すように、シリコン酸化膜２１乃至２４を堆積後、ＣＭＰ法で、キャップ材９１乃至９４をＣＭＰ法のストップ材としてシリコン酸化膜２１乃至２４を平坦化する。これにより、素子分離領域２１乃至２４は、キャップ材９１乃至９４とシリコン酸化膜１０１の側面に自己整合的に形成される。
【００９１】
図１７（ａ）（ｂ）に示すように、キャップ材９１乃至９４を選択的に除去する。このことにより、素子分離領域２１乃至２４で取り囲まれた溝部１１を形成する。ここまでの工程は基本的には第１の実施形態の半導体装置の製造方法を適用させることができる。この溝部１１の形成によって、第１の導電体４１乃至４３、１４１の表面は、空気に晒される。このため、いわゆる自然酸化膜１０３が第１の導電体４１乃至４３、１４１の表面上に成膜される。自然酸化膜１０３の膜厚は、０．３ｎｍから２ｎｍの範囲の膜厚である。この酸化膜１０３の膜厚は、ついで行われる第２の導電体５、５７乃至５９の堆積までの放置時間に依存する。この酸化膜１０３は、膜厚の均一性や制御性が劣るため、均一なカップリング比を得るためには取り除くことが必要がある。フッ酸によるウェットエッチングにより酸化膜１０３を、取り除く。フッ酸によるウェットエッチングを行うと、図１７（ｃ）（ｄ）に示すように、シリコン酸化膜で形成された素子分離領域２１乃至２４の上部がエッチングされ、その上部の幅が狭まった素子分離領域１２４乃至１２７が形成される。溝部１１の幅が広がる。酸化膜１０１も同時にエッチングされる。ここで、酸化膜１０１もエッチングされるのは、第１の導電体４１乃至４３、１４１の幅はキャップ材９１乃至９４の幅１よりも狭いので、キャップ材９１乃至９４を除去すると、酸化膜１０１が露出するからである。
【００９２】
次に、図１８（ａ）（ｂ）に示すように、第１の導電体４１乃至４３、１４１と絶縁膜１０１と、素子分離領域１２４乃至１２７の上に第２の導電体５を成膜する。第２の導電膜５の材料は、多結晶シリコン膜であり、膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚である。特に、１０ｎｍ以上で３０ｎｍ以下の範囲の膜厚が好ましい。この範囲であれば、セル間の容量結合は十分に小さく、電荷蓄積電極の内部の分布抵抗も十分に小さい。第２の導電体５は、第２の電荷蓄積電極（浮遊ゲート）５８、５９として機能する。
【００９３】
ついで、第２の導電体５の上に、側壁マスク絶縁膜１０４を成膜する。側壁マスク絶縁膜１０４としては、例えば、テトラエトキシシラン（ＴＥＯＳ）を原料とするシリコン酸化膜やＨＴＯ（High Temperature Oxide）膜を用いる。側壁マスク絶縁膜１０４の膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚で、例えば、１０ｎｍ程度の膜厚である。フォトレジスト７７乃至８０を塗布する。次に、部分露光する。メモリセル１６２、１６３とダミーセル１６１の上のレジストを露光し、周辺回路１６４の上のレジストを露光しない。この露光の際に、露光量を調整することにより、図１８（ｃ）（ｄ）に示すように、メモリセル１６２、１６３およびダミーセル１６１の溝部１１の底部にレジスト７７乃至７９を残す。周辺回路１６４の活性領域とその周辺の素子分離領域１２４はレジスト８０で覆う。この露光の際、メモリセル１６２、１６３およびダミーセル１６１のピッチよりも、波長が長い、例えば安価なｉ線のレジストを用いることができる。このことにより、メモリセル１６２、１６３およびダミーセル１６１の溝部１１の底部にあるレジスト７７乃至７９までは露光されない。この露光の条件は、メモリセル１６２、１６３およびダミーセル１６１の活性領域にレジストが残ることと、メモリセル１６２、１６３およびダミーセル１６１の素子分離領域１２４乃至１２７上部のレジストは露光され剥離されることである。
【００９４】
次に、図１９（ａ）（ｂ）に示すように、レジスト７７乃至８０をマスクとして、異方性エッチングを行い、側壁マスク絶縁膜１０４を除去する。ここで、第２の導電体５の溝部１１の内部で対向する側面の間隔は、溝部１１の上部ほど狭くなっている。よって、溝部１１の側壁に形成された絶縁膜１０４は、素子分離領域１２４乃至１２７の上面の上に設けられた第２の導電体５にマスクされ、エッチングされずに残る。レジスト７７乃至７９の厚さのばらつきとは無関係に、側壁マスク絶縁膜１０４の最大高さが決定される。側壁マスク絶縁膜１０４の最大高さは、異方性エッチングのエッチング量によって決定される。側壁マスク絶縁膜１０４の最大高さを、均一な高さで制御性良く形成することができる。
【００９５】
次に、レジスト７７乃至８０を剥離する。側壁マスク絶縁膜１０４をマスクとして、素子分離領域１２４乃至１２７をエッチングストッパーとして、図１９（ｃ）（ｄ）に示すように、第２の導電体５をエッチングする。素子分離領域１２４乃至１２７の上の第２の導電体５は除去される。このことにより、第２の導電体５７乃至５９、１５７は互いに分離する。このエッチングとしては、エッチングダメージの少ない等方性エッチングを用いる。勿論、ダメージが問題とならない場合には、側壁マスク絶縁膜１０４をマスクとして異方性エッチングを行っても良い。異方性エッチングでは、図１９（ｄ）に示すような、第２の導電膜１５７の横方向のエッチング量は小さくできる。なお、第２の導電体５７乃至５９、１５７に直接レジスト７７乃至８０が接しないため、レジスト７７乃至８０から第２の導電体へのナトリウム（Ｎａ）や鉄（Ｆｅ）、クロム（Ｃｒ）などの金属汚染や炭素汚染を防ぐことができる。また、第２の導電体５７乃至５９、１５７のエッチングにＣＭＰ法を用いていない。このことにより、ＣＭＰ法に特有のスクラッチよる残差残りや面積が広い部分のオーバーポリッシュ（over polish）現象が生じない。
【００９６】
レジスト１０６を全面塗布する。ダミーセル１６１の一部と、周辺回路の素子分離領域１２４を覆うようにレジスト１０６を露光し、パターニングする。この露光では、メモリセルの溝部１１の底も完全に露光されるような条件を選ぶ。図２０（ａ）（ｂ）に示すように、レジスト１０６をマスクとして、例えば等方性エッチングで側壁マスク絶縁膜１０４を剥離する。引き続き、レジスト１０６をマスクとして、異方性エッチングで素子分離絶縁膜１２４乃至１２７をエッチバックする。素子分離領域１２４乃至１２７の上面の高さは、第１の導電体４１乃至４３の上面よりも高く配置する。また、素子分離領域１２４乃至１２７の上面の高さは、第２の導電体５７乃至５９の下面よりも高く配置する。すなわち、素子分離領域１２４乃至１２７の側面と第２の導電体５７乃至５９の側面は接する。さらに、レジスト１０６が第２の導電体５７乃至５９、１５７の端面にのみ接触する。このため、第２の参考例の図１２（ａ）のように、第２の導電体５の全面にレジスト７６を塗布するよりも、レジスト１０６からの第２の導電体５７乃至５９、１５７への汚染を抑制することができる。また、第２の導電体５７乃至５９の端部の凸部が露出するが倒れることはない。これは、第２の導電体５７乃至５９の底部の面積が広いからである。
【００９７】
レジスト１０６を剥離する。第２の導電体５７乃至５９、１５７の表面は、空気に晒されるため、いわゆる自然酸化膜が０．３ｎｍ〜２ｎｍ程度成長する。この自然酸化膜の膜厚は、ついで行われるブロック絶縁膜６の堆積までの時間に依存する。従って、この自然酸化膜の膜厚は、均一性や制御性が劣る。浮遊ゲートと制御ゲートの均一なカップリング比を得るためには、この自然酸化膜を取り除くことが必要である。そこで、例えば、この自然酸化膜のフッ酸によるエッチング処理を行う。
【００９８】
図２０（ｃ）（ｄ）に示すように、第２の導電体５７乃至５９、１５７の露出する表面と、素子分離領域１２４乃至１２７の上に、ブロック絶縁膜６を堆積する。ブロック絶縁膜６としては、例えば、厚さ５ｎｍから３０ｎｍの範囲のシリコン酸化膜またはオキシナイトライド膜、または、それぞれの厚さが２ｎｍから１００ｎｍの範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有するＯＮＯ膜が用いられる。
【００９９】
次に、レジストを塗布し、ホトリソグラフィとエッチングを行う。このことにより、周辺回路１６４の第２の導電体１５７の上と、ダミーセル１６１と周辺回路１６４の間の素子分離領域１２４の上のブロック絶縁膜６を取り除く。制御ゲート電極７を、ブロック絶縁膜６と第２の導電体１５７の上に堆積する。制御ゲート電極７としては、例えばリン、砥素、またはボロンを不純物として、不純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンを用いる。または、制御ゲート電極７としては、タングステンシリサイド（ＷＳｉ）とポリシリコンとのスタック構造、または、ＮｉＳｉ, ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造であってもよい。制御ゲート電極７の膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。この制御ゲート電極７の膜厚は、第２の導電体５７乃至５９の端部の凸部の最大間隔の１／２以上とする。このことにより、第２の導電体５７乃至５９の凹部を埋め、凸部の上方に平坦化した制御ゲート電極７の上面を設けることができる。そして、制御ゲート電極７のリソグラフィ余裕を確保することができる。
【０１００】
最後に、第１の参考例の製造方法と同様に、制御ゲート電極７、ブロック絶縁膜６、電荷蓄積電極となる第１と第２の導電体４２、４３，５８，５９を半導体表面内のパターンで線状に異方性エッチングで加工する。図１５（ａ）に示すような、制御ゲート電極７、２７、２８に分割する。ここで、第２の導電体５７乃至５９の周辺部の凸部の間隔は、積み上げ方向に向かって狭くなる。このことにより、制御ゲート７の加工時の異方性エッチングの際に制御ゲート電極７のエッチング残りを減少させることができる。ソースドレイン領域８１乃至８８を制御ゲート電極７、２７、２８の両側に形成する。
【０１０１】
一方、図２１（ａ）（ｂ）（ｃ）は、第２の実施の形態の製造工程で、図２０（ａ）（ｂ）に示されるのレジスト１０６のパターニングプロセスと、レジスト１０６によるマスクエッチングプロセスを省略した場合の半導体装置の断面図と上面図である。レジスト１０６によるマスクエッチングプロセスを省略すると、周辺回路１６４とダミーセル１６１の間の広い素子分離領域１２４がエッチバックされる。このエッチバックにより、メモリセル１６２、１６３の間の狭い素子分離領域１２５乃至１２７も共にエッチバックされるため、素子分離領域１２４乃至１２７の上面の高さはほぼ等しい。すなわち、一見すると、良好な平坦化がなされた状態である。しかし、図２１（ａ）（ｂ）に示すように、制御ゲート電極７を堆積すると、メモリセル領域の上面と、ダミーセル１６１と周辺回路１６４の間の広い素子分離領域１２４の上面とに、第２の導電体５７乃至５９の外側面部の凸部の高さ程度の段差Ｄが形成される。この段差Ｄにより、図２１（ｃ）に示すように、制御ゲート電極７、２７、２８の線幅が、広い素子分離領域１２４の上において、太くなる。制御ゲート電極７、２７、２８の線幅が太くなることにより、制御ゲート電極７、２７、２８の間で短絡が生じやすくなる場合が考えられた。あるいは、その段差Ｄによって、制御ゲート電極７、２７、２８を加工するリソグラフィの余裕が大幅に縮小することがわかった。このことにより、制御ゲート電極７、２７、２８の断線や、短絡を生じやすくなる場合が考えられた。
【０１０２】
これに対し、第２の実施の形態では、制御ゲート電極７、２７、２８を加工するリソグラフィにおいて、段差Ｄを小さくする。このために、あえて、図２０（ａ）（ｂ）に示すように、広い素子分離領域１２４の上面の高さを、素子分離領域１２５乃至１２７の上面の高さより高くする。このことにより、段差Ｄが小さくできるので、制御ゲート電極７、２７、２８を加工するリソグラフィの余裕の幅が広い。そして、制御ゲート電極７、２７、２８の断線や、短絡が生じにくくなる。
【０１０３】
（第２の実施の形態の変形例）第２の実施の形態の変形例は、第２の参考例の第１の変形例を、さらに詳細に説明する。第２の実施の形態の変形例の半導体装置は、メモリセル領域と周辺回路領域の間の領域と、メモリセル領域の制御ゲート電極７の上面の段差が小さいことを特徴とする。また、第２の実施の形態の変形例の半導体装置は、図９に示す制御ゲート電極７のエッチング残り１１６を生じさせない。このために、第２の実施の形態の変形例では、図２２（ｂ）（ｃ）に示すように、第２の導電体５７乃至５９、１５７は、第１の導電体４１乃至４３、１４１の上面のみの上に形成される。そして、第２の導電体５７乃至５９、１５７の最大幅は、第１の導電体４１乃至４３、１４１の幅よりも小さい。すなわち、第２の導電体５７乃至５９の２つの外側の側面の最大の距離は、第１の導電体４１乃至４３の２つの端面の距離よりも小さい。
【０１０４】
図２２（ａ）は、第２の実施の形態の変形例の半導体装置の上方からの透視図である。図２２（ａ）の左側がメモリセル領域である。図２２（ａ）の右側が周辺回路領域である。図２２（ｂ）は図２２（ａ）のＩ−Ｉ方向の断面図である。図２２（ｃ）は図２２（ａ）のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制御ゲート２８、７、２７が等間隔に平行に横方向に配置されている。素子分離領域２１乃至２４が制御ゲート２８、７、２７の下方において、平行に縦方向に配置されている。メモリセル領域において、素子分離領域２１乃至２４は、互いに等しい幅を有し、等間隔に配置される。メモリセル１６２、１６３とダミーセル１６１のソース／ドレイン領域８１乃至８７は、上方に制御ゲート２８、７、２７と、素子分離領域２１乃至２４が配置されていない領域に設けられる。周辺回路１６４のソース／ドレイン領域８８は、上方に制御ゲート２８、７、２７と、素子分離領域１２４が配置されていない領域に設けられる。
【０１０５】
ｐ型シリコン基板１の上に、ゲート絶縁膜３１乃至３３、３５が設けられている。ゲート絶縁膜３１乃至３３、３５の上には、第１の導電体４１乃至４３、１４１が設けられている。このことにより、メモリセル１６２と１６３の電気特性のセル間のばらつきを均一にすることができる。第１の導電体４１乃至４３、１４１の側面には、浮遊ゲート側壁酸化膜１０１が設けられている。第１の導電体４１乃至４３、１４１の上には、第２の導電体５７乃至５９と１５７が設けられている。一方、浮遊ゲート側壁酸化膜１０１と素子分離領域２１乃至２４の上には、第２の導電体５７乃至５９は配置されない。
【０１０６】
第２の導電体５７乃至５９の底面の全面は、第１の導電体４１乃至４３の上面と接している。すなわち、第２の導電体５７乃至５９の底面の全面は、第１の導電体４１乃至４３の上面で覆われている。第２の導電体５７乃至５９も、一体の導電体である。より広い面積で第１の導電体と密着する。このため、第２の導電体５７乃至５９の内部応力や、第２の導電体５７乃至５９に対する外力による剥離を防止することができる。第２の導電体５８、５９は、外側面部において高く、内部において低い、いわゆる漢字の凹の形状を有している。第２の導電体５８、５９の外側の側面の下部は、素子分離領域２１乃至２４に接していることが好ましい。浮遊ゲート側壁酸化膜１０１は、素子分離絶縁膜２１乃至２４に接している。第２の導電体５８、５９の外側と内側の両側面の上にはブロック絶縁膜６が設けられている。第２の導電体５８、５９の内部の上面にもブロック絶縁膜６が設けられている。このブロック絶縁膜６の上には制御ゲート７が設けられている。素子分離領域２１乃至２４の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の上面（第２の導電体５８、５９の下面と一致する）よりも上方に形成されている。すなわち、図２２（ｂ）の高さＨは、正の値になる。このことにより、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。なお、素子分離領域２１乃至２４の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の下面よりも上方に形成されていてもよい。このことによっても、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。
【０１０７】
シリコン基板１の上には、ライナー絶縁膜１０２を介して素子分離領域２１乃至２４が設けられている。素子分離領域２１乃至２４が形成されていないシリコン基板１の表面上に、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１と第２の導電体５７乃至５９、１５７が自己整合的に設けられている。
【０１０８】
第２の実施の形態例の変形例では、第２の導電体５８、５９が一体の導電体である。このことにより、第１の導電体４２、４３と第２の導電体５８、５９との接触面積が増大する。このことによって、第１の導電体４２、４３と第２の導電体５８、５９の間の容量またはコンダクタンスを大きくできる。
【０１０９】
次に、第２の実施の形態の変形例の半導体装置の製造方法を説明する。第２の実施の形態の変形例の半導体装置の製造方法では、半導体装置のメモリセル領域と周辺回路領域を製造する方法を説明する。第２の実施の形態の製造方法の一部を変更する。図２３に第２の実施の形態の変形例の半導体装置の製造途中の断面図を示す。図２３の左側の（ａ）と（ｃ）がメモリセル領域の断面図である。図２３の右側の（ｂ）と（ｄ）が周辺回路領域の断面図である。
【０１１０】
まず、第２の実施の形態の図１６（ａ）（ｂ）に示された構造が得られるまで、第２の実施の形態の製造方法を実行する。次に、キャップ材９１乃至９４を、熱燐酸でエッチングする。キャップ材９１乃至９４を厚さで５ｎｍから５０nｍまで範囲で除去する。図２３（ａ）（ｂ）に示すように、このエッチングにより、キャップ材９５乃至９８を形成できる。この除去する厚さは、浮遊ゲート側壁酸化膜１０１を形成によるときの第１の導電体４１乃至４３、１４１の減少量と、第１の導電体４１乃至４３、１４１の自然酸化膜を除去するときの素子分離領域２１乃至２４の減少量との和よりも大きい。次に、溝１０の内壁の上に薄いライナー酸化膜１０２を成膜する。この後は、第２の実施の形態の製造方法で説明したのと同じ工程を行う。
【０１１１】
図２３（ｃ）（ｄ）に示すように、第１の導電体４１乃至４３、１４１の自然酸化膜を除去した直後で、第２の導電体５を堆積する直前においては、第１の導電体４１乃至４３、１４１の上面の上方にのみ開口が設けられている。第１の導電体４１乃至４３、１４１の側面は露出していない。このことにより、第２の導電体５７乃至５９、１５７が、第１の導電体４１乃至４３、１４１の側面から下に落ち込むことがない。これにより、制御ゲート電極７は、第２の導電膜５７乃至５９、１５７の上面または側面に選択的に形成される。一方、制御ゲート電極７は、第２の導電膜５７乃至５９、１５７の下方には配置されない。また、制御ゲート電極７の底面が、第１の電荷蓄積層４１の底面よりも積み上げ方向で上方に形成されれば、第２の導電体５７乃至５９、１５７がマスクとなって、制御ゲート電極７のエッチング残り１１６が生じることがない。
【０１１２】
本発明は上記実施形態に限られない。素子分離領域や絶縁膜の形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する酸化や窒化の方法に限られない。例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法、シリコン窒化膜をシリコン酸化膜に転換する方法を用いてもよい。
【０１１３】
また、半導体基板は、ｐ型シリコン基板に限られない。半導体基板は、ｎ型シリコン基板やＳＯＩ基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶など、シリコンを含む単結晶の半導体基板であってもよい。なお、ｐ型シリコン基板からｎ型シリコン基板に置き換える場合は、ｎ型MOSFETの形成にかえて、ｐ型MOSFETの形成に置き換える。すなわち、上述の実施形態のｎ型をｐ型に読み替え、ｐ型をｎ型と読み替える。さらに、ドーピング不純物種の砒素（Ａｓ）、リン（Ｐ）をインジウム（Ｉｎ）、ボロン（Ｂ）のいずれかと読み替えればよい。
【０１１４】
また、制御ゲート電極および電荷蓄積領域はシリコン半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、銅（Cu）、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）などの金属を用いることができる。これらの材料は多結晶であってもよい。さらに、制御ゲート電極および電荷蓄積領域は、これら材料の積層構造であってもよい。また、制御ゲート電極および電荷蓄積領域には、アモルファスＳｉ、 アモルファスＳｉＧｅ混晶、または アモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積領域はドット状に形成されていても構わず、本発明が適用できることは言うまでもない。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、浮遊ゲートと制御ゲート間の容量を大きく維持したまま素子分離幅Ｗｔを狭めることが可能な半導体装置を提供できる。
【０１１６】
また、本発明によれば、浮遊ゲートと制御ゲート間の容量結合を大きくしても浮遊ゲート間容量が大きくなりにくく、セル間の電気的干渉を防ぐことができる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】 第１の実施形態に係る半導体装置の上面図と断面図である。
【図２】 第１の実施形態に係る半導体装置の断面図である。
【図３】 第１の実施形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図４】 第１の実施形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図５】 第１の実施形態に係る製造途中の半導体装置（図４（ｃ）に相当する工程における）の上方からの透視図である。
【図６】 第１の実施形態の第１の変形例に係る半導体装置の断面図である。
【図７】 第１の実施形態の第２の変形例に係る半導体装置の断面図である。
【図８】 第１の参考例に係る半導体装置の断面図である。
【図９】 第１の参考例に係る半導体装置の比較例の細部の断面図である。
【図１０】 第１及び第１の参考例に係る半導体装置によって得られる浮遊ゲート間の結合容量低減の効果を説明するための図である。
【図１１】 第２の参考例とその第１乃至第３の変形例に係る半導体装置の断面図である。
【図１２】 第２の参考例に係る半導体装置の製造工程毎の断面図である。
【図１３】 第２の参考例の第１の変形例に係る半導体装置の製造工程毎の断面図である。
【図１４】 第２の参考例の第２の変形例に係る半導体装置の製造工程毎の断面図である。
【図１５】 第２の実施の形態に係る半導体装置の上面図と断面図である。
【図１６】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図１７】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図１８】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その３）である。
【図１９】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その４）である。
【図２０】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その５）である。
【図２１】 第２の実施の形態に係る半導体装置の比較例の上面図と断面図である。
【図２２】 第２の実施の形態の変形例に係る半導体装置の上面図と断面図である。
【図２３】 第２の実施の形態の変形例に係る半導体装置の製造工程毎の断面図である。
【符号の説明】
１ ｐ型シリコン基板
５ 多結晶シリコン膜
６、１６、２６ 浮遊ゲートと制御ゲートの間の絶縁膜、ＯＮＯ膜
７、１７、２７、２８ 制御ゲート
８、８１乃至８７ 主電極領域、ソース・ドレイン領域
１０ 溝
１１ 溝
２１乃至２４ 素子分離領域、ＳＴＩ
３１乃至３４ トンネル酸化膜
３５ シリコン酸化膜
４１乃至４４、７１乃至７４ 浮遊ゲートの第１部分
５１乃至６０、１５１乃至１５６ 浮遊ゲートの第２部分
６１乃至６４ メモリセル
６５ 選択トランジスタ
６６ ソース拡散層
７５ 選択ゲート
７６乃至８０ フォトレジスト
９１乃至９４ キャップ材
１２０乃至１２３ シリコン酸化膜
１２４乃至１２７ 素子分離領域、ＳＴＩ
１４１、１５７ 周辺回路のゲート電極
１６１ ダミーセル
１６２、１６３ メモリセル
１６４ 周辺トランジスタ
【発明の属する技術分野】
本発明は、溝型素子分離領域、浮遊ゲートと制御ゲートを有する半導体装置に関し、特に、浮遊ゲートと制御ゲート間の容量結合によってセルを動作させる不揮発性メモリの製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は不揮発性メモリセルで構成されている。
この不揮発性メモリセルは、浮遊ゲートと制御ゲートを有する。浮遊ゲートと制御ゲート間の容量結合により浮遊ゲートの電位を制御する。制御ゲートと浮遊ゲートの容量結合が大きい程、制御ゲートの電圧を低くする事ができる。容量結合を大きくするために、制御ゲートと浮遊ゲート間の対向面積を以下のように大きくする。浮遊ゲートは、第１層目の多結晶シリコン（Ｓｉ）膜と第２層目の多結晶シリコンの２層構造を有する。第１層目の多結晶シリコン膜は、溝型素子分離領域と自己整合的に形成される。第２層目の多結晶シリコンは、溝型素子分離領域上に張り出すように形成される。第２層目の多結晶シリコンの上に絶縁膜が形成される。この絶縁膜の上に制御ゲートが形成される。
【０００３】
しかしながら、このセル構造では、メモリセルの素子分離幅Ｗｔとして、第２層目の多結晶シリコン同士を分離する為のスペースとリソグラフィ工程の時の合わせ余裕が、必要である。
【０００４】
このセル構造では、浮遊ゲートと制御ゲート間の容量結合を大きくするために、浮遊ゲートの膜厚を厚くすることが有効である。浮遊ゲートの膜厚を厚くすると、セル間の浮遊ゲートの容量結合Ｃ２が大きくなる。容量結合Ｃ２が大きくなると、隣のセルのデータの状態によって、セルのスレシホールド電圧が変調を受けやすい問題がある。
【０００５】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、浮遊ゲートと制御ゲート間の容量を大きく維持したまま素子分離幅Ｗｔを狭めることが可能な半導体装置を提供することにある。
【０００６】
また、本発明は、浮遊ゲートと制御ゲート間の容量結合を大きくしても浮遊ゲート間容量が大きくなりにくく、セル間の電気的干渉を防ぐことができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、表面に溝を有する半導体基板と、その溝に埋め込まれ側面の上部が半導体基板の表面より高い第１と第２の絶縁体と、半導体基板の表面上に設けられ、一端が第１の絶縁体と接し、他端が第２の絶縁体と接する第３の絶縁膜と、第３の絶縁膜の表面上に設けられ、一端面が第１の絶縁体と接し、他端面が第２の絶縁体と接する第１の導電体と、第１の導電体の一端面の近傍に設けられる第２の導電体と、第１の導電体の他端面の近傍に設けられる第３の導電体と、第２の導電体の第１の側面と第３の導電体の第２の側面に接し、第１の導電体の上面と接する第４の絶縁膜と、第４の絶縁膜の上に設けられる第４の導電体とを有する半導体装置にある。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００９】
（第１の実施の形態）図１（ａ）は本発明の第１の実施の形態に係る半導体装置の上面図である。図１（ｂ）は図１（ａ）の半導体装置のＩ−Ｉ方向の断面図である。図２（ａ）は図１（ａ）の半導体装置のＩＩ−ＩＩ方向の断面図である。図２（ｂ）は図１（ａ）の半導体装置のＩＩＩ−ＩＩＩ方向の断面図である。
【００１０】
本発明の第１の実施の形態に係る半導体装置は、以下の特徴を有する。半導体基板１は、表面に溝を有する。素子分離領域２１乃至２４は、その溝に埋め込まれる。素子分離領域２１乃至２４の側面が、基板１の表面より高い位置まで伸びている。トンネル酸化膜３１乃至３３が、基板１の表面上に設けられる。トンネル酸化膜３１乃至３３の両端が素子分離領域２１乃至２４と接している。
【００１１】
トンネル酸化膜３１乃至３３の表面上に設けられ両端面が素子分離領域２１乃至２４と接している第１の導電体４１乃至４３と、第１の導電体４１乃至４３の表面上に設けられ第１の導電体の一方の端面の近傍に設けられ第１の側面が素子分離領域２１乃至２４と接している第２の導電体５１、５３、５５と、第１の導電体４１乃至４３の表面上に設けられ第１の導電体の他方の端面の近傍に設けられ第１の側面が素子分離領域２１乃至２４と接している第３の導電体５２、５４、５６とで構成される浮遊ゲート電極と、第２の導電体５１、５３、５５と第３の導電体５２、５４、５６の第２の側面と接し、第１の導電体４１乃至４３の表面と接する絶縁膜６と、絶縁膜６の上に設けられる制御ゲート７とで構成される。
【００１２】
なお、以下の実施例では、電荷蓄積を担う電極（電荷蓄積領域）を、慣例に従い浮遊ゲート電極として示すが、用途に応じた保持時間、例えば、不揮発性メモリ用途では１０年、揮発性メモリ用途では１秒（ｓｅｃｏｎｄ）程度の時間だけ電荷保持を行える電極であればよい。
【００１３】
半導体基板１の表面近傍で浮遊ゲート電極の下方以外の領域８１乃至８７の導電型は、他の領域の導電型と異なっている。さらに、図１（ａ）に示すように、溝型素子分離領域２１乃至２４を縦方向に複数平行に配置し、制御ゲート７と２７を横方向に複数平行に配置することで、基板１上に不揮発性メモリセルを多数集積することができる。
【００１４】
浮遊ゲート電極は、第１層目が第１の導電体４１乃至４３であり、第２層目が第２と第３の導電体５１乃至５６である２層構造になっている。第２と第３の導電体は、第１の導電体と電気的に接続しており、第１乃至第３の導電体が一体となって浮遊ゲート電極として機能する。
【００１５】
溝型素子分離領域２１乃至２４と第１層目の浮遊ゲート電極層４１乃至４３のパターンは互いに反転パターンの関係にあり、溝型素子分離領域２１乃至２４によって第１層目の浮遊ゲート電極層４１乃至４３が自己整合的に分離されている。第２の浮遊ゲート電極層５１乃至５６は第１の浮遊ゲート電極４１乃至４３の端部において素子分離絶縁膜２１乃至２４の側面に側壁状に形成され、その側壁内面部分で制御ゲート７の下に凸の部分に対向している。
【００１６】
浮遊ゲート４２、５３、５４と制御ゲート７を有するフラッシュメモリにおいて、浮遊ゲート４２、５３、５４と制御ゲート７間の容量結合を維持しながら微細化する為に、溝型素子分離領域２２、２３と、活性領域及び自己整合的に形成された第１の浮遊ゲート電極４２を形成する第一の電極層の両端部に自己整合的に側壁５３、５４が形成され、その側壁５３、５４と制御ゲート７の容量結合を有効に利用する。これにより、制御ゲート７と浮遊ゲート４２、５３、５４間の容量結合が増しメモリセルの性能が向上する。
【００１７】
すなわち、第２の導電体５１の側面が第１の素子分離領域２１と接し、第３の導電体５２の側面が第２の素子分離領域２２と接する。このことにより、素子分離領域２１、２２に対して自己整合的に導電体５１、５２を製造することが可能になる。
【００１８】
また、図２（ａ）と図１０に示すように、浮遊ゲート４４あるいは７１乃至７４の多結晶シリコンの膜厚を素子分離領域２２、２３に沿って側壁状に薄くできるため、隣接セル６１乃至６４間の浮遊ゲート電極間の寄生容量Ｃ１を小さくできる。このことにより、寄生容量Ｃ１を介したセル間干渉を低減することができる。
【００１９】
図３と４は、本発明の第１の実施の形態に係る半導体装置を製造する方法を示す工程断面図である。以下に製造方法を説明する。
【００２０】
（１）まず、図３（ａ）に示すように、メモリセルの素子分離２２と２３用の溝部１０と、第１の浮遊ゲート４１乃至４３及び活性領域は自己整合的に加工され、第１の浮遊ゲート４１乃至４３は活性領域を分離する素子分離領域２２、２３への落ち込みは全くないように形成される。
【００２１】
ｐ型シリコン（Ｓｉ）基板１上に、不揮発性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる３ｎｍ以上１５ｎｍ以下、例えば膜厚１０ｎｍの酸化膜または酸窒化膜３１乃至３３、浮遊ゲートの一部の第１の浮遊ゲート電極となる第１の多結晶シリコン（Ｓｉ）膜４１乃至４３、キャップ材として機能するシリコン窒化膜９１乃至９３を順次堆積する。このキャップ材９１乃至９３の膜厚に対応して、後で素子分離領域の側壁に形成される第２の浮遊ゲート電極５１乃至５６の高さが決まる。すなわち、キャップ材９１乃至９３の膜厚を厚くすることにより、第２の浮遊ゲート電極５１乃至５６の高さを高くすることができる。第１の多結晶シリコン膜４１乃至４３の膜厚は１０ｎｍ以上で５００ｎｍ以下の範囲で例えば３０ｎｍである。シリコン窒化膜９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で例えば１００ｎｍである。
【００２２】
次に、リソグラフィ工程とエッチングにより、素子分離領域２１乃至２４となる領域に溝１０を掘る。具体的にはキャップ材９１乃至９３（シリコン窒化膜）、第１の浮遊ゲート材料３１乃至３３、Ｓｉ基板１を順次エッチングする。素子分離用の溝１０と、第一の多結晶シリコン膜４１乃至４３、シリコン窒化膜９１乃至９３は自己整合的に形成される事になる。シリコン基板１中に掘る素子分離用の溝１０の深さは、５０ｎｍ以上１０００ｎｍ以下で例えば３００ｎｍといった深さである。素子分離用の溝１０を掘った後、必要に応じて薄い酸化膜を例えば熱酸化法により形成する。この膜厚は３ｎｍ以上２０ｎｍ以下で例えば１０ｎｍといった膜厚である。
【００２３】
これにより、メモリセルの素子分離用の溝部１０と、第一の浮遊ゲート４１乃至４３及び活性領域は、自己整合的に加工され、第一の浮遊ゲート４１乃至４３は活性領域を分離する素子分離領域２１乃至２４への落ち込みは全くないように形成される。これは、セルの微細化を実現すると共に、活性領域のコーナー部を覆うように浮遊ゲート４１乃至４３が形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。
【００２４】
（２）次に必要に応じて酸化膜を形成し、素子分離領域２１乃至２４に例えば、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により絶縁膜を埋め込む。次に、図３（ｂ）に示すように、この埋め込み材を堆積後、ケミカルメカニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃至９３の上面まで絶縁膜２１乃至２４を平坦化する。素子分離領域２１乃至２４に埋め込まれている絶縁性埋め込み材は浮遊ゲートの端部に自己整合的に埋め込まれる。
【００２５】
（３）図３（ｃ）に示すように、キャップ材９１乃至９３であるシリコン窒化膜を除去することにより、埋め込み材２１乃至２４で取り囲まれた溝部１１を形成する。例えばキャップ材９１乃至９３がシリコン窒化膜であれば、熱（ホット）リン酸（Ｈ３ＰＯ４）といった薬液で処理すれば、キャップ材９１乃至９３のみを容易に除去する事ができる。
【００２６】
（４）図４（ａ）に示すように、素子分離領域２１乃至２４の側壁に第２の浮遊ゲート電極５１乃至５６を形成する為に、薄い多結晶シリコン膜５を堆積する。
【００２７】
（５）図４（ｂ）に示すように、この多結晶シリコン膜５をエッチバックすることにより、素子分離領域に埋め込まれた絶縁膜２１乃至２４の側面部に第２の浮遊ゲート材５１乃至５６を形成する。このエッチバック工程で、セル間に存在する素子分離領域２１乃至２４の上の第２の多結晶シリコン膜５は自己整合的に除去され、セル毎に分離することができる。例えば第２の浮遊ゲート材５２と５３は分離される。第１の浮遊ゲート材４１乃至４３と第２の浮遊ゲート材５１乃至５６は、第２の浮遊ゲート材５１乃至５６の底面で電気的に接続される。なお、第１と第２の浮遊ゲート間に薄い絶縁膜が存在していても容量結合される為、電気的に接続される場合と同様の動作が行われる。
【００２８】
（６）図４（ｃ）に示すように、浮遊ゲート４２、５３、５４と制御ゲート７間の層間絶縁膜６を形成する。層間絶縁膜６としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造膜いわゆるＯＮＯ膜を用いる。
なお、この工程時の半導体装置の上方からの透視図を図５に示す。図５のＩ−Ｉ方向の断面図が図４（ｃ）である。
【００２９】
（７）図１（ｂ）に示すように、絶縁膜６で三方を囲まれた溝部１１の内部を埋め込むように制御ゲート材７を形成する。素子分離領域の側壁に形成された第２の浮遊ゲート材料５１乃至５６と制御ゲート材料７の容量結合が確保できる。
【００３０】
（８）図１（ａ）に示すように、リソグラフィ工程とエッチングにより、制御ゲート材７と２７を短冊状に形成する。このとき同じマスクを用い、さらに領域２１乃至２４もマスクに、図２の（ａ）（ｂ）のように浮遊ゲート４２、４４等もエッチングする。なお、このエッチングにおいては、図１（ｂ）に示すように、厚さが厚さＨ１でみな等しいゲート材７、導電体５６等と絶縁膜６を同時に同じ速度でエッチングする必要が生じる場合がある。この場合はスパッタ性の高いエッチング条件を選択してもよいし、後述する第２の変形例を採用することで材料によってエッチング速度が異なっていても良好なエッチング形状を得ることができる。
【００３１】
最後に、領域２１乃至２４や制御ゲート材料７、２７をマスクに基板１にイオン注入を行い、活性化処理を行って、ソース・ドレイン領域８１乃至８７を形成する。
【００３２】
この構造においては、一般に使用される浮遊ゲートを分離する為のリソグラフィとエッチング工程が不要である。浮遊ゲート４１乃至４３と活性領域の合わせ余裕も不要である。素子分離領域２１乃至２４と活性領域が自己整合的に形成できる。このことにより、セルが微細化できる。図１（ｂ）に示すようにセルの横幅を最小デザインルールをＦとした時に、領域２３等の幅と間隔をそれぞれＦに設定できるので、２倍のＦまで縮小できる。そして、高電圧を用いる半導体集積回路において、その素子分離スペースをＦに縮小することができ、チップ面積を縮小できるので、コストを削減する事ができる。
【００３３】
また、浮遊ゲート電極を構成するために、第１の浮遊ゲート（導電膜）４１乃至４３の両端部に自己整合的に第２の浮遊ゲート（導電膜）５１乃至５６による側壁が形成される。浮遊ゲート４１乃至４３の多結晶シリコンの膜厚を側壁状に薄くできるため、隣接セル間の浮遊ゲート電極間の寄生容量Ｃ１を介したセル間干渉を低減することもできる。このように、浮遊ゲートと制御ゲートを有するフラッシュメモリにおいて、浮遊ゲート４１乃至４３等と制御ゲート７間の容量結合を維持しながら微細化できる。
【００３４】
（第１の実施の形態の第１の変形例）図６に示すように、高さＨ２を大きくすることによって、浮遊ゲートと制御ゲート間の容量結合を大きくすることができる。高さＨ２を大きくするには、原理的にはキャップ材９１等の膜厚をＨ２に設定すればよい。この時、導電体４１の膜厚を厚くする必要が無く、幅の狭い導電体５１、５２等の高さが大きくなるだけなので、浮遊ゲート同士の間の容量結合Ｃ１は増大するもののその増大率は、浮遊ゲート４１、５１、５２と制御ゲート７間の容量結合の増大率より小さくできる。
【００３５】
（第１の実施の形態の第２の変形例）第１の実施の形態では、素子分離領域２１乃至２４の側面に設けられる第２の浮遊ゲート５１等の側面が、基板１の表面に対し垂直である。この垂直の場合、図１（ａ）に示すような短冊状の制御ゲート７、２７をリアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により形成するときに、自己整合的に同じマスクを用いて連続的に、制御ゲート７等と浮遊ゲート５１、５２等をエッチング加工する。このときに、浮遊ゲート５１、５２等の側面と制御ゲート７等の側面の間の垂直の絶縁膜６が除去されにくい。この除去されない絶縁膜６により、下層の第１層多結晶Ｓｉ膜４１等のエッチングにおいて、エッチング残りが発生する可能性がある。このエッチング残りはセル同士の浮遊ゲートをショートさせ半導体装置の歩留りを低下させる恐れがある。
【００３６】
そこで、第２の変形例としては、図７に示すように素子分離領域２１乃至２４に側面に設けられる側壁の第２の浮遊ゲート電極層１５１乃至１５６の断面形状を順テーパー形状にする。この形状により、エッチング時の絶縁膜１６の加工性を高める。これは、浮遊ゲート電極層１５１等の形状を順テーパー形状にすることで、絶縁膜１６が斜めに配置されるので、ＲＩＥのような異方性エッチングでも絶縁膜を少ないエッチング量で容易に除去することができるからである。この順テーパー形状は、例えば浮遊ゲート電極層１５１乃至１５６を形成するエッチバック時のエッチング条件を変えること（例えば基板温度を下げる等）により実現できる。
【００３７】
（第１の参考例）第１の実施の形態では、側壁の浮遊ゲート５１等の２面ある側面のうちの溝１１の内側の側面のみで、浮遊ゲート５１等は制御ゲート７と対向し容量結合している。第１の参考例では、図８（ｂ）に示すように、溝１１の外側の側面でも浮遊ゲート５１等と制御ゲート７が対向する。
第１の参考例の半導体装置では、第１の実施の形態の半導体装置より、浮遊ゲート５１等と制御ゲート７の容量結合をさらに増大させることが可能である。
【００３８】
製造方法は、第１の実施の形態の工程（５）の図４（ｂ）まで同じである。次に図８（ａ）に示すように例えばウェット（ｗｅｔ）エッチング法により素子分離領域（ＳＴＩ）２１乃至２４の溝部内に埋め込まれている絶縁膜をエッチバックする。以降の工程は第１の実施の形態の工程（６）の図４（ｃ）以降と同じである。すなわち、図８（ｂ）に示すように、第１の浮遊ゲート４１乃至４３と第２の浮遊ゲート５１乃至５６の上に絶縁膜６を形成し、さらに、絶縁膜６上に制御ゲート７となる導電膜を形成する。このような構造を用いることにより、第２の浮遊ゲート５１等の両側面で、制御ゲート７と容量結合させることができる。第２の浮遊ゲート５１等の高さが同一であれば、第１の実施の形態より第２の浮遊ゲート５１等と制御ゲート７の間の容量結合を大きくすることができる。また、第１の実施の形態と同じ大きさの容量結合を得るために、第２の浮遊ゲート５１等の高さを第１の実施の形態より低くすることができる。
【００３９】
第１の参考例の半導体装置においては、メモリセル部の素子分離領域の絶縁膜２１乃至２４の高さは、第１の浮遊ゲート４１乃至４３の多結晶シリコン膜の上面の高さより高くする。このことにより、図１（ａ）及び図２（ａ）に示す制御ゲート７と制御ゲート２７のショートを防止することができる。
【００４０】
逆に、図９（ａ）に示すように、メモリセル部の素子分離領域の絶縁膜２２の高さが、第１の浮遊ゲート４１の上面の高さより低い場合について説明する。この場合に、制御ゲート電極７が、第１の浮遊ゲート４１の上面の高さより低い位置に設けられる。そして、制御ゲート電極７が、領域１１６のように第２の浮遊ゲート５２の下方に設けられる。第２の浮遊ゲート５２が、第１の浮遊ゲート４１よりも、素子分離領域２２側に広がる。第２の浮遊ゲート５２が、素子分離領域２２の上方に設けられる。この広がりは、第１の浮遊ゲート４１の上に第２の浮遊ゲート５２を形成する処理の前処理で生じる。この前処理では、第１の浮遊ゲート４１の上の自然酸化膜をエッチング除去する。このとき、露出している素子分離領域２２もエッチングされ、素子分離領域２１と２２の間隔が広がる。
【００４１】
制御ゲート７と制御ゲート２７を分離加工する。制御ゲート７、ブロック絶縁膜６と浮遊ゲート５２、４１を異方性エッチングによってほぼ垂直にエッチング加工しようとすると、この分離加工に困難が生じる。制御ゲート７を全面形成後、MISFETのソースまたはドレイン電極を形成するために、異方性エッチングであるＲＩＥによって、制御ゲート７、ブロック絶縁膜６、浮遊ゲート電極５２、４１を、ほぼ垂直に加工する。
【００４２】
まず、制御ゲート７をパターニングして垂直加工する。
ブロック絶縁膜６はエッチングされずに残る。制御ゲート電極７の第２の浮遊ゲート電極５２の下方の領域１１６もエッチングされずに残る。これは、領域１１６がエッチャントから第２の浮遊ゲート５２でマスクされるからである。
【００４３】
この後、ブロック絶縁膜６を異方性エッチングする。第２の浮遊ゲート５２の下のブロック絶縁膜１１４は、エッチングされずに残る。これは、膜１１４がエッチャントから第２の浮遊ゲート５２でマスクされるからである。領域１１６もエッチングされずに残る。
【００４４】
最後に、第１の浮遊ゲート４１をエッチングによって取り除く。このエッチングのときも、膜１１４と領域１１６は除去されずに残る場合がある。
【００４５】
このエッチング残り領域116は、隣接するデータ制御線７と２７の間の短絡不良を生じさせる。この短絡不良は、本発明者らが初めて見出した。領域１１６が除去されて存在せず、膜１１４のみがエッチング後に残った場合も、ソース／ドレイン領域を形成するためのイオン注入を行うときや、ソース／ドレイン領域へのコンタクト電極を形成するためのエッチングを行うときに、イオン注入やエッチングのマスクとなるため、問題である。
【００４６】
これらのことから、第１の参考例では、メモリセル部の素子分離領域２１乃至２４の高さは、第１の浮遊ゲート４１の上面より高くなるように制御する。このことにより、制御ゲート電極７のエッチング残りの領域１１６を生じなくする。
【００４７】
（第２の参考例）第１の実施形態では、素子分離領域２１乃至２４の側面部に側壁状に第２の浮遊ゲート材５１乃至５６を形成する。第２の浮遊ゲート材５１乃至５６のそれぞれの分離は、エッチバック工程で行う。このエッチバック工程に関し、以下の問題が発生する場合があると考えられる。
【００４８】
まず、エッチバックする第２の浮遊ゲート５１乃至５６の材料は多結晶シリコン膜である。第２の浮遊ゲート５１乃至５６の下層には、第１の浮遊ゲート４１乃至４３が設けられている。この第１の浮遊ゲート４１乃至４３の材料も多結晶シリコン膜である。エッチバック工程において、第２の浮遊ゲート５４と５５を確実に分離させる為に、第１の浮遊ゲート４１乃至４３もエッチングされる。これにより第１の浮遊ゲートの仕上がりの膜厚が、半導体記憶装置の間と内部でばらつく。このばらつきにより、セル特性がばらつく可能性を発明者は考えた。
【００４９】
次に、セル間の容量結合Ｃ１を減少させるために、第１の浮遊ゲート４１乃至４３の膜厚を薄くすることができる。これは、この膜厚を減らしても、制御ゲートと浮遊ゲートの容量結合を減らすことがないからである。しかし、第１の浮遊ゲート４１乃至４３の膜厚を薄くすると、この薄い膜４１乃至４３の表面がエッチバック工程においてエッチングされる。このエッチングにより、薄い膜４１乃至４３にピンホールといった欠陥が発生する。この欠陥により、膜４１乃至４３の下層のトンネル酸化膜３１乃至３３の信頼性を劣化させる可能性を発明者は考えた。
【００５０】
最後に、図８（ａ）において、第２の浮遊ゲート５１乃至５６は、下層の第一の浮遊ゲート４１乃至４３と密着する面積が小さい。このことにより、第２の浮遊ゲート５１乃至５６の高さを高くしすぎると、第２の浮遊ゲート５１乃至５６が、第一の浮遊ゲート４１乃至４３から剥がれ倒れる可能性を発明者は考えた。
【００５１】
そこで第２の参考例では、半導体装置は、メモリセルの２つの第２の浮遊ゲート５１と５２を分離せず接続された一体のままの構造を有する。
そして、第２の浮遊ゲート５４と５５を分離するエッチバック工程では、第２の浮遊ゲート５５と５６の間に、第１の浮遊ゲート４３を露出させない。
【００５２】
すなわち、第２の参考例に係る半導体装置は、図１１（ａ）に示すように、表面に溝を有する半導体基板１を有する。素子分離領域２１乃至２４は、その溝に埋め込まれ側面が基板１の表面より高い位置まで伸びている。素子分離領域２１乃至２４の上面は、基板１の表面より高い。トンネル酸化膜３１乃至３３は、基板１の表面上に設けられる。トンネル酸化膜３１乃至３３の両端が素子分離領域２１乃至２４と接している。浮遊ゲートは、第１の導電体４１乃至４３と、第２の導電体５１乃至５３を有している。第１の導電体４１乃至４３は、トンネル酸化膜３１乃至３３の表面上に設けられる。第１の導電体４１乃至４３の両端面が、素子分離領域２１乃至２４と接している。第２の導電体５１乃至５３は、第１の導電体４１乃至４３の表面上に設けられる。第２の導電体５１、５３、５５の底部が第１の導電体４１乃至４３に接する。第２の導電体５１、５３、５５の両端部は、中央部より高い。その両端部の高さは、素子分離領域の上面の高さとほぼ等しい。浮遊ゲートと制御ゲートの間の絶縁膜６は、第２の導電体５１乃至５３の表面に接する。絶縁膜６は、素子分離領域２１乃至２４の上面の上に設けられる。制御ゲート７は、絶縁膜６の上に設けられる。
【００５３】
浮遊ゲートは第１の導電体４１乃至４３と第２の導電体５１乃至５３の２層の積層構造になっている。導電体４１乃至４３と５１乃至５３は、いずれも厚さを薄く設定することにより、浮遊ゲートと制御ゲートの間の接合容量を減らすことなく、隣接メモリセルの浮遊ゲート間の寄生容量Ｃ１を小さくできる。
【００５４】
次に、第２の参考例に係る半導体装置の製造方法を説明する。
【００５５】
第１の実施形態の図３（ａ）から図４（ａ）を用いて説明した半導体装置の製造方法と基本的に同じ製造方法をまず行う。すなわち、メモリセルの素子分離用の溝部１０と、第１の浮遊ゲート４１乃至４３及び活性領域は自己整合的に加工される。第１の浮遊ゲート４１乃至４３は素子分離領域２１乃至２４への落ち込みは全くない。
【００５６】
（１）図３（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板１上に、シリコン酸化膜または酸窒化膜３１乃至３３を熱酸化により成膜する。このシリコン酸化膜または酸窒化膜３１乃至３３は、不揮発性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる。このシリコン酸化膜３１乃至３３の膜厚は３ｎｍ以上１５ｎｍ以下、例えば１０ｎｍ程度である。続けて、浮遊ゲートの一部で第１の導電体４１乃至４３となる多結晶シリコン（Ｓｉ）膜を、シリコン酸化膜３１乃至３３の上に形成する。第１の導電体４１乃至４３の膜厚は１０ｎｍ以上５００ｎｍ以下で、例えば３０ｎｍ程度である。さらに、キャップ材９１乃至９３として機能するシリコン窒化膜を、第１の導電体４１乃至４３の上に堆積する。このキャップ材９１乃至９３の膜厚によって、後で形成する第２の導電体５１乃至５３の高さが決まる。キャップ材９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で、例えば１２０ｎｍ程度である。
【００５７】
次に、ホトリソグラフィとエッチングにより、素子分離領域２１乃至２４となる領域に溝１０を掘る。具体的には、素子分離領域２１乃至２４となる領域のキャップ材９１乃至９３、第１の導電体４１乃至４３、シリコン基板１を順次エッチングする。図３（ａ）に示すように、溝１０と、第１の導電体４１乃至４３、キャップ材９１乃至９３は自己整合的に形成できる。これにより、セルの微細化を実現すると共に、活性領域のコーナー部を覆うように浮遊ゲートが形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。シリコン基板１中の溝１０の深さは、５０ｎｍ以上１０００ｎｍ以下の範囲で、例えば３００ｎｍ程度である。素子分離用の溝１０の形成後、必要に応じて薄いシリコン酸化膜を、基板１と第１導電体の露出面の上に熱酸化法により形成する。この薄いシリコン酸化膜の膜厚は３ｎｍ以上２０ｎｍ以下の範囲で、例えば５ｎｍ程度である。
【００５８】
次に、溝１０に例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ）法により絶縁膜を埋め込む。埋め込み材を堆積後、ケミカルメカニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃至９３の上面まで絶縁膜を研磨して平坦化する。図３（ｂ）に示すように、素子分離領域２１乃至２４として埋め込まれる絶縁性埋め込み材は、浮遊ゲート４１乃至４３の端部に自己整合的に埋め込まれる。次に、図３（ｃ）に示すように、キャップ材９１乃至９３を除去する。このことにより、素子分離領域２１乃至２４で取り囲まれた溝部１１を形成する。次に、浮遊ゲート電極の第２の導電体５１乃至５３となる薄い多結晶シリコン膜５を堆積する。この多結晶シリコン膜５の膜厚は３ｎｍ以上２５０ｎｍ以下の範囲で、例えば２０ｎｍ程度である。ここまでの製造方法は基本的には第１の実施形態と同じである。
【００５９】
次ぎに、図１２（ａ）に示すように、例えばフォトレジスト７６を多結晶シリコン膜５の上の全面に塗布する。図１２（ｂ）に示すように、レジスト７６をエッチバックする。このことにより、素子分離領域２１乃至２４の上に位置する多結晶シリコン膜５を露出させる。エッチバックされたレジスト７７乃至７９は、溝１１の中に埋め込まれる。図１２（ｃ）に示すように、例えばRIE法によるエッチバックで、素子分離領域２１乃至２４の上の多結晶シリコン膜５を除去する。浮遊ゲート電極の第２の導電体５１乃至５３が形成される。図１２（ｄ）に示すように、レジスト７７乃至７９を剥離する。
【００６０】
最後に、第２の導電体５１乃至５３と、素子分離領域２１乃至２４の上に、浮遊ゲートと制御ゲート間の絶縁膜６を形成する。そして、図１１（ａ）に示すように、制御ゲート７となる多結晶シリコン膜を堆積する。
【００６１】
（第２の参考例の第１の変形例）第２の参考例の第１の変形例の半導体装置は、図１１（ｂ）に示すように素子分離領域２１乃至２４の上面の高さが、第２の導電体５１乃至５３の最上部の高さより低い。そして、素子分離領域２１乃至２４の上面の高さが、第２の導電体５１乃至５３の最下部の高さより高いか等しい。このことにより、図９のエッチング残り１１６を生じさせることがない。素子分離領域２１乃至２４の上方に配置される制御ゲート７と、第２の導電体５１乃至５３とが、絶縁膜６を介して対向する。すなわち、第２の導電体５１乃至５３の外側の側面部でも、第２の導電体５１乃至５３が制御ゲート７と絶縁膜６を介して対向する。このことにより、第２の参考例の第１の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５１乃至５３の間の容量結合をより高くできる。
【００６２】
次に、第２の参考例の第１の変形例の半導体装置の製造方法について説明する。図４（ａ）に示す第２の導電体５を堆積するところまでは第１の実施の形態と第２の参考例と同じである。次に、図１３（ａ）に示すように、シリコン酸化膜１２０をＣＶＤ法で堆積する。図１３（ｂ）に示すように、シリコン酸化膜１２０のエッチバックを行う。素子分離領域２１乃至２４の上方の第２の導電体５が露出する。シリコン酸化膜１２１乃至１２３は、溝１１の内部に埋め込まれる。この時、溝１１の内のシリコン酸化膜１２１乃至１２３の残り膜厚ｄは、後で素子分離領域２１乃至２４をエッチング除去する深さよりも薄いことが望ましい。
【００６３】
次に、図１３（ｃ）に示すように、ＣＭＰ法あるいはエッチバック法により、素子分離領域２１乃至２４の上の第２の導電体５を除去する。第２の導電体５は第２の導電体５１乃至５３は分割される。ＣＭＰ法によれば、溝１１の側面に残る第２の導電体の高さを良好に制御できる。
【００６４】
次ぎに、図１３（ｄ）に示すように、シリコン酸化膜１２１乃至１２３と素子分離領域２１乃至２４のエッチングを行う。このエッチングにより、溝１１の内のシリコン酸化膜１２１乃至１２３を除去する。第２の導電体の上面を露出させる。そして、素子分離領域２１乃至２４を所望の深さまでエッチングする。この時、所望の深さよりも、シリコン酸化膜１２１乃至１２３の残り膜厚ｄが薄ければ、素子分離領域２１乃至２４のエッチングと同時にシリコン酸化膜１２１乃至１２３の除去ができる。このエッチングにより、第２の導電体５１乃至５３の外側面部のフィン状の突起が露出する。第２の導電体５１乃至５３の底面の全面が、第１の導電体４１乃至４３の上面の全面に接しているので、突起は倒れにくい。
【００６５】
最後に、図１１（ｂ）に示すように、素子分離領域２１乃至２４の上と、第２の導電体５１乃至５３の上に、絶縁膜６を形成する。絶縁膜６の上に制御ゲート７となる多結晶シリコン膜を堆積する。
【００６６】
（第２の参考例の第２の変形例）第２の参考例の第２の変形例の半導体装置は、図１１（ｃ）に示すように、第２の導電体５７乃至５９が、素子分離領域１２４乃至１２７の上に配置される。このことにより、浮遊ゲート５７乃至５９と制御ゲート７の絶縁膜６を介して対向する部分の面積を、第２の参考例の半導体装置より広くできる。第２の参考例の第２の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５７乃至５９の間の容量結合をより高くできる。
【００６７】
次に第２の参考例の第２の変形例の半導体装置の製造方法について説明する。図３（ｃ）に示すキャップ材９１乃至９３を除去するところまでは第１の実施の形態と第２の参考例と同じである。次に、図１４（ａ）に示すように、素子分離領域１２４乃至１２７をウェット（ｗｅｔ）エッチング等の等方性エッチングによりエッチングする。このエッチングにより、素子分離領域１２４乃至１２７は後退する。第１の導電体４１乃至４３の側方の素子分離領域１２４乃至１２７も除去される。溝１１の幅は広がる。
【００６８】
次に、図１４（ｂ）に示すように、第２の導電体５を、素子分離領域１２４乃至１２７の上と、第１の導電体４１乃至４３の上に成膜する。特に、第２の導電体５は、第１の導電体４１乃至４３の側面の上にも成膜する。この後の製造方法は、図１２（ａ）から図１２（ｄ）に示す第２の参考例の製造方法と同じである。すなわち、図１４（ｃ）に示すように、フォトレジスト７７乃至７９で、溝１１の内部の第２の導電体５７乃至５９を保護しながら、第２の導電体５７乃至５９を分割する。このような工程により、素子分離領域１２４乃至１２７に第２の導電体５７乃至５９を張り出す形状を形成することができる。
【００６９】
（第２の参考例の第３の変形例）第２の参考例の第３の変形例の半導体装置は、図１１（ｄ）に示すように、第２の参考例の第１の変形例と第２の参考例の第２の変形例の特徴を兼ね備えている。第２の導電体５７乃至５９の外側の側面が、制御ゲートと絶縁物６を介して対向している。また、第２の導電体５７乃至５９が、素子分離領域１２４乃至１２７の上に配置され、素子分離領域１２４乃至１２７に張り出している。
【００７０】
素子分離領域１２４乃至１２７の上面の高さが、第２の導電体５７乃至５９の最上部の高さより低い。そして、素子分離領域１２４乃至１２７の上面の高さが、第２の導電体５７乃至５９の最下部の高さより高いか等しい。このことにより、図９のエッチング残り１１６を生じさせることがない。素子分離領域１２４乃至１２７の上方に配置される制御ゲート７と、第２の導電体５７乃至５９とが、絶縁膜６を介して対向する。このことにより、第２の参考例の第３の変形例は、第２の参考例に比較して、制御ゲート７と浮遊ゲート５７乃至５９の間の容量結合をより高くできる。第２の参考例の第３の変形例の半導体装置の製造方法は、第２の参考例の第１の変形例と第２の参考例の第２の変形例の製造方法に基づく。
【００７１】
（第２の実施の形態）第２の実施の形態は、第２の参考例の、特に、第３の変形例を、さらに詳細に説明する。第２の実施の形態の半導体装置は、ＮＡＮＤ構造の不揮発性の半導体記憶装置である。第２の実施の形態の半導体装置は、メモリセル領域と周辺回路領域の間の領域と、メモリセル領域の制御ゲート電極７の上面の段差が小さいことを特徴とする。なお、第２の実施の形態において、図１５（ｂ）の絶縁膜１０１、１０２も素子分離領域１２４乃至１２７とみなせる。このことにより、第２の実施の形態の素子分離領域１０１、１０２、１２４乃至１２７の形状は、図１１（ｄ）の第２の参考例の第３の変形例の素子分離領域１２４乃至１２７の形状と同じであると考えられる。
【００７２】
図１５（ａ）は、第２の実施の形態の半導体装置の上方からの透視図である。図１５（ａ）の左側がメモリセル領域である。図１５（ａ）の右側が周辺回路領域である。図１５（ｂ）は図１５（ａ）のＩ−Ｉ方向の断面図である。図１５（ｃ）は図１５（ａ）のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制御ゲート２８、７、２７が等間隔に平行に横方向に配置されている。素子分離領域１２４乃至１２７が制御ゲート２８、７、２７の下方において、平行に縦方向に配置されている。メモリセル領域において、素子分離領域１２４乃至１２７は、例えば互いに等しい幅を有し、等間隔に配置されることが、素子分離耐圧を揃え、チャネルコンダクタンスを揃え、均一なデバイスを形成するのに望ましい。メモリセル１６２、１６３とダミーセル１６１のソース／ドレイン領域８１乃至８７は、上方に制御ゲート２８、７、２７と、素子分離領域１２４乃至１２７が配置されていない領域に設けられる。周辺回路１６４のソース／ドレイン領域８８は、上方に制御ゲート２８、７、２７と、素子分離領域１２４が配置されていない領域に設けられる。
【００７３】
素子分離領域１２４乃至１２７の上方に形成された制御ゲート電極７の底面は、第１の導電体４１乃至４３の上面よりも積み上げ方向の上方に配置される。第２の導電体５８、５９の２つの外側の側面の最大の距離は、第１の導電体４２、４３の２つの端面の距離よりも大きい。第２の導電体５８、５９の下面すなわち外側の側面の下端は、第１の導電体４２、４３の上面よりも下に設けられる。第２の導電体５８、５９は、第１の導電体４２、４３の上で連結された一体の導電体である。第２の導電体５８、５９の２つの外側の側面の距離は、この側面の上部ほど狭い。制御ゲート電極７は、ブロック絶縁膜６を介して第２の導電体５８、５９の上面と側面に対向する。素子分離領域１２５は、第２の導電体５７に接する。素子分離領域１２４も、第２の導電体５７に接する。素子分離領域１２４は、素子分離領域１２５より幅が広い。素子分離領域１２４の上面の高さは、素子分離領域１２５の上面の高さより高い。
【００７４】
ダミーセル１６１は、複数のメモリセル１６２、１６３からなるメモリセルアレイと周辺回路１６４との間に形成される。ダミーセル１６１は、メモリセル１６２、１６３の動作やプロセス制御性を安定させる。ダミーセル１６１は、メモリセル１６２、１６３とほぼ同等の構造を有し、メモリセル１６２、１６３と隣接して形成される。ダミーセル１６１は１つに限らず、勿論複数形成しても構わない。また、記号をわかりやすく表示する便宜上、ダミーセル１６１と周辺回路１６４の間を分離して示した。ダミーセル１６１と周辺回路１６４は、素子分離領域１２４を同一として連続して形成される。周辺回路１６４とは、メモリセル１６２、１６３以外で、ＭＩＳトランジスタとして機能するデバイスのことである。
【００７５】
ｐ型シリコン基板１のボロン（Ｂ）の不純物濃度は、１０１４ｃｍ−３以上で１０１９ｃｍ−３以下である。ｐ型シリコン基板１の上に、例えば、３ｎｍ以上で１５ｎｍ以下の厚さのシリコン酸化膜またはオキシナイトライド膜であるゲート絶縁膜３１乃至３３、３５が設けられている。ゲート絶縁膜３１乃至３３、３５の上には、ポリシリコンからなる第１の導電体４１乃至４３、１４１が設けられている。第１の導電体４２と４３は、メモリセル１６３、１６２の浮遊ゲートの第１の電荷蓄積層として機能する。第１の導電体４１乃至４３、１４１には、例えばリン（Ｐ）または砒素（Ａｓ）が不純物濃度で１０１８ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されている。第１の導電体４１乃至４３、１４１の厚さは１０ｎｍ以上で５００ｎｍ以下の範囲である。また、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１は、段差のない平面上に設けられている。このことにより、メモリセル１６２と１６３の電気特性のセル間のばらつきを均一にすることができる。第１の導電体４１乃至４３、１４１の側面には、浮遊ゲート側壁酸化膜１０１が設けられている。
【００７６】
第１の導電体４１乃至４３、１４１と、浮遊ゲート側壁酸化膜１０１の上には、第２の導電体５７乃至５９と１５７が設けられている。この第２の導電体５７乃至５９と１５７は、例えばリンまたは砒素を不純物として不純物濃度１０１８ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンである。第２の導電体５７乃至５９の厚さは、３ｎｍ以上で５００ｎｍ以下の範囲である。好ましくは、第２の導電体５７乃至５９の厚さは、第１の導電体４１乃至４３の厚さの半分よりも小さく、例えば、３ｎｍ以上で１００ｎｍ以下の範囲である。
【００７７】
この範囲においても、制御ゲート間の容量結合を小さくすることがない。また、データの読み出し時間や書き込み時間を著しく長くするほどに、抵抗成分が大きくなることもない。一方、セル間の結合容量を小さくすることができる。
【００７８】
第２の導電体５７乃至５９は、第１の導電体４１乃至４３の上面の全面と、対向する側面の上部に接している。すなわち、第２の導電体５７乃至５９は、第１の導電体４１乃至４３の上面および側面を覆っている。また、第２の導電体５７乃至５９は、図１（ｂ）の導電体５１、５２と異なり、一体の導電体である。これらのことにより、第２の導電体５７乃至５９と第１の導電体４１乃至４３は、より広い面積で密着するため、第２の導電体５７乃至５９の内部応力や、第２の導電体５７乃至５９に対する外力による剥離を防止することができる。
【００７９】
第２の導電体５８、５９は、メモリセル１６２、１６３の浮遊ゲートの第２の電荷蓄積層として機能する。第２の導電体５８、５９の外側面部の上面は、内部の上面より高い。第２の導電体５８、５９は大文字のＨの形状を有している。第２の導電体５８、５９は、外側の右側に第１の側面と、外側の左側に第２の側面を有している。第２の導電体５８、５９は、内側の右側に第３の側面と、内側の左側に第４の側面を有している。第２の導電体５８、５９の外側の第１と第２の側面の下部は素子分離領域１２５乃至１２７に接している。第２の導電体５８、５９の外側の第１と第２の側面と内側の第３と第４の側面の上部の上にはブロック絶縁膜６が設けられている。第２の導電体５８、５９の内部の上面にもブロック絶縁膜６が設けられている。このブロック絶縁膜６の上には制御ゲート７が設けられている。ブロック絶縁膜６は、例えば、厚さ５ｎｍ以上で３０ｎｍ以下の範囲のシリコン酸化膜またはオキシナイトライド膜、または、それぞれの厚さが２ｎｍ以上で１００ｎｍ以下の範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜（ＯＮＯ膜）である。制御ゲート７は、例えばリン、砒素、またはボロンを不純物として不純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンである。又、制御ゲート７は、タングステンシリサイド（ＷＳｉ）とポリシリコンとのスタック構造であってもよい。また、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、チタニウムシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）とポリシリコンのスタック構造であってもよい。制御ゲート７の厚さは、１０ｎｍ以上で５００ｎｍ以下の範囲の厚さである。素子分離領域１２５乃至１２７の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の上面よりも上方に形成されている。同様に、素子分離領域１２５乃至１２７の上方に位置するブロック絶縁膜６および制御ゲート７は、第２の導電体５８、５９の最下面よりも上方に形成されている。すなわち、図１５（ｂ）の高さＨは、正の値になる。このことにより、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。
【００８０】
シリコン基板１の上には、ライナー絶縁膜１０２を介して素子分離領域１２４乃至１２７が設けられている。素子分離領域１２４乃至１２７は、例えば、シリコン酸化膜からなる。素子分離領域１２４乃至１２７が形成されていないシリコン基板１の表面上に、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１と第２の導電体５７乃至５９が自己整合的に設けられている。
【００８１】
第２の実施の形態では、第２の導電体５８、５９が一体の導電体である。このことにより、第１の導電体４２、４３と第２の導電体５８、５９との接触面積が増大する。このことによって、第１の導電体４２、４３と第２の導電体５８、５９の間の容量またはコンダクタンスを大きくできる。よって、第２の導電体５８、５９の電位変動に対して、第１の導電体４２、４３の電位変動を大きくできる。また、第１の導電体４２、４３と制御ゲート電極７とのカップリング比を向上させることができる。
【００８２】
第２の導電体５８、５９の外側面部の凸部は、内部に傾いている。
凸部の対向する内側の側面の距離は、凸部の上方ほど狭い。また、第２の導電体５８、５９の外側面部の凸部の対向する外側の側面の距離は、凸部の上方ほど大きい。このことにより、素子分離領域１２５乃至１２７で挟まれたシリコン基板１の幅で決まるトランジスタセルのチャネル幅を変えることなく一定にしたままで、隣接するメモリセルの第２の導電体５８、５９間の容量結合を小さくすることができる。よって、チャネル幅によって決まるトランジスタの電流駆動能力を一定に保ったままで、隣接するメモリセル間の容量結合によるしきい値変化を小さくすることができる。また、隣接するメモリセルの第２の導電体５８、５９間の短絡による不具合を減少させることができる。
【００８３】
次に、第２の実施の形態の半導体装置の製造方法を説明する。第２の実施の形態の半導体装置の製造方法では、半導体装置のメモリセル領域と周辺回路領域を製造する方法を説明する。製造方法の途中までは、基本的には第１の実施形態の製造方法と同じである。図１６乃至図２０に第２の実施の形態の半導体装置の製造途中の断面図を示す。図１６乃至図２０の左側の（ａ）と（ｃ）がメモリセル領域の断面図である。図１６乃至図２０の右側の（ｂ）と（ｄ）が周辺回路領域の断面図である。
【００８４】
まず、図１６（ａ）（ｂ）に示すように、メモリセル１６２、１６３、ダミーセル１６１と周辺回路１６４の素子分離用の溝部１０と、第１の浮遊ゲート（電荷蓄積層）４１乃至４３、周辺回路のゲート電極１４１及び活性領域１は自己整合的に加工される。第１の浮遊ゲート４１乃至４３、周辺回路のゲート電極１４１は、活性領域１の側面には形成されない。これにより、セル１６１乃至１６３の微細化を実現すると共に、活性領域１のコーナー部を覆うように浮遊ゲート４２、４３が形成される事がない為、電界集中の効果によるメモリセル特性のバラツキを抑制する事ができる。
【００８５】
ｐ型シリコン基板１上に、絶縁膜３１乃至３３、３５をシリコン基板１の酸化または酸窒化により形成する。絶縁膜３１乃至３３、３５の厚さは、３ｎｍ以上で１５ｎｍ以下の範囲の厚さである。この絶縁膜３１乃至３３、３５は、不揮発性メモリセル１６２、１６３のトンネル（Ｔｕｎｎｅｌ）酸化膜３２、３３と、ダミーセル１６１の絶縁膜３１と、周辺回路のゲート絶縁膜３５として機能する。
【００８６】
次に、絶縁膜３１乃至３３、３５の上に、第１の導電体４１乃至４３、１４１を成膜する。第１の導電体４１乃至４３、１４１の材料は、多結晶シリコンであり、膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。第１の導電体４１乃至４３、１４１は、メモリセル１６２、１６３の第１の浮遊ゲート４２、４３と、ダミーセル１６１の導電体４１と、周辺回路の第１のゲート電極１４１として機能する。
【００８７】
第１の導電体４１乃至４３、１４１の上に、キャップ材９１乃至９４として機能するシリコン窒化膜を堆積する。このキャップ材９１乃至９４の膜厚によって、後で形成する第２の浮遊ゲート５７乃至５９、すなわち、第２の電荷蓄積層の高さが決まる。このキャップ材９１乃至９４の膜厚は１００ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。
【００８８】
次に、図１６（ａ）（ｂ）に示すように、リソグラフィエ程とエッチングにより、素子分離領域１２４乃至１２７となる領域に溝１０を掘る。具体的には、素子分離領域１２４乃至１２７となる領域以外をマスクするレジストパターンを形成する。このレジストパターン及びこのレジスタパターンでパターニングされたキャップ材９１乃至９４をマスクに、キャップ材９１乃至９４、第１の導電体４１乃至４３、１４１、絶縁膜３１乃至３３、３５とシリコン基板１を順次エッチングする。素子分離用の溝１０と、第１の導電体４１乃至４３、１４１、キャップ材９１乃至９４は自己整合的に形成される。シリコン基板１中の素子分離用の溝１０の深さは、５０ｎｍ以上で５００ｎｍ以下の範囲の深さである。溝１０の側壁の形状は順テーパであることが好ましい。特に、キャップ材９１乃至９４の露出する側壁が順テーパであることが好ましい。このことにより、制御ゲート電極のエッチング残りを発生させることなくメモリセルを分離することができる。
【００８９】
素子分離用の溝１０を掘った後、必要に応じて、溝１０の内壁の上に薄いライナー酸化膜１０２を成膜する。ライナー酸化膜１０２は、シリコン基板１を熱酸化して形成する。ライナー酸化膜１０２の膜厚は、３ｎｍ以上で１５ｎｍ以下の範囲の膜厚である。この熱酸化の際に、第１の導電体４１乃至４３、１４１の側面も酸化され、シリコン酸化膜１０１が形成される。キャップ材９１乃至９４はほとんど酸化されない。キャップ材９１乃至９４よりも、第１の導電体４１乃至４３、１４１の方が酸化速度が速い。図１６（ｃ）（ｄ）に示すように、第１の導電体４１乃至４３、１４１の幅は、キャップ材９１乃至９４の幅よりも狭くなる。
【００９０】
次に、素子分離用の溝１０に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ ｐｌａｓｍａ）法で形成したシリコン酸化膜２１乃至２４を埋め込む。シリコン酸化膜２１乃至２４は、減圧（ＬＰ）ＣＶＤ法で形成しても良い。図１６（ｃ）（ｄ）に示すように、シリコン酸化膜２１乃至２４を堆積後、ＣＭＰ法で、キャップ材９１乃至９４をＣＭＰ法のストップ材としてシリコン酸化膜２１乃至２４を平坦化する。これにより、素子分離領域２１乃至２４は、キャップ材９１乃至９４とシリコン酸化膜１０１の側面に自己整合的に形成される。
【００９１】
図１７（ａ）（ｂ）に示すように、キャップ材９１乃至９４を選択的に除去する。このことにより、素子分離領域２１乃至２４で取り囲まれた溝部１１を形成する。ここまでの工程は基本的には第１の実施形態の半導体装置の製造方法を適用させることができる。この溝部１１の形成によって、第１の導電体４１乃至４３、１４１の表面は、空気に晒される。このため、いわゆる自然酸化膜１０３が第１の導電体４１乃至４３、１４１の表面上に成膜される。自然酸化膜１０３の膜厚は、０．３ｎｍから２ｎｍの範囲の膜厚である。この酸化膜１０３の膜厚は、ついで行われる第２の導電体５、５７乃至５９の堆積までの放置時間に依存する。この酸化膜１０３は、膜厚の均一性や制御性が劣るため、均一なカップリング比を得るためには取り除くことが必要がある。フッ酸によるウェットエッチングにより酸化膜１０３を、取り除く。フッ酸によるウェットエッチングを行うと、図１７（ｃ）（ｄ）に示すように、シリコン酸化膜で形成された素子分離領域２１乃至２４の上部がエッチングされ、その上部の幅が狭まった素子分離領域１２４乃至１２７が形成される。溝部１１の幅が広がる。酸化膜１０１も同時にエッチングされる。ここで、酸化膜１０１もエッチングされるのは、第１の導電体４１乃至４３、１４１の幅はキャップ材９１乃至９４の幅１よりも狭いので、キャップ材９１乃至９４を除去すると、酸化膜１０１が露出するからである。
【００９２】
次に、図１８（ａ）（ｂ）に示すように、第１の導電体４１乃至４３、１４１と絶縁膜１０１と、素子分離領域１２４乃至１２７の上に第２の導電体５を成膜する。第２の導電膜５の材料は、多結晶シリコン膜であり、膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚である。特に、１０ｎｍ以上で３０ｎｍ以下の範囲の膜厚が好ましい。この範囲であれば、セル間の容量結合は十分に小さく、電荷蓄積電極の内部の分布抵抗も十分に小さい。第２の導電体５は、第２の電荷蓄積電極（浮遊ゲート）５８、５９として機能する。
【００９３】
ついで、第２の導電体５の上に、側壁マスク絶縁膜１０４を成膜する。側壁マスク絶縁膜１０４としては、例えば、テトラエトキシシラン（ＴＥＯＳ）を原料とするシリコン酸化膜やＨＴＯ（High Temperature Oxide）膜を用いる。側壁マスク絶縁膜１０４の膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚で、例えば、１０ｎｍ程度の膜厚である。フォトレジスト７７乃至８０を塗布する。次に、部分露光する。メモリセル１６２、１６３とダミーセル１６１の上のレジストを露光し、周辺回路１６４の上のレジストを露光しない。この露光の際に、露光量を調整することにより、図１８（ｃ）（ｄ）に示すように、メモリセル１６２、１６３およびダミーセル１６１の溝部１１の底部にレジスト７７乃至７９を残す。周辺回路１６４の活性領域とその周辺の素子分離領域１２４はレジスト８０で覆う。この露光の際、メモリセル１６２、１６３およびダミーセル１６１のピッチよりも、波長が長い、例えば安価なｉ線のレジストを用いることができる。このことにより、メモリセル１６２、１６３およびダミーセル１６１の溝部１１の底部にあるレジスト７７乃至７９までは露光されない。この露光の条件は、メモリセル１６２、１６３およびダミーセル１６１の活性領域にレジストが残ることと、メモリセル１６２、１６３およびダミーセル１６１の素子分離領域１２４乃至１２７上部のレジストは露光され剥離されることである。
【００９４】
次に、図１９（ａ）（ｂ）に示すように、レジスト７７乃至８０をマスクとして、異方性エッチングを行い、側壁マスク絶縁膜１０４を除去する。ここで、第２の導電体５の溝部１１の内部で対向する側面の間隔は、溝部１１の上部ほど狭くなっている。よって、溝部１１の側壁に形成された絶縁膜１０４は、素子分離領域１２４乃至１２７の上面の上に設けられた第２の導電体５にマスクされ、エッチングされずに残る。レジスト７７乃至７９の厚さのばらつきとは無関係に、側壁マスク絶縁膜１０４の最大高さが決定される。側壁マスク絶縁膜１０４の最大高さは、異方性エッチングのエッチング量によって決定される。側壁マスク絶縁膜１０４の最大高さを、均一な高さで制御性良く形成することができる。
【００９５】
次に、レジスト７７乃至８０を剥離する。側壁マスク絶縁膜１０４をマスクとして、素子分離領域１２４乃至１２７をエッチングストッパーとして、図１９（ｃ）（ｄ）に示すように、第２の導電体５をエッチングする。素子分離領域１２４乃至１２７の上の第２の導電体５は除去される。このことにより、第２の導電体５７乃至５９、１５７は互いに分離する。このエッチングとしては、エッチングダメージの少ない等方性エッチングを用いる。勿論、ダメージが問題とならない場合には、側壁マスク絶縁膜１０４をマスクとして異方性エッチングを行っても良い。異方性エッチングでは、図１９（ｄ）に示すような、第２の導電膜１５７の横方向のエッチング量は小さくできる。なお、第２の導電体５７乃至５９、１５７に直接レジスト７７乃至８０が接しないため、レジスト７７乃至８０から第２の導電体へのナトリウム（Ｎａ）や鉄（Ｆｅ）、クロム（Ｃｒ）などの金属汚染や炭素汚染を防ぐことができる。また、第２の導電体５７乃至５９、１５７のエッチングにＣＭＰ法を用いていない。このことにより、ＣＭＰ法に特有のスクラッチよる残差残りや面積が広い部分のオーバーポリッシュ（over polish）現象が生じない。
【００９６】
レジスト１０６を全面塗布する。ダミーセル１６１の一部と、周辺回路の素子分離領域１２４を覆うようにレジスト１０６を露光し、パターニングする。この露光では、メモリセルの溝部１１の底も完全に露光されるような条件を選ぶ。図２０（ａ）（ｂ）に示すように、レジスト１０６をマスクとして、例えば等方性エッチングで側壁マスク絶縁膜１０４を剥離する。引き続き、レジスト１０６をマスクとして、異方性エッチングで素子分離絶縁膜１２４乃至１２７をエッチバックする。素子分離領域１２４乃至１２７の上面の高さは、第１の導電体４１乃至４３の上面よりも高く配置する。また、素子分離領域１２４乃至１２７の上面の高さは、第２の導電体５７乃至５９の下面よりも高く配置する。すなわち、素子分離領域１２４乃至１２７の側面と第２の導電体５７乃至５９の側面は接する。さらに、レジスト１０６が第２の導電体５７乃至５９、１５７の端面にのみ接触する。このため、第２の参考例の図１２（ａ）のように、第２の導電体５の全面にレジスト７６を塗布するよりも、レジスト１０６からの第２の導電体５７乃至５９、１５７への汚染を抑制することができる。また、第２の導電体５７乃至５９の端部の凸部が露出するが倒れることはない。これは、第２の導電体５７乃至５９の底部の面積が広いからである。
【００９７】
レジスト１０６を剥離する。第２の導電体５７乃至５９、１５７の表面は、空気に晒されるため、いわゆる自然酸化膜が０．３ｎｍ〜２ｎｍ程度成長する。この自然酸化膜の膜厚は、ついで行われるブロック絶縁膜６の堆積までの時間に依存する。従って、この自然酸化膜の膜厚は、均一性や制御性が劣る。浮遊ゲートと制御ゲートの均一なカップリング比を得るためには、この自然酸化膜を取り除くことが必要である。そこで、例えば、この自然酸化膜のフッ酸によるエッチング処理を行う。
【００９８】
図２０（ｃ）（ｄ）に示すように、第２の導電体５７乃至５９、１５７の露出する表面と、素子分離領域１２４乃至１２７の上に、ブロック絶縁膜６を堆積する。ブロック絶縁膜６としては、例えば、厚さ５ｎｍから３０ｎｍの範囲のシリコン酸化膜またはオキシナイトライド膜、または、それぞれの厚さが２ｎｍから１００ｎｍの範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有するＯＮＯ膜が用いられる。
【００９９】
次に、レジストを塗布し、ホトリソグラフィとエッチングを行う。このことにより、周辺回路１６４の第２の導電体１５７の上と、ダミーセル１６１と周辺回路１６４の間の素子分離領域１２４の上のブロック絶縁膜６を取り除く。制御ゲート電極７を、ブロック絶縁膜６と第２の導電体１５７の上に堆積する。制御ゲート電極７としては、例えばリン、砥素、またはボロンを不純物として、不純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下の範囲で添加されているポリシリコンを用いる。または、制御ゲート電極７としては、タングステンシリサイド（ＷＳｉ）とポリシリコンとのスタック構造、または、ＮｉＳｉ, ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造であってもよい。制御ゲート電極７の膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲の膜厚である。この制御ゲート電極７の膜厚は、第２の導電体５７乃至５９の端部の凸部の最大間隔の１／２以上とする。このことにより、第２の導電体５７乃至５９の凹部を埋め、凸部の上方に平坦化した制御ゲート電極７の上面を設けることができる。そして、制御ゲート電極７のリソグラフィ余裕を確保することができる。
【０１００】
最後に、第１の参考例の製造方法と同様に、制御ゲート電極７、ブロック絶縁膜６、電荷蓄積電極となる第１と第２の導電体４２、４３，５８，５９を半導体表面内のパターンで線状に異方性エッチングで加工する。図１５（ａ）に示すような、制御ゲート電極７、２７、２８に分割する。ここで、第２の導電体５７乃至５９の周辺部の凸部の間隔は、積み上げ方向に向かって狭くなる。このことにより、制御ゲート７の加工時の異方性エッチングの際に制御ゲート電極７のエッチング残りを減少させることができる。ソースドレイン領域８１乃至８８を制御ゲート電極７、２７、２８の両側に形成する。
【０１０１】
一方、図２１（ａ）（ｂ）（ｃ）は、第２の実施の形態の製造工程で、図２０（ａ）（ｂ）に示されるのレジスト１０６のパターニングプロセスと、レジスト１０６によるマスクエッチングプロセスを省略した場合の半導体装置の断面図と上面図である。レジスト１０６によるマスクエッチングプロセスを省略すると、周辺回路１６４とダミーセル１６１の間の広い素子分離領域１２４がエッチバックされる。このエッチバックにより、メモリセル１６２、１６３の間の狭い素子分離領域１２５乃至１２７も共にエッチバックされるため、素子分離領域１２４乃至１２７の上面の高さはほぼ等しい。すなわち、一見すると、良好な平坦化がなされた状態である。しかし、図２１（ａ）（ｂ）に示すように、制御ゲート電極７を堆積すると、メモリセル領域の上面と、ダミーセル１６１と周辺回路１６４の間の広い素子分離領域１２４の上面とに、第２の導電体５７乃至５９の外側面部の凸部の高さ程度の段差Ｄが形成される。この段差Ｄにより、図２１（ｃ）に示すように、制御ゲート電極７、２７、２８の線幅が、広い素子分離領域１２４の上において、太くなる。制御ゲート電極７、２７、２８の線幅が太くなることにより、制御ゲート電極７、２７、２８の間で短絡が生じやすくなる場合が考えられた。あるいは、その段差Ｄによって、制御ゲート電極７、２７、２８を加工するリソグラフィの余裕が大幅に縮小することがわかった。このことにより、制御ゲート電極７、２７、２８の断線や、短絡を生じやすくなる場合が考えられた。
【０１０２】
これに対し、第２の実施の形態では、制御ゲート電極７、２７、２８を加工するリソグラフィにおいて、段差Ｄを小さくする。このために、あえて、図２０（ａ）（ｂ）に示すように、広い素子分離領域１２４の上面の高さを、素子分離領域１２５乃至１２７の上面の高さより高くする。このことにより、段差Ｄが小さくできるので、制御ゲート電極７、２７、２８を加工するリソグラフィの余裕の幅が広い。そして、制御ゲート電極７、２７、２８の断線や、短絡が生じにくくなる。
【０１０３】
（第２の実施の形態の変形例）第２の実施の形態の変形例は、第２の参考例の第１の変形例を、さらに詳細に説明する。第２の実施の形態の変形例の半導体装置は、メモリセル領域と周辺回路領域の間の領域と、メモリセル領域の制御ゲート電極７の上面の段差が小さいことを特徴とする。また、第２の実施の形態の変形例の半導体装置は、図９に示す制御ゲート電極７のエッチング残り１１６を生じさせない。このために、第２の実施の形態の変形例では、図２２（ｂ）（ｃ）に示すように、第２の導電体５７乃至５９、１５７は、第１の導電体４１乃至４３、１４１の上面のみの上に形成される。そして、第２の導電体５７乃至５９、１５７の最大幅は、第１の導電体４１乃至４３、１４１の幅よりも小さい。すなわち、第２の導電体５７乃至５９の２つの外側の側面の最大の距離は、第１の導電体４１乃至４３の２つの端面の距離よりも小さい。
【０１０４】
図２２（ａ）は、第２の実施の形態の変形例の半導体装置の上方からの透視図である。図２２（ａ）の左側がメモリセル領域である。図２２（ａ）の右側が周辺回路領域である。図２２（ｂ）は図２２（ａ）のＩ−Ｉ方向の断面図である。図２２（ｃ）は図２２（ａ）のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制御ゲート２８、７、２７が等間隔に平行に横方向に配置されている。素子分離領域２１乃至２４が制御ゲート２８、７、２７の下方において、平行に縦方向に配置されている。メモリセル領域において、素子分離領域２１乃至２４は、互いに等しい幅を有し、等間隔に配置される。メモリセル１６２、１６３とダミーセル１６１のソース／ドレイン領域８１乃至８７は、上方に制御ゲート２８、７、２７と、素子分離領域２１乃至２４が配置されていない領域に設けられる。周辺回路１６４のソース／ドレイン領域８８は、上方に制御ゲート２８、７、２７と、素子分離領域１２４が配置されていない領域に設けられる。
【０１０５】
ｐ型シリコン基板１の上に、ゲート絶縁膜３１乃至３３、３５が設けられている。ゲート絶縁膜３１乃至３３、３５の上には、第１の導電体４１乃至４３、１４１が設けられている。このことにより、メモリセル１６２と１６３の電気特性のセル間のばらつきを均一にすることができる。第１の導電体４１乃至４３、１４１の側面には、浮遊ゲート側壁酸化膜１０１が設けられている。第１の導電体４１乃至４３、１４１の上には、第２の導電体５７乃至５９と１５７が設けられている。一方、浮遊ゲート側壁酸化膜１０１と素子分離領域２１乃至２４の上には、第２の導電体５７乃至５９は配置されない。
【０１０６】
第２の導電体５７乃至５９の底面の全面は、第１の導電体４１乃至４３の上面と接している。すなわち、第２の導電体５７乃至５９の底面の全面は、第１の導電体４１乃至４３の上面で覆われている。第２の導電体５７乃至５９も、一体の導電体である。より広い面積で第１の導電体と密着する。このため、第２の導電体５７乃至５９の内部応力や、第２の導電体５７乃至５９に対する外力による剥離を防止することができる。第２の導電体５８、５９は、外側面部において高く、内部において低い、いわゆる漢字の凹の形状を有している。第２の導電体５８、５９の外側の側面の下部は、素子分離領域２１乃至２４に接していることが好ましい。浮遊ゲート側壁酸化膜１０１は、素子分離絶縁膜２１乃至２４に接している。第２の導電体５８、５９の外側と内側の両側面の上にはブロック絶縁膜６が設けられている。第２の導電体５８、５９の内部の上面にもブロック絶縁膜６が設けられている。このブロック絶縁膜６の上には制御ゲート７が設けられている。素子分離領域２１乃至２４の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の上面（第２の導電体５８、５９の下面と一致する）よりも上方に形成されている。すなわち、図２２（ｂ）の高さＨは、正の値になる。このことにより、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。なお、素子分離領域２１乃至２４の上方に位置するブロック絶縁膜６および制御ゲート７は、第１の導電体４２、４３の下面よりも上方に形成されていてもよい。このことによっても、図９で説明した制御ゲート７のエッチング残り１１６が発生することがない。
【０１０７】
シリコン基板１の上には、ライナー絶縁膜１０２を介して素子分離領域２１乃至２４が設けられている。素子分離領域２１乃至２４が形成されていないシリコン基板１の表面上に、ゲート絶縁膜３１乃至３３、３５と第１の導電体４１乃至４３、１４１と第２の導電体５７乃至５９、１５７が自己整合的に設けられている。
【０１０８】
第２の実施の形態例の変形例では、第２の導電体５８、５９が一体の導電体である。このことにより、第１の導電体４２、４３と第２の導電体５８、５９との接触面積が増大する。このことによって、第１の導電体４２、４３と第２の導電体５８、５９の間の容量またはコンダクタンスを大きくできる。
【０１０９】
次に、第２の実施の形態の変形例の半導体装置の製造方法を説明する。第２の実施の形態の変形例の半導体装置の製造方法では、半導体装置のメモリセル領域と周辺回路領域を製造する方法を説明する。第２の実施の形態の製造方法の一部を変更する。図２３に第２の実施の形態の変形例の半導体装置の製造途中の断面図を示す。図２３の左側の（ａ）と（ｃ）がメモリセル領域の断面図である。図２３の右側の（ｂ）と（ｄ）が周辺回路領域の断面図である。
【０１１０】
まず、第２の実施の形態の図１６（ａ）（ｂ）に示された構造が得られるまで、第２の実施の形態の製造方法を実行する。次に、キャップ材９１乃至９４を、熱燐酸でエッチングする。キャップ材９１乃至９４を厚さで５ｎｍから５０nｍまで範囲で除去する。図２３（ａ）（ｂ）に示すように、このエッチングにより、キャップ材９５乃至９８を形成できる。この除去する厚さは、浮遊ゲート側壁酸化膜１０１を形成によるときの第１の導電体４１乃至４３、１４１の減少量と、第１の導電体４１乃至４３、１４１の自然酸化膜を除去するときの素子分離領域２１乃至２４の減少量との和よりも大きい。次に、溝１０の内壁の上に薄いライナー酸化膜１０２を成膜する。この後は、第２の実施の形態の製造方法で説明したのと同じ工程を行う。
【０１１１】
図２３（ｃ）（ｄ）に示すように、第１の導電体４１乃至４３、１４１の自然酸化膜を除去した直後で、第２の導電体５を堆積する直前においては、第１の導電体４１乃至４３、１４１の上面の上方にのみ開口が設けられている。第１の導電体４１乃至４３、１４１の側面は露出していない。このことにより、第２の導電体５７乃至５９、１５７が、第１の導電体４１乃至４３、１４１の側面から下に落ち込むことがない。これにより、制御ゲート電極７は、第２の導電膜５７乃至５９、１５７の上面または側面に選択的に形成される。一方、制御ゲート電極７は、第２の導電膜５７乃至５９、１５７の下方には配置されない。また、制御ゲート電極７の底面が、第１の電荷蓄積層４１の底面よりも積み上げ方向で上方に形成されれば、第２の導電体５７乃至５９、１５７がマスクとなって、制御ゲート電極７のエッチング残り１１６が生じることがない。
【０１１２】
本発明は上記実施形態に限られない。素子分離領域や絶縁膜の形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する酸化や窒化の方法に限られない。例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法、シリコン窒化膜をシリコン酸化膜に転換する方法を用いてもよい。
【０１１３】
また、半導体基板は、ｐ型シリコン基板に限られない。半導体基板は、ｎ型シリコン基板やＳＯＩ基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶など、シリコンを含む単結晶の半導体基板であってもよい。なお、ｐ型シリコン基板からｎ型シリコン基板に置き換える場合は、ｎ型MOSFETの形成にかえて、ｐ型MOSFETの形成に置き換える。すなわち、上述の実施形態のｎ型をｐ型に読み替え、ｐ型をｎ型と読み替える。さらに、ドーピング不純物種の砒素（Ａｓ）、リン（Ｐ）をインジウム（Ｉｎ）、ボロン（Ｂ）のいずれかと読み替えればよい。
【０１１４】
また、制御ゲート電極および電荷蓄積領域はシリコン半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、銅（Cu）、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）などの金属を用いることができる。これらの材料は多結晶であってもよい。さらに、制御ゲート電極および電荷蓄積領域は、これら材料の積層構造であってもよい。また、制御ゲート電極および電荷蓄積領域には、アモルファスＳｉ、 アモルファスＳｉＧｅ混晶、または アモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積領域はドット状に形成されていても構わず、本発明が適用できることは言うまでもない。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、浮遊ゲートと制御ゲート間の容量を大きく維持したまま素子分離幅Ｗｔを狭めることが可能な半導体装置を提供できる。
【０１１６】
また、本発明によれば、浮遊ゲートと制御ゲート間の容量結合を大きくしても浮遊ゲート間容量が大きくなりにくく、セル間の電気的干渉を防ぐことができる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】 第１の実施形態に係る半導体装置の上面図と断面図である。
【図２】 第１の実施形態に係る半導体装置の断面図である。
【図３】 第１の実施形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図４】 第１の実施形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図５】 第１の実施形態に係る製造途中の半導体装置（図４（ｃ）に相当する工程における）の上方からの透視図である。
【図６】 第１の実施形態の第１の変形例に係る半導体装置の断面図である。
【図７】 第１の実施形態の第２の変形例に係る半導体装置の断面図である。
【図８】 第１の参考例に係る半導体装置の断面図である。
【図９】 第１の参考例に係る半導体装置の比較例の細部の断面図である。
【図１０】 第１及び第１の参考例に係る半導体装置によって得られる浮遊ゲート間の結合容量低減の効果を説明するための図である。
【図１１】 第２の参考例とその第１乃至第３の変形例に係る半導体装置の断面図である。
【図１２】 第２の参考例に係る半導体装置の製造工程毎の断面図である。
【図１３】 第２の参考例の第１の変形例に係る半導体装置の製造工程毎の断面図である。
【図１４】 第２の参考例の第２の変形例に係る半導体装置の製造工程毎の断面図である。
【図１５】 第２の実施の形態に係る半導体装置の上面図と断面図である。
【図１６】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その１）である。
【図１７】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その２）である。
【図１８】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その３）である。
【図１９】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その４）である。
【図２０】 第２の実施の形態に係る半導体装置の製造工程毎の断面図（その５）である。
【図２１】 第２の実施の形態に係る半導体装置の比較例の上面図と断面図である。
【図２２】 第２の実施の形態の変形例に係る半導体装置の上面図と断面図である。
【図２３】 第２の実施の形態の変形例に係る半導体装置の製造工程毎の断面図である。
【符号の説明】
１ ｐ型シリコン基板
５ 多結晶シリコン膜
６、１６、２６ 浮遊ゲートと制御ゲートの間の絶縁膜、ＯＮＯ膜
７、１７、２７、２８ 制御ゲート
８、８１乃至８７ 主電極領域、ソース・ドレイン領域
１０ 溝
１１ 溝
２１乃至２４ 素子分離領域、ＳＴＩ
３１乃至３４ トンネル酸化膜
３５ シリコン酸化膜
４１乃至４４、７１乃至７４ 浮遊ゲートの第１部分
５１乃至６０、１５１乃至１５６ 浮遊ゲートの第２部分
６１乃至６４ メモリセル
６５ 選択トランジスタ
６６ ソース拡散層
７５ 選択ゲート
７６乃至８０ フォトレジスト
９１乃至９４ キャップ材
１２０乃至１２３ シリコン酸化膜
１２４乃至１２７ 素子分離領域、ＳＴＩ
１４１、１５７ 周辺回路のゲート電極
１６１ ダミーセル
１６２、１６３ メモリセル
１６４ 周辺トランジスタ
Claims (21)
- 表面に溝を有する半導体基板と、
前記溝に埋め込まれ側面の上部が前記基板の表面より高い第１と第２の絶縁体と、
前記基板の表面上に設けられ、一端が前記第１の絶縁体と接し、他端が前記第２の絶縁体と接する第３の絶縁膜と、
前記第３の絶縁膜の表面上に設けられ、一端面が前記第１の絶縁体と接し、他端面が前記第２の絶縁体と接する第１の浮遊ゲート電極と、
前記第１の浮遊ゲート電極の上方で、前記第１の浮遊ゲート電極の前記一端面の近傍に設けられる第２の浮遊ゲート電極と、
前記第１の浮遊ゲート電極の上方で、前記第１の浮遊ゲート電極の前記他端面の近傍に設けられる第３の浮遊ゲート電極と、
前記第２の浮遊ゲート電極の前記第３の浮遊ゲート電極と対向する側の第１の側面と、前記第３の浮遊ゲート電極の前記第２の浮遊ゲート電極と対向する側の第２の側面と、前記第１の浮遊ゲート電極の上面とを連続的に覆う第４の絶縁膜と、
前記第４の絶縁膜の上に設けられる制御ゲート電極とを有し、
前記第２の浮遊ゲート電極の前記第１の側面とは反対側の第２の側面と、前記第３の浮遊ゲート電極の前記第２の側面とは反対側の第１の側面との間隔は上ほど狭いことを特徴とする不揮発性半導体記憶装置。 - 前記第２の浮遊ゲート電極の前記第２の側面が前記第１の絶縁体と接し、前記第３の浮遊ゲート電極の前記第１の側面が前記第２の絶縁体と接することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記第１の絶縁体と前記第２の絶縁体は、縦方向に複数平行に交互に配置され、前記制御ゲート電極は横方向に複数平行に配置されることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極が前記第１の浮遊ゲート電極と電気的に接続し、前記第３の浮遊ゲート電極が前記第１の浮遊ゲート電極と電気的に接続することを特徴とする請求項１乃至請求項３のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２と第３の浮遊ゲート電極の断面幅が積み上げ方向下向きに広くなることを特徴とする請求項１乃至請求項４のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第１の絶縁体の上方に形成された前記制御ゲート電極の底面と、前記第２の絶縁体の上方に形成された前記制御ゲート電極の底面とは、ともに前記第１の浮遊ゲート電極の上面よりも高いことを特徴とする請求項１乃至請求項５のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第１の側面とは反対側の前記第２の側面と前記第３の浮遊ゲート電極の前記第２の側面とは反対側の前記第１の側面の最大の間隔は前記第１の浮遊ゲート電極の前記一端面と前記他端面の距離よりも大きく、前記第２の浮遊ゲート電極の下面と前記第３の浮遊ゲート電極の下面は前記第１の浮遊ゲート電極の上面よりも低いことを特徴とする請求項２乃至請求項６のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第１の側面とは反対側の前記第２の側面と前記第３の浮遊ゲート電極の前記第２の側面とは反対側の前記第１の側面の最大の間隔は前記第１の浮遊ゲート電極の前記一端面と前記他端面の距離よりも小さいことを特徴とする請求項２乃至請求項６のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第１の側面とは反対側の前記第２の側面と前記制御ゲート電極の間に、前記第４の絶縁膜が配置され、前記第３の浮遊ゲート電極の前記第２の側面とは反対側の前記第１の側面と前記制御ゲート電極の間に、前記第４の絶縁膜が配置されることを特徴とする請求項２乃至請求項８のいずれか１つに記載の不揮発性半導体記憶装置。
- 表面に溝を有する半導体基板と、
前記溝に埋め込まれ上面が前記基板の表面より高い第１と第２の絶縁体と、
前記第１及び第２の絶縁体の間の前記基板の表面上に設けられる第３の絶縁膜と、
前記第３の絶縁膜の表面上に前記第１及び第２の絶縁体の間の領域に設けられる第１の浮遊ゲート電極と、
前記第１の浮遊ゲート電極の表面上に設けられ、外側面部の上面の高さが内部の上面の高さより高く、前記第２の絶縁体と接する第１の側面と前記第１の絶縁体と接する第２の側面の間隔は上ほど狭い第２の浮遊ゲート電極と、
前記第２の浮遊ゲート電極の前記内部の上面及び側面と接する第４の絶縁膜と、
前記第４の絶縁膜の上に設けられる制御ゲート電極とを有することを特徴とする不揮発性半導体記憶装置。 - 前記第１の絶縁体と前記第２の絶縁体は、縦方向に複数平行に交互に配置され、前記制御ゲート電極は横方向に複数平行に配置されることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極が前記第１の浮遊ゲート電極と電気的に接続することを特徴とする請求項１０又は請求項１１に記載の不揮発性半導体記憶装置。
- 前記第１の絶縁体の上方に形成された前記制御ゲート電極の底面は、前記第１の浮遊ゲート電極の上面よりも高いことを特徴とする請求項１０乃至請求項１２のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第１の側面と前記第２の側面の最大の間隔は前記第１の浮遊ゲート電極の幅よりも大きく、前記第２の浮遊ゲート電極の前記第１及び第２の側面近傍の下面は前記第１の浮遊ゲート電極の上面よりも低いことを特徴とする請求項１０乃至請求項１２のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第１の側面と前記第２の側面の最大の間隔は前記第１の浮遊ゲート電極の幅よりも小さいことを特徴とする請求項１０乃至請求項１２のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極の前記第２の側面と前記制御ゲート電極の間と、前記第２の浮遊ゲート電極の前記第１の側面と前記制御ゲート電極の間に、前記第４の絶縁膜がそれぞれ配置されることを特徴とする請求項１０乃至請求項１５のいずれか１つに記載の不揮発性半導体記憶装置。
- メモリセルアレイの端部に位置するダミーセルを有する不揮発性半導体記憶装置であって、前記ダミーセルの構造が、
表面に溝を有する半導体基板と、
前記溝に埋め込まれ上面が前記基板の表面より高い第１の絶縁体と、
前記溝に埋め込まれ上面が前記基板の表面より高く、幅が前記第１の絶縁体より大きく、上面が前記第１の絶縁体の上面より高い第２の絶縁体と、
前記第１及び第２の絶縁体の間の前記基板の表面上に設けられる第３の絶縁膜と、
前記第３の絶縁膜の表面上に前記第１及び第２の絶縁体の間の領域に設けられる第１の浮遊ゲート電極と、
前記第１の浮遊ゲート電極の表面上に設けられ、外側面部の上面の高さが内部の上面の高さより高く、前記第２の絶縁体と接する第１の側面と前記第１の絶縁体と接する第２の側面の間隔は上ほど狭い第２の浮遊ゲート電極と、
前記第２の浮遊ゲート電極の前記内部の上面及び側面と接する第４の絶縁膜と、
前記第４の絶縁膜の上に設けられる制御ゲート電極とを有することを特徴とする不揮発性半導体記憶装置。 - 前記第１の絶縁体と前記第２の絶縁体は、縦方向に平行に配置され、前記制御ゲート電極は横方向に複数平行に配置されることを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極が前記第１の浮遊ゲート電極と電気的に接続することを特徴とする請求項１７又は１８に記載の不揮発性半導体記憶装置。
- 前記第１の絶縁体の上方に形成された前記制御ゲート電極の底面は、前記第１の浮遊ゲート電極の上面よりも高いことを特徴とする請求項１７乃至請求項１９に記載の不揮発性半導体記憶装置。
- 前記第２の浮遊ゲート電極が前記第１の絶縁体の上面から完全に除かれ、前記第３の浮遊ゲート電極が前記第２の絶縁体の上面から完全に除かれていることを特徴とする請求項１乃至請求項９のいずれか１つに記載の不揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001324141A JP3984020B2 (ja) | 2000-10-30 | 2001-10-22 | 不揮発性半導体記憶装置 |
| US09/984,599 US6713834B2 (en) | 2000-10-30 | 2001-10-30 | Semiconductor device having two-layered charge storage electrode |
| KR10-2001-0066992A KR100483416B1 (ko) | 2000-10-30 | 2001-10-30 | 반도체 장치 및 그 제조 방법 |
| US10/728,818 US6806132B2 (en) | 2000-10-30 | 2003-12-08 | Semiconductor device having two-layered charge storage electrode |
| US10/868,927 US20040229422A1 (en) | 2000-10-30 | 2004-06-17 | Semiconductor device having two-layered charge storage electrode |
| US10/869,392 US7061069B2 (en) | 2000-10-30 | 2004-06-17 | Semiconductor device having two-layered charge storage electrode |
| US11/373,982 US7420259B2 (en) | 2000-10-30 | 2006-03-14 | Semiconductor device having two-layered charge storage electrode |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-331407 | 2000-10-30 | ||
| JP2000331407 | 2000-10-30 | ||
| JP2001324141A JP3984020B2 (ja) | 2000-10-30 | 2001-10-22 | 不揮発性半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002203919A JP2002203919A (ja) | 2002-07-19 |
| JP2002203919A5 JP2002203919A5 (ja) | 2004-07-29 |
| JP3984020B2 true JP3984020B2 (ja) | 2007-09-26 |
Family
ID=26603084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001324141A Expired - Fee Related JP3984020B2 (ja) | 2000-10-30 | 2001-10-22 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (5) | US6713834B2 (ja) |
| JP (1) | JP3984020B2 (ja) |
| KR (1) | KR100483416B1 (ja) |
Families Citing this family (107)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176114A (ja) * | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002217318A (ja) * | 2001-01-19 | 2002-08-02 | Sony Corp | 不揮発性半導体記憶素子及びその製造方法 |
| US6762092B2 (en) | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| US6781189B2 (en) * | 2002-01-22 | 2004-08-24 | Micron Technology, Inc. | Floating gate transistor with STI |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| EP1514309B1 (en) | 2002-06-19 | 2013-11-27 | SanDisk Technologies Inc. | Deep wordline trench to shield cross coupling between adjacent cells of nand memory |
| US6703272B2 (en) * | 2002-06-21 | 2004-03-09 | Micron Technology, Inc. | Methods of forming spaced conductive regions, and methods of forming capacitor constructions |
| JP4412903B2 (ja) * | 2002-06-24 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2004055803A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| TW544786B (en) * | 2002-07-29 | 2003-08-01 | Nanya Technology Corp | Floating gate and method therefor |
| KR100448911B1 (ko) * | 2002-09-04 | 2004-09-16 | 삼성전자주식회사 | 더미 패턴을 갖는 비휘발성 기억소자 |
| US6908817B2 (en) * | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| KR100537276B1 (ko) * | 2002-11-18 | 2005-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2004053992A2 (en) * | 2002-12-06 | 2004-06-24 | Koninklijke Philips Electronics N.V. | Shallow trench isolation in floating gate devices |
| KR100880340B1 (ko) | 2002-12-20 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100526463B1 (ko) * | 2003-05-07 | 2005-11-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP3964828B2 (ja) | 2003-05-26 | 2007-08-22 | 株式会社東芝 | 半導体装置 |
| US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| JP2005072380A (ja) * | 2003-08-26 | 2005-03-17 | Toshiba Corp | 不揮発性半導体記憶装置、その製造方法、電子カード及び電子装置 |
| US6943118B2 (en) * | 2003-09-18 | 2005-09-13 | Macronix International Co., Ltd. | Method of fabricating flash memory |
| US7221008B2 (en) | 2003-10-06 | 2007-05-22 | Sandisk Corporation | Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory |
| US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
| US7183153B2 (en) * | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| KR100589058B1 (ko) * | 2004-03-16 | 2006-06-12 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이를 형성하기 위한 방법 |
| JP2005277171A (ja) * | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2005332885A (ja) | 2004-05-18 | 2005-12-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7371638B2 (en) * | 2004-05-24 | 2008-05-13 | Samsung Electronics Co., Ltd. | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same |
| KR100621628B1 (ko) * | 2004-05-31 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 기억 셀 및 그 형성 방법 |
| JP2006012871A (ja) * | 2004-06-22 | 2006-01-12 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7388251B2 (en) * | 2004-08-11 | 2008-06-17 | Micron Technology, Inc. | Non-planar flash memory array with shielded floating gates on silicon mesas |
| TWI249846B (en) * | 2004-08-23 | 2006-02-21 | Winbond Electronics Corp | Memory device |
| US20060043463A1 (en) * | 2004-09-01 | 2006-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Floating gate having enhanced charge retention |
| US7183161B2 (en) * | 2004-09-17 | 2007-02-27 | Freescale Semiconductor, Inc. | Programming and erasing structure for a floating gate memory cell and method of making |
| US7094645B2 (en) * | 2004-09-17 | 2006-08-22 | Freescale Semiconductor, Inc. | Programming and erasing structure for a floating gate memory cell and method of making |
| JP2006108310A (ja) * | 2004-10-04 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
| US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US7416956B2 (en) * | 2004-11-23 | 2008-08-26 | Sandisk Corporation | Self-aligned trench filling for narrow gap isolation regions |
| US7381615B2 (en) | 2004-11-23 | 2008-06-03 | Sandisk Corporation | Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices |
| US8008701B2 (en) * | 2004-12-22 | 2011-08-30 | Giorgio Servalli | Method of making a floating gate non-volatile MOS semiconductor memory device with improved capacitive coupling and device thus obtained |
| EP1675181A1 (en) * | 2004-12-22 | 2006-06-28 | STMicroelectronics S.r.l. | Methode of making a non-volatile MOS semiconductor memory device |
| US7482223B2 (en) * | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| US7840895B2 (en) * | 2005-03-07 | 2010-11-23 | Computer Associates Think, Inc. | System and method for data manipulation |
| JP4113199B2 (ja) * | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| JP4488947B2 (ja) | 2005-04-08 | 2010-06-23 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR100674971B1 (ko) * | 2005-04-27 | 2007-01-26 | 삼성전자주식회사 | Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법 |
| US7335939B2 (en) * | 2005-05-23 | 2008-02-26 | Infineon Technologies Ag | Semiconductor memory device and method of production |
| KR100645067B1 (ko) * | 2005-07-04 | 2006-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| KR100824400B1 (ko) * | 2005-07-08 | 2008-04-22 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| DE102005038939B4 (de) * | 2005-08-17 | 2015-01-08 | Qimonda Ag | Halbleiterspeicherbauelement mit oberseitig selbstjustiert angeordneten Wortleitungen und Verfahren zur Herstellung von Halbleiterspeicherbauelementen |
| KR101088061B1 (ko) | 2005-10-24 | 2011-11-30 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| JP2007081189A (ja) * | 2005-09-15 | 2007-03-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| JP2007134598A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置の製造方法 |
| KR100669346B1 (ko) | 2005-11-11 | 2007-01-16 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| EP1818989A3 (en) * | 2006-02-10 | 2010-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device and manufacturing method thereof |
| EP1835530A3 (en) * | 2006-03-17 | 2009-01-28 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of manufacturing the same |
| KR101488516B1 (ko) * | 2006-03-21 | 2015-02-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 반도체 기억장치 |
| JP2007288175A (ja) * | 2006-03-21 | 2007-11-01 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| EP1837900A3 (en) * | 2006-03-21 | 2008-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| EP1837917A1 (en) * | 2006-03-21 | 2007-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| TWI416738B (zh) * | 2006-03-21 | 2013-11-21 | Semiconductor Energy Lab | 非揮發性半導體記憶體裝置 |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| EP1840947A3 (en) * | 2006-03-31 | 2008-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| JP5483659B2 (ja) * | 2006-03-31 | 2014-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7786526B2 (en) * | 2006-03-31 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| US8022460B2 (en) * | 2006-03-31 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| US7554854B2 (en) * | 2006-03-31 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
| JP2007294911A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2007335750A (ja) * | 2006-06-16 | 2007-12-27 | Toshiba Corp | 半導体記憶装置 |
| US7977190B2 (en) | 2006-06-21 | 2011-07-12 | Micron Technology, Inc. | Memory devices having reduced interference between floating gates and methods of fabricating such devices |
| WO2008001458A1 (fr) * | 2006-06-30 | 2008-01-03 | Fujitsu Microelectronics Limited | Dispositif à semi-conducteur et procédé de fabrication d'un semi-conducteur |
| EP2054925A2 (en) * | 2006-08-16 | 2009-05-06 | SanDisk Corporation | Nonvolatile memories with shaped floating gates |
| US7615445B2 (en) * | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
| US20080074920A1 (en) * | 2006-09-21 | 2008-03-27 | Henry Chien | Nonvolatile Memory with Reduced Coupling Between Floating Gates |
| US8652912B2 (en) | 2006-12-08 | 2014-02-18 | Micron Technology, Inc. | Methods of fabricating a transistor gate including cobalt silicide |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| JP2008218604A (ja) * | 2007-03-02 | 2008-09-18 | Nec Electronics Corp | 半導体装置 |
| US7745285B2 (en) * | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| KR100885891B1 (ko) * | 2007-04-30 | 2009-02-26 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이의 제조 방법 |
| JP5282372B2 (ja) * | 2007-05-11 | 2013-09-04 | ソニー株式会社 | 表示装置及び電子機器 |
| KR20090047211A (ko) * | 2007-11-07 | 2009-05-12 | 삼성전자주식회사 | 도전 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조방법 |
| KR101402890B1 (ko) * | 2007-11-30 | 2014-06-27 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| JP2009152498A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2010004020A (ja) * | 2008-05-19 | 2010-01-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7935608B2 (en) * | 2008-06-02 | 2011-05-03 | Qimonda Ag | Storage cell having a T-shaped gate electrode and method for manufacturing the same |
| JP5522915B2 (ja) | 2008-09-30 | 2014-06-18 | ローム株式会社 | 半導体記憶装置およびその製造方法 |
| US7973353B2 (en) * | 2009-02-09 | 2011-07-05 | United Microelectronics Corp. | NAND memory cells |
| KR101096388B1 (ko) * | 2009-12-30 | 2011-12-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 이의 제조 방법 |
| JP2012043856A (ja) * | 2010-08-16 | 2012-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR20120121722A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| CN104752356B (zh) * | 2013-12-25 | 2018-07-06 | 北京兆易创新科技股份有限公司 | 一种或非型闪存的浮栅的制作方法 |
| JP5781190B2 (ja) * | 2014-04-07 | 2015-09-16 | ローム株式会社 | 半導体記憶装置 |
| CN106972022B (zh) * | 2016-01-11 | 2019-10-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| TWI629749B (zh) * | 2016-11-24 | 2018-07-11 | 旺宏電子股份有限公司 | 半導體元件及其製造方法與記憶體的製造方法 |
| CN108717931A (zh) * | 2018-05-23 | 2018-10-30 | 武汉新芯集成电路制造有限公司 | 一种改善浮栅缺陷的方法及半导体结构 |
| CN110838490A (zh) * | 2018-08-17 | 2020-02-25 | 北京兆易创新科技股份有限公司 | 一种浮栅存储器的制备方法和浮栅存储器 |
| US10886287B2 (en) * | 2019-01-14 | 2021-01-05 | Globalfoundries Inc. | Multiple-time programmable (MTP) memory device with a wrap-around control gate |
| US12009435B2 (en) * | 2021-09-13 | 2024-06-11 | International Business Machines Corporation | Integrated nanosheet field effect transistors and floating gate memory cells |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10335497A (ja) | 1997-06-04 | 1998-12-18 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| JPH11163304A (ja) * | 1997-11-28 | 1999-06-18 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5963824A (en) * | 1997-07-09 | 1999-10-05 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with adjustable threshold voltage |
| JPH1187543A (ja) | 1997-09-10 | 1999-03-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH11261038A (ja) | 1998-03-11 | 1999-09-24 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
| TW490860B (en) | 1998-12-24 | 2002-06-11 | United Microelectronics Corp | Manufacturing of flash memory cell |
| JP3314748B2 (ja) | 1999-02-09 | 2002-08-12 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| TW407381B (en) | 1999-03-01 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory cell |
| US6153494A (en) | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| US6391722B1 (en) | 2001-07-13 | 2002-05-21 | Vanguard International Semiconductor Corporation | Method of making nonvolatile memory having high capacitive coupling ratio |
-
2001
- 2001-10-22 JP JP2001324141A patent/JP3984020B2/ja not_active Expired - Fee Related
- 2001-10-30 KR KR10-2001-0066992A patent/KR100483416B1/ko not_active IP Right Cessation
- 2001-10-30 US US09/984,599 patent/US6713834B2/en not_active Expired - Fee Related
-
2003
- 2003-12-08 US US10/728,818 patent/US6806132B2/en not_active Expired - Fee Related
-
2004
- 2004-06-17 US US10/868,927 patent/US20040229422A1/en not_active Abandoned
- 2004-06-17 US US10/869,392 patent/US7061069B2/en not_active Expired - Fee Related
-
2006
- 2006-03-14 US US11/373,982 patent/US7420259B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040232515A1 (en) | 2004-11-25 |
| US20060163637A1 (en) | 2006-07-27 |
| US7420259B2 (en) | 2008-09-02 |
| US20040080020A1 (en) | 2004-04-29 |
| US7061069B2 (en) | 2006-06-13 |
| US6713834B2 (en) | 2004-03-30 |
| US20020093073A1 (en) | 2002-07-18 |
| KR20020034907A (ko) | 2002-05-09 |
| US6806132B2 (en) | 2004-10-19 |
| US20040229422A1 (en) | 2004-11-18 |
| KR100483416B1 (ko) | 2005-04-15 |
| JP2002203919A (ja) | 2002-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3984020B2 (ja) | 不揮発性半導体記憶装置 | |
| US7723188B2 (en) | Non-volatile memory devices and methods of forming the same | |
| US7323375B2 (en) | Fin field effect transistor device and method of fabricating the same | |
| US7005328B2 (en) | Non-volatile memory device | |
| JP4131896B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US20050156233A1 (en) | Stacked gate flash memory device and method of fabricating the same | |
| US7061040B2 (en) | Memory device | |
| US20040077147A1 (en) | Stacked gate flash memory device and method of fabricating the same | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| US20030060011A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20080076243A1 (en) | Self-aligned non-volatile memory and method of forming the same | |
| JP5718585B2 (ja) | 半導体装置及びその製造方法、並びにデータ処理システム | |
| KR20170137637A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2009267208A (ja) | 半導体装置及びその製造方法 | |
| JP2006093230A (ja) | 不揮発性半導体記憶装置 | |
| KR100521371B1 (ko) | 소노스형 비휘발성 메모리 및 그 제조 방법 | |
| EP1218941B1 (en) | Non-volatile memory having high gate coupling capacitance | |
| JP2001332637A (ja) | 半導体記憶装置及びその製造方法 | |
| US20050106818A1 (en) | [memory device and fabrication method thereof] | |
| JP2009152412A (ja) | 半導体装置及びその製造方法 | |
| US20050156225A1 (en) | Methods of fabricating semiconductor devices with scalable two transistor memory cells | |
| KR100491457B1 (ko) | 불휘발성 반도체 기억 장치 | |
| JP2008153672A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |