KR100869745B1 - 반도체소자 및 그의 제조 방법 - Google Patents
반도체소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100869745B1 KR100869745B1 KR1020070053764A KR20070053764A KR100869745B1 KR 100869745 B1 KR100869745 B1 KR 100869745B1 KR 1020070053764 A KR1020070053764 A KR 1020070053764A KR 20070053764 A KR20070053764 A KR 20070053764A KR 100869745 B1 KR100869745 B1 KR 100869745B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- wafer
- oxide film
- thickness
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 31
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000009279 wet oxidation reaction Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
- H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체소자에 있어서, 특히 소노스(Silicon-Oxide-Nitride-Oxide-Silicon) 소자의 제조를 위한 반도체소자 및 그의 제조 방법에 관한 것으로, 전하 트랩층을 포함하는 ONO막의 평면적 구조에서 탈피하여 전하를 트랩하는 공간적 한계를 극복함으로써, SONOS 소자의 데이터 유지특성에 대한 신뢰성을 개선해 주는 발명이다.
SONOS, 산화막-질화막-산화막(ONO), 리세스 게이트
Description
도 1은 일반적인 SONOS 구조의 반도체소자를 나타낸 수직단면도.
도 2는 본 발명의 일 실시 예에 따른 SONOS 구조의 반도체소자를 나타낸 수직단면도.
도 3a 내지 3e는 본 발명에 따른 SONOS 구조의 반도체소자 제조 공정을 설명하기 위한 수직단면도들.
*도면의 주요부분에 대한 부호의 설명*
10 : 웨이퍼(wafer) 11 : 포토레지스트 패턴
12 : 트렌치 20 : ONO막
20a : 제1산화막 20b : 질화막
20c : 제2산화막 30 : 리세스 게이트
본 발명은 반도체소자에 관한 것으로, 특히 소노스(Silicon-Oxide-Nitride-Oxide-Silicon) 소자의 제조를 위한 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic RAM), SRAM(Static RAM) 등 주로 RAM이 차지하고 있으며, 전원 인가시에 데이터의 입력이나 보존이 가능하나 전원이 제거될 시에는 데이터가 휘발되어 보존이 불가능한 특징을 갖는다. ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특성을 갖는다.
현재 공정기술 측면에서 비휘발성 메모리는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리는 포텐셜 웰(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래쉬 EEPROM(Electronically Erasable Programmable ROM)으로 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(Trap)을 이용하여 기억 기능을 수행한다.
현재 플래쉬 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor) 구조가 대표적인 예이다.
도 1은 일반적인 SONOS 구조의 반도체소자를 나타낸 수직단면도이다.
일반적으로 SONOS 구조의 셀은 반도체기판(1)의 활성 영역의 상부에 순차적으로 적층된 절연막들로 이루어진 ONO막(2~4)과, ONO막(2~4)의 상부에 게이트 전극(5)으로 형성된다. 그리고, 반도체기판(1) 내에서 소오스/드레인 접합이 형성된 다. 절연막인 ONO막(2~4)이 SONOS 구조에서는 전하를 저장하는 역할을 한다.
도 1을 참조하여 상세하면, ONO막(2~4)은 반도체기판(1)의 활성영역 상부에 순차적으로 터널 유전층(tunnel oxide layer)(2), 전하 트랩층(charging trap layer)(3) 및 전하 차단층(charge barrier layer)(4)이 적층되어 형성된다. 예로써, ONO막(2~4)의 상부의 게이트 전극(5)은 도전성 폴리실리콘으로 형성된다.
상기 게이트 전극(5)에 양(+) 극성의 전압이 인가되면, 실리콘 표면에 전자가 유기된다. 그 게이트 전극(5)에 보다 큰 전압이 인가되면, 유기된 전자의 일부가 충분한 에너지를 얻어 터널 유전층(2)을 FN 터널링한다. 터널링된 전자는 ONO막(2~4)의 질화물층인 전하 트랩층(3)에 트랩되어 음전하를 띈다.
이와 같이 게이트 전극(5)에 고전압이 일정 시간 인가되면, 질화물층에 트랩된 음전하에 의해 트랜지스터의 문턱 전압(Vth)이 상승하여 그 트랜지스터는 오프된다. 이로써, 프로그램 동작이 완료된다.
프로그램 특성은 게이트 전극(5)에 프로그램 동작을 위한 전압이 인가됨에 따라 전하가 트랩되는 것을 의미한다.
상기 SONOS 구조의 셀에서 프로그램 특성은 매우 중요한 개발 과제 중 하나로써, 그 프로그램 특성은 전하 저장 절연막을 포함하는 ONO막의 두께 및 ONO막 내에 존재하는 트랩 사이트(trap site) 밀도 등과 매우 밀접한 관계를 가진다.
종래 기술에서는 상기한 프로그램 특성을 개선하기 위해 ONO막의 두께를 상당히 얇게 하여 FN 터널링되는 전자의 양을 증가시키는 방식을 시도하고 있다. 또 는 질화물층 내의 층질을 변화시켜 프로그램 특성을 개선하고자 하였다.
그러나 SONOS 구조에서 ONO막의 두께는 주어진 전기장의 세기에 의해 어느 정도 결정된다. 따라서, 프로그램 특성을 개선하기 위해 ONO막의 두께를 줄여 너무 얇게 한다면, 높은 전기장에 의해 절연층이 파괴되고 그에 따라 데이터 유지특성 및 내구(Endurance) 특성 증이 취약해질 수 있다.
더군다나 ONO막을 충분히 얇게 형성시키는 것은 현재 기술적으로 한계가 있다. 또한, 충분히 얇은 ONO막을 형성했다 하더라도 얇은 ONO막에 트랩되었던 전하의 일부는 외부의 열적인 영향이나 쓰고(Write) 지우기(erase) 동작이 반복됨에 따라 소실되거나 열화되는 문제가 있다. 즉, 프로그래밍과 소거를 수행하는 과정에서 질화물층에 트랩된 전하가 손실되는 경우가 많이 발생하여 데이터 유지 특성에 대한 SONOS 소자의 신뢰성을 취약하게 하는 원인으로 작용한다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 특히 SONOS 소자의 데이터 유지특성에 대한 신뢰성을 개선하는데 적당한 반도체소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 전하 트랩층을 포함하는 ONO막의 평면적 구조에서 탈피하여 전하를 트랩하는 공간적 한계를 극복하는데 적당한 반도체소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 SONOS 소자의 데이터 유지특성을 개선하고자 리세스 게이트 구조를 이용하여 터널링되는 전하의 양을 효율적으로 증가시키도록 해주 는 반도체소자와 그의 제조 방법을 제공하는 데 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체소자의 일 특징은, 리세스된 게이트와, 상기 게이트가 형성되는 활성영역에 트렌치를 갖는 웨이퍼와, 상기 게이트와 상기 웨이퍼 사이의 상기 트렌치 상에 순차적으로 형성되어 상기 트렌치의 내벽에 따라 요철된 구조를 갖는 제1산화막 및 질화막과, 상기 제 1 산화막 및 질화막 상에 형성되는 및 제2산화막으로 구성되는 것을 특징으로 한다.
바람직하게, 상기 트렌치는 상기 웨이퍼에 대한 건식 식각을 통해 상기 웨이퍼 상에 100Å 깊이로 형성된다.
바람직하게, 상기 제1산화막은 습식 산화를 통해 20Å의 두께로 상기 트렌치 상에 형성되고, 상기 질화막은 상기 제1산화막의 상부에 60Å의 두께로 상기 트렌치 상의 상기 제1산화막 상부에 형성되고, 상기 제2산화막은 고온 산화를 통해 3000Å의 두께로 상기 트렌치 상의 상기 질화막 상부에 형성된다. 여기서, 상기 제2산화막은 CMP(chemical mechanical plishing)로 평탄화되고, 상기 평탄화된 상부에 상기 게이트가 2100Å의 두께로 형성된다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체소자 제조 방법의 일 특징은, 트렌치를 갖는 웨이퍼 상에 상기 트렌치의 내벽을 따라 요철되는 제1산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막 상에 제2산화막을 형성하고, 그를 평탄화하는 단계와, 상기 평탄화된 제2산화막 상에 게이트 형성을 위한 폴리실리콘을 증착하여 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 패 터닝하여 리세스된 게이트를 형성하는 단계로 이루어지는 것이다.
바람직하게, 상기 웨이퍼 상에 트렌치를 형성하기 위해, 상기 웨이퍼 상에 상기 트렌치를 위한 포토레지스트 패턴을 형성하고, 상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 상기 웨이퍼의 실리콘층을 일정 깊이만큼 식각하고, 상기 웨이퍼 상의 상기 포토레지스트 패턴을 제거한다. 여기서, 상기 포토레지스트 패턴의 형성을 위해 상기 웨이퍼 상에 상기 포토레지스트를 1000Å의 두께로 형성한다. 또한, 상기 트렌치를 형성하기 위해 상기 웨이퍼의 실리콘층을 건식 식각하여 100Å 깊이만큼 제거한다.
바람직하게, 상기 제1산화막은 습식 산화를 통해 20Å의 두께로 형성된다.
바람직하게, 상기 질화막은 60Å의 두께로 형성된다.
바람직하게, 상기 제2산화막은 고온 산화를 통해 3000Å의 두께로 증착된 후에 CMP(chemical mechanical plishing)로 평탄화된다.
바람직하게, 상기 폴리실리콘을 2100Å의 두께로 증착한다.
바람직하게, 상기 리세스된 게이트가 상기 트렌치의 상부에 형성되도록 상기 폴리실리콘층을 패터닝한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에 따른 반도체소자는 SONOS 구조이다. 그에 따라, 본 발명에 따른 반도체소자는 활성영역 상부에 적층된 절연막들(dielectric layers)인 ONO막이 형성되며, 그 ONO막의 상부에 게이트 전극이 형성되는 것이 기본 구조이다. 또한 반도체기판 내에 소스/드레인 접합이 형성된다.
특히 본 발명에서는 일반적인 SONOS 구조인 평면적 구조에서 탈피하여 프로그래밍과 소거를 수행하는 과정에서 터널링 속도는 물론 터널링되는 전하 양을 효율적으로 증가시키기 위한 구조를 사용한다. 즉, 본 발명에 따른 SONOS 소자에 요철 구조의 ONO막을 형성시켜 전하 트랩층인 질화물층의 표면적을 넓힌 구조를 사용한다.
본 발명에서는 상기 요철 구조의 ONO막의 형성을 위해, 리세스 게이트 구조를 사용한다. 이하에서, 도 2 내지 3e를 참조하여 본 발명에 따른 SONOS 구조에 대해 보다 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 SONOS 구조의 반도체소자를 나타낸 수직단면도이다. 그리고, 도 3a 내지 3e는 본 발명에 따른 SONOS 구조의 반도체소자 제조 공정을 설명하기 위한 수직단면도들이다.
본 발명에 따른 SONOS 구조의 반도체소자는 반도체기판의 활성영역 상부에 순차적으로 터널 유전층(tunnel oxide layer), 전하 트랩층(charging trap layer) 및 전하 차단층(charge barrier layer)이 적층된 ONO막(20)을 포함하여 구성된다. 일 예로, 상기 반도체기판은 베어실리콘(Bare Si) 기판이다.
이하에서 설명되는 제1산화막(20a)은 터널 유전층에 해당하고, 질화막(20b)은 전하 트랩층에 해당하고, 제2산화막(20c)은 전하 차단층에 해당한다.
상기 ONO막(20)의 상부에는 게이트(30)가 형성된다. 예로써, ONO막(20)의 상부의 게이트(30)는 도전성 폴리실리콘으로써 형성되는 게이트 전극이다.
특히 본 발명에 따른 게이트(30)는 리세스된 게이트이다. 그에 따라, 본 발명에 따른 SONOS 구조의 반도체소자는 리세스 구조로 형성된 게이트(30)와 요철 구조로 형성된 ONO막(20)으로 구성된다.
요철 구조의 ONO막(20)은 웨이퍼(wafer)(10) 상에 형성된다. 웨이퍼(10)는 게이트(30)가 형성되는 활성영역에 트렌치(12)를 갖는다. 상기 트렌치(12)에 의해 ONO막(20)이 요철 형태로 형성된다.
본 발명에서는 포토레지스트 패턴을 이용한 식각 공정을 통해, 실리콘 웨이퍼(wafer)(10)의 활성영역을 일정 깊이로 제거시킨다. 그에 따라, 실리콘 웨이퍼(10)에서 게이트(30)가 형성될 활성영역에 트렌치(12)가 형성된다.
상기 트렌치(12)는 웨이퍼(10) 상에 100Å 정도의 깊이로 형성되며, 예로써 트렌치(12)는 웨이퍼(10)를 건식 식각하여 형성된다.
제1산화막(20a)은 습식 산화(wet oxidation)를 통해 20Å의 두께로 트렌치(12) 상에 형성된다. 일 예로, 제1산화막(20a)을 위한 산화물을 웨이퍼(10) 전체에 증착시킨 후에 식각마스크를 사용하여 트렌치(12) 영역을 제외한 부분의 산화물을 제거한다.
질화막(20b)은 제1산화막(20a)의 상부에 60Å의 두께로 형성된다. 일 예로, 질화막(20b)을 위한 질화물을 제1산화막(20a) 상에 증착시킨 후에 식각마스크를 사용하여 트렌치(12) 영역을 제외한 부분의 질화물을 제거한다. 여기서, 질화막(20b)과 제1산화막(20a)을 형성하는데 있어서 동일한 식각마스크를 사용할 수 있다.
제2산화막(20c)은 질화막(20b)의 상부에 고온 산화(Hot Temp. Oxide)를 통해 3000Å의 두께로 형성된다. 일 예로, 제2산화막(20c)을 위한 산화물을 질화막(20b) 상에 증착시킨 후에 CMP(chemical mechanical plishing)로 평탄화한다. 평탄화 이후에 식각마스크를 사용하여 트렌치(12) 영역을 제외한 부분의 산화물을 제거한다. 여기서, 질화막(20b)과 산화막들(20a,20c)을 형성하는데 있어서 동일한 식각마스크를 사용할 수 있다.
상기와 같이 평탄화된 제2산화막(20c)의 상부에 게이트(30)가 2100Å의 두께로 형성된다. 일 예로써, 도 2에 도시된 ONO막(20)과 게이트(30)를 트렌치(12) 영역에 형성하기 위해 질화막(20b), 산화막들(20a,20c) 및 게이트(30)에 대해 동일한 식각마스크를 사용할 수 있다.
상기한 본 발명에 따른 SONOS 구조의 반도체소자 제조에 대해 이하에서 보다 상세히 설명한다.
도 3a 내지 3e는 본 발명에 따른 SONOS 구조의 반도체소자 제조 공정을 설명하기 위한 수직단면도들이다.
도 3a에 도시된 바와 같이, 우선 실리콘 웨이퍼(10) 상에 트렌치(12)를 형성하기 위한 포토레지스트 패턴(11)을 형성한다. 여기서, 실리콘 웨이퍼(10) 상에 포토레지스트를 1000Å의 두께로 형성하는 것이 바람직하다.
이어, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(11)을 이용한 식각 공정을 실시하여 실리콘 웨이퍼(wafer)(10)의 활성영역을 일정 깊이로 제거시킨다. 여기서, 트렌치(12)의 깊이는 100Å 정도인 것이 바람직하며, 트렌치(12)를 형성하기 위해 건식 식각을 이용하는 것이 바람직하다. 일 예로써, 트렌치(12)를 형성하기 위해 반응성 이온 식각(RIE)을 이용할 수 있다.
한편, 상기한 트렌치(12)가 형성된 후에, 포토레지스트를 제거한다.
도 3c에 도시된 바와 같이, 트렌치(12)를 갖는 실리콘 웨이퍼(10) 상에 터널 유전층(tunnel oxide layer)인 제1산화막(20a)을 형성하고, 다음에 전하 트랩층(charging trap layer)인 질화막(20b)을 형성한다.
바람직하게, 제1산화막(20a)은 습식 산화를 이용하여 형성된다. 또한 제1산화막(20a)은 20Å의 두께로 증착된다. 바람직하게, 질화막(20b)은 60Å의 두께로 제1산화막(20a) 상에 증착된다.
도 3d에 도시된 바와 같이, 다음에 전하 차단층(charge barrier layer)인 제2산화막(20c)을 형성한다. 바람직하게, 제2산화막(20c)은 고온 산화를 이용하여 형성된다. 또한 제2산화막(20c)은 3000Å의 두께로 증착된다. 그리고, 제2산화막(20c)의 증착 이후에 그 제2산화막(20c)을 평탄화시킨다. 바람직하게, 상기 평탄화는 CMP(chemical mechanical plishing)를 이용한다.
상기한 과정을 통해 ONO막(20)이 형성된 후에 게이트 폴리(gate poly)를 평탄화된 제2산화막(20c)의 상부에 형성시킨다. 바람직하게, 게이트 폴리는 2100Å의 두께로 형성된다.
이후에 트렌치(12) 영역을 제외한 스텍 부분을 제거하기 위한 식각마스크 패턴을 형성하고, 그 형성된 식각마스크 패턴을 이용하여 도 3e에 도시된 SONOS 게이트 스텍을 형성한다.
상기와 같이 본 발명에서는 트렌치(12)의 깊이에 비해 제1산화막(20a)의 증착 두께와 질화막(20b)의 증착 두께의 합이 더 작기 때문에, 트렌치(12) 내부에서 요철 구조로 형성된다. 그에 따라 전하 트랩층(charging trap layer)인 질화막(20b)의 표면적이 증가된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서와 같이 본 발명에서는 실리콘 웨이퍼 상에 형성된 트렌치에 의해 전하 트랩층(charging trap layer)의 표면적이 증가되기 때문에, 다량의 전하를 트랩할 수 있는 트랩 사이트(trap site)를 제공할 수 있다.
또한, 전하 트랩층(charging trap layer)의 표면적이 증가되기 때문에, ONO막의 두께를 상당히 얇게 하지 않고도 FN 터널링되는 전자의 양을 증가시킬 수 있다.
또한, SONOS 구조인 평면적 구조에서 탈피하여 프로그래밍과 소거를 수행하는 과정에서 터널링 속도를 보다 향상시킬 수 있고, 그로 인해, 데이터 유지 특성 에 대한 SONOS 소자의 신뢰성을 확보할 수 있게 해준다.
Claims (13)
- 삭제
- 삭제
- 삭제
- 삭제
- 트렌치를 갖는 웨이퍼 상에 상기 트렌치의 내벽을 따라 요철되는 제1산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막 상에 제2산화막을 형성하고, 그를 평탄화하는 단계;상기 평탄화된 제2산화막 상에 게이트 형성을 위한 폴리실리콘을 증착하여 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층을 패터닝하여 리세스된 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 웨이퍼 상에 트렌치를 형성하기 위해,상기 웨이퍼 상에 상기 트렌치를 위한 포토레지스트 패턴을 형성하고,상기 형성된 포토레지스트 패턴을 식각마스크로 사용하여 상기 웨이퍼의 실리콘층을 식각하고,상기 웨이퍼 상의 상기 포토레지스트 패턴을 제거하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 6 항에 있어서, 상기 포토레지스트 패턴의 형성을 위해 상기 웨이퍼 상에 상기 포토레지스트를 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 6 항에 있어서, 상기 트렌치를 형성하기 위해 상기 웨이퍼의 실리콘층을 건식 식각하여 100Å 깊이만큼 제거하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 제1산화막은 습식 산화를 통해 20Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 질화막은 60Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 제2산화막은 고온 산화를 통해 3000Å의 두께로 증착된 후에 CMP(chemical mechanical plishing)로 평탄화되는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 폴리실리콘을 2100Å의 두께로 증착하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 5 항에 있어서, 상기 리세스된 게이트가 상기 트렌치의 상부에 형성되도록 상기 폴리실리콘층을 패터닝하는 것을 특징으로 하는 반도체소자 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070053764A KR100869745B1 (ko) | 2007-06-01 | 2007-06-01 | 반도체소자 및 그의 제조 방법 |
| TW097120314A TW200849570A (en) | 2007-06-01 | 2008-05-30 | Semiconductor device, and method for fabricating thereof |
| US12/131,072 US20080296742A1 (en) | 2007-06-01 | 2008-05-31 | Semiconductor device, and method for fabricating thereof |
| CN2008101085923A CN101315946B (zh) | 2007-06-01 | 2008-06-02 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070053764A KR100869745B1 (ko) | 2007-06-01 | 2007-06-01 | 반도체소자 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100869745B1 true KR100869745B1 (ko) | 2008-11-21 |
Family
ID=40087198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070053764A KR100869745B1 (ko) | 2007-06-01 | 2007-06-01 | 반도체소자 및 그의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20080296742A1 (ko) |
| KR (1) | KR100869745B1 (ko) |
| CN (1) | CN101315946B (ko) |
| TW (1) | TW200849570A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102543743A (zh) * | 2010-12-29 | 2012-07-04 | 中芯国际集成电路制造(北京)有限公司 | Mos器件的制作方法 |
| CN114335004B (zh) * | 2022-03-11 | 2022-05-17 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050142759A1 (en) | 2003-12-30 | 2005-06-30 | Lee Kae H. | Methods for fabricating semiconductor devices |
| KR20060089955A (ko) * | 2005-02-03 | 2006-08-10 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20070000157A (ko) * | 2005-06-27 | 2007-01-02 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| KR20070010418A (ko) * | 2005-07-18 | 2007-01-24 | 삼성전자주식회사 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720611B2 (en) * | 2002-01-28 | 2004-04-13 | Winbond Electronics Corporation | Fabrication method for flash memory |
| US20030181053A1 (en) * | 2002-03-20 | 2003-09-25 | U-Way Tseng | Method of manufacturing a nonvolatile memory cell with triple spacers and the structure thereof |
| JP4412903B2 (ja) * | 2002-06-24 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6965143B2 (en) * | 2003-10-10 | 2005-11-15 | Advanced Micro Devices, Inc. | Recess channel flash architecture for reduced short channel effect |
-
2007
- 2007-06-01 KR KR1020070053764A patent/KR100869745B1/ko not_active IP Right Cessation
-
2008
- 2008-05-30 TW TW097120314A patent/TW200849570A/zh unknown
- 2008-05-31 US US12/131,072 patent/US20080296742A1/en not_active Abandoned
- 2008-06-02 CN CN2008101085923A patent/CN101315946B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050142759A1 (en) | 2003-12-30 | 2005-06-30 | Lee Kae H. | Methods for fabricating semiconductor devices |
| KR20060089955A (ko) * | 2005-02-03 | 2006-08-10 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20070000157A (ko) * | 2005-06-27 | 2007-01-02 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| KR20070010418A (ko) * | 2005-07-18 | 2007-01-24 | 삼성전자주식회사 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080296742A1 (en) | 2008-12-04 |
| TW200849570A (en) | 2008-12-16 |
| CN101315946B (zh) | 2011-07-20 |
| CN101315946A (zh) | 2008-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5114023B2 (ja) | 曲面構造を有するソノスメモリ素子 | |
| US8324060B2 (en) | NAND flash memory array having pillar structure and fabricating method of the same | |
| KR100812933B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US6844589B2 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
| KR100674958B1 (ko) | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 | |
| CN1323439C (zh) | 采用多个介电纳米团簇的永久性存储单元及其制造方法 | |
| JP2008513991A (ja) | 最適化された浅いトレンチ分離を有するｓｏｎｏｓメモリ装置 | |
| KR100606928B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| US9337353B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100869745B1 (ko) | 반도체소자 및 그의 제조 방법 | |
| KR100452037B1 (ko) | 반도체 소자의 제조방법 및 그 소자 | |
| JP4384616B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US20040080012A1 (en) | Nonvolatile memory device having asymmetric source/drain region and fabricating method thereof | |
| CN106169479B (zh) | Sonos存储器及工艺方法 | |
| WO2008050775A1 (en) | Semiconductor device, and its manufacturing method | |
| KR100609067B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7227216B2 (en) | Mono gate memory device and fabricating method thereof | |
| US7355236B2 (en) | Non-volatile floating gate memory cells with polysilicon storage dots and fabrication methods thereof | |
| KR100509809B1 (ko) | Ｓｏｎｏｓ 구조의 비휘발성 메모리의 제조 방법 | |
| CN105762150B (zh) | 闪存存储器及其制造方法 | |
| KR100606535B1 (ko) | 플래시 메모리 제조방법 | |
| KR100604187B1 (ko) | 플래시 메모리 제조방법 | |
| US20160126250A1 (en) | Charge-trapping memory device | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070601 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080327 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20080609 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20080327 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| PJ0201 | Trial against decision of rejection |
Patent event date: 20080704 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20080609 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20081022 Appeal identifier: 2008101006652 Request date: 20080704 |
|
| PB0901 | Examination by re-examination before a trial |
Comment text: Amendment to Specification, etc. Patent event date: 20080704 Patent event code: PB09011R02I Comment text: Request for Trial against Decision on Refusal Patent event date: 20080704 Patent event code: PB09011R01I Comment text: Amendment to Specification, etc. Patent event date: 20080527 Patent event code: PB09011R02I |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080820 Patent event code: PE09021S01D |
|
| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
Patent event date: 20081022 Comment text: Decision to Grant Registration Patent event code: PB07012S01D Patent event date: 20080805 Comment text: Transfer of Trial File for Re-examination before a Trial Patent event code: PB07011S01I |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20081114 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20081117 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111020 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |